JP2004288864A

JP2004288864A - 薄膜半導体、薄膜トランジスタの製造方法、電気光学装置及び電子機器

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Publication number: JP2004288864A
Application number: JP2003078786A
Authority: JP
Inventors: Takahiro Kawamura; 高広川村; Seiichiro Azuma; 清一郎東
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-03-20
Filing date: 2003-03-20
Publication date: 2004-10-14

Abstract

【課題】低いプロセス温度で高品質のポリシリコン膜及び高性能トランジスタを提供する。
【解決手段】シリコン膜にレーザ結晶化（１０４）を施した後、酸素プラズマ処理（１０７）及び高圧水蒸気熱処理（１０８）の複合処理を行うことで高品質な薄膜半導体（１０６）を得る。この薄膜半導体を用いたトランジスタ作製工程において、ゲート絶縁膜成膜後やソース、ドレイン形成後やトランジスタの完成後に高圧水蒸気熱処理（図２（ｆ）、同（ｈ）、同（ｊ））を行うことにより高性能ＴＦＴを作製する。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、単結晶半導体基板上、絶縁体上あるいは金属基板上等に形成される半導体薄膜の製造方法、薄膜トランジスタ、及びこれにより形成したロジック回路、メモリ回路、液晶表示装置あるいは有機エレクトロルミネッセンス（ＥＬ）表示装置の表示画素または表示装置駆動回路の構成素子として利用される薄膜トランジスタ及びこれらを用いて製造した電気光学装置及び電子機器に関する。
【０００２】
【従来の技術】
従来、多結晶シリコン（ｐｏｌｙ−Ｓｉ）等の半導体薄膜は薄膜トランジスタ（ＴＦＴ）や太陽電池に広く利用されている。とりわけｐｏｌｙ−ＳｉＴＦＴは、キャリア移動度がアモルファスシリコンＴＦＴより高い上、ガラス基板のような透明の絶縁基板上に作製できるという特徴を生かして、液晶表示装置、液晶プロジェクターや有機ＥＬ表示装置用のスイッチング素子、或いは液晶や有機ＥＬ駆動用ドライバの回路素子として広く用いられている。
【０００３】
ｐｏｌｙ−ＳｉＴＦＴの製造プロセスの中でも、最高温度が概ね６００℃以下の温度環境下において比較的安価な耐熱性ガラス基板上にＴＦＴを製造するプロセスは一般に低温プロセスと呼ばれている。低温プロセスでは発振時間が極短時間のパルスレーザを用いてシリコン膜の結晶化を行うパルスレーザ結晶化技術が広く使われている。パルスレーザ結晶化とは、基板上のシリコン薄膜に高出力のパルスレーザ光を照射することによって瞬時にシリコン薄膜を溶融させ、これが凝固する過程で結晶化する性質を利用する技術である。最近ではガラス基板上のアモルファスシリコン膜にエキシマレーザビームを繰り返し照射しながらスキャンすることによって大面積のｐｏｌｙ−Ｓｉ膜を作製する技術が広く使われるようになった。また、ゲート絶縁層としてはプラズマＣＶＤを用いた成膜方法により二酸化珪素（ＳｉＯ_２）膜が大面積基板上に成膜可能となった。これらの技術によって、現在では一辺が数十センチほどもある大型のガラス基板上にｐｏｌｙ−ＳｉＴＦＴが作製可能となっている。
【０００４】
しかし、この低温プロセスで問題となるのは能動層となる半導体層（ｐｏｌｙ−Ｓｉ膜）内部に高い密度で捕獲準位が発生し、これがＴＦＴにおけるキャリアの移動度の低下、閾値電圧の増大を招くことである。更に、これら移動度、閾値の値が素子間、基板間及びロット間でバラつくという問題もある。
【０００５】
ＴＦＴの場合、ゲート電極に電圧を印加するとＭＯＳキャパシタ容量によって決まるキャリアが半導体層側に誘起される。しかし、半導体層側に捕獲準位があると、誘起されたキャリアがこれら捕獲準位に捕獲されて伝導に寄与できない。結果として、より高いゲート電圧を印加し、捕獲準位密度よりも多くのキャリアを誘起してやらないとドレイン電流が得られないことになる。これがＴＦＴの閾値電圧を高くしている原因である。
【０００６】
現状では捕獲準位を積極的に制御する有効な手段がないため、ＴＦＴの移動度が低い、閾値電圧が高い、ＴＦＴ特性のバラツキが大きいという結果を招き、これが現在の製造プロセスで問題となっている。現状の低温ｐｏｌｙ−ＳｉＴＦＴの閾値電圧は概ね３〜４Ｖ程度である。例えば、この閾値電圧を１Ｖ程度に下げることができればＴＦＴで作製した回路の駆動電圧を現在の３分の１以下に下げることができる。回路の消費電力は駆動電圧の２乗に比例するので、駆動電圧を３分の１以下に下げることができれば回路の消費電力を１０分の１程度にまで飛躍的に下げることが可能となる。また、ＴＦＴのキャリアの移動度が増加すれば回路の動作速度も向上すると共に、ｐチャンネルの移動度をｎチャンネルと同等まで引き上げることができ、回路設計も容易になる。それにより、例えば携帯情報機器向けのディスプレイに適した超低消費電力の液晶ディスプレイが実現可能となる。
【０００７】
上述した捕獲準位に関してより詳細に述べる。単結晶シリコンを能動層として用いた場合、結晶中の捕獲準位密度は１０^１５（ｃｍ^−３）以下という極めて低い値となるが、レーザ結晶化により形成したｐｏｌｙ−Ｓｉ膜の場合、膜中には１０^１７〜１０^１８（ｃｍ^−３）の高い密度で捕獲準位が存在する。ｐｏｌｙ−Ｓｉ膜の場合、半導体層内に結晶粒界や結晶欠陥をはじめとする構造的乱れが多く存在し、これらが半導体のバンドギャップ中に準位を形成するため、これが捕獲準位として働く。
【０００８】
この問題を解決せんとして、例えば、特許文献１には、プラズマＣＶＤ法により作製したｐｏｌｙ−Ｓｉ膜を高温・高圧の水蒸気に曝すことにより、ｐｏｌｙ−Ｓｉ膜中の捕獲準位を低減させる技術の提案がある。
【０００９】
【特許文献１】
特開２００１−２３７１９０号公報
【発明が解決しようとする課題】
しかしながら、ｐｏｌｙ−Ｓｉ膜中に存在する捕獲準位はダングリングボンドに限られず、歪やねじれ、ウイークボンドと多種多様な欠陥構造が関与しており、上述の高圧水蒸気熱処理でこれら多様な欠陥を全般的に改善することは難しい。
【００１０】
また、ＴＦＴのしきい値電圧には、ｐｏｌｙ−Ｓｉ膜中の欠陥のみならず、ゲート絶縁膜とｐｏｌｙ−Ｓｉの界面に存在する捕獲準位（界面準位）密度も関係する。
【００１１】
このような理由から、従来技術によってＴＦＴのしきい値電圧を１Ｖ程度にまで低減することは依然として困難である。
【００１２】
よって、本発明は、低温プロセスで形成した薄膜半導体層、及びこの薄膜半導体とシリコン酸化膜との界面における捕獲準位密度を同時に低減せしめ、ｐｏｌｙ−ＳｉＴＦＴ及び回路の特性向上を実現し得る高品質な薄膜半導体及び薄膜トランジスタを提供することを目的とする。
【００１３】
また、本発明は、低温プロセスで形成した半導体層及びＳｉＯ_２／Ｓｉ界面の捕獲準位密度を同時に低減せしめ、ｐｏｌｙ−ＳｉＴＦＴ及び回路の特性向上を実現し得る高品質な薄膜半導体及び薄膜トランジスタの製造方法を提供することを目的とする。
【００１４】
また、本発明は、これ等の薄膜トランジスタを使用して消費電力を低減した電気光学装置及び電子機器を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を達成するため本発明の薄膜半導体及び薄膜トランジスタの製造方法は、基板上の半導体層に光照射を行い半導体層の結晶化を行う工程と、しかる後に該半導体層に酸素プラズマ処理を行い、更に次工程にて圧力付与下における水分を含有した熱処理を行う工程を少なくとも有している。そして、上記酸素プラズマ処理時の基板温度を３００℃〜４００℃の範囲において行う。
【００１６】
かかる構成とすることによって、薄膜半導体中、及びこの薄膜半導体とゲート絶縁膜との間界面における捕獲準位密度を減じてキャリアの移動度を高め、低しきい値電圧とすることが可能となる。
【００１７】
ここで、「結晶化」とは、光照射を行う前の半導体層が非晶質、結晶質のいずれの状態にあるかにかかわらず、光照射により誘起される構造変化により結晶を形成することを指す。「酸素プラズマ処理」とは、少なくとも酸素ガスを含むガス雰囲気中での放電によりプラズマを発生させた状態に、被処理物を曝す処理をいう。「高圧水蒸気熱処理」とは少なくとも大気圧より高い圧力にある水蒸気雰囲気で被処理物を加熱しながら曝す処理をいう。
【００１８】
好ましくは、上記酸素プラズマ処理の処理時間を５分間以上行うことを特徴とする。
【００１９】
更に、上記熱処理時の加熱温度を２００℃〜３００℃の範囲にて行う。
【００２０】
更に、上記熱処理の圧力を０．５ＭＰａ〜１．３ＭＰａの範囲にて行う。
【００２１】
更に、上記熱処理の処理時間を１時間〜３時間の範囲にて行う。
【００２２】
また、本発明の薄膜トランジスタの製造方法は、上記製造方法にて作製した薄膜半導体をトランジスタの能動層として用いる。
【００２３】
更に、上記製造方法においてゲート絶縁膜を成膜した後、上記熱処理を施すことを特徴とする。
【００２４】
また、本発明薄膜トランジスタの製造方法は、薄膜トランジスタの製造方法において、上記製造方法にて製作した該薄膜半導体の上部にゲート絶縁膜を成膜し、更にその上部にゲート電極を形成した後に不純物イオン注入を行い、ソース・ドレイン領域を形成した後に、再び該熱処理を行う。
【００２５】
更に、上記薄膜トランジスタの製造方法において、ソース・ドレイン電極を形成した後に、再び該熱処理を行うことを特徴とする。
【００２６】
本発明の電気光学装置は、上記製造方法により作製した薄膜トランジスタを表示画素又は周辺駆動回路の駆動素子として備える。これにより薄膜トランジスタのバラツキが小さいので表示ムラのない電気光学装置を提供しうる。また、低い電源電圧でも十分な回路スピードで周辺回路を駆動できるので電気光学装置モジュールの消費電力を極めて低くすることが可能となる。
【００２７】
本発明の電子機器は上記電気光学装置を備える。これにより低消費電力の表示装置等を得ることが可能となる。これを携帯用情報機器の表示装置等として用いると、電池を長持ちさせることが可能となって具合がよい。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態の一例を図面を参照して説明する。図１及び図２は、半導体装置（ＴＦＴ）の各製造工程におけるｐｏｌｙ−ＳｉＴＦＴの断面構造を示している。
【００２９】
（１．半導体薄膜の形成）
まず、図１（ａ）に示すように、基板１０１の上に下地保護膜１０２を形成しその上に半導体薄膜１０３を形成する。
【００３０】
本発明を適応し得る基板１０１としては金属等の導電性物質、シリコン・カーバイト（ＳｉＣ）やアルミナ（Ａｌ_２Ｏ_３）や窒化アルミニウム（ＡｌＮ）等のセラミック材料、溶融石英やガラス等の透明または不透明絶縁性物質、シリコンウェーハ等の半導体物質、並びにそれを加工したＬＳＩ基板等が可能である。半導体膜は基板上に直接又は下地保護膜や下部電極等を介して堆積する。また、シリコンウェーハなどの単結晶基板はこれをそのまま能動層となる半導体層１０３として使用する。
【００３１】
下地保護膜１０２としては酸化硅素膜（ＳｉＯ_Ｘ：０＜ｘ≦２）や窒化硅素膜（Ｓｉ_３Ｎ_ｘ：０＜ｘ≦４）等の絶縁性物質が挙げられる。ＴＦＴなどの薄膜半導体装置を通常のガラス基板上に作成する場合の様に、半導体膜への不純物制御が重要であるとき、ガラス基板中に含まれているナトリウム（Ｎａ）等の可動イオンが半導体膜中に混入しない様に下地保護膜を形成した後に半導体膜を堆積するのが好ましい。各種セラミック材料を基板として用いる場合にも同様のことが言える。下地保護膜はセラミック中に添加されている焼結助材原料などの不純物が半導体部に拡散及び混入するのを防止する。金属材料などの導電性材料を基板として用い、且つ半導体膜が金属基板と電気的に絶縁されていなければならない場合には、絶縁性を確保する為に当然下地保護膜は必要不可欠である。更に半導体基板やＬＳＩ素子上に半導体膜を形成する時にはトランジスタ間や配線間の層間絶縁膜が同時に下地保護膜でもある。
【００３２】
下地保護膜は、まず基板を純水やアルコールなどの有機溶剤で洗浄した後、基板上に常圧化学気相堆積法（ＡＰＣＶＤ法）や低圧化学気相堆積法（ＬＰＣＶＤ法）、プラズマ化学気相堆積法（ＰＥＣＶＤ法）等のＣＶＤ法或いはスパッタ法等で形成する。下地保護膜として酸化硅素膜を用いる場合、常圧化学気相堆積法では基板温度を２５０℃程度から４５０℃程度としてモノシラン（ＳｉＨ_４）や酸素を原料として堆積し得る。プラズマ化学気相堆積法やスパッタ法では基板温度は室温から４００℃程度である。下地保護膜の膜厚は基板からの不純物元素の拡散と混入を防ぐのに十分な厚さが必要で、その値は最小で１００ｎｍ程度以上である。ロット間や基板間のばらつきを考慮すると２００ｎｍ程度以上が好ましく、３００ｎｍ程度あれば保護膜としての機能を十分に果たし得る。下地保護膜がＩＣ素子間やこれらを結ぶ配線等の層間絶縁膜を兼ねる場合には、通常４００ｎｍから６００ｎｍ程度の膜厚となる。絶縁膜が余りにも厚くなると絶縁膜のストレスに起因するクラックが生ずる。その為最大膜厚は２μｍ程度が好ましい。生産性を考慮する必要が強い場合、絶縁膜厚は１μｍ程度が上限である。
【００３３】
次に、半導体薄膜１０３について説明する。本発明が適用される半導体膜としてはシリコン（Ｓｉ）やゲルマニウム（Ｇｅ）等の四族単体の半導体膜の他に、シリコン・ゲルマニウム（Ｓｉ_ｘＧｅ_１−ｘ：０＜ｘ＜１）やシリコン・カーバイド（Ｓｉ_ｘＣ_１−ｘ：０＜ｘ＜１）やゲルマニウム・カーバイド（Ｇｅ_ｘＣ_１−ｘ：０＜ｘ＜１）等の四族元素複合体の半導体膜、ガリウム・ヒ素（ＧａＡｓ）やインジウム・アンチモン（ＩｎＳｂ）等の三族元素と五族元素との複合体化合物半導体膜、またはカドミウム・セレン（ＣｄＳｅ）等の二族元素と六族元素との複合体化合物半導体膜等がある。或いはシリコン・ゲルマニウム・ガリウム・ヒ素（Ｓｉ_ｘＧｅ_ｙＧａ_ｚＡｓ_ｚ：ｘ＋ｙ＋ｚ＝１）と云った更なる複合化合物半導体膜やこれらの半導体膜にリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などのドナー元素を添加したＮ型半導体膜、或いはホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等のアクセプター元素を添加したＰ型半導体膜に対しても本発明は適応可能である。これら半導体膜はＡＰＣＶＤ法やＬＰＣＶＤ法、ＰＥＣＶＤ法等のＣＶＤ法、或いはスパッタ法等や蒸着法等のＰＶＤ法で形成する。半導体膜としてシリコン膜を用いる場合、ＬＰＣＶＤ法では基板温度を４００℃程度から７００℃程度としてジシラン（Ｓｉ_２Ｈ_６）などを原料として堆積し得る。ＰＥＣＶＤ法ではモノシラン（ＳｉＨ_４）などを原料として基板温度が１００℃程度から５００℃程度で堆積可能である。スパッタ法を用いる時には基板温度は室温から４００℃程度である。この様に堆積された半導体膜の初期状態（ａｓ−ｄｅｐｏｓｉｔｅｄ状態）は非晶質や混晶質、微結晶質、或いは多結晶質等様々な状態があるが、本願発明にあっては初期状態はいずれの状態であっても構わない。尚本願明細書中では非晶質の結晶化のみならず、多結晶質や微結晶質の再結晶化をも含めて総て結晶化と呼ぶ。半導体膜の膜厚はそれをＴＦＴに用いる時には２０ｎｍ程度から１００ｎｍ程度が適している。
【００３４】
（２．半導体薄膜のレーザ結晶化）
図１（ｂ）に示すように、基板上１０１に下地絶縁膜１０２と半導体膜１０３を形成した後、この半導体膜をレーザ照射によって結晶化する。通常、ＬＰＣＶＤ法、ＰＥＣＶＤ法等のＣＶＤ法で堆積させたシリコン膜表面は自然酸化膜で覆われていることが多い。従って、レーザ光１０４を照射する前にこの自然酸化膜を除去する必要がある。このためには弗酸溶液に浸してウエットエッチングする方法や、フッ素を含んだプラズマ中でのドライエッチング等がある。
【００３５】
次に、半導体膜のついた基板をレーザ照射チャンバーにセットする。レーザ照射チャンバーは一部分が石英の窓によってできており、チャンバーを真空に排気した後この石英窓からレーザ光１０４を照射する。ここで、レーザ光１０４について説明する。レーザ光１０４は半導体薄膜１０３表面で強く吸収され、その直下の絶縁膜１０２や基板１０１にはほとんど吸収されないことが望まれる。従って、このレーザ光１０４としては紫外域またはその近傍の波長を持つエキシマレーザ、アルゴンイオンレーザ、ＹＡＧレーザ高調波等が好ましい。また、半導体薄膜１０３を高温に加熱すると同時に基板１０１へのダメージを防ぐためには大出力でしかも極短時間のパルス発振であることが必要となる。従って、上記レーザ光の中でも特にキセノン・クロライド（ＸｅＣｌ）レーザ（波長３０８ｎｍ）やクリプトンフロライド（ＫｒＦ）レーザ（波長２４８ｎｍ）等のエキシマレーザが最も適している。
【００３６】
次に、これらのレーザ光の照射方法について図３を参照して説明する。レーザパルスの強度半値幅は１０ｎｓ程度から５００ｎｓ程度の極短時間である。レーザ照射は基板３０２を室温（２５℃）程度から４００℃程度の間とし、背景真空度が１０^−４Ｔｏｒｒ程度から１０^−９Ｔｏｒｒ程度の真空中にて行う。レーザ照射の一回の照射面積は対角５ｍｍ□程度から６０ｍｍ□程度の正方形または線状である。
【００３７】
レーザ照射の一回の照射で、例えば０．４ｍｍ×３００ｍｍの面積が結晶化できる線状ビーム３０３を用いた場合について説明する。１カ所に１発のレーザ照射をおこなった後、基板とレーザとの位置を相対的にビーム短軸方向３０５にわずかにずらす。この後、再び１発のレーザ照射を行う。このショットアンドスキャンをレーザ光短軸方向に連続的に数１００Ｈｚで繰り返していくことによって大面積の基板３０２にも対応できる。具体的には、各照射毎に照射領域を１％程度から９９％程度ずらして行く。通常、半導体膜を基板全体で均一に結晶化させるには少なくとも５回程度以上のレーザ照射が望まれるので、照射毎のビームの重なり量は８０％程度以上が求められる。高い結晶性の多結晶膜を確実に得るには同一点が１０回程度から３０回程度の照射が行われる様に重なり量を９０％程度から９７％程度へと調整するのが好ましい。ラインビーム３０３を用いることによって１方向のスキャニングで広い面積の結晶化ができるので、正方形ビームに比べてスループットを高められるというメリットが得られる。同図には線状レーザ３０３によって結晶化された半導体膜が３０１として示され、結晶化前の半導体膜が３０６として示されている。また、同図のグラフにはレーザ照射方向におけるエネルギ密度分布３０８が示されており、線状レーザ３０３のパルス照射走査によってエネルギが均一に照射されることが示されている。
【００３８】
（３．半導体薄膜のプラズマ処理及び高圧水蒸気熱処理）
次に、図１（ｃ）に示すように、ｐｏｌｙ−Ｓｉ膜に対して酸素プラズマ１０７による酸素プラズマ処理を施し、同（ｄ）に示すように、高圧水蒸気１０８による高圧水蒸気熱処理を施す。ここで、「高圧水蒸気熱処理」とは、高圧下における水蒸気による熱処理をいい、より好ましくは、圧力が付与された下において、水分を含有しての熱処理を行うことを言う。先に述べたように、レーザ結晶化直後のｐｏｌｙ−Ｓｉ膜中には１０^１８（ｃｍ^−３）程度の高い密度で捕獲準位が存在する。これを電気的に不活性化するために、ｐｏｌｙ−Ｓｉ膜にプラズマ処理及び高圧水蒸気熱処理を行う。酸素プラズマ、高圧水蒸気熱処理それぞれにレーザ結晶化ｐｏｌｙ−Ｓｉ膜中の捕獲準位低減に効果がある。
【００３９】
図４に酸素プラズマ処理時間に対する電気伝導度の関係を調査した結果を示す。この実験に用いた基板は、先に述べたレーザ結晶化後のｐｏｌｙ−Ｓｉ膜中に不純物イオン注入を行うことにより、酸素プラズマ処理及び高圧水蒸気熱処理の効果をシート抵抗測定器で測定した電気伝導度から比較できるようにしたものである。酸素プラズマ処理の基板温度は３５０℃、酸素ガス流量１４００ｓｃｃｍ、チャンバー内圧力は１ｔｏｒｒで３００Ｗのパワーでプラズマ放電をおこなった。処理時間が長くなるにつれ電気伝導度が増加していることがわかる。これは本発明の特徴である酸素プラズマ処理によって、ｐｏｌｙ−Ｓｉ膜中の捕獲準位として働くダングリングボンドや結晶粒界に存在する欠陥が終端されていることを示している。処理時間は電気伝導度が０．０１Ｓ／ｃｍを越える５分以上行えば十分であることがわかる。
【００４０】
図５に酸素プラズマ処理の基板温度に対する電気伝導度の関係を調査した結果を示す。この実験に用いた基板は図４の実験と同じものを使用している。酸素プラズマ処理のガス流量は１４００ｓｃｃｍ、チャンバー内圧力は１ｔｏｒｒで３００Ｗのパワーでプラズマ放電を行い、処理時間は１０分で実験を行った。電気伝導度のピークは基板温度が約３５０℃のときに約１．５Ｓ／ｃｍであり、基板温度は３００℃〜４００℃の範囲内であれば、電気伝導度が０．０１Ｓ／ｃｍを越え所要の電気伝導度特性が得られることがわかる。
【００４１】
次に、上記酸素プラズマ処理を１０分間おこなった基板に対し高圧水蒸気熱処理をおこなった結果を図６に示す。この実験は高圧水蒸気熱処理の加熱温度と電気伝導度の関係を調査したものであり、チャンバー内圧力は１．３ＭＰａ、処理時間は３時間である。１５０℃〜３００℃の範囲で実験をおこなった結果、加熱温度が２００℃以上であれば酸素プラズマ処理のみをおこなった場合より非常に高い電気伝導度が得られることがわかった。これは２００℃以上の高温により反応速度が上昇し、酸素プラズマ処理で準安定状態となった深い準位から浅い準位までの広い範囲の準位を更に低減できたものと思われる。
【００４２】
ここで、重要なことは酸素プラズマ処理及び高圧水蒸気熱処理の両処理を適当な条件で施すことによって最も効率的に捕獲準位密度低減が可能であるという点である。とりわけ本発明の捕獲準位終端のための上記処理ではドナータイプの捕獲準位が効率的に低減されるため、後述のようにｐ型ＴＦＴの性能向上が著しいことが特徴である。
【００４３】
図７に上記酸素プラズマ処理を１０分間おこなった基板に対し、高圧水蒸気熱処理の加熱温度を３００℃、処理時間を３時間で固定し、圧力依存性について調査した結果を示す。図６より０．５ＭＰａ〜１．３ＭＰａの範囲で高圧水蒸気熱処理を行うと高い電気伝導度が得られることがわかる。これも図７の結果と同様に、高圧条件下によって反応速度が上昇し、酸素プラズマ処理では完全に安定化できなかった深い準位から浅い準位までの広い範囲の準位を更に低減できたものである。しかし、圧力が高ければ高いほど良いと言うものではなく、１．７ＭＰａになると逆に電気伝導度が減少している。これは高圧により反応速度が高すぎてｐｏｌｙ−Ｓｉ膜の結晶粒界を余分に酸化してしまったためである。ようするに捕獲準位を終端する反応より、Ｓｉと反応して酸化層になる反応のほうが多くなってしまうのである。その結果、膜厚が減少するとともに、上記酸素プラズマの効果が働く結晶粒界部分が酸化膜となり電気伝導度が低下したと予想できる。
【００４４】
図８には上記酸素プラズマ処理を１０分間おこなった基板に対し、高圧水蒸気熱処理の加熱温度を３００℃、圧力０．９ＭＰａで固定し、処理時間依存性について調査した結果を示す。図８より処理時間は１〜３時間の範囲で高い電気伝導度が得られることがわかる。これも上記の温度及び圧力条件の実験結果と同様に酸素プラズマ処理では低減できなかった深い準位から浅い準位までの広い範囲の準位を更に低減できたものと思われる。しかし、処理時間が３時間を越えると、図７の実験結果と同様に、反応が進みすぎて酸化膜となる割合が高くなり、その結果電気伝導度が低減する。
【００４５】
本発明の特徴として、以上のように適切な条件で酸素プラズマと高圧水蒸気熱処理を行うことによりｐｏｌｙ−Ｓｉ膜中の欠陥を十分に低減せしめ、高品質な薄膜半導体を得ることができる。
【００４６】
（４．素子分離工程）
次に、図１（ｅ）に示すように、ＴＦＴ素子同士を電気的に絶縁するためにｐｏｌｙ−Ｓｉ膜１０６をエッチングする。例えば、ｐｏｌｙ−Ｓｉ膜１０６上にフォトリソグラフィーにより素子領域のフォトレジストのマスクパターンを形成した後、ウエットまたはドライエッチングによりｐｏｌｙ−Ｓｉ膜１０６をエッチングする。ウエットエッチングとしてはフッ酸と硝酸を１：１の割合で混合した混酸でエッチングする方法がある。一方、ドライエッチングではＣＦ_４とＯ_２混合ガスを用いたリモートプラズマ放電を用いる方法がある。Ｓｉのエッチングは主にフッ素ラジカルにより進行するが、酸素が混合されているのでエッチング中にフォトレジストも同時にエッチングされ、レジストパターンは徐々に端から細くなっていく。このためｐｏｌｙ−Ｓｉ膜の端面は斜めにエッチングされ、いわゆるテーパーエッチングが実現する。これはゲート絶縁膜形成においてステップカバレッジが悪い場合にｐｏｌｙ−Ｓｉ層端面においてゲート絶縁膜厚が極端に薄くなるのを防止する効果があり、ＴＦＴ製造上重要なエッチング方法となる。
【００４７】
（５．ゲート絶縁膜形成）
次に、図１（ｅ）に示すように、島状に整形されたｐｏｌｙ−Ｓｉ膜１０６の上にゲート絶縁膜１０９を形成する。工程としては真空チャンバー中で基板を室温程度に調温し、背景真空度が１０^−６（ｔｏｒｒ）台になるまで真空排気する。この状態で真空チャンバー内に酸素ガスとシランガス（ＳｉＨ_４）を流す。放電を安定させるためにＨｅガスで希釈する方法も有効である。一般的には酸素ガス流量はシランガス流量の５倍以上とする。この状態でプラズマ放電を行い、ＳｉＯ_２膜１０９形成を行う。
【００４８】
そして、図２（ｆ）に示すように、ゲート絶縁膜成膜後に上記高圧水蒸気熱処理を再び行うのも効果的である。処理条件としては、先に述べたような範囲の温度、圧力、時間で処理を行う。本発明の特徴である高圧水蒸気熱処理によって、ゲート絶縁膜中の欠陥や界面欠陥密度の低減が可能となり、結果としてリーク電流の低減、閾値電圧の低減が可能となる。これら２回の捕獲準位終端処理によりｐｏｌｙ−Ｓｉ及びゲート絶縁膜両方の改質がおこなわれるため、ＴＦＴの性能を飛躍的に改善することが可能となる。
【００４９】
（６．以降の工程）
図２（ｇ）に示すように、引き続いてゲート電極１１１となる薄膜をＰＶＤ法或いはＣＶＤ法などで堆積する。この材質は電気抵抗が低く、３５０℃程度の熱工程に対して安定であることが望まれ、例えば、タンタル、タングステン、クロム等の高融点金属がふさわしい。また、イオン・ドーピングによってソース、ドレインを形成する場合、水素のチャネリングを防止するためにこのゲート電極の膜厚がおよそ７００ｎｍ程度必要になる。上記高融点金属の中で７００ｎｍもの膜厚で成膜しても膜ストレスによるクラックが生じない材料となると、タンタルが最もふさわしい。
【００５０】
ゲート電極となる薄膜を堆積後パターニングを行い、引き続いて半導体膜に不純物イオン注入を行ってソース・ドレイン領域１１２を形成する。この時ゲート電極１１１がイオン注入のマスクとなっているので、チャンネルはゲート電極下のみに形成される自己整合構造となる。不純物イオン注入は質量非分離型イオン注入装置を用いて注入不純物元素の水素化物と水素を注入するイオン・ドーピング法と、質量分離型イオン注入装置を用いて所望の不純物元素のみを注入するイオン打ち込み法の二種類が適応され得る。イオン・ドーピング法の原料ガスとしては水素中に希釈された濃度０．１％程度から１０％程度のホスフィン（ＰＨ_３）やジボラン（Ｂ_２Ｈ_６）等の注入不純物元素の水素化物を用いる。イオン打ち込み法では所望の不純物元素のみを注入した後に引き続いて水素イオン（プロトンや水素分子イオン）を注入する。前述の如くＳｉＯ_２／Ｓｉ界面やゲート絶縁膜を安定に保つ為には、イオン・ドーピング法にしろイオン打ち込み法にしろイオン注入時の基板温度は３５０℃以下であることが好ましい。
【００５１】
一方注入不純物の活性化を３５０℃以下の低温にて常に安定的に行うには（本願ではこれを低温活性化と称する）、イオン注入時の基板温度は２００℃以上であることが望ましい。トランジスタのしきい値電圧を調整する為にチャンネル・ドープ行うとか、或いはＬＤＤ構造を作成するといった様に低濃度に注入された不純物イオンを低温で確実に活性化するには、イオン注入時の基板温度は２５０℃以上であることが必要となる。この様に基板温度が高い状態でイオン注入を行うと、半導体膜のイオン注入に伴う結晶壊破の際に再結晶化も同時に生じ、結果としてイオン注入部の非晶質化を防ぐことが出来る。即ちイオン注入された領域は注入後も依然として結晶質として残り、その後の活性化温度が３５０℃程度以下と低温であっても注入イオンの活性化が可能になる。ＣＭＯＳＴＦＴを作成するときはポリイミド樹脂等の適当なマスク材を用いてＮＭＯＳ又はＰＭＯＳの一方を交互にマスクで覆い、上述の方法にてそれぞれのイオン注入を行う。
【００５２】
そして、図２（ｈ）に示すように、上記高圧水蒸気熱処理を行い、イオン注入時に結晶構造に発生した欠陥の終端や、上記熱処理による不純物活性化をより効果的に行い、活性化率を向上させることができる。その結果、ｎ、ｐチャネル移動度の向上が期待できる。
【００５３】
次に、図２（ｉ）に示すように、層間絶縁膜１１４を形成し、ソース・ドレイン上にコンタクトホールを開孔し、ソース・ドレイン取り出し電極１１５と配線をＰＶＤ法やＣＶＤ法などで形成して薄膜トランジスタが完成する。
【００５４】
最後に、図２（ｊ）に示すように、上記ソース・ドレイン電極まで完成した薄膜トランジスタに対して高圧水蒸気熱処理を行う。イオン注入後の工程によってゲート絶縁膜が受けたダメージの回復や、ソース・ドレイン電極形成時に発生するプラズマダメージに起因する膜中の捕獲準位密度の安定化ができる。それによって、基板間やロット間におけるＴＦＴ特性のバラツキが減少されるとともに、特性の向上が可能となる。
【００５５】
（実施例１）
本発明のより詳細な実施例を図１及び図２に沿って説明する。図１の（ａ）〜（ｄ）では本発明によって得られる薄膜半導体の作製方法について説明し、図１の（ｅ）〜図２（ｊ）では上記薄膜半導体を用いた薄膜トランジスタの作製方法について説明する。
【００５６】
本発明で用いられる基板及び下地保護膜に関しては前述の説明に準ずるが、ここでは基板の一例として３００ｍｍ×３００ｍｍの正方形状汎用無アルカリガラス１０１を用いる。
【００５７】
まず、図１（ａ）に示すように、基板１０１上に絶縁性物質である下地保護膜１０２を形成する。ここでは基板温度を１５０゜ＣとしてＥＣＲ−ＰＥＣＶＤ法にて２００ｎｍ程度の膜厚を有する酸化硅素膜を堆積する。次に、後に薄膜トランジスタの能動層となる真性シリコン膜等の半導体膜１０３を堆積する。半導体膜の厚みは５０ｎｍ程度で有る。本例では高真空型ＬＰＣＶＤ装置を用いて、原料ガスで有るジシラン（Ｓｉ_２Ｈ_６）を２００ＳＣＣＭ流し、４２５℃の堆積温度で非晶質シリコン膜１０３を堆積する。まず高真空型ＬＰＣＶＤ装置の反応室を２５０℃とした状態で反応室の内部に複数枚（例えば、１７枚）の基板を表側を下向きとして配置する。こうした後にターボ分子ポンプの運転を開始する。ターボ分子ポンプが定常回転に達した後、反応室内の温度を約１時間掛けて２５０℃から４２５℃の堆積温度に迄上昇させる。昇温開始後の最初の１０分間は反応室にガスを全く導入せず真空中で昇温を行い、しかる後純度が９９．９９９９％以上の窒素ガスを３００ＳＣＣＭ流し続ける。この時の反応室内における平衡圧力は、３．０×１０^−３Ｔｏｒｒである。堆積温度に到達した後、原料ガスであるジシラン（Ｓｉ_２Ｈ_６）を２００ＳＣＣＭ流すと共に、純度が９９．９９９９％以上の希釈用ヘリウム（Ｈｅ）を１０００ＳＣＣＭ流す。堆積開始直後の反応室内圧力は凡そ０．８５Ｔｏｒｒである。堆積の進行と共に反応室内の圧力は徐々に上昇し、堆積終了直前の圧力は凡そ１．２５Ｔｏｒｒとなる。このように堆積したシリコン膜１０３は基板の周辺部約７ｍｍを除いた２８６ｍｍ角の領域内に於いて、その膜厚変動は±５％以内である。
【００５８】
次に、図１（ｂ）に示すように、レーザ結晶化を行うのであるが、これに先立って非晶質シリコン膜を弗酸溶液に浸し、半導体膜１０３上の自然酸化膜をエッチングする。一般的にシリコン膜が露出した表面は非常に不安定で、シリコン薄膜を保持している雰囲気物質と容易に反応を起こす。従って、レーザ照射を行う前処理では単に自然酸化膜を除去するだけでなく、露出したシリコン膜表面を安定化させる必要がある。このためには、弗酸溶液による処理が望ましい。弗酸は純水との混合比が１：３０になるようにする。この弗酸溶液中に約２０から３０秒浸した後、すぐに純水洗浄を１０から２０分行う。この後スピンナーで純水を取り除く。これによって、シリコン膜表面は水素原子でターミネートされた安定化表面になる。
【００５９】
次に、レーザ光の照射を行う。本例ではキセノン・クロライド（ＸｅＣｌ）のエキシマレーザ（波長：３０８ｎｍ）を照射する。レーザパルスの強度半値幅（時間に対する半値幅）は２５ｎｓである。一回のレーザ照射面積は長さ１５０ｍｍ×幅４００μｍのライン状で、照射面でのエネルギー密度は４１０ｍＪ／ｃｍ^２である。このレーザ光を幅方向に９８．７５％ずつ重ねつつ（つまり、照射するごとに５μｍずつ）相対的にずらしながら照射を繰り返す（図３参照）。これを一往復行うことによって一辺３００ｍｍの基板全体のアモルファスシリコンを結晶化する。結晶化によるラフネスの発生を最小限に抑えるために、ラインビームの幅方向にはエッジ領域３０８が前後にそれぞれ１００μｍ（すなわち、弱いエネルギー密度の領域）があり、ａ−Ｓｉ膜には４１０ｍＪ／ｃｍ^２のエネルギー密度のレーザ照射が施される前に、これより低いエネルギーでのレーザ照射がおこなわれる。このように段階的に照射エネルギーを増加させることによって、表面ラフネスを抑制しながら結晶化をおこなった。
【００６０】
次に、図１（ｃ）に示すように、基板を酸素プラズマ処理チャンバーへセットする。プラズマ処理チャンバーでは基板温度は３５０℃とし、酸素ガスを１４００ｓｃｃｍ流し１ｔｏｒｒの圧力で３００Ｗのパワーでプラズマ放電をおこなった。酸素プラズマ処理時間は１０分とした。
【００６１】
次に、図１（ｄ）に示すように、基板を高圧水蒸気熱処理チャンバーにセットし、チャンバー内に所望の水を導入する。高圧に耐えるようにチャンバーを完全にロック、密閉した状態で、加熱炉に挿入していく。処理中の圧力はあらかじめチャンバー内に導入した水の量と熱処理温度によって一義的に決まる。本例では２００℃で１．３ＭＰａの圧力条件で３時間の熱処理をおこなった。その結果、ｐｏｌｙ−ｓｉ膜中の深い準位から浅い準位までの広い範囲のキャリア捕獲準位が低減された高品質な薄膜半導体を得ることができる。上記薄膜半導体を例えば薄膜トランジスタ等に応用することにより、高移動度、低しきい値電圧の薄膜トランジスタが作製できる。
【００６２】
（実施例２）
実施例１記載の薄膜半導体を用いた薄膜トランジスタの作製方法について述べる。
【００６３】
図１（ｅ）に示すように、実施例１にて作製したＳｉ膜１０６上にフォトリソグラフィーによりフォトレジストパターンを形成し、ＣＦ_４とＯ_２混合ガスを用いたリモートプラズマ放電によるドライエッチングをおこなった。島状にパターニングされたＳｉ膜１０６上にゲート絶縁膜１０９を形成するために基板を絶縁膜形成チャンバーへセットする。チャンバー内を１０^−６（Ｔｏｒｒ）台の真空度に排気した後、シランガスと酸素ガスを流量比１：６で導入し、チャンバー圧力を２×１０⁻ ^３（Ｔｏｒｒ）に調節する。チャンバー内のガス圧力が安定したらＥＣＲ放電を開始し、絶縁膜の成膜を開始する。投入したマイクロ波パワーは１．１ｋＷで、マイクロ波は磁力線に平行に導入窓から導入した。導入窓から１４ｃｍの位置にＥＣＲポイントがある。成膜は１０ｎｍ／ｍｉｎの成膜速度でおこなった。これにより、ゲート絶縁膜を１２０ｎｍ形成した。
【００６４】
図２（ｇ）に示すように、引き続いてゲート電極１１１として膜厚が６００ｎｍのタンタル薄膜をスパッタ法により形成する。ゲート電極となる薄膜を堆積後パターニングを行い、引き続いて半導体膜１０６に不純物イオン注入を行ってソース・ドレイン領域１１２及びチャンネル領域を形成する。この時ゲート電極１１１がイオン注入のマスクとなっているため、チャンネルはゲート電極下のみに形成される自己整合構造となる。イオン・ドーピング法の原料ガスとしては水素中に希釈された濃度０．１％程度から１０％程度のホスフィン（ＰＨ_３）やジボラン（Ｂ_２Ｈ_６）等の注入不純物元素の水素化物を用いる。本例ではＮＭＯＳ形成を目指し、イオン・ドーピング装置を用いて、水素中に希釈された濃度５％のホスフィン（ＰＨ_３）を加速電圧１００ｋｅＶで注入する。ＰＨ_３ ^＋やＨ_２ ^＋イオンを含むの全イオン注入量量は１×１０^１６ｃｍ^−２である。
【００６５】
次に、図２（ｉ）に示すように、層間絶縁膜１１４をＰＥＣＶＤ法を用いて形成した。原料ガスはＴＥＯＳ（テトラエトキシシラン）、Ｎ_２Ｏ及びＡｒガスを用いて圧力１．５Ｔｏｒｒ、１ｋＷのパワーで放電を行い、８００ｎｍの層間絶縁膜を形成した。次に、ソース・ドレイン上にコンタクトホールを開孔し、アルミニウムでソース・ドレイン取り出し電極１１５と配線をＰＶＤ法やＣＶＤ法などで形成して薄膜トランジスタが完成する。
【００６６】
図９は、このようにして作製したＴＦＴの伝達特性を示している。比較のため、ｐｏｌｙ−Ｓｉの捕獲準位低減処理として高圧水蒸気熱処理のみを施したＴＦＴも同時に作製した。ｐｏｌｙ−Ｓｉ膜に対して酸素プラズマ処理及び高圧水蒸気熱処理を施したＴＦＴはｎチャネル移動度が３６６ｃｍ^２Ｖ^−１ｓ^−１しきい値電圧が１．５５Ｖ、ｐチャネル移動度は３３４ｃｍ^２Ｖ^−１ｓ^−１で、しきい値電圧が１．３２Ｖと良好な結果を示し、特にｐチャネル移動度がｎチャネル移動度と同等まで引き上げることができた。
【００６７】
一方、ｐｏｌｙ−Ｓｉ膜に対して高圧水蒸気熱処理のみを施したＴＦＴはｎチャネル移動度が３１３ｃｍ^２Ｖ^−１ｓ^−１、しきい値電圧が３Ｖ、ｐチャネル移動度が１４６ｃｍ^２Ｖ^−１ｓ^−１、しきい値電圧が２．２２Ｖとなった。以上の結果から、ｐｏｌｙ−Ｓｉに対して本発明の条件で酸素プラズマ処理及び高圧水蒸気熱処理を行うことにより、移動度の増加やしきい値電圧の低減、特にｐチャネルの移動度を劇的に増加することが可能となった。
【００６８】
従来の技術では、高品質なｐｏｌｙ−Ｓｉ膜及びＳｉＯ_２／Ｓｉ界面を低温で形成する有効なプロセスが明確でなかった。しかし、以上述べて来た様に本発明の薄膜半導体及び薄膜トランジスタの製造方法を用いることによって極めて高品質なｐｏｌｙ−Ｓｉ及びＳｉＯ_２／Ｓｉ界面形成が可能となる。結果として高移動度、低しきい値電圧でなお且つバラツキの極めて少ない薄膜トランジスタの製造が可能となり、超低消費電力回路の実現が可能となる。
【００６９】
（実施例３）
実施例２の工程において、図２（ｆ）に示すように、ゲート絶縁膜成膜後に上記高圧水蒸気熱処理を行う。処理条件は、温度条件は２００℃〜３００℃、圧力条件は０．５ＭＰａ〜１．３ＭＰａ、処理時間は１〜３時間の範囲で処理を行う。
【００７０】
こうして製作された薄膜トランジスタは本発明の特徴である高圧水蒸気熱処理によって、ゲート絶縁膜中の欠陥や界面欠陥密度の低減が可能となり、結果としてリーク電流の低減、閾値電圧の低減が可能となる。そして、ゲート絶縁膜質の改善により絶縁耐圧が向上するとともに、ゲートリーク電流も抑制できる。また、ｐｏｌｙ−ｓｉ膜に対して行った上記高圧水蒸気熱処理で終端しきれなかった捕獲準位に対しても効果がある。これら２回の捕獲準位終端処理によりｐｏｌｙ−Ｓｉ及びゲート絶縁膜両方の改質がおこなわれるため、ＴＦＴの性能を飛躍的に改善することが可能となる。
【００７１】
（実施例４）
実施例２の工程において、図２（ｈ）に示すように、ソース・ドレイン領域形成後に上記高圧水蒸気熱処理を行う。処理条件は実施例３と同等の範囲にて行うものとする。それより、イオン注入時に結晶構造に発生した欠陥の終端や、上記熱処理による不純物活性化をより効果的に行い、活性化率を向上させることができる。その結果、ｎ、ｐチャネル移動度の向上が期待できるとともに、ゲート絶縁膜とｐｏｌｙ−ｓｉとの界面の欠陥も同時に低減できるため、リーク電流やしきい値電圧の低減が可能となる。
【００７２】
（実施例５）
実施例２の工程において、図２（ｊ）に示すように、ソース・ドレイン電極まで完成した薄膜トランジスタに対して上記高圧水蒸気熱処理を行う。処理条件は実施例３と同等の範囲にて行うものとする。ＴＦＴ完成後に上記高圧水蒸気熱処理を行うことにより、イオン注入後の工程によってゲート絶縁膜が受けたダメージの回復や、ソース・ドレイン電極形成時に発生するプラズマダメージに起因する膜中の捕獲準位密度の安定化ができる。また、ソース・ドレイン電極とｐｏｌｙ−ｓｉ膜とのコンタクト抵抗の低減も可能となる。また、ｐｏｌｙ−ｓｉ膜とゲート絶縁膜の界面の欠陥も低減できる。それによって、基板間やロット間におけるＴＦＴ特性のバラツキが減少されるとともに、特性の向上が可能となる。
【００７３】
（実施例６）
本発明の製造方法により得られた薄膜トランジスタは電気光学装置を備える各種の電子機器に適用可能である。
【００７４】
図１０に電気光学装置を適用可能な電子機器の例を挙げる。同図（ａ）は携帯電話への適用例であり、携帯電話２３０は、アンテナ部２３１、音声出力部２３２、音声入力部２３３、操作部２３４、及び本発明の電気光学装置１０を備えている。ここで、「電気光学装置」とは、電気的作用によって発光するあるいは外部からの光の状態を変化させる電気光学素子を備えた装置一般をいい、自ら光を発するものと外部からの光の通過を制御するもの双方を含む。例えば、電気光学素子として、液晶素子、電気泳動素子、ＥＬ（エレクトロルミネッセンス）素子、電界の印加により発生した電子を発光板に当てて発光させる電子放出素子などが挙げられる。このように本発明の電気光学装置１０を携帯電話２３０の表示部として利用可能である。同図（ｂ）はビデオカメラへの適用例であり、ビデオカメラ２４０は、受像部２４１、操作部２４２、及び本発明の電気光学装置１０を備えている。このように本発明の電気光学装置は、ファインダや表示部として利用可能である。このほかにも携帯型パーソナルコンピュータ、ヘッドマウントディスプレイ、リア型プロジェクター、フロント型プロジェクターへの適用が可能である。このように本発明の電気光学装置は画像表示源として利用可能である。
【００７５】
上記例に限らず本発明の電気光学装置１０は、アクティブマトリクス型の電気光学装置を適用可能なあらゆる電子機器に適用可能である。
【００７６】
例えば、この他に、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＤＳＰ装置、ＰＤＡ、電子手帳、電光掲示盤、宣伝公告用ディスプレイなどにも活用することができる。
【００７７】
上述したように、従来の技術では、高品質なｐｏｌｙ−Ｓｉ膜及びＳｉＯ_２／Ｓｉ界面を低温で形成する有効なプロセスが明確でなかった。しかし、以上説明したように本発明の薄膜トランジスタの製造方法を用いることによって極めて高品質なｐｏｌｙ−Ｓｉ及びＳｉＯ_２／Ｓｉ界面形成が可能となる。結果として高移動度、低しきい値電圧でなお且つバラツキの極めて少ない薄膜トランジスタの製造が可能となり、超低消費電力回路の実現が可能となる。
【図面の簡単な説明】
【図１】本発明の薄膜トランジスタの製造方法を示した工程断面図である。
【図２】本発明の薄膜トランジスタの製造方法を示した工程断面図である。
【図３】レーザ結晶化時のレーザビーム照射方法を示す図である。
【図４】酸素プラズマ処理時間と電気伝導度の関係を示すグラフである。
【図５】酸素プラズマ処理の基板温度と電気伝導度の関係を示すグラフである。
【図６】高圧水蒸気熱処理における電気伝導度の温度依存性を示すグラフである。
【図７】高圧水蒸気熱処理における電気伝導度の圧力依存性を示すグラフである。
【図８】高圧水蒸気熱処理における電気伝導度の時間依存性を示すグラフである。
【図９】本発明の薄膜トランジスタの製造方法を適用して作成したＴＦＴの伝達特性を示すグラフである。
【図１０】本発明の製造方法により得られた薄膜トランジスタを使用する電気光学装置を備える各種の電子機器の例を説明する説明図である。
【符号の説明】
１０…本発明の電気光学装置、１０１…基板、１０２…下地絶縁膜、１０３…アモルファスシリコン膜、１０４…レーザ光、１０５…レーザスキャン方向、１０６…ｐｏｌｙ−Ｓｉ膜、１０７…酸素プラズマ、１０８…高圧水蒸気、１０９…ゲート絶縁膜、１１０…高圧水蒸気、１１１…ゲート電極、１１２…ソース・ドレイン領域、１１３…高圧水蒸気、１１４…層間絶縁膜、１１５…ソース・ドレイン電極、１１６…高圧水蒸気２３０…携帯電話、２３１…アンテナ部、２３２…音声出力部、２３３…音声入力部、２３４…操作部、２４０…ビデオカメラ、２４１…受像部、２４２…操作部３０２…基板、３０５…ビーム短軸方向、３０８…エッジ領域、

Claims

基板上の半導体層にレーザ照射を施し該半導体層の結晶化を行う工程と、
更に前記半導体層に酸素プラズマ処理を施す工程と、
更に前記半導体層に、圧力下における水分を含有した熱処理を施す工程と、を含み、
前記酸素プラズマ処理における基板温度を３００℃〜４００℃の範囲にて行うことを特徴とする薄膜半導体の製造方法。
前記酸素プラズマ処理を５分間以上行うことを特徴とする請求項１記載の薄膜半導体の製造方法。
前記熱処理の温度を２００℃〜３００℃の範囲にて行うことを特徴とする請求項１又は２記載の薄膜半導体の製造方法。
前記熱処理の圧力を０．５ＭＰａ〜１．３ＭＰａの範囲にて行うことを特徴とする請求項１乃至３のいずれかに記載の薄膜半導体の製造方法。
前記熱処理の処理時間を１〜３時間の範囲にて行うことを特徴とする請求項１乃至４のいずれかに記載の薄膜半導体の製造方法。
請求項１乃至５のいずれかに記載の方法により製作した薄膜半導体をトランジスタの能動層として用いる薄膜トランジスタの製造方法。
前記薄膜半導体の上部にゲート絶縁膜を成膜した後に、再び前記熱処理を行うことを特徴とする請求項６に記載の薄膜トランジスタの製造方法。
前記薄膜半導体の上部にゲート絶縁膜を成膜し、更にその上部にゲート電極を形成した後に不純物イオン注入を行い、ソース・ドレイン領域を形成した後に、再び前記熱処理を行うことを特徴とする請求項６に記載の薄膜トランジスタの製造方法。
前記トランジスタの能動層にソース・ドレイン電極を形成した後、再び該熱処理を行うことを特徴とする請求項６に記載の薄膜トランジスタの製造方法。
請求項７乃至請求項９のいずれかに記載の方法により製造された薄膜トランジスタを表示画素又は周辺駆動回路の駆動素子として備える電気光学装置。
請求項１０に記載の電気光学装置を備える電子機器。