JP2004260364A - 半導体装置及び高出力電力増幅装置並びにパソコンカード - Google Patents
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Abstract
【課題】ソースインダクタンスの低減による高周波特性の改善。
【解決手段】高出力電力増幅装置に組み込まれたＨＥＭＴにおいて、ドレイン，ソース及びゲートの各電極は基幹部と、この基幹部から櫛歯状に突出する複数のフィンガー部とからなり、かつ前記各電極の前記フィンガー部は相互に噛み合う配置になっている。ソース電極において、複数のフィンガー部にあって、両端に位置するフィンガー部の幅は、両端間に位置するフィンガー部の幅よりも広くなっている。また、両端に位置するフィンガー部の幅は、両端間に位置する複数のフィンガー部の幅の総和以上の幅であり、かつ基幹部の幅は両端に位置するフィンガー部の幅よりも広くなっている。ソース基幹部に設けられた電極パッドと外部電極端子は導電性のワイヤで接続されている。
【選択図】 図１
【解決手段】高出力電力増幅装置に組み込まれたＨＥＭＴにおいて、ドレイン，ソース及びゲートの各電極は基幹部と、この基幹部から櫛歯状に突出する複数のフィンガー部とからなり、かつ前記各電極の前記フィンガー部は相互に噛み合う配置になっている。ソース電極において、複数のフィンガー部にあって、両端に位置するフィンガー部の幅は、両端間に位置するフィンガー部の幅よりも広くなっている。また、両端に位置するフィンガー部の幅は、両端間に位置する複数のフィンガー部の幅の総和以上の幅であり、かつ基幹部の幅は両端に位置するフィンガー部の幅よりも広くなっている。ソース基幹部に設けられた電極パッドと外部電極端子は導電性のワイヤで接続されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及び高出力電力増幅装置並びにパソコンカードに係わり、例えば、無線ＬＡＮ用のパソコンカードの製造に適用して有効な技術に関する。
【０００２】
【従来の技術】
オフィスや家庭でのパーソナルコンピュータ（パソコン）の普及に伴い、インターネットに代表されるパソコン間通信が盛んに行われている。そのパソコン間通信を有線でなく無線でおこなう無線ＬＡＮ（構内情報通信網：ｌｏｃａｌ ａｒｅａ ｎｅｔｗｏｒｋ）が注目を集めている。現在は、２．４ＧＨｚ帯「ＩＥＥＥ（Ｔｈｅ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ， Ｉｎｃ．）８０２．１１ｂ」規格の無線ＬＡＮが主流である。しかし、伝送速度が最大で８Ｍｂｐｓと低速なため、動画像伝送ができないなどの課題が生まれている。その解決策として、最大伝送速度５４Ｍｂｐｓを可能にした５ＧＨｚ帯「ＩＥＥＥ８０２．１１ａ」規格の無線ＬＡＮがある。
【０００３】
無線ＬＡＮで使用するパソコンカード（ＰＣカード）には、アンテナ、送受信切り替え用スイッチ、受信用低雑音増幅器、受信系ミクサー、送信系ミクサー、送信用高出力電力増幅器等が組み込まれている。
【０００４】
周波数が数ＧＨｚ以上と高い半導体装置〔例えば、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）〕やマイクロ波モノリシック集積回路（ＭＭＩＣ：Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ ＩＣ）等は、ＧａＡｓ基板等の化合物半導体基板を基に形成されている。
【０００５】
一方、電界効果トランジスタ（ＦＥＴ）においては、高周波域におけるデバイスの性能を高めるために、例えば、半導体チップの上面のソース電極とパッケージ基板のソース端子とをワイヤで接続する構成に代えて、半導体チップの上面と下面との間を貫通するバイアホールを設け、このバイアホールに導体を形成し、半導体チップの上面のソース電極を半導体チップの下面に引出し、半導体チップをパッケージ基板に固定した際、引き出したソース電極を直接パッケージ基板（台座）のソース端子に接続してソースインダクタンスの低減を図っている（例えば、特許文献１）。
【０００６】
また、移動体通信システムにおける送信用高出力電力増幅器（送信用高出力電力増幅デバイス）として、ＧａＡｓ−ＭＥＳＦＥＴあるいはヘテロバイポーラトランジスタ（ＨＢＴ）を用いたモジュール、一体化集積回路（ＭＭＩＣ）によるものがある（例えば、特許文献２）。
【０００７】
【特許文献１】
特開平８−３３０５６８号公報（第２−３頁、図１）
【特許文献２】
特開平１１−２２０３４４号公報（第２−５頁、図１、図８）
【０００８】
【発明が解決しようとする課題】
無線ＬＡＮで使用するパソコンカード（ＰＣカード）に組み込まれる送信用の高出力電力増幅器は、５ＧＨｚ帯という超高周波帯で高周波特性を実現するため、化合物半導体（例えば、ＧａＡｓ）が用いられて製造される。一般的にはＧａＡｓ基板に形成したＧａＡｓ−ＭＥＳＦＥＴ、ＨＥＭＴ、ＨＢＴ等のトランジスタを多段に従属接続して多段増幅構成の高出力電力増幅器が製造されている。
【０００９】
このような高出力電力増幅器は小型化、軽量化のため、実装面積低減が図られる。また、顧客ニーズとして低コスト化のために部品点数削減の観点から、ＭＭＩＣ化が必須の条件になっている。
【００１０】
ＭＭＩＣ化には、▲１▼．例えば、ＦＥＴにおけるソースインダクタンス低減による高性能化を可能にするバイアホール技術、▲２▼．整合回路（入力・段間・出力整合回路）を構成する容量としてＭＩＭ（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌ）容量を使用する場合における高容量密度化による容量面積低減を実現する高密度容量技術、▲３▼．チップサイズ縮小のための回路の最適化技術などが有効である。
【００１１】
しかし、バイアホール（一般的な大きさは５０μｍ直径程度）を形成するには、新たなマスクを追加する必要がありコスト高となる。また、バイアホール形成のため、基板の薄層化（〜７０μｍ程度）、精度の良い裏面加工技術が必要になり、工程数の増加、ハンドリングがし難いといった問題点がある。
【００１２】
これら問題点の回避策として、従来から用いられているバイアホールを用いない場合の高出力電力増幅器の構成が考えられる。
【００１３】
図１６は従来のＦＥＴにおける櫛歯状電極を有する櫛形電極構造を示す平面図である。ソース・ドレイン・ゲート電極は、いずれも基幹部と、この基幹部から延在する複数のフィンガーとからなる櫛歯状電極パターンになっている。ソース（Ｓ）電極５１、ドレイン（Ｄ）電極５２、ゲート（Ｇ）電極５３の各フィンガー部５１ｂ、５２ｂ、５３ｂがチャネル領域５０上に噛み合うように配置されている。即ち、ソースフィンガー部５１ｂとドレインフィンガー部５２ｂとの間にゲートフィンガー部５３ｂが位置している。また、ソースフィンガー部５１ｂの幅Ｗ１とドレインフィンガー部５２ｂの幅Ｗ４は同じ寸法になっている。ソースインダクタンスの低減を図るためには、ソース電極５１の基幹部（ソース基幹部）５１ａの面積（Ｌ×Ｗ２）を大きくし、かつこの基幹部５１ａに接続する導電性のワイヤの本数を多くする必要がある。
【００１４】
図１７は図１６のＦＥＴを用いて増幅器を構成した半導体チップの例、即ち、ＭＭＩＣチップを示す模式的平面図である。このＭＭＩＣチップ（半導体チップ）６０は１段増幅器構成である。増幅率によってはＦＥＴを多段に従属接続させる。
【００１５】
図１７は、図１６に示す従来ＦＥＴ構造をもつ２つのＦＥＴ６１、６２を並列動作させて出力の増大を図ったものである。ＦＥＴ６１はソース電極５１’、ドレイン電極５２’、ゲート電極５３’を有し、ソースフィンガー部５１ｂ’、ドレインフィンガー部５２ｂ’及びゲートフィンガー部５３ｂ’はチャネル領域５０’上に噛み合うように配置されている。即ち、ソースフィンガー部５１ｂ’とドレインフィンガー部５２ｂ’との間にゲートフィンガー部５３ｂ’が位置するような噛み合いパターンになっている。また、ソース基幹部５１ａ’には四角形状の電極パッド５１ｃ’が複数（６個）設けられている。この電極パッド５１ｃ’には図示しないパッケージのソース端子に接続される導電性のワイヤが接続される。
【００１６】
ＦＥＴ６２はソース電極５１”、ドレイン電極５２”、ゲート電極５３”を有し、ソースフィンガー部５１ｂ”、ドレインフィンガー部５２ｂ”及びゲートフィンガー部５３ｂ”はチャネル領域５０”上に前記ＦＥＴ６１と同様に噛み合うように配置されている。ソースフィンガー部５１ｂ”には四角形状の電極パッド５１ｃ”が複数（６個）設けられている。この電極パッド５１ｃ”には図示しないパッケージのソース端子に接続される導電性のワイヤが接続される。
【００１７】
ＭＭＩＣチップ６０の上面には、電極パッドとして、入力用電極パッド６５、出力用電極パッド６６、第１電源電圧用電極パッド６７、第２電源電圧用電極パッド６８、第３電源電圧用電極パッド６９が設けられている。
【００１８】
ＦＥＴ６１、６２のゲート電極５３’、５３”はそれぞれ整合回路用ストリップライン７０’、７０”を介して接続され、その接続ノード７１と入力用電極パッド６５との間にはＭＩＭ容量７２が電気的に接続されている。また、接続ノード７１と第３電源電圧用電極パッド６９との間にはスパイラル状のインダクタンス７３が電気的に接続されている。
【００１９】
ＦＥＴ６１、６２のドレイン電極５２’、５２”は配線８０に接続され、この配線８０と出力用電極パッド６６との間にはＭＩＭ容量８１が電気的に接続されている。また、配線８０と第１電源電圧用電極パッド６７は整合回路用ストリップライン８２によって電気的に接続されている。また、ＭＩＭ容量８１と第２電源電圧用電極パッド６８との間にはスパイラル状のインダクタンス８３が電気的に接続されている。
【００２０】
この構造において、ソース電極のインダクタンスをバイアホールの場合のインダクタンスに近づけるため、ワイヤによる接続本数（ワイヤ直径２５μｍの金線）を最大の６本としてある。
【００２１】
しかし、このような構造では、ソースインダクタンスの低減化は小さい。ワイヤ本数を増大させてソースインダクタンスの低減を図るとすれば、電極パッド（ボンディングパッド）数の増大によってチップサイズを大きくしなければならない。即ちワイヤ本数は半導体チップのサイズによって規定されるものである。
【００２２】
そこで、本発明者はワイヤ本数を最大とした状態において、電極パターンによるインダクタンス低減を分析検討した結果本発明をなした。
【００２３】
本発明の目的は、接地電極のインダクタンスの低減が図れる半導体装置を提供することにある。
本発明の他の目的は、高出力電力増幅装置の高周波特性の向上を図ることにある。
本発明の他の目的は、高出力電力増幅装置の製造コストの低減を図ることにある。
本発明の他の目的は、高周波特性が良好なパソコンカードを提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２４】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００２５】
（１）アンテナに接続される送信用高出力電力増幅装置を有するパソコンカードであって、
前記送信用高出力電力増幅装置は１乃至複数の増幅系を有し、
前記増幅系は、トランジスタ（ＦＥＴ）を形成した半導体チップ及び複数の外部電極端子を有し、
前記外部電極端子は、増幅されるべき信号が供給される入力端子と、増幅された信号を出力する出力端子と、第１電源端子及び第２電源端子並びに第３電源端子とを構成し、
前記トランジスタは２つ配置され、前記入力端子と前記出力端子の間に並列状態に電気的に接続され、
前記トランジスタの電極は、前記入力端子及び前記第３電源端子に接続される制御電極（ゲート電極）と、前記出力端子及び前記第１電源端子に接続される第１の電極（ドレイン電極）と、接地端子となる前記第２電源端子に接続される第２の電極（ソース電極）とを構成し、
前記半導体チップの上面には前記外部電極端子に対応する電極パッド及び前記トランジスタの前記第２の電極部分に形成される複数の電極パッドが設けられ、
前記外部電極端子と該外部電極端子に対応する前記電極パッドを電気的に接続する導電性のワイヤと、
前記トランジスタの前記第２の電極部分に形成される複数の電極パッドと前記第２電源端子を電気的に接続する導電性のワイヤとを有し、
前記トランジスタの前記各電極は、基幹部と、前記基幹部に交差する方向に突出する複数のフィンガー部とからなり、前記第２の電極（ソース電極）の隣接する２本のフィンガー部間に、前記第１の電極（ドレイン電極）の１本のフィンガー部が配置され、
前記第２の電極は固定電位に接続され、
前記第２の電極（ソース電極）の両端に位置する前記フィンガー部の幅は前記両端間に位置する前記フィンガー部の幅よりも広くなっていることを特徴とする。また、前記ソース電極における両端に位置するフィンガー部の幅は両端間に位置する複数のフィンガー部の幅の総和以上であり、かつソース電極の基幹部の幅は両端に位置するフィンガー部の幅よりも広くなっている。
また、高出力電力増幅装置は、前記半導体チップを搭載するとともに前記第２電源端子を構成する支持基板と、前記支持基板の周囲に配置され前記外部電極端子を構成する複数のリードと、前記支持基板及び前記外部電極端子の下面及び外端面を露出させる状態で前記支持基板、前記外部電極端子、前記半導体チップ及び前記ワイヤを被う絶縁性樹脂からなる封止部とを有することを特徴とする。
【００２６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２７】
（実施形態１）
図１乃至図１３は本実施形態１の半導体装置及び高出力電力増幅装置並びにパソコンカードに係わる図である。図１は半導体装置（ＭＭＩＣチップ）に係わる図であり、図２乃至図１１は高出力電力増幅装置に係わる図であり、図１２及び図１３はパソコンカードに係わる図である。
【００２８】
無線ＬＡＮで使用するパソコンカード（ＰＣカード）１の高周波部は、図１２のブロック図に示すように受信系と送信系を有する。受信系は、アンテナ２と、このアンテナ２が接続される送受信切り替え用スイッチ（ＳＷ）３と、送受信切り替え用スイッチ３に接続される受信用低雑音増幅器（ＬＮＡ）４と、受信用低雑音増幅器４に接続される受信系ミクサー（Ｒｘ−Ｍｉｘ）５と、受信系ミクサー５に接続されるベースバンドＬＳＩ６とで構成される。送信系は、ベースバンドＬＳＩ６と、このベースバンドＬＳＩ６に接続される送信系ミクサー（Ｔｘ−Ｍｉｘ）７と、送信系ミクサー７に接続される送信用の高出力電力増幅装置１０と、高出力電力増幅装置１０に接続される送受信切り替え用スイッチ３と、アンテナ２とで構成されている。また、電圧制御発振器１１がベースバンドＬＳＩ６、受信系ミクサー５及び送信系ミクサー７に接続されている。なお、詳細には説明しないが、ダイバーシチー構成で感度向上を図るため、アンテナは２本備えられている。
【００２９】
パソコンカード１は、図１３に示すような薄い偏平なカード構造からなり、一端側にはコネクタ１２が設けられている。パソコンのカードスロットにパソコンカード１を挿入すると、コネクタ１２がパソコンと電気的に接続されるようになる。アンテナはパソコンカード１の筐体１３に内蔵されている。このパソコンカード１は、最大伝送速度５４Ｍｂｐｓを可能にした５ＧＨｚ帯「ＩＥＥＥ８０２．１１ａ」規格の無線ＬＡＮ用のパソコンカードである。
【００３０】
５ＧＨｚという超高周波域での使用においては、パソコンカードに組み込まれる前記各部品は高い高周波特性を要求される。その中でも、高出力電力増幅装置（高出力電力増幅器：高周波電力増幅装置）は重要なコンポートネントであり、高利得、高出力、低歪特性が要求され、かつ低コストも要求される。
【００３１】
つぎに、送信用の高出力電力増幅装置１０について説明する。図２乃至図４は高出力電力増幅装置１０に係わる図である。図２は高出力電力増幅装置の一部を切り欠いて示す模式的平面図、図３は底面図、図４は断面図である。
【００３２】
高出力電力増幅装置１０は、図２乃至図４に示すように、薄い偏平な四角形状であり、上面及び側面は絶縁性の樹脂で形成された封止部１５で形成されている。封止部１５の下面（実装面）には、４隅を細いタブ吊りリード１６で支持された四角形の支持基板（タブ）１７の下面が露出している。図２及び図３に示すように、封止部１５の下面において四角形の対角線に沿って前記タブ吊りリード１６が延在している。また、タブ１７の各辺の外側に複数のリード１８が配置されている。そして、隣接するタブ吊りリード１６の間には、特に限定はされないが、３本のリード１８が相互に平行に配置されている。
【００３３】
図２及び図４に示すように、タブ１７の上面には図示しない接着材によって半導体チップ２０が固定されている。そして、図２に示すように、半導体チップ２０の上面に設けられた電極パッド２１と、所定のリード１８は導電性のワイヤ２２で電気的に接続されている。ワイヤ２２は、例えば、直径２５μｍの金線が使用されている。
【００３４】
図３及び図４に示すように、タブ１７及びリード１８の上面側には絶縁性樹脂からなる封止部１５が形成されている。この封止部１５は半導体チップ２０やワイヤ２２を完全に被っている。封止部１５の上面は平坦な面になっている。また、図４に示すように、タブ１７及びタブ吊りリード１６並びにリード１８の下面は封止部１５の下面に露出するとともに、リード１８及びタブ吊りリード１６の外端面は封止部１５の周面と一致し、封止部１５の周面に露出する構造になっている。即ち、本実施形態１の高出力電力増幅装置１０は、封止部１５の周面からリードが突出しない、いわゆるノンリード型の半導体装置になっている。封止部１５は四角形となることから、高出力電力増幅装置１０はＱＦＮ構造となる。
【００３５】
高出力電力増幅装置１０の製造においては金属製のリードフレームが使用される。リードフレームは、薄い一枚の平坦な金属板を、エッチングやプレスによって所望のパターンに形成することによって形成される。単一のリードパターンは、四角形状の枠体（フレーム）を含むとともに、この枠体内に前述のタブ、タブ吊りリード、リードを有し、かつリード及びタブ吊りリードは枠体の内周面から内方に突出延在する構成になっている。リードフレームには一列または数列に亘ってリードパターンが配置された構造になり、リードパターンによる製品形成部が一列またはマトリックス状に配置された構成になる。
【００３６】
高出力電力増幅装置の製造においては、チップボンディングを行って各製品形成部のタブ１７の上面に図示しない接着材を介して半導体チップ２０を固定（搭載）し、つぎにワイヤボンディングを行って半導体チップ２０の上面の電極パッド２１とリード１８の内端部分を導電性のワイヤ２２で接続し、つぎに、トランスファモールディングを行ってリードフレームの上面側に一定高さの絶縁性樹脂層を形成し、つぎにダイシングを行ってリードフレームと絶縁性樹脂層を切断することによって、図２乃至図４に示す高出力電力増幅装置１０を製造する。
【００３７】
トランスファモールディングにおいては、トランスファモールディング装置の成形下型と成形上型間にリードフレームを挟み、ついで成形上・下型によって形成されるキャビティ内に樹脂を圧入して絶縁性樹脂層を形成する。この際、リードフレームの下面は成形下型の平坦な面（パーティング面）に載せられるため、圧入された樹脂はリードフレームの下面には浸入しないことになり、結果としてタブ吊りリード１６、タブ１７及びリード１８の下面は絶縁性樹脂層の下面に露出するようになる。また、キャビティの天井面は平坦に形成され、かつ成形下型のパーティング面に平行になることから、絶縁性樹脂層、即ち封止部１５の高さは、図４に示すように一定になる。また、ダイシングにおいては、ダイシングブレードによってリードフレームと絶縁性樹脂層が同時に切断されることから、リード１８及びタブ吊りリード１６の外端面は封止部１５の周面と一致し、封止部１５の周面に露出するようになる。
【００３８】
図１は半導体チップ２０、即ちＭＭＩＣチップの模式的平面図であり、その等価回路は図５のようになっている。半導体チップ２０は、図１に示すように上面に複数の電極パッド２１を有している。この電極パッド２１は、図５に示すように、入力用電極パッド（Ｐｉｎ）２５、出力用電極パッド（Ｐｏｕｔ）２６、第１電源電圧用電極パッド（Ｖｄｄ）２７、第２電源電圧用電極パッド（ＧＮＤ）２８、第３電源電圧用電極パッド（Ｖｇｇ）２９となっている。また、後述するが、トランジスタの第２の電極であるソース電極部分にもそれぞれ複数の電極パッド２１が形成されている。
【００３９】
本実施形態１の高出力電力増幅装置１０は、図５の等価回路図に示すように、入力用電極パッド（Ｐｉｎ）２５と出力用電極パッド（Ｐｏｕｔ）２６との間に２つのトランジスタ３１、３２が並列接続された構成になっている。トランジスタ３１、３２はＨＥＭＴであり、両トランジスタの入力電極となる制御電極（ゲート電極）及び出力電極となる第１の電極（ドレイン電極）はそれぞれ接続され、その接続部分は接続ノードＡ、Ｂを構成している。ゲート電極側の接続ノードＡと入力用電極パッド２５との間にはＭＩＭ容量３３が接続されている。また、接続ノードＡと第３電源電圧用電極パッド（Ｖｇｇ）２９との間にはインダクタンス３４が接続されている。
【００４０】
また、ドレイン電極側の接続ノードＢと出力用電極パッド（Ｐｏｕｔ）２６との間にはＭＩＭ容量３５が接続されている。ＭＩＭ容量３５と第２電源電圧用電極パッド（ＧＮＤ）２８との間にはインダクタンス３６が接続されている。また、トランジスタ３１、３２のドレイン電極は第１電源電圧用電極パッド（Ｖｄｄ）２７が接続され、ドレイン電極にＶｄｄの電位を印加するようになっている。例えば、Ｖｄｄは３．３Ｖである。また、トランジスタ３１、３２の第２の電極（ソース電極）は第２電源電圧用電極パッド（ＧＮＤ）２８に接続されている。
【００４１】
トランジスタ３１、３２の各電極において、ゲート電極やドレイン電極は半導体チップ２０に設けられた配線（特に符号は付けてない）を介して前述の各電極パッド２１に繋がる。これに対して、ソース電極は、図２及び図１に示すように、ソース電極パターンの一部に複数の電極パッド２１を有する構造になっている。
【００４２】
トランジスタにおいて、容量、抵抗、インダクタンス等によって入力整合回路や出力整合回路あるいはバイアス回路が構成されるが、図５に長方形部分として示すマイクロストリップラインｍもこれら回路を構成する部分である。バイアス電位として第３電源電圧用電極パッド（Ｖｇｇ）２９から供給される電位（Ｖｇｇ）は、例えば、マイナス１．０Ｖである。
【００４３】
つぎに、ＭＭＩＣ構造の半導体チップ２０について説明する。図１は１段増幅器構成の半導体チップ２０を示す。本発明はこの構成に限定されるものではなく、大きな増幅率を得る場合には、トランジスタを多段に従属接続させた多段増幅構成とする。また、増幅系はひとつとなっているが、切り替えスイッチによって切り替えて使用できる複数の増幅系を有する構成であってもよい。
【００４４】
本実施形態１の高出力電力増幅装置１０の増幅系は、図１に示すように、入力用電極パッド（Ｐｉｎ）２５と出力用電極パッド（Ｐｏｕｔ）２６との間に２つのトランジスタ（ＨＥＭＴ）を並列に接続して出力の増大を図ったものである。
【００４５】
トランジスタ３１はドレイン電極３７、ソース電極３８、ゲート電極３９を有している。各電極は直線状に延在する基幹部と、この基幹部に交差する方向に突出する複数のフィンガー部（基幹部の一側縁から櫛歯状に突出する複数のフィンガー部）とからなっている。即ち、ドレイン電極３７はドレイン基幹部３７ａとこのドレイン基幹部３７ａの一側縁から延在する複数のドレインフィンガー部３７ｂとからなり、ソース電極３８はソース基幹部３８ａとこのソース基幹部３８ａの一側縁から延在する複数のソースフィンガー部３８ｂとからなり、ゲート電極３９はゲート基幹部３９ａとこのゲート基幹部３９ａの一側縁から延在する複数のゲートフィンガー部３９ｂとからなっている。
【００４６】
各フィンガー部はチャネル領域４０を横切るように延在し、第２の電極（ソース電極）の隣接する２本のフィンガー部間に、第１の電極（ドレイン電極）の１本のフィンガー部が配置されたパターンになっている。換言するならば、各電極のフィンガー部は相互に噛み合うように配列されている。即ち、ドレインフィンガー部３７ｂとソースフィンガー部３８ｂとの間にゲートフィンガー部３９ｂが位置するような噛み合いパターンになっている。また、ソース基幹部３８ａには四角形状の電極パッド２１が複数（６個）設けられている。この電極パッド２１には、図２に示すように、ワイヤ２２が接続される。また、ソース電極は固定電位に接続される。
【００４７】
トランジスタ３２はドレイン電極４２、ソース電極４３、ゲート電極４４を有している。トランジスタ３２の各電極は直線状に延在する基幹部と、この基幹部の一側縁から櫛歯状に突出する複数のフィンガー部とからなっている。即ち、ドレイン電極４２はドレイン基幹部４２ａとこのドレイン基幹部４２ａの一側縁から延在する複数のドレインフィンガー部４２ｂとからなり、ソース電極４３はソース基幹部４３ａとこのソース基幹部４３ａの一側縁から延在する複数のソースフィンガー部４３ｂとからなり、ゲート電極４４はゲート基幹部４４ａとこのゲート基幹部４４ａの一側縁から延在する複数のゲートフィンガー部４４ｂとからなっている。
【００４８】
各フィンガー部はチャネル領域４５を横切るように延在し、かつ各電極のフィンガー部は相互に噛み合うように配列されている。即ち、ドレインフィンガー部４２ｂとソースフィンガー部４３ｂとの間にゲートフィンガー部４４ｂが位置するような噛み合いパターンになっている。また、ソース基幹部４３ａには四角形状の電極パッド２１が複数（６個）設けられている。この電極パッド２１には、図２に示すように、ワイヤ２２が接続される。
【００４９】
トランジスタ３１、３２の両ゲート電極３９、４４は接続されて前述のように接続ノードＡを構成している。また、トランジスタ３１、３２の両ドレイン電極３７、４２は接続されて前述のように接続ノードＢを構成している。
【００５０】
そして、前述のように、ゲート電極側の接続ノードＡと入力用電極パッド２５との間にはＭＩＭ容量３３が接続され、接続ノードＡと第３電源電圧用電極パッド２９との間にはインダクタンス３４が接続されている。また、ドレイン電極側の接続ノードＢと出力用電極パッド２６との間にはＭＩＭ容量３５が接続され、ＭＩＭ容量３５と第２電源電圧用電極パッド２８との間にはインダクタンス３６が接続されている。また、トランジスタ３１、３２のドレイン電極には第１電源電圧用電極パッド（Ｖｄｄ）２７が接続され、ドレイン電極にＶｄｄの電位を印加するようになっている。図１における各電極パッド２１や電極に接続される線部分は配線やマイクロストリップラインｍである。なお、図２においては、図面が複雑となって見難くなることから、半導体チップ２０にあっては、トランジスタ３１、３２、電極パッド２１、電極パッド２１に接続されるワイヤ２２の符号を示し、他の符号は省略してある。
【００５１】
高出力電力増幅装置１０において、図２に示すように、半導体チップ２０の上面の各電極パッド２１は、ワイヤ２２を介してタブ１７の周囲に配置されるリード１８やタブ１７に接続される。図２において、リード１８には１乃至１２の符号を示してあり、符号２のリード１８は入力端子（Ｐｉｎ）となり、ワイヤ２２を介して半導体チップ２０の入力用電極パッド２５に電気的に接続されている。符号８のリード１８は出力端子（Ｐｏｕｔ）となり、ワイヤ２２を介して半導体チップ２０の出力用電極パッド２６に電気的に接続されている。
【００５２】
また、符号９のリード１８は第１電源電圧端子（Ｖｄｄ）となり、ワイヤ２２を介して半導体チップ２０の第１電源電圧用電極パッド２７に電気的に接続されている。符号４のリード１８は第３電源電圧端子（Ｖｇｇ）となり、ワイヤ２２を介して半導体チップ２０の第３電源電圧用電極パッド２９に電気的に接続されている。半導体チップ２０の第２電源電圧用電極パッド（ＧＮＤ）２８はワイヤ２２を介してグランド電位とされるタブ１７に電気的に接続されている。
【００５３】
また、トランジスタ３１、３２のソース電極部分にそれぞれ設けられた複数の電極パッド２１とタブ１７は導電性のワイヤ２２でそれぞれ電気的に接続されている。なお、符号１、３、５〜７、１０〜１２のリード１８は、回路的には使用されないノンコンタクトリードである。しかし、これらのノンコンタクト（ＮＣ）リードも高出力電力増幅装置１０を実装基板に実装する際、実装用の端子として使用される。
この構造において、ソース電極のインダクタンスをバイアホールの場合のインダクタンスに近づけるため、ワイヤによる接続本数（ワイヤ直径２５μｍの金線）を最大の６本としてある。
【００５４】
ここで、半導体チップ２０におけるトランジスタ（ＨＥＭＴ）、ＭＩＭ容量及びインダクタンスについて、図６乃至図９を参照しながら説明する。図６はＭＭＩＣチップのＨＥＭＴ部分、ＭＩＭ容量部分及びスパイラルインダクタンス部分を示す模式的断面図、図７はＨＥＭＴ部分を示す模式的拡大断面図、図８はＭＩＭ容量部分やスパイラルインダクタンス部分を示す模式的拡大断面図、図９はＭＩＭ容量の等価回路図である。
【００５５】
図６は、ＨＥＭＴ、ＭＩＭ容量、インダクタンスを説明の便宜上左から右に亘って配置形成した図である。ここでは、ＨＥＭＴとしてトランジスタ３１を、ＭＩＭ容量としてＭＩＭ容量３３を、インダクタンスとしてインダクタンス３４を示すものとする。各部の説明は、図７以降で行うことから、図６への他の符号は省略する。
【００５６】
半導体チップ２０は、図７に示すように、半絶縁性ＧａＡｓ基板８５を基に形成されている。半絶縁性ＧａＡｓ基板８５の上面（主面）側には、ＧａＡｓエピタキシャル層８６が形成されている。トランジスタ３１部分では、前記ＧａＡｓエピタキシャル層８６上に、ＡｌＧａＡｓからなる高抵抗のバッフア層８７、アンドープＡｌＧａＡｓ層８８、電子供給層となる２層のｎ＋−ＡｌＧａＡｓ層８９及びオーミックコンタクトをとるためのｎ＋−ＧａＡｓ層９０が順次形成された構造になっている。ＡｌＧａＡｓ層８８と２層のｎ＋−ＡｌＧａＡｓ層８９の接合境界近傍には２次元電子チャネル９１が形成される。バッフア層８７は洩れ電流防止及びＨＥＭＴにおける短チャネル効果防止の役割を果たす。
【００５７】
ＨＥＭＴ形成領域はメサエッチングを行いメサ部９２を形成する。メサエッチングはバッフア層８７を越えてＧａＡｓエピタキシャル層８６の表層部分にまで及ぶ。メサ部９２の表面を絶縁膜９３（ＳｉＯ２膜９３ａ、ＳｉＮ膜９３ｂ）で被うとともに、この絶縁膜９３を選択的にエッチングし、残留する絶縁膜９３をマスクとしてエッチングを行いｎ＋−ＧａＡｓ層９０を越えて２層のｎ＋−ＡｌＧａＡｓ層８９の表層部分に至る溝９４を所定パターンに形成する。本実施形態１では、この溝９４上にゲート（Ｇ）電極３９のゲートフィンガー部３９ｂが設けられる。図１に対応して、溝９４は平行に６本設けられている。
【００５８】
また、例えば、溝９４の両側のｎ＋−ＧａＡｓ層９０は、ドレイン領域またはソース領域として使用される。従って、ｎ＋−ＧａＡｓ層９０の上面を被う絶縁膜９３は選択的に除去されてコンタクト孔が形成され、このコンタクト孔部分には、ドレイン（Ｄ）電極３７のドレインフィンガー部３７ｂまたはソース（Ｓ）電極３８のソースフィンガー部３８ｂが形成されている。ゲート電極３９はＰｔで形成され、ドレイン・ソース電極３７、３８はＡｕＧｅＮｉで形成されている。また、ドレイン・ソース電極３７、３８の厚さは０．３８μｍ程度である。
【００５９】
ＭＩＭ容量３３及びインダクタンス３４は、図８に示す断面構造になっている。即ち、ＭＩＭ容量３３及びインダクタンス３４が形成される領域では、バッフア層８７を始めとしてそれより上の層はエッチング除去されている。そして、ＧａＡｓエピタキシャル層８６上に絶縁膜９６、９７が重ねて形成されている。
【００６０】
図８におけるＭＩＭ容量３３部分での１００は絶縁膜９７上に形成された下部電極であり、この下部電極１００は延在してＭＩＭ容量３３とインダクタンス３４を接続するとともに接続ノードＡに至る配線ともなる。この下部電極１００の左端部分は選択的に重ねて形成される絶縁膜１０１、１０２、１０３によって被われ、一部の下部電極１００の上面が露出される構造になる。この露出部分に重なるように容量を形成する誘電体層１０４が選択的に形成されている。誘電体層１０４の周縁は絶縁膜１０２の上面にまで延在している。前記誘電体層１０４の上面に重なり、絶縁膜１０１〜１０３の上面及び左端面に重なり、さらに絶縁膜９７上面を延在する引出し電極１０５が形成されている。これにより、ＭＩＭ容量の一方が形成される。引出し電極１０５は第３電源電圧用電極パッド（Ｖｇｇ）２９に接続されることになる。
【００６１】
また、引出し電極１０５の上面の前記誘電体層１０４に対応する部分には選択的に絶縁膜１０６が形成され、引出し電極１０５の上面が露出する構造が形成される。そして、この露出する引出し電極１０５に重なるように容量を形成する誘電体層１０７が選択的に形成されている。誘電体層１０７は周囲の絶縁膜１０６上にも延在している。また、誘電体層１０７の上面及び絶縁膜１０６の上面及び右端面並びに絶縁膜１０３、１０２の右端面に重なって上部電極１０８が形成されている。この上部電極１０８は下部電極１００に電気的に接続されている。これによりもう一方のＭＩＭ容量が形成される。これにより、図９の等価回路図に示すＭＩＭ容量が形成されることになる。誘電体層１０４、１０７はＳｉＯ２膜で形成されている。
【００６２】
インダクタンス３４は、図８及び図１に示すように、角張った渦巻き部１１０によって構成されている（図１では符号省略）。渦巻き部１１０の中心は、ＧａＡｓエピタキシャル層８６の上面に形成された引出し電極１１１に電気的に接続されている。引出し電極１１１は絶縁膜９７の下を通り第３電源電圧用電極パッド（Ｖｇｇ）２９に連なっている。また、渦巻き部１１０の外周端は下部電極１００に電気的に接続されている。渦巻き部１１０の下層はＭｏであり、上層はＡｕである。また、引出し電極１１１はＡｌである。
【００６３】
このような本実施形態１の高出力電力増幅装置１０においては、ＨＥＭＴにおけるソース電極３８のソースフィンガー部３８ｂの幅を、図１０に示すように設定している。すなわち、両端に位置するフィンガー部の幅と、これら両端に位置するフィンガー部の間に位置するフィンガー部の幅を変え、両端のソースフィンガー部３８ｂの幅Ｗ３を、両端の間のソースフィンガー部３８ｂの幅Ｗ１に比較して広く（太く）してある。また、幅Ｗ３は両端の間のソースフィンガー部３８ｂの幅Ｗ１の総和以上になっている。また、ソース電極３８のソース基幹部３８ａの幅Ｗ２は幅Ｗ３以上の広さの幅になっている。
【００６４】
また、トランジスタ３１及びトランジスタ３２の電極パターンは、図２に示すように入力用電極パッド２５と出力用電極パッド２６を結ぶ線に対して対称に配置し、かつ各トランジスタ３１、３２において、各フィンガー部は入力用電極パッド２５と出力用電極パッド２６を結ぶ線に直交する方向に延在している。これにより、半導体チップ２０の上面を有効に使用できることになり、半導体チップ２０の小型化が達成できる。なお、図１０には示してないが、ソース基幹部３８ａには電極パッド２１が設けられている。本実施形態１では電極パッド２１は一列に６個設けられている（図１参照）。
【００６５】
図１０に示した電極パターンにおける効果を実証するために、ＭＭＩＣを試作して検証した。図１７に示したＦＥＴ電極パターンを有するＭＭＩＣと、図１に示したＦＥＴ電極パターンを有するＭＭＩＣにおいて、ＦＥＴ（ＨＥＭＴ）のソースボンディング本数をバイアホールを形成した時のインダクタンスと同じインダクタンスになるボンディングワイヤ本数（６本、直径２５μｍの金線）において特性を比較した。ＨＥＭＴのゲート幅を１．２ｍｍ（ゲートフィンガー部本数６本）とし、ゲート長を０．４μｍとし、ゲートフィンガー部長を２００μｍとした。内側（端子間）のソースフィンガー部３８ｂの幅Ｗ１を２０μｍとし、端のソースフィンガー部３８ｂの幅Ｗ３を６０μｍとし、ドレインフィンガー部３７ｂの幅Ｗ４を２０μｍとした。
【００６６】
評価条件は、Ｖｄｄ＝５Ｖ，Ｉｄ＝１２０ｍＡ＠５．２ＧＨｚである。結果は表１のとおりである。
【００６７】
【表１】
【００６８】
本実施形態１の高出力電力増幅装置１０では、利得は従来構成の７．６ｄＢから本実施形態１の８．７ｄＢと１．１ｄＢ向上し、Ｐ１ｄＢ（小信号利得から利得が１ｄＢ落ちた時の出力パワー）では１ｄＢｍ性能向上が確認できた。従って、性能向上分ワイヤ本数を削減できることになり、半導体チップの小型化（チップシュリンク）が可能になる。
【００６９】
このような高出力電力増幅装置１０、即ちＨＥＭＴデバイスの性能向上について、図１１を参照しながら定性的ではあるが説明する。ドレイン電極Ｉｄは、単位ゲートごとの電流Ｉｄｉ（ｉ＝１，２，３，４，５，６）の和である。理想的には、単位ゲートごとの電流Ｉｄｉは同じであるが、一般的には、周期的に並んだ場合の電流値は、電界集中の起こる中心部が大きく、端ほど減少している。対称性から、Ｉｄ３＝Ｉｄ４、Ｉｄ２＝Ｉｄ５、Ｉｄ１＝Ｉｄ６になる。
従って、下記の数式が得られる。
【００７０】
【数１】
Ｉｄ３＝Ｉｄ４＞Ｉｄ２＝Ｉｄ５＞Ｉｄ１＝Ｉｄ６
【００７１】
この数１から分かるように、外側の電極を太く（広く）することで、中心部の電界集中を緩和し、周辺部電流Ｉｄ１、Ｉｄ６を中心部Ｉｄ３、Ｉｄ４と同程度まで大きくできる。電流増加によりデバイスの性能が向上したと考えられる。
【００７２】
図１に示す本実施形態１の半導体チップ２０（ＭＭＩＣチップ）は、その製造において、バイアホール使用の製造に比べ、マスク枚数で５枚程度削減できるとともに、高精度な裏面加工もないことから、３週間程度の工程短縮が可能になり、製造コストの低減が達成できる。また、製造に使用する基板（半絶縁性ＧａＡｓ基板）の厚さは１５０μｍ程度と厚く、薄層化する必要がないことから、取扱性（ハンドリング）が悪くなる等の問題もなくなり、作業性が向上する。
本実施形態１によれば以下の効果を有する。
【００７３】
（１）本実施形態１では、ＨＥＭＴの接地電極であるソース電極３８、４３の櫛歯状に配列されるソースフィンガー部３８ｂ、４３ｂにおいて、両端に位置するソースフィンガー部３８ｂ、４３ｂの電極幅Ｗ３を、両端間に位置するソースフィンガー部３８ｂ、４３ｂの電極幅Ｗ１よりも広く（太く）してあることから、中心部の各ソースフィンガー部３８ｂ、４３ｂでの電界集中が緩和され、両端に位置するソースフィンガー部３８ｂ、４３ｂでの電流増加が可能になり、デバイスの性能（高周波特性）が向上する。また、両端に位置するソースフィンガー部３８ｂ、４３ｂの電極幅Ｗ３を、両端間に位置するソースフィンガー部３８ｂ、４３ｂの電極幅Ｗ１の総和よりも広くしてあることから、中心部の各ソースフィンガー部３８ｂ、４３ｂでの電界集中が緩和され、両端に位置するソースフィンガー部３８ｂ、４３ｂでの電流増加が可能になる。
【００７４】
本発明は、ＨＥＭＴ単体、即ち半導体装置としても、両端に位置するソースフィンガー部の電極幅Ｗ３を、両端間に位置するソースフィンガー部の電極幅Ｗ１よりも広く（太く）してあることから、中心部の各ソースフィンガー部での電界集中が緩和され、両端に位置するソースフィンガー部での電流増加が可能になり、デバイスの性能（高周波特性）が向上する。また、両端に位置するソースフィンガー部の電極幅Ｗ３を、両端間に位置するソースフィンガー部の電極幅Ｗ１の総和よりも広くしてあることから、中心部の各ソースフィンガー部での電界集中が緩和され、両端に位置するソースフィンガー部での電流増加が可能になる。
【００７５】
（２）本実施形態１の高出力電力増幅装置１０においては、内蔵するトランジスタ３１、３２（ＨＥＭＴ）における出力電極（ドレイン電極３７、４２）の複数のドレインフィンガー部３７ｂ、４２ｂの各位置の電位差による電流差を低減するように、接地電極（ソース電極３８、４３）のオーミック抵抗を生じるように出力して、複数の接地電極フィンガー（ソースフィンガー部３８ｂ、４３ｂ）を共通接続する共通接地電極（ソース基幹部３８ａ、４３ａ）の電極幅Ｗ２を両端に位置するソースフィンガー部３８ｂ、４３ｂの電極幅Ｗ３より大としてあることからパワーロスの低減を図ることができる。
【００７６】
（３）また、トランジスタ３１及びトランジスタ３２の電極パターンは、入力用電極パッド２５と出力用電極パッド２６を結ぶ線に対して対称に配置し、かつ各トランジスタ３１、３２において、各フィンガー部は入力用電極パッド２５と出力用電極パッド２６を結ぶ線に直交する方向に延在していることから、半導体チップ２０の上面を有効に使用できることになり、半導体チップ２０の小型化が達成できる。
【００７７】
（４）本実施形態１の高出力電力増幅装置１０は、半導体チップ２０（ＭＭＩＣチップ）の製造において、バイアホール使用の製造に比べ、マスク枚数で５枚程度削減できるとともに、高精度な裏面加工もないことから、３週間程度の工程短縮が可能になり、製造コストの低減が達成できる。
【００７８】
（５）本実施形態１の高出力電力増幅装置１０の製造においては、使用する基板（半絶縁性ＧａＡｓ基板）の厚さは１５０μｍ程度と厚く、薄層化する必要がないことから、取扱性（ハンドリング）が悪くなる等の問題もなくなり、作業性が向上し、生産性が向上する。これにより、高出力電力増幅装置１０の製造コストの低減が可能になる。
【００７９】
（６）上記（１）乃至（５）により、本実施形態によれば、高周波特性が優れ、性能の高い（パワーロスが少ない）小型で安価な高出力電力増幅装置を提供することができる。
【００８０】
（７）高周波特性が優れ高性能の小型の高出力電力増幅装置を組み込むことによって、特性が優れたパソコンカードを提供することができる。また、パソコンカードの小型化も可能になる。
【００８１】
（実施形態２）
図１４及び図１５は本発明の他の実施形態（実施形態２）である高出力電力増幅装置に係わる図である。実施形態１では、半導体チップ２０（図示せず）にはトランジスタとしてＨＥＭＴが組み込まれたが、本実施形態２ではバイポーラトランジスタであるＨＢＴが半導体チップ２０に組み込まれている。図１４は半導体チップ２０におけるトランジスタ部分を示す図である。
【００８２】
本実施形態２も出力を増大するために、実施形態１と同様にトランジスタ（ＨＢＴ）１４１、１４２を並列接続した構造になっている。図１４には上段にトランジスタ１４１が位置し、下段にトランジスタ１４２が位置している。両トランジスタ１４１、１４２は上下において対称なパターンとなっている。従って、トランジスタ１４１、１４２の各部の名称及びその符号は以下同じものを使用して説明することにする。
【００８３】
トランジスタ１４１、１４２は、エミッタ（Ｅ）、ベース（Ｂ）、コレクタ（Ｃ）の各電極を有するが、本実施形態１ではエミッタ接地構造となる。ＨＢＴ１４１、１４２は、図１４に示すように、実施形態１のＨＥＭＴと同様に電極パターンは櫛形電極構造となりエミッタ、ベース、コレクタの各電極１２３、１２８、１２７も基幹部１２３ａ、１２８ａ、１２７ａと、この基幹部から複数のフィンガー部１２３ｂ、１２８ｂ、１２７ｂを突出させる櫛歯状パターンになっている。しかし、本実施形態２の場合は、これも特に限定はされないが、コレクタ電極１２７の基幹部１２７ａの両側からそれぞれ複数のコレクタフィンガー部１２７ｂを突出させ、これら各コレクタフィンガー部１２７ｂにベースフィンガー部１２８ｂ及びエミッタフィンガー部１２３ｂが係わり合ってＨＢＴ構造を形作っている。
【００８４】
ベースフィンガー部１２８ｂは、コレクタフィンガー部１２７ｂの周囲を僅かに離れて囲むようにかつリング状になることなく延在するパターンになっている。エミッタ基幹部１２３ａから突出するエミッタフィンガー部１２３ｂは、途中で二股に分岐し、分岐部分をベースフィンガー部１２８ｂの外側に僅かに離れて延在させるパターンになっている。
【００８５】
ＨＢＴ１４１、１４２は、出力増大のため、コレクタ基幹部１２７ａの両側からそれぞれ複数のコレクタ基幹部１２７ａを突出させるパターンとなることから、図１４において上下方向に延在するコレクタ基幹部１２７ａの両側にそれぞれエミッタ電極１２３及びベース電極１２８が配置されることになる。
【００８６】
各ベース基幹部１２８ａはベース用引出し電極１２８ｅに接続される。ベース用引出し電極１２８ｅは最終的に１本となって、図１４に示すように左側に導かれる。このベース用引出し電極１２８ｅは実施形態１におけるＭＩＭ容量３３及びインダクタンス３４に接続されることになる。また、ＨＢＴ１４１、１４２の両コレクタ基幹部１２７ａはコレクタ用引出し電極１２７ｅに接続される。コレクタ用引出し電極１２７ｅは、図１４に示すように右側に導かれる。このコレクタ用引出し電極１２７ｅは実施形態１における第１電源電圧端子（Ｖｄｄ）２７及びＭＩＭ容量３５に接続されることになる。
【００８７】
エミッタ電極１２３のエミッタ基幹部１２３ａには複数の電極パッド１４５が設けられている。この電極パッド１４５には、実施形態１と同様にタブ１７に接続されるワイヤ２２が接続される。
【００８８】
つぎに、図１５を参照しながら、フィンガー部分である図１４のＡ−Ａ’線に沿う断面の構造について説明する。ＨＢＴは、図１５に示すように、半絶縁性ＧａＡｓ基板１２０の上面（主面）にｎ＋−ＧａＡｓからなるｎ−サブエミッタ層１２１を選択的に有する構造になっている。また、このｎ−サブエミッタ層１２１の上面には選択的にｎ−ＧａＡｓエミッタ層１２２が形成されている。このｎ−ＧａＡｓエミッタ層１２２の周辺のｎ−サブエミッタ層１２１の上面にはＡｕＧｅからなるエミッタ電極１２３（エミッタフィンガー部１２３ｂ）が形成されている。
【００８９】
また、ｎ−ＧａＡｓエミッタ層１２２の上面にはｐ＋ＧａＡｓ層１２４が形成され、かつｐ＋ＧａＡｓ層１２４上にはｎ−ＧａＡｓベース層１２５が設けられている。そして、ｎ−ＧａＡｓベース層１２５の上面中央にはｎ−ＩｎＧａＰコレクタ層１２６が形成されている。このｎ−ＩｎＧａＰコレクタ層１２６の上面にはＷＳｉからなるコレクタ電極１２７（コレクタフィンガー部１２７ｂ）が設けられている。また、ｎ−ＩｎＧａＰコレクタ層１２６の周辺のｎ−ＧａＡｓベース層１２５上面にはＰｔからなるベース電極１２８（ベースフィンガー部１２８ｂ）が設けられている。
【００９０】
また、半絶縁性ＧａＡｓ基板１２０の主面側は絶縁膜１２９で被われている。この絶縁膜１２９によって、エミッタ電極１２３（エミッタフィンガー部１２３ｂ）、ｎ−ＧａＡｓエミッタ層１２２、ｐ＋ＧａＡｓ層１２４、ｎ−ＧａＡｓベース層１２５、ベースフィンガー部１２８ｂ、ｎ−ＩｎＧａＰコレクタ層１２６、コレクタフィンガー部１２７ｂが被われる。
【００９１】
本実施形態１のトランジスタ（ＨＢＴ）１４１、１４２における接地電極（エミッタ電極１２３）においても、実施形態１と同様に、エミッタフィンガー部１２３ｂの両端間に位置するフィンガー部の幅Ｗ３は、両端間に位置するフィンガー部の幅Ｗ１よりも広く、かつ両端間に位置するフィンガー部の幅Ｗ１の総和以上になっている。これにより、実施形態１と同様に、中心部の各エミッタフィンガー部１２３ｂでの電界集中が緩和され、両端に位置するエミッタフィンガー部１２３ｂでの電流増加が可能になり、デバイスの性能（高周波特性）が向上する。また、エミッタ基幹部１２３ａの幅Ｗ２は幅Ｗ３以上の太さの幅になっていることから、パワーロスの低減を図ることができる。
【００９２】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。即ち、本実施形態では、トランジスタとしてＨＥＭＴやＨＢＴを使用した例について説明したが、Ｓｉ−ＧｅＦＥＴやＭＯＳＦＥＴ等他のトランジスタを使用したものでも前記実施例同様な効果が得られる。
【００９３】
また、実施形態の高出力電力増幅装置においては増幅系が一つであるが、増幅系が複数のものにも本発明を同様に適用でき実施形態と同様な効果を得ることができる。
【００９４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）接地電極のインダクタンスの低減によって高出力電力増幅装置の高周波特性の向上を図ることができる。
（２）高出力電力増幅装置の製造コストの低減を図ることができる。
（３）高周波特性が良好なパソコンカードを提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態（実施形態１）である高出力電力増幅装置に組み込むＭＭＩＣチップの模式的平面図である。
【図２】前記高出力電力増幅装置の一部を切り欠いて示す模式的平面図である。
【図３】前記高出力電力増幅装置の底面図である。
【図４】前記高出力電力増幅装置の断面図である。
【図５】前記ＭＭＩＣチップの等価回路図である。
【図６】前記ＭＭＩＣチップのＨＥＭＴ部分、ＭＩＭ容量部分及びスパイラルインダクタンス部分を示す模式的断面図である。
【図７】前記ＨＥＭＴ部分を示す模式的拡大断面図である。
【図８】前記ＭＩＭ容量部分やスパイラルインダクタンス部分を示す模式的拡大断面図である。
【図９】前記ＭＩＭ容量の等価回路図である。
【図１０】前記ＨＥＭＴの電極パターンを示す模式的平面図である。
【図１１】前記ＨＥＭＴにおけるドレイン電流経路を模式的に示す模式図である。
【図１２】本実施形態１の高出力電力増幅装置が組み込まれる無線ＬＡＮＰＣカードの機能構成を示すブロック図である。
【図１３】前面無線ＬＡＮＰＣカードの外観を示す模式図平面図である。
【図１４】本発明の他の実施形態（実施形態２）である高出力電力増幅装置に組み込んだＭＭＩＣチップにおけるＨＢＴの電極パターンを示す模式的平面図である。
【図１５】図１４のＡ−Ａ’線に沿う模式的拡大断面図である。
【図１６】従来のＦＥＴの電極パターン例を示す模式的平面図である。
【図１７】従来の高出力電力増幅装置に組み込んだＭＭＩＣチップにおけるＨＥＭＴの電極パターン等を示す模式的平面図である。
【符号の説明】
１…パソコンカード、２…アンテナ、３…送受信切り替え用スイッチ、４…受信用低雑音増幅器、５…受信系ミクサー、６…ベースバンドＬＳＩ、７…送信系ミクサー、１０…高出力電力増幅装置、１１…電圧制御発振器、１２…コネクタ、１３…筐体、１５…封止部、１６…タブ吊りリード、１７…支持基板（タブ）、１８…リード、２０…半導体チップ、２１，５１ｃ’，５１ｃ”，１４５…電極パッド、２２…ワイヤ、２５…入力用電極パッド（Ｐｉｎ）、２６…出力用電極パッド（Ｐｏｕｔ）、２７…第１電源電圧用電極パッド（Ｖｄｄ）、２８…第２電源電圧用電極パッド（ＧＮＤ）、２９…第３電源電圧用電極パッド（Ｖｇｇ）、３１，３２…トランジスタ、３３，３５，７２，８１…ＭＩＭ容量、３４，３６，７３，８３…インダクタンス、３７，４２，５２，５２’，５２”…ドレイン電極、３７ａ，４２ａ…ドレイン基幹部、３７ｂ，４２ｂ…ドレインフィンガー部、３８，４３，５１，５１’，５１”…ソース電極、３８ａ，４３ａ，５１ａ，５１ａ’，５１ａ”…ソース基幹部、３８ｂ，４３ｂ…ソースフィンガー部、３９，４４，５３，５３’，５３”…ゲート電極、３９ａ，４４ａ…ゲート基幹部、３９ｂ，４４ｂ…ゲートフィンガー部、４０，４５，５０，５０’，５０”…チャネル領域、５１ｂ，５１ｂ’，５１ｂ”…フィンガー部（ソースフィンガー部）、５２ｂ，５２ｂ’，５２ｂ”…フィンガー部（ドレインフィンガー部）、５３ｂ，５３ｂ’，５３ｂ”…フィンガー部（ゲートフィンガー部）、６０…ＭＭＩＣチップ（半導体チップ）、６１，６２…ＦＥＴ、６５…入力用電極パッド、６６…出力用電極パッド、６７…第１電源電圧用電極パッド、６８…第２電源電圧用電極パッド、６９…第３電源電圧用電極パッド、７０’，７０”，８２…整合回路用ストリップライン、７１…接続ノード、８０…配線、８５，１２０…半絶縁性ＧａＡｓ基板、８６…ＧａＡｓエピタキシャル層、８７…バッファ層、８８…ＡｌＧａＡｓ層、８９…２層のｎ＋−ＡｌＧａＡｓ層、９０…ｎ＋−ＧａＡｓ層、９１…２次元電子チャネル、９２…メサ部、９３，９６，９７，１０１，１０２，１０３，１０６，１２９…絶縁膜、９３ａ…ＳｉＯ２膜、９３ｂ…ＳｉＮ膜、９４…溝、１００…下部電極、１０４，１０７…誘電体層、１０５，１１１…引出し電極、１０８…上部電極、１１０…渦巻き部、１２１…ｎ−サブエミッタ層、１２２…ｎ−ＧａＡｓエミッタ層、１２３…エミッタ電極、１２３ａ…エミッタ基幹部、１２３ｂ…エミッタフィンガー部、１２４…ｐ＋ＧａＡｓ層、１２５…ｎ−ＧａＡｓベース層、１２６…ｎ−ＩｎＧａＰコレクタ層、１２７…コレクタ電極，１２７ａ…コレクタ基幹部、１２７ｂ…コレクタフィンガー部、１２７ｅ…コレクタ用引出し電極、１２８…ベース電極、１２８ａ…ベース基幹部、１２８ｂ…ベースフィンガー部、１２８ｅ…ベース用引出し電極、１４１，１４２…トランジスタ（ＨＢＴ）。
【発明の属する技術分野】
本発明は、半導体装置及び高出力電力増幅装置並びにパソコンカードに係わり、例えば、無線ＬＡＮ用のパソコンカードの製造に適用して有効な技術に関する。
【０００２】
【従来の技術】
オフィスや家庭でのパーソナルコンピュータ（パソコン）の普及に伴い、インターネットに代表されるパソコン間通信が盛んに行われている。そのパソコン間通信を有線でなく無線でおこなう無線ＬＡＮ（構内情報通信網：ｌｏｃａｌ ａｒｅａ ｎｅｔｗｏｒｋ）が注目を集めている。現在は、２．４ＧＨｚ帯「ＩＥＥＥ（Ｔｈｅ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ， Ｉｎｃ．）８０２．１１ｂ」規格の無線ＬＡＮが主流である。しかし、伝送速度が最大で８Ｍｂｐｓと低速なため、動画像伝送ができないなどの課題が生まれている。その解決策として、最大伝送速度５４Ｍｂｐｓを可能にした５ＧＨｚ帯「ＩＥＥＥ８０２．１１ａ」規格の無線ＬＡＮがある。
【０００３】
無線ＬＡＮで使用するパソコンカード（ＰＣカード）には、アンテナ、送受信切り替え用スイッチ、受信用低雑音増幅器、受信系ミクサー、送信系ミクサー、送信用高出力電力増幅器等が組み込まれている。
【０００４】
周波数が数ＧＨｚ以上と高い半導体装置〔例えば、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）〕やマイクロ波モノリシック集積回路（ＭＭＩＣ：Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ ＩＣ）等は、ＧａＡｓ基板等の化合物半導体基板を基に形成されている。
【０００５】
一方、電界効果トランジスタ（ＦＥＴ）においては、高周波域におけるデバイスの性能を高めるために、例えば、半導体チップの上面のソース電極とパッケージ基板のソース端子とをワイヤで接続する構成に代えて、半導体チップの上面と下面との間を貫通するバイアホールを設け、このバイアホールに導体を形成し、半導体チップの上面のソース電極を半導体チップの下面に引出し、半導体チップをパッケージ基板に固定した際、引き出したソース電極を直接パッケージ基板（台座）のソース端子に接続してソースインダクタンスの低減を図っている（例えば、特許文献１）。
【０００６】
また、移動体通信システムにおける送信用高出力電力増幅器（送信用高出力電力増幅デバイス）として、ＧａＡｓ−ＭＥＳＦＥＴあるいはヘテロバイポーラトランジスタ（ＨＢＴ）を用いたモジュール、一体化集積回路（ＭＭＩＣ）によるものがある（例えば、特許文献２）。
【０００７】
【特許文献１】
特開平８−３３０５６８号公報（第２−３頁、図１）
【特許文献２】
特開平１１−２２０３４４号公報（第２−５頁、図１、図８）
【０００８】
【発明が解決しようとする課題】
無線ＬＡＮで使用するパソコンカード（ＰＣカード）に組み込まれる送信用の高出力電力増幅器は、５ＧＨｚ帯という超高周波帯で高周波特性を実現するため、化合物半導体（例えば、ＧａＡｓ）が用いられて製造される。一般的にはＧａＡｓ基板に形成したＧａＡｓ−ＭＥＳＦＥＴ、ＨＥＭＴ、ＨＢＴ等のトランジスタを多段に従属接続して多段増幅構成の高出力電力増幅器が製造されている。
【０００９】
このような高出力電力増幅器は小型化、軽量化のため、実装面積低減が図られる。また、顧客ニーズとして低コスト化のために部品点数削減の観点から、ＭＭＩＣ化が必須の条件になっている。
【００１０】
ＭＭＩＣ化には、▲１▼．例えば、ＦＥＴにおけるソースインダクタンス低減による高性能化を可能にするバイアホール技術、▲２▼．整合回路（入力・段間・出力整合回路）を構成する容量としてＭＩＭ（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌ）容量を使用する場合における高容量密度化による容量面積低減を実現する高密度容量技術、▲３▼．チップサイズ縮小のための回路の最適化技術などが有効である。
【００１１】
しかし、バイアホール（一般的な大きさは５０μｍ直径程度）を形成するには、新たなマスクを追加する必要がありコスト高となる。また、バイアホール形成のため、基板の薄層化（〜７０μｍ程度）、精度の良い裏面加工技術が必要になり、工程数の増加、ハンドリングがし難いといった問題点がある。
【００１２】
これら問題点の回避策として、従来から用いられているバイアホールを用いない場合の高出力電力増幅器の構成が考えられる。
【００１３】
図１６は従来のＦＥＴにおける櫛歯状電極を有する櫛形電極構造を示す平面図である。ソース・ドレイン・ゲート電極は、いずれも基幹部と、この基幹部から延在する複数のフィンガーとからなる櫛歯状電極パターンになっている。ソース（Ｓ）電極５１、ドレイン（Ｄ）電極５２、ゲート（Ｇ）電極５３の各フィンガー部５１ｂ、５２ｂ、５３ｂがチャネル領域５０上に噛み合うように配置されている。即ち、ソースフィンガー部５１ｂとドレインフィンガー部５２ｂとの間にゲートフィンガー部５３ｂが位置している。また、ソースフィンガー部５１ｂの幅Ｗ１とドレインフィンガー部５２ｂの幅Ｗ４は同じ寸法になっている。ソースインダクタンスの低減を図るためには、ソース電極５１の基幹部（ソース基幹部）５１ａの面積（Ｌ×Ｗ２）を大きくし、かつこの基幹部５１ａに接続する導電性のワイヤの本数を多くする必要がある。
【００１４】
図１７は図１６のＦＥＴを用いて増幅器を構成した半導体チップの例、即ち、ＭＭＩＣチップを示す模式的平面図である。このＭＭＩＣチップ（半導体チップ）６０は１段増幅器構成である。増幅率によってはＦＥＴを多段に従属接続させる。
【００１５】
図１７は、図１６に示す従来ＦＥＴ構造をもつ２つのＦＥＴ６１、６２を並列動作させて出力の増大を図ったものである。ＦＥＴ６１はソース電極５１’、ドレイン電極５２’、ゲート電極５３’を有し、ソースフィンガー部５１ｂ’、ドレインフィンガー部５２ｂ’及びゲートフィンガー部５３ｂ’はチャネル領域５０’上に噛み合うように配置されている。即ち、ソースフィンガー部５１ｂ’とドレインフィンガー部５２ｂ’との間にゲートフィンガー部５３ｂ’が位置するような噛み合いパターンになっている。また、ソース基幹部５１ａ’には四角形状の電極パッド５１ｃ’が複数（６個）設けられている。この電極パッド５１ｃ’には図示しないパッケージのソース端子に接続される導電性のワイヤが接続される。
【００１６】
ＦＥＴ６２はソース電極５１”、ドレイン電極５２”、ゲート電極５３”を有し、ソースフィンガー部５１ｂ”、ドレインフィンガー部５２ｂ”及びゲートフィンガー部５３ｂ”はチャネル領域５０”上に前記ＦＥＴ６１と同様に噛み合うように配置されている。ソースフィンガー部５１ｂ”には四角形状の電極パッド５１ｃ”が複数（６個）設けられている。この電極パッド５１ｃ”には図示しないパッケージのソース端子に接続される導電性のワイヤが接続される。
【００１７】
ＭＭＩＣチップ６０の上面には、電極パッドとして、入力用電極パッド６５、出力用電極パッド６６、第１電源電圧用電極パッド６７、第２電源電圧用電極パッド６８、第３電源電圧用電極パッド６９が設けられている。
【００１８】
ＦＥＴ６１、６２のゲート電極５３’、５３”はそれぞれ整合回路用ストリップライン７０’、７０”を介して接続され、その接続ノード７１と入力用電極パッド６５との間にはＭＩＭ容量７２が電気的に接続されている。また、接続ノード７１と第３電源電圧用電極パッド６９との間にはスパイラル状のインダクタンス７３が電気的に接続されている。
【００１９】
ＦＥＴ６１、６２のドレイン電極５２’、５２”は配線８０に接続され、この配線８０と出力用電極パッド６６との間にはＭＩＭ容量８１が電気的に接続されている。また、配線８０と第１電源電圧用電極パッド６７は整合回路用ストリップライン８２によって電気的に接続されている。また、ＭＩＭ容量８１と第２電源電圧用電極パッド６８との間にはスパイラル状のインダクタンス８３が電気的に接続されている。
【００２０】
この構造において、ソース電極のインダクタンスをバイアホールの場合のインダクタンスに近づけるため、ワイヤによる接続本数（ワイヤ直径２５μｍの金線）を最大の６本としてある。
【００２１】
しかし、このような構造では、ソースインダクタンスの低減化は小さい。ワイヤ本数を増大させてソースインダクタンスの低減を図るとすれば、電極パッド（ボンディングパッド）数の増大によってチップサイズを大きくしなければならない。即ちワイヤ本数は半導体チップのサイズによって規定されるものである。
【００２２】
そこで、本発明者はワイヤ本数を最大とした状態において、電極パターンによるインダクタンス低減を分析検討した結果本発明をなした。
【００２３】
本発明の目的は、接地電極のインダクタンスの低減が図れる半導体装置を提供することにある。
本発明の他の目的は、高出力電力増幅装置の高周波特性の向上を図ることにある。
本発明の他の目的は、高出力電力増幅装置の製造コストの低減を図ることにある。
本発明の他の目的は、高周波特性が良好なパソコンカードを提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２４】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００２５】
（１）アンテナに接続される送信用高出力電力増幅装置を有するパソコンカードであって、
前記送信用高出力電力増幅装置は１乃至複数の増幅系を有し、
前記増幅系は、トランジスタ（ＦＥＴ）を形成した半導体チップ及び複数の外部電極端子を有し、
前記外部電極端子は、増幅されるべき信号が供給される入力端子と、増幅された信号を出力する出力端子と、第１電源端子及び第２電源端子並びに第３電源端子とを構成し、
前記トランジスタは２つ配置され、前記入力端子と前記出力端子の間に並列状態に電気的に接続され、
前記トランジスタの電極は、前記入力端子及び前記第３電源端子に接続される制御電極（ゲート電極）と、前記出力端子及び前記第１電源端子に接続される第１の電極（ドレイン電極）と、接地端子となる前記第２電源端子に接続される第２の電極（ソース電極）とを構成し、
前記半導体チップの上面には前記外部電極端子に対応する電極パッド及び前記トランジスタの前記第２の電極部分に形成される複数の電極パッドが設けられ、
前記外部電極端子と該外部電極端子に対応する前記電極パッドを電気的に接続する導電性のワイヤと、
前記トランジスタの前記第２の電極部分に形成される複数の電極パッドと前記第２電源端子を電気的に接続する導電性のワイヤとを有し、
前記トランジスタの前記各電極は、基幹部と、前記基幹部に交差する方向に突出する複数のフィンガー部とからなり、前記第２の電極（ソース電極）の隣接する２本のフィンガー部間に、前記第１の電極（ドレイン電極）の１本のフィンガー部が配置され、
前記第２の電極は固定電位に接続され、
前記第２の電極（ソース電極）の両端に位置する前記フィンガー部の幅は前記両端間に位置する前記フィンガー部の幅よりも広くなっていることを特徴とする。また、前記ソース電極における両端に位置するフィンガー部の幅は両端間に位置する複数のフィンガー部の幅の総和以上であり、かつソース電極の基幹部の幅は両端に位置するフィンガー部の幅よりも広くなっている。
また、高出力電力増幅装置は、前記半導体チップを搭載するとともに前記第２電源端子を構成する支持基板と、前記支持基板の周囲に配置され前記外部電極端子を構成する複数のリードと、前記支持基板及び前記外部電極端子の下面及び外端面を露出させる状態で前記支持基板、前記外部電極端子、前記半導体チップ及び前記ワイヤを被う絶縁性樹脂からなる封止部とを有することを特徴とする。
【００２６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２７】
（実施形態１）
図１乃至図１３は本実施形態１の半導体装置及び高出力電力増幅装置並びにパソコンカードに係わる図である。図１は半導体装置（ＭＭＩＣチップ）に係わる図であり、図２乃至図１１は高出力電力増幅装置に係わる図であり、図１２及び図１３はパソコンカードに係わる図である。
【００２８】
無線ＬＡＮで使用するパソコンカード（ＰＣカード）１の高周波部は、図１２のブロック図に示すように受信系と送信系を有する。受信系は、アンテナ２と、このアンテナ２が接続される送受信切り替え用スイッチ（ＳＷ）３と、送受信切り替え用スイッチ３に接続される受信用低雑音増幅器（ＬＮＡ）４と、受信用低雑音増幅器４に接続される受信系ミクサー（Ｒｘ−Ｍｉｘ）５と、受信系ミクサー５に接続されるベースバンドＬＳＩ６とで構成される。送信系は、ベースバンドＬＳＩ６と、このベースバンドＬＳＩ６に接続される送信系ミクサー（Ｔｘ−Ｍｉｘ）７と、送信系ミクサー７に接続される送信用の高出力電力増幅装置１０と、高出力電力増幅装置１０に接続される送受信切り替え用スイッチ３と、アンテナ２とで構成されている。また、電圧制御発振器１１がベースバンドＬＳＩ６、受信系ミクサー５及び送信系ミクサー７に接続されている。なお、詳細には説明しないが、ダイバーシチー構成で感度向上を図るため、アンテナは２本備えられている。
【００２９】
パソコンカード１は、図１３に示すような薄い偏平なカード構造からなり、一端側にはコネクタ１２が設けられている。パソコンのカードスロットにパソコンカード１を挿入すると、コネクタ１２がパソコンと電気的に接続されるようになる。アンテナはパソコンカード１の筐体１３に内蔵されている。このパソコンカード１は、最大伝送速度５４Ｍｂｐｓを可能にした５ＧＨｚ帯「ＩＥＥＥ８０２．１１ａ」規格の無線ＬＡＮ用のパソコンカードである。
【００３０】
５ＧＨｚという超高周波域での使用においては、パソコンカードに組み込まれる前記各部品は高い高周波特性を要求される。その中でも、高出力電力増幅装置（高出力電力増幅器：高周波電力増幅装置）は重要なコンポートネントであり、高利得、高出力、低歪特性が要求され、かつ低コストも要求される。
【００３１】
つぎに、送信用の高出力電力増幅装置１０について説明する。図２乃至図４は高出力電力増幅装置１０に係わる図である。図２は高出力電力増幅装置の一部を切り欠いて示す模式的平面図、図３は底面図、図４は断面図である。
【００３２】
高出力電力増幅装置１０は、図２乃至図４に示すように、薄い偏平な四角形状であり、上面及び側面は絶縁性の樹脂で形成された封止部１５で形成されている。封止部１５の下面（実装面）には、４隅を細いタブ吊りリード１６で支持された四角形の支持基板（タブ）１７の下面が露出している。図２及び図３に示すように、封止部１５の下面において四角形の対角線に沿って前記タブ吊りリード１６が延在している。また、タブ１７の各辺の外側に複数のリード１８が配置されている。そして、隣接するタブ吊りリード１６の間には、特に限定はされないが、３本のリード１８が相互に平行に配置されている。
【００３３】
図２及び図４に示すように、タブ１７の上面には図示しない接着材によって半導体チップ２０が固定されている。そして、図２に示すように、半導体チップ２０の上面に設けられた電極パッド２１と、所定のリード１８は導電性のワイヤ２２で電気的に接続されている。ワイヤ２２は、例えば、直径２５μｍの金線が使用されている。
【００３４】
図３及び図４に示すように、タブ１７及びリード１８の上面側には絶縁性樹脂からなる封止部１５が形成されている。この封止部１５は半導体チップ２０やワイヤ２２を完全に被っている。封止部１５の上面は平坦な面になっている。また、図４に示すように、タブ１７及びタブ吊りリード１６並びにリード１８の下面は封止部１５の下面に露出するとともに、リード１８及びタブ吊りリード１６の外端面は封止部１５の周面と一致し、封止部１５の周面に露出する構造になっている。即ち、本実施形態１の高出力電力増幅装置１０は、封止部１５の周面からリードが突出しない、いわゆるノンリード型の半導体装置になっている。封止部１５は四角形となることから、高出力電力増幅装置１０はＱＦＮ構造となる。
【００３５】
高出力電力増幅装置１０の製造においては金属製のリードフレームが使用される。リードフレームは、薄い一枚の平坦な金属板を、エッチングやプレスによって所望のパターンに形成することによって形成される。単一のリードパターンは、四角形状の枠体（フレーム）を含むとともに、この枠体内に前述のタブ、タブ吊りリード、リードを有し、かつリード及びタブ吊りリードは枠体の内周面から内方に突出延在する構成になっている。リードフレームには一列または数列に亘ってリードパターンが配置された構造になり、リードパターンによる製品形成部が一列またはマトリックス状に配置された構成になる。
【００３６】
高出力電力増幅装置の製造においては、チップボンディングを行って各製品形成部のタブ１７の上面に図示しない接着材を介して半導体チップ２０を固定（搭載）し、つぎにワイヤボンディングを行って半導体チップ２０の上面の電極パッド２１とリード１８の内端部分を導電性のワイヤ２２で接続し、つぎに、トランスファモールディングを行ってリードフレームの上面側に一定高さの絶縁性樹脂層を形成し、つぎにダイシングを行ってリードフレームと絶縁性樹脂層を切断することによって、図２乃至図４に示す高出力電力増幅装置１０を製造する。
【００３７】
トランスファモールディングにおいては、トランスファモールディング装置の成形下型と成形上型間にリードフレームを挟み、ついで成形上・下型によって形成されるキャビティ内に樹脂を圧入して絶縁性樹脂層を形成する。この際、リードフレームの下面は成形下型の平坦な面（パーティング面）に載せられるため、圧入された樹脂はリードフレームの下面には浸入しないことになり、結果としてタブ吊りリード１６、タブ１７及びリード１８の下面は絶縁性樹脂層の下面に露出するようになる。また、キャビティの天井面は平坦に形成され、かつ成形下型のパーティング面に平行になることから、絶縁性樹脂層、即ち封止部１５の高さは、図４に示すように一定になる。また、ダイシングにおいては、ダイシングブレードによってリードフレームと絶縁性樹脂層が同時に切断されることから、リード１８及びタブ吊りリード１６の外端面は封止部１５の周面と一致し、封止部１５の周面に露出するようになる。
【００３８】
図１は半導体チップ２０、即ちＭＭＩＣチップの模式的平面図であり、その等価回路は図５のようになっている。半導体チップ２０は、図１に示すように上面に複数の電極パッド２１を有している。この電極パッド２１は、図５に示すように、入力用電極パッド（Ｐｉｎ）２５、出力用電極パッド（Ｐｏｕｔ）２６、第１電源電圧用電極パッド（Ｖｄｄ）２７、第２電源電圧用電極パッド（ＧＮＤ）２８、第３電源電圧用電極パッド（Ｖｇｇ）２９となっている。また、後述するが、トランジスタの第２の電極であるソース電極部分にもそれぞれ複数の電極パッド２１が形成されている。
【００３９】
本実施形態１の高出力電力増幅装置１０は、図５の等価回路図に示すように、入力用電極パッド（Ｐｉｎ）２５と出力用電極パッド（Ｐｏｕｔ）２６との間に２つのトランジスタ３１、３２が並列接続された構成になっている。トランジスタ３１、３２はＨＥＭＴであり、両トランジスタの入力電極となる制御電極（ゲート電極）及び出力電極となる第１の電極（ドレイン電極）はそれぞれ接続され、その接続部分は接続ノードＡ、Ｂを構成している。ゲート電極側の接続ノードＡと入力用電極パッド２５との間にはＭＩＭ容量３３が接続されている。また、接続ノードＡと第３電源電圧用電極パッド（Ｖｇｇ）２９との間にはインダクタンス３４が接続されている。
【００４０】
また、ドレイン電極側の接続ノードＢと出力用電極パッド（Ｐｏｕｔ）２６との間にはＭＩＭ容量３５が接続されている。ＭＩＭ容量３５と第２電源電圧用電極パッド（ＧＮＤ）２８との間にはインダクタンス３６が接続されている。また、トランジスタ３１、３２のドレイン電極は第１電源電圧用電極パッド（Ｖｄｄ）２７が接続され、ドレイン電極にＶｄｄの電位を印加するようになっている。例えば、Ｖｄｄは３．３Ｖである。また、トランジスタ３１、３２の第２の電極（ソース電極）は第２電源電圧用電極パッド（ＧＮＤ）２８に接続されている。
【００４１】
トランジスタ３１、３２の各電極において、ゲート電極やドレイン電極は半導体チップ２０に設けられた配線（特に符号は付けてない）を介して前述の各電極パッド２１に繋がる。これに対して、ソース電極は、図２及び図１に示すように、ソース電極パターンの一部に複数の電極パッド２１を有する構造になっている。
【００４２】
トランジスタにおいて、容量、抵抗、インダクタンス等によって入力整合回路や出力整合回路あるいはバイアス回路が構成されるが、図５に長方形部分として示すマイクロストリップラインｍもこれら回路を構成する部分である。バイアス電位として第３電源電圧用電極パッド（Ｖｇｇ）２９から供給される電位（Ｖｇｇ）は、例えば、マイナス１．０Ｖである。
【００４３】
つぎに、ＭＭＩＣ構造の半導体チップ２０について説明する。図１は１段増幅器構成の半導体チップ２０を示す。本発明はこの構成に限定されるものではなく、大きな増幅率を得る場合には、トランジスタを多段に従属接続させた多段増幅構成とする。また、増幅系はひとつとなっているが、切り替えスイッチによって切り替えて使用できる複数の増幅系を有する構成であってもよい。
【００４４】
本実施形態１の高出力電力増幅装置１０の増幅系は、図１に示すように、入力用電極パッド（Ｐｉｎ）２５と出力用電極パッド（Ｐｏｕｔ）２６との間に２つのトランジスタ（ＨＥＭＴ）を並列に接続して出力の増大を図ったものである。
【００４５】
トランジスタ３１はドレイン電極３７、ソース電極３８、ゲート電極３９を有している。各電極は直線状に延在する基幹部と、この基幹部に交差する方向に突出する複数のフィンガー部（基幹部の一側縁から櫛歯状に突出する複数のフィンガー部）とからなっている。即ち、ドレイン電極３７はドレイン基幹部３７ａとこのドレイン基幹部３７ａの一側縁から延在する複数のドレインフィンガー部３７ｂとからなり、ソース電極３８はソース基幹部３８ａとこのソース基幹部３８ａの一側縁から延在する複数のソースフィンガー部３８ｂとからなり、ゲート電極３９はゲート基幹部３９ａとこのゲート基幹部３９ａの一側縁から延在する複数のゲートフィンガー部３９ｂとからなっている。
【００４６】
各フィンガー部はチャネル領域４０を横切るように延在し、第２の電極（ソース電極）の隣接する２本のフィンガー部間に、第１の電極（ドレイン電極）の１本のフィンガー部が配置されたパターンになっている。換言するならば、各電極のフィンガー部は相互に噛み合うように配列されている。即ち、ドレインフィンガー部３７ｂとソースフィンガー部３８ｂとの間にゲートフィンガー部３９ｂが位置するような噛み合いパターンになっている。また、ソース基幹部３８ａには四角形状の電極パッド２１が複数（６個）設けられている。この電極パッド２１には、図２に示すように、ワイヤ２２が接続される。また、ソース電極は固定電位に接続される。
【００４７】
トランジスタ３２はドレイン電極４２、ソース電極４３、ゲート電極４４を有している。トランジスタ３２の各電極は直線状に延在する基幹部と、この基幹部の一側縁から櫛歯状に突出する複数のフィンガー部とからなっている。即ち、ドレイン電極４２はドレイン基幹部４２ａとこのドレイン基幹部４２ａの一側縁から延在する複数のドレインフィンガー部４２ｂとからなり、ソース電極４３はソース基幹部４３ａとこのソース基幹部４３ａの一側縁から延在する複数のソースフィンガー部４３ｂとからなり、ゲート電極４４はゲート基幹部４４ａとこのゲート基幹部４４ａの一側縁から延在する複数のゲートフィンガー部４４ｂとからなっている。
【００４８】
各フィンガー部はチャネル領域４５を横切るように延在し、かつ各電極のフィンガー部は相互に噛み合うように配列されている。即ち、ドレインフィンガー部４２ｂとソースフィンガー部４３ｂとの間にゲートフィンガー部４４ｂが位置するような噛み合いパターンになっている。また、ソース基幹部４３ａには四角形状の電極パッド２１が複数（６個）設けられている。この電極パッド２１には、図２に示すように、ワイヤ２２が接続される。
【００４９】
トランジスタ３１、３２の両ゲート電極３９、４４は接続されて前述のように接続ノードＡを構成している。また、トランジスタ３１、３２の両ドレイン電極３７、４２は接続されて前述のように接続ノードＢを構成している。
【００５０】
そして、前述のように、ゲート電極側の接続ノードＡと入力用電極パッド２５との間にはＭＩＭ容量３３が接続され、接続ノードＡと第３電源電圧用電極パッド２９との間にはインダクタンス３４が接続されている。また、ドレイン電極側の接続ノードＢと出力用電極パッド２６との間にはＭＩＭ容量３５が接続され、ＭＩＭ容量３５と第２電源電圧用電極パッド２８との間にはインダクタンス３６が接続されている。また、トランジスタ３１、３２のドレイン電極には第１電源電圧用電極パッド（Ｖｄｄ）２７が接続され、ドレイン電極にＶｄｄの電位を印加するようになっている。図１における各電極パッド２１や電極に接続される線部分は配線やマイクロストリップラインｍである。なお、図２においては、図面が複雑となって見難くなることから、半導体チップ２０にあっては、トランジスタ３１、３２、電極パッド２１、電極パッド２１に接続されるワイヤ２２の符号を示し、他の符号は省略してある。
【００５１】
高出力電力増幅装置１０において、図２に示すように、半導体チップ２０の上面の各電極パッド２１は、ワイヤ２２を介してタブ１７の周囲に配置されるリード１８やタブ１７に接続される。図２において、リード１８には１乃至１２の符号を示してあり、符号２のリード１８は入力端子（Ｐｉｎ）となり、ワイヤ２２を介して半導体チップ２０の入力用電極パッド２５に電気的に接続されている。符号８のリード１８は出力端子（Ｐｏｕｔ）となり、ワイヤ２２を介して半導体チップ２０の出力用電極パッド２６に電気的に接続されている。
【００５２】
また、符号９のリード１８は第１電源電圧端子（Ｖｄｄ）となり、ワイヤ２２を介して半導体チップ２０の第１電源電圧用電極パッド２７に電気的に接続されている。符号４のリード１８は第３電源電圧端子（Ｖｇｇ）となり、ワイヤ２２を介して半導体チップ２０の第３電源電圧用電極パッド２９に電気的に接続されている。半導体チップ２０の第２電源電圧用電極パッド（ＧＮＤ）２８はワイヤ２２を介してグランド電位とされるタブ１７に電気的に接続されている。
【００５３】
また、トランジスタ３１、３２のソース電極部分にそれぞれ設けられた複数の電極パッド２１とタブ１７は導電性のワイヤ２２でそれぞれ電気的に接続されている。なお、符号１、３、５〜７、１０〜１２のリード１８は、回路的には使用されないノンコンタクトリードである。しかし、これらのノンコンタクト（ＮＣ）リードも高出力電力増幅装置１０を実装基板に実装する際、実装用の端子として使用される。
この構造において、ソース電極のインダクタンスをバイアホールの場合のインダクタンスに近づけるため、ワイヤによる接続本数（ワイヤ直径２５μｍの金線）を最大の６本としてある。
【００５４】
ここで、半導体チップ２０におけるトランジスタ（ＨＥＭＴ）、ＭＩＭ容量及びインダクタンスについて、図６乃至図９を参照しながら説明する。図６はＭＭＩＣチップのＨＥＭＴ部分、ＭＩＭ容量部分及びスパイラルインダクタンス部分を示す模式的断面図、図７はＨＥＭＴ部分を示す模式的拡大断面図、図８はＭＩＭ容量部分やスパイラルインダクタンス部分を示す模式的拡大断面図、図９はＭＩＭ容量の等価回路図である。
【００５５】
図６は、ＨＥＭＴ、ＭＩＭ容量、インダクタンスを説明の便宜上左から右に亘って配置形成した図である。ここでは、ＨＥＭＴとしてトランジスタ３１を、ＭＩＭ容量としてＭＩＭ容量３３を、インダクタンスとしてインダクタンス３４を示すものとする。各部の説明は、図７以降で行うことから、図６への他の符号は省略する。
【００５６】
半導体チップ２０は、図７に示すように、半絶縁性ＧａＡｓ基板８５を基に形成されている。半絶縁性ＧａＡｓ基板８５の上面（主面）側には、ＧａＡｓエピタキシャル層８６が形成されている。トランジスタ３１部分では、前記ＧａＡｓエピタキシャル層８６上に、ＡｌＧａＡｓからなる高抵抗のバッフア層８７、アンドープＡｌＧａＡｓ層８８、電子供給層となる２層のｎ＋−ＡｌＧａＡｓ層８９及びオーミックコンタクトをとるためのｎ＋−ＧａＡｓ層９０が順次形成された構造になっている。ＡｌＧａＡｓ層８８と２層のｎ＋−ＡｌＧａＡｓ層８９の接合境界近傍には２次元電子チャネル９１が形成される。バッフア層８７は洩れ電流防止及びＨＥＭＴにおける短チャネル効果防止の役割を果たす。
【００５７】
ＨＥＭＴ形成領域はメサエッチングを行いメサ部９２を形成する。メサエッチングはバッフア層８７を越えてＧａＡｓエピタキシャル層８６の表層部分にまで及ぶ。メサ部９２の表面を絶縁膜９３（ＳｉＯ２膜９３ａ、ＳｉＮ膜９３ｂ）で被うとともに、この絶縁膜９３を選択的にエッチングし、残留する絶縁膜９３をマスクとしてエッチングを行いｎ＋−ＧａＡｓ層９０を越えて２層のｎ＋−ＡｌＧａＡｓ層８９の表層部分に至る溝９４を所定パターンに形成する。本実施形態１では、この溝９４上にゲート（Ｇ）電極３９のゲートフィンガー部３９ｂが設けられる。図１に対応して、溝９４は平行に６本設けられている。
【００５８】
また、例えば、溝９４の両側のｎ＋−ＧａＡｓ層９０は、ドレイン領域またはソース領域として使用される。従って、ｎ＋−ＧａＡｓ層９０の上面を被う絶縁膜９３は選択的に除去されてコンタクト孔が形成され、このコンタクト孔部分には、ドレイン（Ｄ）電極３７のドレインフィンガー部３７ｂまたはソース（Ｓ）電極３８のソースフィンガー部３８ｂが形成されている。ゲート電極３９はＰｔで形成され、ドレイン・ソース電極３７、３８はＡｕＧｅＮｉで形成されている。また、ドレイン・ソース電極３７、３８の厚さは０．３８μｍ程度である。
【００５９】
ＭＩＭ容量３３及びインダクタンス３４は、図８に示す断面構造になっている。即ち、ＭＩＭ容量３３及びインダクタンス３４が形成される領域では、バッフア層８７を始めとしてそれより上の層はエッチング除去されている。そして、ＧａＡｓエピタキシャル層８６上に絶縁膜９６、９７が重ねて形成されている。
【００６０】
図８におけるＭＩＭ容量３３部分での１００は絶縁膜９７上に形成された下部電極であり、この下部電極１００は延在してＭＩＭ容量３３とインダクタンス３４を接続するとともに接続ノードＡに至る配線ともなる。この下部電極１００の左端部分は選択的に重ねて形成される絶縁膜１０１、１０２、１０３によって被われ、一部の下部電極１００の上面が露出される構造になる。この露出部分に重なるように容量を形成する誘電体層１０４が選択的に形成されている。誘電体層１０４の周縁は絶縁膜１０２の上面にまで延在している。前記誘電体層１０４の上面に重なり、絶縁膜１０１〜１０３の上面及び左端面に重なり、さらに絶縁膜９７上面を延在する引出し電極１０５が形成されている。これにより、ＭＩＭ容量の一方が形成される。引出し電極１０５は第３電源電圧用電極パッド（Ｖｇｇ）２９に接続されることになる。
【００６１】
また、引出し電極１０５の上面の前記誘電体層１０４に対応する部分には選択的に絶縁膜１０６が形成され、引出し電極１０５の上面が露出する構造が形成される。そして、この露出する引出し電極１０５に重なるように容量を形成する誘電体層１０７が選択的に形成されている。誘電体層１０７は周囲の絶縁膜１０６上にも延在している。また、誘電体層１０７の上面及び絶縁膜１０６の上面及び右端面並びに絶縁膜１０３、１０２の右端面に重なって上部電極１０８が形成されている。この上部電極１０８は下部電極１００に電気的に接続されている。これによりもう一方のＭＩＭ容量が形成される。これにより、図９の等価回路図に示すＭＩＭ容量が形成されることになる。誘電体層１０４、１０７はＳｉＯ２膜で形成されている。
【００６２】
インダクタンス３４は、図８及び図１に示すように、角張った渦巻き部１１０によって構成されている（図１では符号省略）。渦巻き部１１０の中心は、ＧａＡｓエピタキシャル層８６の上面に形成された引出し電極１１１に電気的に接続されている。引出し電極１１１は絶縁膜９７の下を通り第３電源電圧用電極パッド（Ｖｇｇ）２９に連なっている。また、渦巻き部１１０の外周端は下部電極１００に電気的に接続されている。渦巻き部１１０の下層はＭｏであり、上層はＡｕである。また、引出し電極１１１はＡｌである。
【００６３】
このような本実施形態１の高出力電力増幅装置１０においては、ＨＥＭＴにおけるソース電極３８のソースフィンガー部３８ｂの幅を、図１０に示すように設定している。すなわち、両端に位置するフィンガー部の幅と、これら両端に位置するフィンガー部の間に位置するフィンガー部の幅を変え、両端のソースフィンガー部３８ｂの幅Ｗ３を、両端の間のソースフィンガー部３８ｂの幅Ｗ１に比較して広く（太く）してある。また、幅Ｗ３は両端の間のソースフィンガー部３８ｂの幅Ｗ１の総和以上になっている。また、ソース電極３８のソース基幹部３８ａの幅Ｗ２は幅Ｗ３以上の広さの幅になっている。
【００６４】
また、トランジスタ３１及びトランジスタ３２の電極パターンは、図２に示すように入力用電極パッド２５と出力用電極パッド２６を結ぶ線に対して対称に配置し、かつ各トランジスタ３１、３２において、各フィンガー部は入力用電極パッド２５と出力用電極パッド２６を結ぶ線に直交する方向に延在している。これにより、半導体チップ２０の上面を有効に使用できることになり、半導体チップ２０の小型化が達成できる。なお、図１０には示してないが、ソース基幹部３８ａには電極パッド２１が設けられている。本実施形態１では電極パッド２１は一列に６個設けられている（図１参照）。
【００６５】
図１０に示した電極パターンにおける効果を実証するために、ＭＭＩＣを試作して検証した。図１７に示したＦＥＴ電極パターンを有するＭＭＩＣと、図１に示したＦＥＴ電極パターンを有するＭＭＩＣにおいて、ＦＥＴ（ＨＥＭＴ）のソースボンディング本数をバイアホールを形成した時のインダクタンスと同じインダクタンスになるボンディングワイヤ本数（６本、直径２５μｍの金線）において特性を比較した。ＨＥＭＴのゲート幅を１．２ｍｍ（ゲートフィンガー部本数６本）とし、ゲート長を０．４μｍとし、ゲートフィンガー部長を２００μｍとした。内側（端子間）のソースフィンガー部３８ｂの幅Ｗ１を２０μｍとし、端のソースフィンガー部３８ｂの幅Ｗ３を６０μｍとし、ドレインフィンガー部３７ｂの幅Ｗ４を２０μｍとした。
【００６６】
評価条件は、Ｖｄｄ＝５Ｖ，Ｉｄ＝１２０ｍＡ＠５．２ＧＨｚである。結果は表１のとおりである。
【００６７】
【表１】
本実施形態１の高出力電力増幅装置１０では、利得は従来構成の７．６ｄＢから本実施形態１の８．７ｄＢと１．１ｄＢ向上し、Ｐ１ｄＢ（小信号利得から利得が１ｄＢ落ちた時の出力パワー）では１ｄＢｍ性能向上が確認できた。従って、性能向上分ワイヤ本数を削減できることになり、半導体チップの小型化（チップシュリンク）が可能になる。
【００６９】
このような高出力電力増幅装置１０、即ちＨＥＭＴデバイスの性能向上について、図１１を参照しながら定性的ではあるが説明する。ドレイン電極Ｉｄは、単位ゲートごとの電流Ｉｄｉ（ｉ＝１，２，３，４，５，６）の和である。理想的には、単位ゲートごとの電流Ｉｄｉは同じであるが、一般的には、周期的に並んだ場合の電流値は、電界集中の起こる中心部が大きく、端ほど減少している。対称性から、Ｉｄ３＝Ｉｄ４、Ｉｄ２＝Ｉｄ５、Ｉｄ１＝Ｉｄ６になる。
従って、下記の数式が得られる。
【００７０】
【数１】
Ｉｄ３＝Ｉｄ４＞Ｉｄ２＝Ｉｄ５＞Ｉｄ１＝Ｉｄ６
【００７１】
この数１から分かるように、外側の電極を太く（広く）することで、中心部の電界集中を緩和し、周辺部電流Ｉｄ１、Ｉｄ６を中心部Ｉｄ３、Ｉｄ４と同程度まで大きくできる。電流増加によりデバイスの性能が向上したと考えられる。
【００７２】
図１に示す本実施形態１の半導体チップ２０（ＭＭＩＣチップ）は、その製造において、バイアホール使用の製造に比べ、マスク枚数で５枚程度削減できるとともに、高精度な裏面加工もないことから、３週間程度の工程短縮が可能になり、製造コストの低減が達成できる。また、製造に使用する基板（半絶縁性ＧａＡｓ基板）の厚さは１５０μｍ程度と厚く、薄層化する必要がないことから、取扱性（ハンドリング）が悪くなる等の問題もなくなり、作業性が向上する。
本実施形態１によれば以下の効果を有する。
【００７３】
（１）本実施形態１では、ＨＥＭＴの接地電極であるソース電極３８、４３の櫛歯状に配列されるソースフィンガー部３８ｂ、４３ｂにおいて、両端に位置するソースフィンガー部３８ｂ、４３ｂの電極幅Ｗ３を、両端間に位置するソースフィンガー部３８ｂ、４３ｂの電極幅Ｗ１よりも広く（太く）してあることから、中心部の各ソースフィンガー部３８ｂ、４３ｂでの電界集中が緩和され、両端に位置するソースフィンガー部３８ｂ、４３ｂでの電流増加が可能になり、デバイスの性能（高周波特性）が向上する。また、両端に位置するソースフィンガー部３８ｂ、４３ｂの電極幅Ｗ３を、両端間に位置するソースフィンガー部３８ｂ、４３ｂの電極幅Ｗ１の総和よりも広くしてあることから、中心部の各ソースフィンガー部３８ｂ、４３ｂでの電界集中が緩和され、両端に位置するソースフィンガー部３８ｂ、４３ｂでの電流増加が可能になる。
【００７４】
本発明は、ＨＥＭＴ単体、即ち半導体装置としても、両端に位置するソースフィンガー部の電極幅Ｗ３を、両端間に位置するソースフィンガー部の電極幅Ｗ１よりも広く（太く）してあることから、中心部の各ソースフィンガー部での電界集中が緩和され、両端に位置するソースフィンガー部での電流増加が可能になり、デバイスの性能（高周波特性）が向上する。また、両端に位置するソースフィンガー部の電極幅Ｗ３を、両端間に位置するソースフィンガー部の電極幅Ｗ１の総和よりも広くしてあることから、中心部の各ソースフィンガー部での電界集中が緩和され、両端に位置するソースフィンガー部での電流増加が可能になる。
【００７５】
（２）本実施形態１の高出力電力増幅装置１０においては、内蔵するトランジスタ３１、３２（ＨＥＭＴ）における出力電極（ドレイン電極３７、４２）の複数のドレインフィンガー部３７ｂ、４２ｂの各位置の電位差による電流差を低減するように、接地電極（ソース電極３８、４３）のオーミック抵抗を生じるように出力して、複数の接地電極フィンガー（ソースフィンガー部３８ｂ、４３ｂ）を共通接続する共通接地電極（ソース基幹部３８ａ、４３ａ）の電極幅Ｗ２を両端に位置するソースフィンガー部３８ｂ、４３ｂの電極幅Ｗ３より大としてあることからパワーロスの低減を図ることができる。
【００７６】
（３）また、トランジスタ３１及びトランジスタ３２の電極パターンは、入力用電極パッド２５と出力用電極パッド２６を結ぶ線に対して対称に配置し、かつ各トランジスタ３１、３２において、各フィンガー部は入力用電極パッド２５と出力用電極パッド２６を結ぶ線に直交する方向に延在していることから、半導体チップ２０の上面を有効に使用できることになり、半導体チップ２０の小型化が達成できる。
【００７７】
（４）本実施形態１の高出力電力増幅装置１０は、半導体チップ２０（ＭＭＩＣチップ）の製造において、バイアホール使用の製造に比べ、マスク枚数で５枚程度削減できるとともに、高精度な裏面加工もないことから、３週間程度の工程短縮が可能になり、製造コストの低減が達成できる。
【００７８】
（５）本実施形態１の高出力電力増幅装置１０の製造においては、使用する基板（半絶縁性ＧａＡｓ基板）の厚さは１５０μｍ程度と厚く、薄層化する必要がないことから、取扱性（ハンドリング）が悪くなる等の問題もなくなり、作業性が向上し、生産性が向上する。これにより、高出力電力増幅装置１０の製造コストの低減が可能になる。
【００７９】
（６）上記（１）乃至（５）により、本実施形態によれば、高周波特性が優れ、性能の高い（パワーロスが少ない）小型で安価な高出力電力増幅装置を提供することができる。
【００８０】
（７）高周波特性が優れ高性能の小型の高出力電力増幅装置を組み込むことによって、特性が優れたパソコンカードを提供することができる。また、パソコンカードの小型化も可能になる。
【００８１】
（実施形態２）
図１４及び図１５は本発明の他の実施形態（実施形態２）である高出力電力増幅装置に係わる図である。実施形態１では、半導体チップ２０（図示せず）にはトランジスタとしてＨＥＭＴが組み込まれたが、本実施形態２ではバイポーラトランジスタであるＨＢＴが半導体チップ２０に組み込まれている。図１４は半導体チップ２０におけるトランジスタ部分を示す図である。
【００８２】
本実施形態２も出力を増大するために、実施形態１と同様にトランジスタ（ＨＢＴ）１４１、１４２を並列接続した構造になっている。図１４には上段にトランジスタ１４１が位置し、下段にトランジスタ１４２が位置している。両トランジスタ１４１、１４２は上下において対称なパターンとなっている。従って、トランジスタ１４１、１４２の各部の名称及びその符号は以下同じものを使用して説明することにする。
【００８３】
トランジスタ１４１、１４２は、エミッタ（Ｅ）、ベース（Ｂ）、コレクタ（Ｃ）の各電極を有するが、本実施形態１ではエミッタ接地構造となる。ＨＢＴ１４１、１４２は、図１４に示すように、実施形態１のＨＥＭＴと同様に電極パターンは櫛形電極構造となりエミッタ、ベース、コレクタの各電極１２３、１２８、１２７も基幹部１２３ａ、１２８ａ、１２７ａと、この基幹部から複数のフィンガー部１２３ｂ、１２８ｂ、１２７ｂを突出させる櫛歯状パターンになっている。しかし、本実施形態２の場合は、これも特に限定はされないが、コレクタ電極１２７の基幹部１２７ａの両側からそれぞれ複数のコレクタフィンガー部１２７ｂを突出させ、これら各コレクタフィンガー部１２７ｂにベースフィンガー部１２８ｂ及びエミッタフィンガー部１２３ｂが係わり合ってＨＢＴ構造を形作っている。
【００８４】
ベースフィンガー部１２８ｂは、コレクタフィンガー部１２７ｂの周囲を僅かに離れて囲むようにかつリング状になることなく延在するパターンになっている。エミッタ基幹部１２３ａから突出するエミッタフィンガー部１２３ｂは、途中で二股に分岐し、分岐部分をベースフィンガー部１２８ｂの外側に僅かに離れて延在させるパターンになっている。
【００８５】
ＨＢＴ１４１、１４２は、出力増大のため、コレクタ基幹部１２７ａの両側からそれぞれ複数のコレクタ基幹部１２７ａを突出させるパターンとなることから、図１４において上下方向に延在するコレクタ基幹部１２７ａの両側にそれぞれエミッタ電極１２３及びベース電極１２８が配置されることになる。
【００８６】
各ベース基幹部１２８ａはベース用引出し電極１２８ｅに接続される。ベース用引出し電極１２８ｅは最終的に１本となって、図１４に示すように左側に導かれる。このベース用引出し電極１２８ｅは実施形態１におけるＭＩＭ容量３３及びインダクタンス３４に接続されることになる。また、ＨＢＴ１４１、１４２の両コレクタ基幹部１２７ａはコレクタ用引出し電極１２７ｅに接続される。コレクタ用引出し電極１２７ｅは、図１４に示すように右側に導かれる。このコレクタ用引出し電極１２７ｅは実施形態１における第１電源電圧端子（Ｖｄｄ）２７及びＭＩＭ容量３５に接続されることになる。
【００８７】
エミッタ電極１２３のエミッタ基幹部１２３ａには複数の電極パッド１４５が設けられている。この電極パッド１４５には、実施形態１と同様にタブ１７に接続されるワイヤ２２が接続される。
【００８８】
つぎに、図１５を参照しながら、フィンガー部分である図１４のＡ−Ａ’線に沿う断面の構造について説明する。ＨＢＴは、図１５に示すように、半絶縁性ＧａＡｓ基板１２０の上面（主面）にｎ＋−ＧａＡｓからなるｎ−サブエミッタ層１２１を選択的に有する構造になっている。また、このｎ−サブエミッタ層１２１の上面には選択的にｎ−ＧａＡｓエミッタ層１２２が形成されている。このｎ−ＧａＡｓエミッタ層１２２の周辺のｎ−サブエミッタ層１２１の上面にはＡｕＧｅからなるエミッタ電極１２３（エミッタフィンガー部１２３ｂ）が形成されている。
【００８９】
また、ｎ−ＧａＡｓエミッタ層１２２の上面にはｐ＋ＧａＡｓ層１２４が形成され、かつｐ＋ＧａＡｓ層１２４上にはｎ−ＧａＡｓベース層１２５が設けられている。そして、ｎ−ＧａＡｓベース層１２５の上面中央にはｎ−ＩｎＧａＰコレクタ層１２６が形成されている。このｎ−ＩｎＧａＰコレクタ層１２６の上面にはＷＳｉからなるコレクタ電極１２７（コレクタフィンガー部１２７ｂ）が設けられている。また、ｎ−ＩｎＧａＰコレクタ層１２６の周辺のｎ−ＧａＡｓベース層１２５上面にはＰｔからなるベース電極１２８（ベースフィンガー部１２８ｂ）が設けられている。
【００９０】
また、半絶縁性ＧａＡｓ基板１２０の主面側は絶縁膜１２９で被われている。この絶縁膜１２９によって、エミッタ電極１２３（エミッタフィンガー部１２３ｂ）、ｎ−ＧａＡｓエミッタ層１２２、ｐ＋ＧａＡｓ層１２４、ｎ−ＧａＡｓベース層１２５、ベースフィンガー部１２８ｂ、ｎ−ＩｎＧａＰコレクタ層１２６、コレクタフィンガー部１２７ｂが被われる。
【００９１】
本実施形態１のトランジスタ（ＨＢＴ）１４１、１４２における接地電極（エミッタ電極１２３）においても、実施形態１と同様に、エミッタフィンガー部１２３ｂの両端間に位置するフィンガー部の幅Ｗ３は、両端間に位置するフィンガー部の幅Ｗ１よりも広く、かつ両端間に位置するフィンガー部の幅Ｗ１の総和以上になっている。これにより、実施形態１と同様に、中心部の各エミッタフィンガー部１２３ｂでの電界集中が緩和され、両端に位置するエミッタフィンガー部１２３ｂでの電流増加が可能になり、デバイスの性能（高周波特性）が向上する。また、エミッタ基幹部１２３ａの幅Ｗ２は幅Ｗ３以上の太さの幅になっていることから、パワーロスの低減を図ることができる。
【００９２】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。即ち、本実施形態では、トランジスタとしてＨＥＭＴやＨＢＴを使用した例について説明したが、Ｓｉ−ＧｅＦＥＴやＭＯＳＦＥＴ等他のトランジスタを使用したものでも前記実施例同様な効果が得られる。
【００９３】
また、実施形態の高出力電力増幅装置においては増幅系が一つであるが、増幅系が複数のものにも本発明を同様に適用でき実施形態と同様な効果を得ることができる。
【００９４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）接地電極のインダクタンスの低減によって高出力電力増幅装置の高周波特性の向上を図ることができる。
（２）高出力電力増幅装置の製造コストの低減を図ることができる。
（３）高周波特性が良好なパソコンカードを提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態（実施形態１）である高出力電力増幅装置に組み込むＭＭＩＣチップの模式的平面図である。
【図２】前記高出力電力増幅装置の一部を切り欠いて示す模式的平面図である。
【図３】前記高出力電力増幅装置の底面図である。
【図４】前記高出力電力増幅装置の断面図である。
【図５】前記ＭＭＩＣチップの等価回路図である。
【図６】前記ＭＭＩＣチップのＨＥＭＴ部分、ＭＩＭ容量部分及びスパイラルインダクタンス部分を示す模式的断面図である。
【図７】前記ＨＥＭＴ部分を示す模式的拡大断面図である。
【図８】前記ＭＩＭ容量部分やスパイラルインダクタンス部分を示す模式的拡大断面図である。
【図９】前記ＭＩＭ容量の等価回路図である。
【図１０】前記ＨＥＭＴの電極パターンを示す模式的平面図である。
【図１１】前記ＨＥＭＴにおけるドレイン電流経路を模式的に示す模式図である。
【図１２】本実施形態１の高出力電力増幅装置が組み込まれる無線ＬＡＮＰＣカードの機能構成を示すブロック図である。
【図１３】前面無線ＬＡＮＰＣカードの外観を示す模式図平面図である。
【図１４】本発明の他の実施形態（実施形態２）である高出力電力増幅装置に組み込んだＭＭＩＣチップにおけるＨＢＴの電極パターンを示す模式的平面図である。
【図１５】図１４のＡ−Ａ’線に沿う模式的拡大断面図である。
【図１６】従来のＦＥＴの電極パターン例を示す模式的平面図である。
【図１７】従来の高出力電力増幅装置に組み込んだＭＭＩＣチップにおけるＨＥＭＴの電極パターン等を示す模式的平面図である。
【符号の説明】
１…パソコンカード、２…アンテナ、３…送受信切り替え用スイッチ、４…受信用低雑音増幅器、５…受信系ミクサー、６…ベースバンドＬＳＩ、７…送信系ミクサー、１０…高出力電力増幅装置、１１…電圧制御発振器、１２…コネクタ、１３…筐体、１５…封止部、１６…タブ吊りリード、１７…支持基板（タブ）、１８…リード、２０…半導体チップ、２１，５１ｃ’，５１ｃ”，１４５…電極パッド、２２…ワイヤ、２５…入力用電極パッド（Ｐｉｎ）、２６…出力用電極パッド（Ｐｏｕｔ）、２７…第１電源電圧用電極パッド（Ｖｄｄ）、２８…第２電源電圧用電極パッド（ＧＮＤ）、２９…第３電源電圧用電極パッド（Ｖｇｇ）、３１，３２…トランジスタ、３３，３５，７２，８１…ＭＩＭ容量、３４，３６，７３，８３…インダクタンス、３７，４２，５２，５２’，５２”…ドレイン電極、３７ａ，４２ａ…ドレイン基幹部、３７ｂ，４２ｂ…ドレインフィンガー部、３８，４３，５１，５１’，５１”…ソース電極、３８ａ，４３ａ，５１ａ，５１ａ’，５１ａ”…ソース基幹部、３８ｂ，４３ｂ…ソースフィンガー部、３９，４４，５３，５３’，５３”…ゲート電極、３９ａ，４４ａ…ゲート基幹部、３９ｂ，４４ｂ…ゲートフィンガー部、４０，４５，５０，５０’，５０”…チャネル領域、５１ｂ，５１ｂ’，５１ｂ”…フィンガー部（ソースフィンガー部）、５２ｂ，５２ｂ’，５２ｂ”…フィンガー部（ドレインフィンガー部）、５３ｂ，５３ｂ’，５３ｂ”…フィンガー部（ゲートフィンガー部）、６０…ＭＭＩＣチップ（半導体チップ）、６１，６２…ＦＥＴ、６５…入力用電極パッド、６６…出力用電極パッド、６７…第１電源電圧用電極パッド、６８…第２電源電圧用電極パッド、６９…第３電源電圧用電極パッド、７０’，７０”，８２…整合回路用ストリップライン、７１…接続ノード、８０…配線、８５，１２０…半絶縁性ＧａＡｓ基板、８６…ＧａＡｓエピタキシャル層、８７…バッファ層、８８…ＡｌＧａＡｓ層、８９…２層のｎ＋−ＡｌＧａＡｓ層、９０…ｎ＋−ＧａＡｓ層、９１…２次元電子チャネル、９２…メサ部、９３，９６，９７，１０１，１０２，１０３，１０６，１２９…絶縁膜、９３ａ…ＳｉＯ２膜、９３ｂ…ＳｉＮ膜、９４…溝、１００…下部電極、１０４，１０７…誘電体層、１０５，１１１…引出し電極、１０８…上部電極、１１０…渦巻き部、１２１…ｎ−サブエミッタ層、１２２…ｎ−ＧａＡｓエミッタ層、１２３…エミッタ電極、１２３ａ…エミッタ基幹部、１２３ｂ…エミッタフィンガー部、１２４…ｐ＋ＧａＡｓ層、１２５…ｎ−ＧａＡｓベース層、１２６…ｎ−ＩｎＧａＰコレクタ層、１２７…コレクタ電極，１２７ａ…コレクタ基幹部、１２７ｂ…コレクタフィンガー部、１２７ｅ…コレクタ用引出し電極、１２８…ベース電極、１２８ａ…ベース基幹部、１２８ｂ…ベースフィンガー部、１２８ｅ…ベース用引出し電極、１４１，１４２…トランジスタ（ＨＢＴ）。
Claims (19)
- トランジスタを形成した半導体チップを有する半導体装置であって、
前記トランジスタは第１の電極及び第２の電極並びに制御電極を有し、
前記第１および第２の電極は、それぞれ、基幹部と、前記基幹部に交差する方向に突出する複数のフィンガー部とからなり、
前記第２の電極の隣接する２本のフィンガー部間に、前記第１の電極の１本のフィンガー部が配置され、
前記第２の電極は固定電位に接続され、
前記第２の電極の両端に位置する前記フィンガー部の幅は前記両端間に位置する前記フィンガー部の幅よりも広くなっていることを特徴とする半導体装置。 - 前記両端に位置する前記フィンガー部の幅は前記両端間に位置する複数の前記フィンガー部の幅の総和以上であることを特徴とする請求項１に記載の半導体装置。
- 前記第２の電極の前記基幹部の幅は前記両端に位置する前記フィンガー部の幅よりも広くなっていることを特徴とする請求項１に記載の半導体装置。
- 前記第１の電極はドレイン電極であり、前記第２の電極はソース電極であり、前記制御電極はゲート電極であることを特徴とする請求項１に記載の半導体装置。
- 前記第１の電極はコレクタ電極であり、前記第２の電極はエミッタ電極であり、前記制御電極はベース電極であることを特徴とする請求項１に記載の半導体装置。
- 前記各電極の前記基幹部は共に同一方向に沿って延在し、前記各電極の前記フィンガー部は前記各基幹部の延在方向に直交する方向に沿って延在していることを特徴とする請求項１に記載の半導体装置。
- １乃至複数の増幅系を有する高周波電力増幅装置であって、
前記増幅系は、トランジスタを形成した半導体チップ及び複数の外部電極端子を有し、
前記外部電極端子は、増幅されるべき信号が供給される入力端子と、増幅された信号を出力する出力端子と、第１電源端子及び第２電源端子並びに第３電源端子とを構成し、
前記トランジスタは前記入力端子と前記出力端子の間に電気的に接続され、
前記トランジスタの電極は、前記入力端子及び前記第３電源端子に接続される制御電極と、前記出力端子及び前記第１電源端子に接続される第１の電極と、接地端子となる前記第２電源端子に接続される第２の電極とを構成し、
前記半導体チップの上面には前記外部電極端子に対応する電極パッド及び前記トランジスタの前記第２の電極部分に形成される複数の電極パッドが設けられ、
前記外部電極端子と該外部電極端子に対応する前記電極パッドを電気的に接続する導電性のワイヤと、
前記トランジスタの前記第２の電極部分に形成される複数の電極パッドと前記第２電源端子を電気的に接続する導電性のワイヤとを有し、
前記トランジスタの前記各電極は、基幹部と、前記基幹部に交差する方向に突出する複数のフィンガー部とからなり、前記第２の電極の隣接する２本のフィンガー部間に、前記第１の電極の１本のフィンガー部が配置され、
前記第２の電極は固定電位に接続され、
前記第２の電極の両端に位置する前記フィンガー部の幅は前記両端間に位置する前記フィンガー部の幅よりも広くなっていることを特徴とする高出力電力増幅装置。 - 前記両端に位置する前記フィンガー部の幅は前記両端間に位置する複数の前記フィンガー部の幅の総和以上であることを特徴とする請求項７に記載の高出力電力増幅装置。
- 前記第２の電極の前記基幹部の幅は前記両端に位置する前記フィンガー部の幅よりも広くなっていることを特徴とする請求項７に記載の高出力電力増幅装置。
- 前記第１の電極はドレイン電極であり、前記第２の電極はソース電極であり、前記制御電極はゲート電極であることを特徴とする請求項７に記載の高出力電力増幅装置。
- 前記第１の電極はコレクタ電極であり、前記第２の電極はエミッタ電極であり、前記制御電極はベース電極であることを特徴とする請求項７に記載の高出力電力増幅装置。
- 前記半導体チップには２つのトランジスタが形成され、２つの前記トランジスタは前記入力端子と前記出力端子の間に並列に電気的に接続されていることを特徴とする請求項７に記載の高出力電力増幅装置。
- 前記半導体チップを搭載するとともに前記第２電源端子を構成する支持基板と、
前記支持基板の周囲に配置され前記外部電極端子を構成する複数のリードと、
前記支持基板及び前記外部電極端子の下面及び外端面を露出させる状態で前記支持基板、前記外部電極端子、前記半導体チップ及び前記ワイヤを被う絶縁性樹脂からなる封止部とを有することを特徴とする請求項７に記載の高出力電力増幅装置。 - 前記封止部は平面的に見て四角形状になり、前記外部電極端子の外端面は前記封止部の周面に一致していることを特徴とする請求項１３に記載の高出力電力増幅装置。
- 前記入力端子と前記出力端子の間に複数のトランジスタが従属接続されて多段増幅構成となっていることを特徴とする請求項７に記載の高出力電力増幅装置。
- 前記トランジスタの前記各電極の前記基幹部は共に同一方向に沿って延在するとともに、前記各電極の前記フィンガー部は前記各基幹部の延在方向に直交する方向に沿って延在し、前記各フィンガー部は前記入力端子と前記出力端子とを結ぶ線に直交する方向に沿って延在していることを特徴とする請求項７に記載の高出力電力増幅装置。
- 前記高出力電力増幅装置は５ＧＨｚ帯の無線ＬＡＮ用の高出力電力増幅装置であることを特徴とする請求項７に記載の高出力電力増幅装置。
- アンテナに接続される送信用高出力電力増幅装置を有するパソコンカードであって、前記送信用高出力電力増幅装置は請求項７の構成になっていることを特徴とするパソコンカード。
- 前記アンテナに接続される送受信切り替え用スイッチと、前記送受信切り替え用スイッチに接続される受信用低雑音増幅器と、前記受信用低雑音増幅器に接続される受信系ミクサーと、前記受信系ミクサーに接続されるベースバンドＬＳＩと、前記ベースバンドＬＳＩに接続される送信系ミクサーと、前記ベースバンドＬＳＩ及び受信系ミクサー並びに送信系ミクサーに接続される電圧制御発振器を有し、前記送信用高出力電力増幅装置は前記送信系ミクサー及び前記送受信切り替え用スイッチに接続されていることを特徴とする請求項１８に記載のパソコンカード。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003046644A JP2004260364A (ja) | 2003-02-25 | 2003-02-25 | 半導体装置及び高出力電力増幅装置並びにパソコンカード |
| US10/784,988 US20040164407A1 (en) | 2003-02-25 | 2004-02-25 | Semiconductor device, power amplifier device and PC card |
| US11/541,606 US7312482B2 (en) | 2003-02-25 | 2006-10-03 | Semiconductor device, power amplifier device and PC card |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003046644A JP2004260364A (ja) | 2003-02-25 | 2003-02-25 | 半導体装置及び高出力電力増幅装置並びにパソコンカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004260364A true JP2004260364A (ja) | 2004-09-16 |
Family
ID=32866546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003046644A Pending JP2004260364A (ja) | 2003-02-25 | 2003-02-25 | 半導体装置及び高出力電力増幅装置並びにパソコンカード |
Country Status (2)
| Country | Link |
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| US (2) | US20040164407A1 (ja) |
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Also Published As
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|---|---|
| US20070023897A1 (en) | 2007-02-01 |
| US20040164407A1 (en) | 2004-08-26 |
| US7312482B2 (en) | 2007-12-25 |
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Legal Events
| Date | Code | Title | Description |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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