JP2003511789A - 整列情報をキャッシュするための装置および方法 - Google Patents

Abstract

(57)【要約】 ラインプレディクタ（１２）は、命令のための整列情報をキャッシュする。各フェッチアドレスに応答して、ラインプレディクタ（１２）は、そのフェッチアドレスで始まる命令、およびその命令の後の１つ以上のさらなる命令のための整列情報を与える。整列情報は、たとえば、命令ポインタであってもよい。ラインプレディクタ（１２）は、複数のエントリ（９０、８２）を有するメモリを含み得、各エントリは、最大で予め定義された最大数までの命令ポインタ（１０２、１０４、１０６、１０８）を記憶し、フェッチアドレス（９２）は、命令ポインタの第１のものよって特定される命令に対応する。さらに、各エントリ（９０、８２）は、予測された命令ストリーム内の次の命令への命令ポインタを記憶する別のエントリへのリンクを含み得る。さらに、エントリ（９０、８２）は、次のエントリ（９０、８２）内の第１の命令に対応する次のフェッチアドレス（１１２）を記憶し得る。次のフェッチアドレス（１１２）は、対応する命令バイトをフェッチするために命令キャッシュ（１４）に与えられ得る。

Description

【発明の詳細な説明】

【０００１】

【発明の背景】

１．技術分野 この発明は、プロセッサの分野に関し、より特定的にはプロセッサ内での命令
フェッチメカニズムに関する。

【０００２】 ２．背景技術 スーパースカラプロセッサは、１クロックサイクル当り複数個の命令を実行し
、かつ設計に一致して可能な限り最短のクロックサイクルを選択することにより
高性能を達成する。ここで、「クロックサイクル」という言葉は、プロセッサ内
での命令処理パイプラインのさまざまな段階に従った時間間隔のことをいう。記
憶装置（たとえばレジスタおよびアレイ）がクロックサイクルに従ってそれらの
値を捕捉する。たとえば、記憶装置は、クロックサイクルを定義するクロック信
号の立上がりまたは立下がりエッジに従って値を捕捉し得る。次に、記憶装置は
、それぞれ、クロック信号のその後の立上がりまたは立下がりエッジまでその値
を記憶する。「命令処理パイプライン」という言葉は、パイプライン化された態
様で命令を処理するために採用される論理回路のことをいうためにここでは用い
られる。パイプラインは、命令処理の部分が行なわれる任意の数の段階に分割さ
れ得るが、命令処理は、一般的には、命令をフェッチすることと、命令をデコー
ドすることと、命令を実行することと、命令によって特定される宛先に実行結果
を記憶することとを含む。

【０００３】 一般に普及している命令セットアーキテクチャは、ｘ８６命令セットアーキテ
クチャである。ｘ８６命令セットアーキテクチャはコンピュータ業界で広く受入
れられているので、このアーキテクチャに従って設計されたスーパースカラプロ
セッサは益々一般的になっている。ｘ８６命令セットアーキテクチャは、異なっ
た命令が異なる数のバイトを占め得る可変バイト長命令セットを指定する。たと
えば、８０３８６プロセッサおよび８０４８６プロセッサは、特定の命令が１と
１５との間の数のバイトを占めることを可能にする。占められるバイトの数は、
特定の命令および命令のためのさまざまなアドレッシングモードオプションに依
存する。

【０００４】 命令は可変長であるので、命令境界を位置付けることは複雑である。第１の命
令の長さは、命令ストリーム内の第１の命令の後の第２の命令を位置付けること
に先立って決定されなければならない。しかしながら、特定のクロックサイクル
中に命令ストリーム内の複数の命令を位置付ける能力は、スーパースカラプロセ
ッサ動作にとって極めて重大である。動作周波数が増大すると（すなわち、クロ
ックサイクルが短くなる）、複数の命令を同時に位置付けることは益々困難にな
ってくる。

【０００５】 命令がキャッシュ内に記憶されるときにプリデコーダが各命令バイトに関する
情報をその命令バイトに付加するさまざまなプリデコード方式が提案されている
。ここで使用される「プリデコーディング」という言葉は、対応する命令バイト
をプロセッサの命令キャッシュに記憶するのに先立って命令デコード情報を生成
することをいう。生成された情報は、命令キャッシュに命令バイトとともに記憶
され得る。たとえば、命令バイトは、命令の始まりまたは終わりであるように表
示され得る。対応する命令バイトがフェッチされるときプリデコード情報をスキ
ャンすることにより、命令は、命令バイトを実際にデコードすることを試みるこ
となしに位置付けされ得る。プリデコード情報は複数の可変長命令を同時に位置
付けるために必要とされる論理の量を減じするために使用され得る。残念ながら
、この方式も高クロック周波数では不十分なものとなってきている。高周波数で
１クロックサイクル中に複数の命令を位置付けるための方法が必要とされる。

【０００６】

【発明の開示】

上に概略した課題は、ここに記載されるラインプレディクタによって大部分解
決される。ラインプレディクタは、命令のための整列情報をキャッシュする。各
フェッチアドレスに応答して、ラインプレディクタは、フェッチアドレスで始ま
る命令、およびその命令の後の１つ以上のさらなる命令のための整列情報を与え
る。整列情報は、たとえば、命令ポインタであってもよく、その各々が、フェッ
チアドレスに応答してフェッチされた複数個の命令バイト内の対応する命令を直
接位置づける。命令はポインタによって位置づけられるので、命令のデコードユ
ニットへの整列は、低レイテンシ高周波動作であり得る。１バイトごとに記憶さ
れるプリデコードデータをスキャンする必要がなく、整列情報は、フェッチアド
レスに基づいて命令ベースで記憶される。この態様では、命令は、フェッチされ
た命令バイトからより簡単に抽出され得る。

【０００７】 ラインプレディクタは、複数のエントリを有するメモリを含み得、各エントリ
は、最大で予め定義された最大数までの命令ポインタと、命令ポインタの第１の
ものによって特定される命令に対応するフェッチアドレスとを記憶する。フェッ
チアドレスは、複数エントリに記憶されるフェッチアドレスに対してサーチされ
得、マッチが検出されるならば、対応する命令ポインタが使用され得る。さらに
、各エントリは、予測された命令ストリーム内の次の命令への命令ポインタを記
憶する別のエントリへのリンクを含み得る。さらに、エントリは、次のエントリ
内の第１の命令に対応する次のフェッチアドレスを記憶し得る。次のフェッチア
ドレスは、対応する命令バイトをフェッチするために命令キャッシュに与えられ
得る。ラインプレディクタ内のリンクをたどることにより命令をフェッチするこ
とは、これらのその後のエントリのためのラインプレディクタ内のフェッチアド
レスのサーチをスキップすることを可能にし得る。ラインプレディクタメモリの
サーチが少なくなるために、電力の散逸が低減され得、実行に先立つパイプライ
ン段階の数が、リンクをたどることにより完了されるフェッチのために、低減さ
れ得る。

【０００８】 広く言えば、プロセッサが企図される。プロセッサは、フェッチアドレスを生
成するよう構成されるフェッチアドレス生成ユニットと、フェッチアドレス生成
ユニットに結合されるラインプレディクタとを含む。ラインプレディクタは、複
数個のエントリを含む第１のメモリを含み、各エントリは、複数個の命令ポイン
タを記憶する。ラインプレディクタは、フェッチアドレスに対応する（複数個の
エントリのうち）第１のエントリを選択するよう構成される。第１のエントリ内
の第１の複数個の命令ポインタの各々は、有効であれば、フェッチアドレスに応
答してフェッチされる複数個の命令バイト内の命令を直接位置づける。さらに、
コンピュータシステムであって、プロセッサと、コンピュータシステムとＩ／Ｏ
装置が結合可能である別のコンピュータシステムとの間で通信を行うよう構成さ
れる入力／出力（Ｉ／Ｏ）装置とを含むコンピュータシステムが企図される。

【０００９】 さらに、方法が企図される。フェッチアドレスが生成される。第１の複数個の
命令ポインタがラインプレディクタから選択され、第１の複数個の命令ポインタ
はフェッチアドレスに対応する。第１の複数個の命令ポインタの各々は、有効で
あれば、フェッチアドレスに応答してフェッチされる複数個の命令バイト内の命
令を直接位置付ける。

【００１０】 この発明の他の目的および利点は、添付の図面を参照し以下の詳細な説明を読
むと明らかとなる。

【００１１】 この発明は、さまざまな変形および代替の形を認めるが、その特定の実施例が
図面に例として示されここに詳細に記載される。しかしながら、図面およびその
詳細な説明は、この発明を開示される特定の形に制限するものでなく、反対に、
前掲の特許請求の範囲によって規定されるこの発明の精神および範囲内にあるす
べての変形および代替を含むことが意図されることが理解される。

【００１２】

【発明を実施する態様】

プロセッサ概要 ここで図１を参照して、プロセッサ１０のある実施例のブロック図が示される
。他の実施例が可能であり企図される。図１の実施例では、プロセッサ１０は、
ラインプレディクタ１２と、命令キャッシュ（Ｉ−キャッシュ）１４と、整列ユ
ニット１６と、分岐予測／フェッチＰＣ生成ユニット１８と、複数個のデコード
ユニット２４Ａ〜２４Ｄと、プレディクタミスデコードユニット２６と、マイク
ロコードユニット２８と、マップユニット３０と、リタイアキュー３２と、アー
キテクチャ的リネームファイル３４と、フューチャファイル２０と、スケジュー
ラ３６と、整数レジスタファイル３８Ａと、浮動小数点レジスタファイル３８Ｂ
と、整数実行コア４０Ａと、浮動小数点実行コア４０Ｂと、ロード／ストアユニ
ット４２と、データキャッシュ（Ｄ−キャッシュ）４４と、外部インターフェイ
スユニット４６と、ＰＣサイロ４８とを含む。ラインプレディクタ１２は、プレ
ディクタミスデコードユニット２６と、分岐予測／フェッチＰＣ生成ユニット１
８と、ＰＣサイロ４８と、整列ユニット１６に結合される。ラインプレディクタ
１２は、Ｉ−キャッシュ１４にも結合され得る。Ｉ−キャッシュ１４は、整列ユ
ニット１６と分岐予測／フェッチＰＣ生成ユニット１８とに結合され、分岐予測
／フェッチＰＣ生成ユニット１８はＰＣサイロ４８にさらに結合される。整列ユ
ニット１６は、プレディクタミスデコードユニット２６とデコードユニット２４
Ａ〜２４Ｄとにさらに結合される。デコードユニット２４Ａ〜２４Ｄは、マップ
ユニット３０にさらに結合され、デコードユニット２４Ｄはマイクロコードユニ
ット２８に結合される。マップユニット３０は、リタイアキュー３２（これはア
ーキテクチャ的リネームファイル３４に結合される）と、フューチャファイル２
０と、スケジューラ３６と、ＰＣサイロ４８とに結合される。アーキテクチャ的
リネームファイル３４は、フューチャファイル２０に結合される。スケジューラ
３６は、レジスタファイル３８Ａ〜３８Ｂに結合され、レジスタファイル３８Ａ
〜３８Ｂは、さらに、互いにおよびそれぞれの実行コア４０Ａ〜４０Ｂに結合さ
れる。実行コア４０Ａ〜４０Ｂは、ロード／ストアユニット４２とスケジューラ
３６とにさらに結合される。実行コア４０Ａは、Ｄ−キャッシュ４４にさらに結
合される。ロード／ストアユニット４２は、スケジューラ３６と、Ｄ−キャッシ
ュ４４と、外部インターフェイスユニット４６とに結合される。Ｄ−キャッシュ
４４は、レジスタファイル３８に結合される。外部インターフェイスユニット４
６は、外部インターフェイス５２におよびＩ−キャッシュ１４に結合される。文
字が後に付された参照番号によってここに参照される要素は、集合的に参照番号
のみによって参照され得る。たとえば、デコードユニット２４Ａ〜２４Ｄは、デ
コードユニット２４と集合的に参照される。

【００１３】 図１の実施例では、プロセッサ１０は、可変バイト長複合命令セットコンピュ
ーティング（complex instruction set computing（ＣＩＳＣ））命令セットア
ーキテクチャを採用する。たとえば、プロセッサ１０は、（ＩＡ−３２とも呼ば
れる）ｘ８６命令セットアーキテクチャを採用してもよい。他の実施例は、固定
長命令セットアーキテクチャおよびＲＩＳＣ（reduced instruction set comput
ing）命令セットアーキテクチャを含む他の命令セットアーキテクチャを採用し
てもよい。図１に示すある種の特徴は、そのようなアーキテクチャでは省略され
得る。

【００１４】 分岐予測／フェッチＰＣ生成ユニット１８は、フェッチアドレス（フェッチＰ
Ｃ）を、Ｉ−キャッシュ１４、ラインプレディクタ１２およびＰＣサイロ４８に
与えるよう構成される。分岐予測／フェッチＰＣ生成ユニット１８は、フェッチ
アドレスの生成を支援するために使用される好適な分岐予測メカニズムを含み得
る。フェッチアドレスに応答して、ラインプレディクタ１２は、複数個の命令に
対応する整列情報を整列ユニット１６に与え、与えられた命令情報によって特定
される命令の後の命令をフェッチするために次のフェッチアドレスを与え得る。
次のフェッチアドレスは、所望に応じて、分岐予測／フェッチＰＣ生成ユニット
１８に与えられてもよく、または、Ｉ−キャッシュ１４に直接与えられてもよい
。分岐予測／フェッチＰＣ生成ユニット１８は、（トラップが検出されるならば
）ＰＣサイロ４８からトラップアドレスを受取り得、トラップアドレスは、分岐
予測／フェッチＰＣ生成ユニット１８によって生成されるフェッチＰＣを含み得
る。他の態様では、フェッチＰＣは、分岐予測情報およびラインプレディクタ１
２からの情報を用いて生成されてもよい。一般的には、ラインプレディクタ１２
は、プロセッサ１０によって先に投機的にフェッチされた命令に対応する情報を
記憶する。ある実施例では、ラインプレディクタ１２は、２Ｋエントリを含み、
各エントリは、ここで命令の「ライン」と呼ばれる１つ以上の命令の群を位置付
ける。命令のラインは、スケジューラ３６内におかれることによりプロセッサ１
０の命令処理パイプラインによって同時に処理され得る。

【００１５】 Ｉ−キャッシュ１４は、命令バイトを記憶するための高速キャッシュメモリで
ある。ある実施例に従えば、Ｉ−キャッシュ１４は、たとえば、６４バイトキャ
ッシュラインを採用する、１２８Ｋバイトの４ウェイセットアソシアティブ編成
を含み得る。しかしながら、（ダイレクトマップト構造を含む）いかなるＩ−キ
ャッシュ構造も好適であり得る。

【００１６】 整列ユニット１６は、ラインプレディクタ１２から命令整列情報を、Ｉ−キャ
ッシュ１４からフェッチアドレスに対応する命令バイトを受取る。整列ユニット
１６は、与えられた命令整列情報に従ってデコードユニット２４Ａ〜２４Ｄの各
々への命令バイトを選択する。より特定的には、ラインプレディクタ１２は、各
デコードユニット２４Ａ〜２４Ｄに対応する命令ポインタを与える。命令ポイン
タは、対応するデコードユニット２４Ａ〜２４Ｄに運ぶためにフェッチされた命
令バイト内の命令を位置付ける。ある実施例では、ある命令は、２つ以上のデコ
ードユニット２４Ａ〜２４Ｄに運ばれてもよい。したがって、図示の実施例では
、ラインプレディクタ１２からの命令のラインは、最大で４個の命令を含み得る
が、他の実施例は、ライン内のそれより多いまたは少ない命令を可能とするため
により多いまたはより少ないデコードユニット２４を含んでもよい。

【００１７】 デコードユニット２４Ａ〜２４Ｄは、これに与えられた命令をデコードし、各
デコードユニット２４Ａ〜２４Ｄは、その命令に対応する１つ以上の命令操作（
またはＲＯＰ）を特定する情報を生成する。ある実施例では、各デコードユニッ
ト２４Ａ〜２４Ｂは、１命令当り最大で２個の命令操作を生成し得る。ここで使
用される命令操作（またはＲＯＰ）は、実行コア４０Ａ〜４０Ｂ内の実行ユニッ
トが単一のエントリとして実行するように構成される、操作である。簡単な命令
は単一の命令操作に対応し得、より複雑な命令は、複数の命令操作に対応し得る
。若干のより複雑な命令は、マイクロコードユニット２８内で（この実施例では
デコードユニット２４Ｄを介してその中のリードオンリメモリからフェッチされ
る）マイクロコードルーチンとして実現されてもよい。さらに、非ＣＩＳＣ命令
セットを採用する実施例は、各命令ごとに単一の命令操作を採用してもよい（す
なわち、命令および命令操作はそのような実施例では同義であり得る）。

【００１８】 ＰＣサイロ４８は、各命令フェッチごとにフェッチアドレスおよび命令情報を
記憶し、例外（プロセッサ１０によって採用される命令セットアーキテクチャに
よって定義される命令トラップ、分岐予測ミス、および他のマイクロアーキテク
チャ的に定義されるトラップなど）の際、命令フェッチをリダイレクトする役割
を担う。ＰＣサイロ４８は、プロセッサ１０内で未処理であり得る命令の複数の
ラインに対応する命令情報およびフェッチアドレスを記憶するための円形バッフ
ァを含み得る。命令のラインのリタイアメントに応答して、ＰＣサイロ４８は、
対応するエントリを廃棄し得る。例外に応答して、ＰＣサイロ４８は、トラップ
アドレスを分岐予測／フェッチＰＣ生成ユニット１８に与え得る。リタイアメン
トおよび例外情報は、スケジューラ３６によって与えられ得る。ある実施例では
、ＰＣサイロ４８は、プロセッサ１０内で未処理の命令の順序を特定するために
各命令に連続番号（Ｒ♯）を割当てる。スケジューラ３６は、例外を経験した命
令操作またはリタイアする命令操作を特定するためにＲ♯をＰＣサイロ４８に返
し得る。

【００１９】 ラインプレディクタ１２でミスを検出すると、整列ユニット１６は、Ｉ−キャ
ッシュ１４からプレディクタミスデコードユニット２６に対応する命令バイトを
経路付ける。プレディクタミスデコードユニット２６は、命令をデコードし、プ
ロセッサ１０が設計されるような、命令のラインに対する何らかの限界（たとえ
ば、命令操作の最大数、命令の最大数、分岐命令に対する終了、など）を強いる
。ラインを終了すると、プレディクタミスデコードユニット２６は、情報をライ
ンプレディクタ１２に与えて記憶させる。なお、プレディクタミスデコードユニ
ット２６は、デコードされる際に命令をディスパッチするよう構成されてもよい
。代替的に、プレディクタミスデコードユニット２６は、命令情報のラインをデ
コードし、それをラインプレディクタ１２に与えて記憶させてもよい。その後に
、ミスしたフェッチアドレスは、ラインプレディクタ１２内で再試行されてもよ
く、ヒットが検出され得る。

【００２０】 ラインプレディクタ１２でのミスにより命令をデコードすることに加えて、プ
レディクタミスデコードユニット２６は、ラインプレディクタ１２によって与え
られた命令情報が無効であるならば命令をデコードするように構成されてもよい
。ある実施例では、プロセッサ１０は、ラインプレディクタ１２内の情報とＩ−
キャッシュ１４内の命令との整合を保とうとしない（たとえば、命令がＩ−キャ
ッシュ１４内で置換されるかまたは無効化されるとき、対応する命令情報はアク
ティブに無効化されないかもしれない）。デコードユニット２４Ａ〜２４Ｄは、
与えられた命令情報をベリファイし得、無効の命令情報が検出されるとプレディ
クタミスデコードユニット２６に信号を与え得る。ある特定の実施例に従えば、
以下の命令操作がプロセッサ１０によってサポートされる：整数（算術演算、論
理演算、シフト／ローテート操作、および分岐操作を含む）、浮動小数点（マル
チメディア操作を含む）およびロード／ストアである。

【００２１】 デコードされた命令操作ならびにソースレジスタ番号およびデスティネーショ
ンレジスタ番号が、マップユニット３０に与えられる。マップユニット３０は、
物理的レジスタ番号（ＰＲ♯）を各命令操作の各デスティネーションレジスタオ
ペランドおよびソースレジスタオペランドに割当てることによりレジスタリネー
ミングを行なうよう構成される。物理的レジスタ番号は、レジスタファイル３８
Ａ〜３８Ｂ内のレジスタを特定する。マップユニット３０はさらに、命令操作の
ソースオペランドに割当てられた各物理的レジスタ番号を更新する命令操作のＲ
♯を与えることにより、各命令操作ごとに依存性の表示を与える。マップユニッ
ト３０は、対応する論理的レジスタ番号に基づいて各デスティネーションレジス
タに割当てられた物理的レジスタ番号（および対応する命令操作のＲ♯）でフュ
ーチャファイル２０を更新する。さらに、マップユニット３０は、デスティネー
ションレジスタの論理的レジスタ番号、割当てられた物理的レジスタ番号、およ
びリタイアキュー３２内の先に割当てられた物理的レジスタ番号を記憶する。命
令がリタイアされると（スケジューラ３６によってマップユニット３０に示され
る）、リタイアキュー３２は、アーキテクチャ的リネームファイル３４を更新し
、もはや使用されないいかなるレジスタも解放する。したがって、アーキテクチ
ャ的レジスタファイル３４内の物理的レジスタ番号は、プロセッサ１０のコミッ
トしたアーキテクチャ的状態を記憶する物理的レジスタを特定し、フューチャフ
ァイル２０は、プロセッサ１０の投機的状態を表わす。換言すれば、アーキテク
チャ的リネームファイル３４は、各論理的レジスタに対応する物理的レジスタ番
号を記憶し、各論理的レジスタごとにコミットしたレジスタ状態を表わす。フュ
ーチャファイル２０は、各論理的レジスタに対応する物理的レジスタ番号を記憶
し、各論理的レジスタごとに投機的レジスタ状態を表わす。

【００２２】 命令操作のライン、ソース物理的レジスタ番号、およびデスティネーション物
理的レジスタ番号は、ＰＣサイロ４８によって割当てられるＲ♯に従ってスケジ
ューラ３６に記憶される。さらに、特定の命令操作の依存性は、スケジューラに
記憶される他の命令操作に対する依存性として示されてもよい。ある実施例では
、命令操作は、リタイアされるまでスケジューラ３６に留まる。

【００２３】 スケジューラ３６は、各命令操作について示される依存性が満足されるまでそ
の命令操作を記憶する。実行のために特定の命令操作をスケジューリングするこ
とに応答して、スケジューラ３６は、どのクロックサイクルでその特定の命令操
作がレジスタファイル３８Ａ〜３８Ｂを更新するかを決定し得る。実行コア４０
Ａ〜４０Ｂ内の異なった実行ユニットは、異なった数のパイプライン段階（およ
びしたがって異なったレイテンシ）を採用し得る。さらに、ある種の命令は、パ
イプライン内で他のものよりもより大きなレイテンシを経験し得る。したがって
、（多数のクロックサイクル中で）特定の命令操作についてのレイテンシを測定
するカウントダウンが生成される。スケジューラ３６は、（レジスタファイルを
読出す依存命令操作に先立ってまたはこれと同時に、更新が行なわれるまで）特
定の数のクロックサイクルを待ち、その特定の命令操作に依存する命令操作がス
ケジューリングされ得ることを示す。なお、スケジューラ３６は、その依存性が
満足されると命令をスケジューリングし得る（すなわちスケジューラキュー内で
のその順序に関してアウトオブオーダである）。

【００２４】 整数およびロード／ストア命令操作は、レジスタファイル３８Ａからソース物
理的レジスタ番号に従ってソースオペランドを読出し、実行コア４０Ａに運ばれ
実行される。実行コア４０Ａは、命令操作を実行し、レジスタファイル３８Ａ内
のデスティネーションに割当てられた物理的レジスタを更新する。さらに、実行
コア４０Ａは、命令操作のＲ♯および（もしあれば）命令操作に関する例外情報
をスケジューラ３６に報告する。レジスタファイル３８Ｂおよび実行コア４０Ｂ
は、浮動小数点命令演算に対して同様の態様で動作し得る（かつ、浮動小数点ス
トアのためのストアデータをロード／ストアユニット４２に与え得る）。

【００２５】 ある実施例では、実行コア４０Ａは、たとえば、２個の整数ユニットと、分岐
ユニットと、２個のアドレス生成ユニットとを（対応する変換ルックアサイトバ
ッファまたはＴＬＢとともに）含み得る。実行コア４０Ｂは、浮動小数点／マル
チメディア乗算器と、浮動小数点／マルチメディア加算器と、ストアデータをロ
ード／ストアユニット４２に引渡すためのストアデータユニットとを含み得る。
実行ユニットの他の構成が可能である。

【００２６】 ロード／ストアユニット４２は、メモリ操作を行なうために、および、Ｄ−キ
ャッシュ４４をミスするメモリ操作のためのフィル操作をスケジューリングする
ためにＤ−キャッシュ４４へのインターフェイスを設ける。ロードメモリ操作は
、実行コア４０Ａがアドレス生成を行ない、かつ（Ｄ−キャッシュ４４またはロ
ード／ストアユニット４２内のストアキューから）レジスタファイル３８Ａ〜３
８Ｂにデータを転送することにより完了され得る。ストアアドレスは、（実行コ
ア４０ＡとＤ−キャッシュ４４との接続により直接）実行コア４０Ａによってそ
れが生成されるとＤ−キャッシュ４４に与えられ得る。ストアアドレスには、ス
トアキューエントリが割当てられる。ストアデータは、設計選択に従って、同時
に与えられてもよく、または後に与えられてもよい。ストア命令のリタイアメン
トにより、データはＤ−キャッシュ４４に記憶される（リタイアメントとＤ−キ
ャッシュ４４の更新との間にいくらかの遅延があるかもしれない）。さらに、ロ
ード／ストアユニット４２は、（外部インターフェイスユニット４６を介する）
その後のキャッシュフィルのためにＤ−キャッシュ４４をミスするロード／スト
アアドレスを記憶し、かつミスしたロード／ストア操作を再試行するためのロー
ド／ストアバッファを含み得る。ロード／ストアユニット４２は、ロード／スト
アメモリ依存性を処理するようさらに構成される。

【００２７】 Ｄ−キャッシュ４４は、プロセッサ１０によってアクセスされるデータを記憶
するための高速キャッシュメモリである。Ｄ−キャッシュ４４は、（ダイレクト
マップト構造およびセットアソシアティブ構造を含む）いかなる好適な構造を含
んでもよいが、Ｄ−キャッシュ４４のある実施例は、１２８Ｋバイトの、６４バ
イトラインを有する２ウェイセットアソシアティブキャッシュを含み得る。

【００２８】 外部インターフェイスユニット４６は、外部インターフェイス５２を介して他
の装置への通信を行なうように構成される。Ｌ２キャッシュへのインターフェイ
スおよびプロセッサ１０を他の装置へ接続するための外部バスを含む、いかなる
好適な外部インターフェイス５２が使用されてもよい。外部インターフェイスユ
ニット４６は、Ｉ−キャッシュ１６およびＤ−キャッシュ４４のためのフィルを
フェッチし、同様に、Ｄ−キャッシュ４４から外部インタフェースへ廃棄された
更新されたキャッシュラインを書込む。さらに、外部インターフェイスユニット
４６は、プロセッサ１０によって生成されるキャッシュ可能でない読出および書
込をも行なってもよい。

【００２９】 次に図２を参照し、プロセッサ１０のある実施例によって採用され得るパイプ
ライン段階の例示の組を示す例示のパイプラインの図を示す。他の実施例は、図
２に示すパイプラインよりも多いまたはより少ないパイプライン段を含む異なっ
たパイプラインを採用してもよい。図２に示す段は、垂直方向の断続線によって
境界を定められる。各段は、プロセッサ１０内の記憶素子（たとえばレジスタ、
ラッチ、フロップなど）をクロックするように使用されるクロック信号の１クロ
ックサイクルである。

【００３０】 図２に示すように、例示のパイプラインは、ＣＡＭ０段、ＣＡＭ１段、ライン
プレディクタ（ＬＰ）段、命令キャッシュ（ＩＣ）段、整列（ＡＬ）段、デコー
ド（ＤＥＣ）段、マップ１（Ｍ１）段、マップ２（Ｍ２）段、書込スケジューラ
（ＷＲ ＳＣ）段、読出スケジューラ（ＲＤ ＳＣ）段、レジスタファイル読出
（ＲＦ ＲＤ）段、実行（ＥＸ）段、レジスタファイル書込（ＲＦ ＷＲ）段、
およびリタイア（ＲＥＴ）段を含む。いくつかの命令は、実行段で複数のクロッ
クサイクルを利用する。たとえば、メモリ操作、浮動小数点演算および整数乗算
演算は、図２に分解図の形で示される。メモリ操作は、アドレス生成（ＡＧＵ）
段、変換（ＴＬＢ）段、データキャッシュ１（ＤＣ１）段、およびデータキャッ
シュ２（ＤＣ２）段を含む。同様に、浮動小数点演算は、最大で４個の浮動小数
点実行（ＦＥＸ１〜ＦＥＸ４）段を含み、整数乗算は、最大で４個の（ＩＭ１〜
ＩＭ４）段を含む。

【００３１】 ＣＡＭ０段およびＣＡＭ１段の間、ラインプレディクタ１２は、分岐予測／フ
ェッチＰＣ生成ユニット１８によって与えられたフェッチアドレスをそこに記憶
されたラインのアドレスと比較する。さらに、フェッチアドレスは、ＣＡＭ０段
およびＣＡＭ１段の間（たとえば、図３に示すＩＴＬＢ６０において）仮想アド
レス（たとえば、ｘ８６アーキテクチャにおけるリニアアドレス）から物理アド
レスに変換される。ＣＡＭ０段およびＣＡＭ１段の間にヒットを検出することに
応答して、対応するライン情報が、ラインプレディクタ段の間にラインプレディ
クタから読出される。また、Ｉ−キャッシュ１４は、ラインプレディクタ段の間
に読出（物理アドレスを用いる）を開始する。読出は、命令キャッシュ段の間に
完了する。

【００３２】 なお、図２に示すパイプラインは、フェッチアドレスについてラインプレディ
クタ１２においてヒットを検出するために２クロックサイクルを採用するが、他
の実施例は、この動作を行なうために単一クロックサイクル（および段）を採用
し得る。さらに、ある実施例では、ラインプレディクタ１２は、ヒットのために
、Ｉ−キャッシュ１４の次のフェッチアドレスおよびラインプレディクタ１２の
次のエントリを与え、そのためＣＡＭ０段およびＣＡＭ１段は、ラインプレディ
クタ１２での先のヒットから得られるフェッチについて、スキップされてもよい
。

【００３３】 Ｉ−キャッシュ１４によって与えられる命令バイトは、ラインプレディクタ１
２からの対応するライン情報に応答して、整列段の間に整列ユニット１６によっ
てデコードユニット２４Ａ〜２４Ｄに対して整列させられる。デコードユニット
２４Ａ〜２４Ｄは、デコード段の間に、与えられた命令をデコードし、命令に対
応するＲＯＰおよびオペランド情報を特定する。マップユニット３０は、マップ
１段の間に、与えられた情報からＲＯＰを生成し、レジスタリネーミングを行な
う（フューチャファイル２０を更新する）。マップ２段の間、ＲＯＰおよび割当
てられたリネームがリタイアキュー３２に記録される。さらに、各ＲＯＰが依存
するＲＯＰが決定される。各ＲＯＰは、フューチャファイルに記録された前のＲ
ＯＰに対してレジスタ依存してもよく、依存性の他のタイプ（たとえば、先の直
列化命令に対する依存性）をも示してもよい。

【００３４】 生成されたＲＯＰは、書込スケジューラ段の間にスケジューラ３６に書込まれ
る。この段階までに、情報の特定のラインによって位置付けられたＲＯＰがユニ
ットとしてパイプラインを流れる。しかしながら、スケジューラ３６に書込まれ
た後、ＲＯＰは、異なった時点で独立してリネーミング段を流れてもよい。一般
的に、特定のＲＯＰが、スケジューラ３６による実行のために選択されるまで（
たとえば、特定のＲＯＰが依存するＲＯＰが、上述のように、実行のために選択
されてしまった後）この段階にとどまる。したがって、特定のＲＯＰは、書込ス
ケジューラ書込段と読出スケジューラ段との間で１クロックサイクル以上の遅延
を経験し得る。読出スケジューラ段の間に、特定のＲＯＰは、スケジューラ３６
内の選択論理に関与し、実行のために選択され、スケジューラ３６から読出され
る。次に、特定のＲＯＰは、レジスタファイル読出段において（ＲＯＰのタイプ
に依存して）レジスタファイル３８Ａ〜３８Ｂの１つからレジスタファイル動作
を読出すように進む。

【００３５】 特定のＲＯＰおよびオペランドは、対応する実行コア４０Ａまたは４０Ｂに与
えられ、命令操作は、実行段の間にオペランドに対して行なわれる。上に述べた
ように、いくつかのＲＯＰは、実行のいくつかのパイプライン段を有する。たと
えば、メモリ命令操作（たとえばロードおよびストア）は、（メモリ命令操作に
よってアクセスされるメモリ場所のデータアドレスが生成される）アドレス生成
段と、（アドレス生成段によって与えられる仮想データアドレスが変換される）
変換段と、Ｄ−キャッシュ４４がアクセスされる１対のデータキャッシュ段とを
通って実行される。浮動小数点演算は、最大４クロックサイクルの実行を採用し
得り、整数乗算は同様に、最大で４クロックサイクルの実行を採用し得る。

【００３６】 実行段を完了すると、特定のＲＯＰは、レジスタファイル書込段の間にその割
当てられた物理的レジスタを更新する。最後に、先のＲＯＰの各々が（リタイア
段において）リタイアされた後、特定のＲＯＰはリタイアされる。やはり、１ク
ロックサイクル以上が、レジスタファイル書込段とリタイア段との間で特定のＲ
ＯＰについて経過し得る。さらに、特定のＲＯＰは、当該技術において周知であ
るように、パイプラインストール条件によりいずれかの段においてストールされ
得る。

【００３７】 ラインプレディクタ ここで図３を参照し、分岐予測／フェッチＰＣ生成ユニット１８、ラインプレ
ディクタ１２、Ｉ−キャッシュ１４、プレディクタミスデコードユニット２６、
命令ＴＬＢ（ＩＴＬＢ）６０、加算器６２、およびフェッチアドレスｍｕｘ６４
のある実施例を示すブロック図が示される。他の実施例が可能であり企図される
。図３の実施例において、分岐予測／フェッチＰＣ生成ユニット１８は、分岐プ
レディクタ１８Ａと、間接分岐ターゲットキャッシュ１８Ｂと、リターンスタッ
ク１８Ｃと、フェッチＰＣ生成ユニット１８Ｄとを含む。分岐プレディクタ１８
Ａおよび間接分岐ターゲットキャッシュ１８Ｂは、加算器６２の出力を受取るよ
う結合され、フェッチＰＣ生成ユニット１８Ｄ、ラインプレディクタ１２および
プレディクタミスデコードユニット２６に結合される。フェッチＰＣ生成ユニッ
ト１８Ｄは、ＰＣサイロ４８からトラップＰＣを受取るよう結合され、ＩＴＬＢ
６０、ラインプレディクタ１２、加算器６２およびフェッチアドレスｍｕｘ６４
にさらに結合される。ＩＴＬＢ６０は、フェッチアドレスｍｕｘ６４にさらに結
合され、フェッチアドレスｍｕｘ６４はＩ−キャッシュ１４に結合される。ライ
ンプレディクタ１２は、Ｉ−キャッシュ１４、プレディクタミスデコードユニッ
ト２６、加算器６２およびフェッチアドレスｍｕｘ６４に結合される。

【００３８】 一般的に、フェッチＰＣ生成ユニット１８Ｄは、フェッチされるべき命令のた
めのフェッチアドレス（フェッチＰＣ）を生成する。フェッチアドレスは、ライ
ンプレディクタ１２、ＴＬＢ６０および加算器６２（ならびに、図１に示すよう
にＰＣサイロ４８）に与えられる。ラインプレディクタ１２は、フェッチアドレ
スをそこに記憶されたフェッチアドレスと比較し、フェッチアドレスに対応する
ラインプレディクタエントリがラインプレディクタ１２内に存在するかどうか判
断する。対応するラインプレディクタエントリが見つけられるならば、ラインプ
レディクタエントリに記憶される命令ポインタが整列ユニット１６に与えられる
。ラインプレディクタ１２がラインプレディクタエントリをサーチするのと並列
に、ＩＴＬＢ６０は、Ｉ−キャッシュ１４へのアクセスのためにフェッチアドレ
ス（この実施例においては仮想アドレスである）を物理アドレス（物理ＰＣ）に
変換する。ＩＴＬＢ６０は、物理アドレスをフェッチアドレスｍｕｘ６４に与え
、フェッチＰＣ生成ユニット１８Ｄは、物理アドレスを選択するようｍｕｘ６４
を制御する。Ｉ−キャッシュ１４は、物理アドレスに対応する命令バイトを読出
し、命令バイトを整列ユニット１６に与える。

【００３９】 この実施例では、各ラインプレディクタエントリは、次のフェッチアドレス（
次のフェッチＰＣ）も与える。次のフェッチアドレスは、ｍｕｘ６４に与えられ
、フェッチＰＣ生成ユニット１８Ｄは、ラインプレディクタ１２がヒットを検出
することに応答してＩ−キャッシュ１４にアクセスするためにｍｕｘ６４を介し
てアドレスを選択する。この態様では、フェッチアドレスがラインプレディクタ
においてヒットし続ける限り、次のフェッチアドレスがＩ−キャッシュ１４によ
り高速に与えられ得る。ラインプレディクタエントリは、（次のフェッチアドレ
スに対応する）ラインプレディクタ１２内の次のラインプレディクタエントリの
表示も含み得り、ラインプレディクタ１２が次のフェッチアドレスに対応する命
令ポインタをフェッチすることを可能にする。したがって、フェッチアドレスが
ラインプレディクタ１２中にヒットし続ける限り、命令のラインのフェッチは、
図２に示すパイプラインのラインプレディクタ段から開始され得る。（スケジュ
ーラ３６に応答して）ＰＣサイロ４８によって起動されるトラップ、次のフェッ
チアドレスのためにラインプレディクタ１２によってなされる予測とフェッチＰ
Ｃ生成ユニット１８Ｄによって生成される次のフェッチアドレスとの不一致（以
下に記載する）、およびページ交差（page crossing）（以下に記載する）によ
り、ラインプレディクタ１２は、フェッチＰＣ生成ユニット１８Ｄによって与え
られるフェッチアドレスのサーチを行い得り、またフェッチＰＣ生成ユニット１
８Ｄは、ＩＴＬＢ６０によって与えられる対応する物理アドレスを選択し得る。

【００４０】 次のフェッチアドレスがラインプレディクタ１２によって生成されかつライン
プレディクタ１２においてヒットしている間にも、フェッチＰＣ生成ユニット１
８Ｄは、ＰＣサイロ４８によるロギングのためにフェッチアドレスを生成し続け
る。さらに、フェッチＰＣ生成ユニット１８Ｄは、分岐プレディクタ１８Ａ〜１
８Ｃを介してラインプレディクタ１２によって与えられる次のフェッチアドレス
をベリファイし得る。ラインプレディクタ１２内のラインプレディクタエントリ
は、タイプにより命令のライン内の終了命令を特定し、ラインプレディクタ１２
は、フェッチＰＣ生成ユニット１８Ｄへタイプ情報を、および終了命令の予測さ
れた方向（図３における分岐情報）を伝送する。さらに、分岐命令内に含まれる
分岐変位によりターゲットアドレスを形成する分岐に対して、ラインプレディク
タ１２は、分岐変位の表示を与え得る。予測された次のフェッチアドレスをベリ
ファイする目的で、終了命令は、条件付分岐命令、間接分岐命令、またはリター
ン命令であってもよい。

【００４１】 終了命令が条件付分岐命令または間接分岐命令であるならば、ラインプレディ
クタ１２は、ラインプレディクタエントリ中の命令ポインタを調べることにより
現在のフェッチアドレスから分岐命令への分岐オフセットを生成する。分岐オフ
セットは、加算器６２によって現在のフェッチアドレスに加算され、アドレスは
、分岐プレディクタ１８Ａおよび間接分岐ターゲットキャッシュ１８Ｂに与えら
れる。分岐プレディクタ１８Ａは、条件付分岐に対して使用され、間接分岐ター
ゲットキャッシュ１８Ｂは、間接分岐に対して使用される。

【００４２】 一般的に、分岐プレディクタ１８Ａは、条件付分岐の過去の挙動に基づいて条
件付分岐を予測するためのメカニズムである。より特定的には、分岐命令のアド
レスは、分岐予測のテーブルへのインデックス付けのために使用される（たとえ
ば、テイクンの分岐に対してインクリメントされノットテイクンの分岐に対して
デクリメントされる２ビットの飽和カウンタであり、最上位ビットがテイクン／
ノットテイクン予測として使用される）。テーブルは、条件付分岐命令の過去の
実行に基づいて、これらの分岐命令がリタイアされるかまたは非投機的となると
き、更新される。ある特定の実施例では、２個のテーブルが使用される（各々が
１６Ｋエントリの２ビット飽和カウンタを有する）。テーブルは、最近の分岐予
測履歴および分岐アドレスの最下位ビットの排他的ＯＲによってインデックス付
けされ、各テーブルは予測を与える。第３のテーブル（４Ｋエントリの２ビット
飽和セレクタカウンタを含む）は、２個のテーブル間のセレクタを記憶し、分岐
アドレスによって直接インデックス付けされる。セレクタは、条件付分岐命令の
ための予測として２個のテーブルによって与えられる予測の１つを選ぶ。他の実
施例は、異なった構成および異なった数のエントリを採用し得る。３テーブル構
造を使用して、同じ分岐履歴および最下位アドレスビット（ただし異なった最上
位アドレスビット）を有する分岐のエイリアシングが軽減され得る。

【００４３】 加算器６２によって与えられるアドレスに応答して、分岐プレディクタ１８Ａ
は分岐予測を与える。フェッチＰＣ生成ユニット１８Ｄは、予測を、ラインプレ
ディクタエントリに記録された予測と比較する。予測がマッチしていなければ、
フェッチＰＣ生成ユニット１８Ｄは、（図３に示すステータスラインにより）ラ
インプレディクタ１２に信号を与える。さらに、フェッチＰＣ生成ユニット１８
Ｄは、分岐プレディクタ１８Ａからの予測（分岐変位に応答して生成された分岐
ターゲットアドレスまたはシーケンシャルアドレスのいずれか）に基づいてフェ
ッチアドレスを生成する。より特定的には、ｘ８６命令セットアーキテクチャに
おける分岐ターゲットアドレスは、シーケンシャルアドレスおよび分岐変位を加
算することにより生成され得る。他の命令セットアーキテクチャが、分岐命令の
アドレスを分岐変位に加算してもよい。

【００４４】 ある実施例では、ラインプレディクタ１２は、各ラインプレディクタエントリ
に次の代替フェッチアドレス（および次のラインプレディクタエントリの代替の
表示）を記憶する。フェッチＰＣ生成ユニット１８Ｄが特定のラインプレディク
タエントリに記録された予測と分岐プレディクタ１８Ａからの予測とのミスマッ
チの信号を与えるならば、ラインプレディクタ１２は、次のフェッチアドレスと
次の代替フェッチアドレスをスワップし得る。この態様では、ラインプレディク
タエントリは、（分岐プレディクタ１８Ａに記録された）分岐命令の実際の実行
を反映するよう更新され得る。それにより、ラインプレディクタエントリが分岐
命令実行に応答して直接更新されることを必要とすることなしに、ラインプレデ
ィクタは、最近の分岐挙動にマッチするようトレーニングされる。

【００４５】 間接分岐ターゲットキャッシュ１８Ｂは、間接分岐命令のために使用される。
分岐変位からターゲットアドレスを形成する分岐命令は、（物理アドレスへのペ
ージマッピングは変更され得るが、少なくとも仮想段において）静的分岐ターゲ
ットアドレスを有するが、間接分岐命令は、レジスタオペランドおよび／または
メモリオペランドに基づいて可変ターゲットアドレスを有する。間接分岐ターゲ
ットキャッシュ１８Ｂは、分岐命令アドレスによってインデックス付けされたテ
ーブル中に先に生成された間接分岐ターゲットアドレスをキャッシュする。分岐
プレディクタ１８Ａと同様に、間接分岐ターゲットキャッシュ１８Ｂは、間接分
岐ターゲット命令のリタイアメントにより、実際に生成された間接分岐ターゲッ
トアドレスで更新される。ある特定の実施例では、間接分岐ターゲットキャッシ
ュ１８Ｂは、間接分岐命令アドレスの最下位ビットによってインデックス付けさ
れた、１２８エントリを有する分岐ターゲットバッファと、間接分岐命令アドレ
スの最下位ビット（ビットが反転されている）と第２のテーブルを用いて最も最
近に予測された４個の間接分岐ターゲットアドレスの最下位ビットとの排他的Ｏ
Ｒによってインデックス付けされた５１２エントリを有する第２のテーブルとを
含み得る。分岐ターゲットバッファ出力は、それが予測誤りするまで使用され、
第２のテーブルは、それが予測誤りされるまで使用される、などである。この構
造は、実行中に変化するアドレスを予測するために第２のテーブルを用いながら
、分岐ターゲットバッファを用いて実行中変化しない間接分岐ターゲットアドレ
スを予測し得る。

【００４６】 フェッチＰＣ生成ユニット１８Ｄは、間接分岐ターゲットキャッシュ１８Ｂか
ら予測された間接分岐ターゲットアドレスを受取り、間接分岐ターゲットアドレ
スを、ラインプレディクタ１２によって生成された次のフェッチアドレスと比較
する。アドレスがマッチしていなければ（かつ、対応するラインプレディクタエ
ントリが間接分岐命令によって終了していなければ）、フェッチＰＣ生成ユニッ
ト１８Ｄは、ミスマッチした間接分岐ターゲットが検出されたことを（ステータ
スラインにより）ラインプレディクタ１２に対して信号を与える。さらに、間接
分岐ターゲットキャッシュ１８Ｂからの予測された間接ターゲットアドレスは、
フェッチＰＣ生成ユニット１８Ｄによってフェッチアドレスとして生成される。
ラインプレディクタ１２は、フェッチアドレスを比較して、ヒットを検出しかつ
ラインプレディクタエントリを選択する。Ｉ−キャッシュ１４（ＩＴＬＢ６０を
介する）は、フェッチアドレスに対応する命令バイトをフェッチする。なお、あ
る実施例では、間接分岐ターゲットキャッシュ１８Ｂは、リニアアドレスを記憶
し、ラインプレディクタ１２によって生成される次のフェッチアドレスは物理ア
ドレスである。しかしながら、間接分岐命令はそのような実施例では無条件であ
ってもよく、次の代替フェッチアドレスフィールド（分岐は無条件であるので代
替フェッチアドレスを記憶するために必要とされない）は、比較のために次のフ
ェッチアドレスに対応するリニアアドレスを記憶するために使用され得る。

【００４７】 リターンスタック１８Ｃは、リターン命令のためのターゲットアドレスを予測
するために使用される。コール命令がフェッチされると、コール命令へのシーケ
ンシャルアドレスがリターンアドレスとしてリターンスタックに押し上げられる
。リターン命令がフェッチされると、最新のリターンアドレスがリターンスタッ
クからポップされ、そのリターン命令のためのリターンアドレスとして使用され
る。したがって、ラインプレディクタエントリがリターン命令によって終了する
ならば、フェッチＰＣ生成ユニット１８Ｄは、ラインプレディクタエントリから
の次のフェッチアドレスをリターンアドレススタック１８Ｃによって与えられる
リターンアドレスと比較する。上に論じた間接ターゲットキャッシュと同様に、
リターンアドレスと次のフェッチアドレスとがミスマッチであれば、フェッチＰ
Ｃ生成ユニット１８Ｄは、ラインプレディクタ１２に（ステータスラインにより
）信号を与え、フェッチアドレスとしてリターンアドレスを生成する。フェッチ
アドレスがラインプレディクタ１２においてサーチされ（かつＩ−キャッシュ１
４でのフェッチのためにＩＴＬＢ６０によって変換される）。

【００４８】 上述のメカニズムは、分岐プレディクタ１８Ａ〜１８Ｃを用いる予測された命
令ストリームの並列ベリフィケーションとともに、ラインプレディクタ１２を用
いるフェッチアドレスの高速生成を可能とし得る。分岐プレディクタ１８Ａ〜１
８Ｃとラインプレディクタ１２が一致するのであれば、高速命令フェッチが続く
。不一致が検出されるならば、フェッチＰＣ生成ユニット１８Ｄおよびラインプ
レディクタ１２は、影響を受けたラインプレディクタエントリをローカルに更新
し得る。

【００４９】 他方で、ある種の条件は、フェッチＰＣ生成ユニット１８Ｄによって検出およ
び／または訂正されないかもしれない。プレディクタミスデコードユニット２６
が、これらの場合を検出し対処し得る。より特定的には、フェッチＰＣ生成ユニ
ット１８Ｄによって生成されたフェッチアドレスについてミスがラインプレディ
クタ１２で検出されるとき、ラインプレディクタ内での次のラインプレディクタ
エントリ表示が無効であるとき、または、ラインプレディクタエントリ内の命令
ポインタが有効でないとき、プレディクタミスデコードユニット２６は命令バイ
トをデコードし得る。次のラインプレディクタ表示が無効であることに対して、
プレディクタミスデコードユニット２６は、ラインプレディクタ１２にサーチア
ドレスとして次のフェッチアドレスを与え得る。次のフェッチアドレスがヒット
するならば、対応するラインプレディクタエントリの表示が次のラインプレディ
クタエントリ表示として記録され得る。他の態様では、プレディクタミスデコー
ドユニット２６は、対応する命令バイト（整列ユニット１２から受取られる）を
デコードし、命令のためのラインプレディクタエントリを生成する。プレディク
タミスデコードユニット２６は、ラインプレディクタエントリの生成中、（図３
に示すラインプレディクタ更新バスにより）フェッチＰＣ生成ユニット１８Ｄと
交信する。

【００５０】 より特定的には、プレディクタミスデコードユニット２６は、分岐命令でライ
ンプレディクタエントリを終了するとき、分岐プレディクタ１８Ａ〜１８Ｃにア
クセスするよう構成され得る。この実施例では、プレディクタミスデコードユニ
ット２６は、分岐命令のアドレスをフェッチＰＣ生成ユニット１８Ｄに与え得り
、フェッチＰＣ生成ユニット１８Ｄは、ラインプレディクタ１２およびＩＴＬＢ
６０へフェッチＰＣとしてアドレスを与えるがアクセスをキャンセルし得る。こ
の態様では、分岐命令のアドレスは、加算器６２を介して（０の分岐オフセット
とともに）分岐プレディクタ１８Ａおよび間接分岐ターゲットキャッシュ１８Ｂ
に与えられ得る。代替的に、プレディクタミスデコードユニット２６は、分岐命
令アドレスをフェッチＰＣ生成ユニット１８Ｄに与えるのではなく分岐プレディ
クタ１８Ａ〜１８Ｄに直接アクセスし得る。対応する予測情報は、生成されたラ
インプレディクタエントリのための次のフェッチアドレス情報を生成するために
、プレディクタミスデコードユニット２６によって受取られ得る。たとえば、ラ
インプレディクタエントリが条件付分岐命令によって終了するならば、プレディ
クタミスデコードユニット２６は、分岐プレディクタ１８Ａによって与えられる
分岐予測を用いて、次のフェッチアドレスとして分岐ターゲットアドレスまたは
シーケンシャルアドレスを用いるべきかを判断する。ラインが間接分岐命令によ
って終了するのであれば、次のフェッチアドレスが間接分岐ターゲットキャッシ
ュ１８Ｂから受取られ、次のフェッチアドレスとして使用され得る。ラインがリ
ターン命令によって終了するのであれば、リターンアドレスが使用され（かつリ
ターンスタック１８Ｃからポップされ）得る。

【００５１】 次のフェッチアドレスがラインプレディクタエントリについて決定されると、
プレディクタミスデコードユニット２６は、次のフェッチアドレスのためにライ
ンプレディクタ１２をサーチし得る。ヒットが検出されるならば、ヒットしたラ
インプレディクタエントリが、新しく作成されたラインプレディクタエントリと
して記録され、プレディクタミスデコードユニット２６は、新しいエントリでラ
インプレディクタ１２を更新し得る。ミスが検出されるならば、ラインプレディ
クタ１２中で置換されるべき次のエントリが新しいエントリに記録され得り、プ
レディクタミスデコードユニット２６はラインプレディクタ１２を更新し得る。
ミスの場合には、プレディクタミスデコードユニット２６は、ラインプレディク
タ１２でのヒットが検出されるまで、命令をデコードしラインプレディクタエン
トリを生成し続け得る。ある実施例では、ラインプレディクタ１２は、ラインプ
レディクタエントリについて先入れ先出し置換方式を採用し得るが、いかなる好
適な置換方式が使用されてもよい。

【００５２】 なお、ある実施例では、Ｉ−キャッシュ１４は、フェッチアドレスによって位
置付けられた命令バイトで始まる、１命令フェッチあたり固定数の命令バイトを
与え得る。フェッチアドレスはキャッシュライン内のどこかに１バイトを位置付
け得るので、Ｉ−キャッシュ１４は、フェッチアドレスに応答して、２個のキャ
ッシュライン（フェッチアドレスによってインデックス付けされるキャッシュラ
インおよびキャッシュ中の次のインデックスでのキャッシュライン）にアクセス
し得る。他の実施例は、与えられた命令バイトの数を最大固定数までまたはキャ
ッシュラインの終りまでに、いずれか最初に来る方に、制限してもよい。ある実
施例では、固定数は１６であるが、他の実施例は、１６より大きいまたは小さい
固定数を使用してもよい。さらに、ある実施例では、Ｉ−キャッシュ１４はセッ
トアソシアティブである。セットアソシアティブキャッシュは、特定のアドレス
によって特定されるキャッシュラインについて多数の可能な記憶場所を与える。
可能な記憶場所の各々は、セットアソシアティブキャッシュの「ウェイ」である
。たとえば、ある実施例では、Ｉ−キャッシュ１４は４ウェイセットアソシアテ
ィブであってもよく、したがって、特定のキャッシュラインは、４つの可能な記
憶場所の１つに記憶され得る。したがって、セットアソシアティブキャッシュは
、２つの入力値（フェッチアドレスから得られるインデックスおよびキャッシュ
中のタグをフェッチアドレスの残りの部分と比較することにより決定されるウェ
イ）を用いて出力バイトを与える。ウェイを決定するためにタグ比較の完了を待
つ代わりに、ラインプレディクタ１２は、（図３に示すウェイ予測としてＩ−キ
ャッシュ１４に与えられる）ウェイ予測を記憶してもよい。予測されたウェイは
出力として選択されてもよく、予測されたウェイはタグ比較によりその後にベリ
ファイされてもよい。予測されたウェイが正しくなければ、Ｉ−キャッシュ１４
は、ヒットのために他のウェイをサーチし得る。ヒットしたウェイは次にライン
プレディクタ１２に記録され得る。ウェイ予測は、予測されたウェイを含むＩ−
キャッシュメモリの部分を活性化する（かつ予測されないウェイに対応する残り
のメモリを休止させておく）ことだけで、電力節約をも可能にし得る。２つのキ
ャッシュラインが固定数のバイトを与えるためにアクセスされる実施例について
は、各フェッチアドレスごとに２ウェイ予測がラインプレディクタ１２によって
与えられ得る。

【００５３】 さらになお、プロセッサ１０は、ラインプレディクタ１２および分岐プレディ
クタが不能化されるモードをサポートしてもよい。そのようなモードでは、プレ
ディクタミスデコードユニット２６は、命令をマップユニット３０に与え得る。
そのようなモードは、たとえばデバッグのために使用されてもよい。

【００５４】 ここに用いられる、分岐命令とは、フェッチされるべき次の命令を２つのアド
レス：分岐ターゲットアドレス（命令のオペランドにより指定される）またはシ
ーケンシャルアドレス（メモリ中の分岐命令の直後の命令のアドレスである）の
１つにし得る命令である。なお、「制御転送命令」という言葉もこの態様で使用
され得る。条件付分岐命令は、分岐命令のオペランドをテストすることにより分
岐ターゲットアドレスまたはシーケンシャルアドレスの一方を選択する（たとえ
ば条件フラグ）。対照的に、無条件分岐命令は常に、命令のフェッチが分岐ター
ゲットアドレスで続くようにする。一般的に条件付であっても無条件であっても
よい、間接分岐命令は、少なくとも１つの非即値オペランド（レジスタオペラン
ドまたはメモリオペランド）を用いてそれらの分岐ターゲットアドレスを生成す
る。直接分岐命令（分岐命令内に含まれる分岐変位などの即値データからそれら
のターゲットを生成する）と対照的に、間接分岐命令は、オペランドが（レジス
タまたはメモリから）フェッチされるまで完全に決定可能でない分岐ターゲット
アドレスを有する。最後に、リターン命令とは、最も最近に実行されたコール命
令に対応する分岐ターゲットアドレスを有する命令である。コール命令およびリ
ターン命令は、たとえば、サブルーチンへおよびサブルーチンから分岐するため
に使用される得る。

【００５５】 ここで用いられる、「アドレス」とは、プロセッサ１０が結合可能であるメモ
リシステム内の１バイトを特定する値である。「フェッチアドレス」とは、プロ
セッサ１０内で命令として実行されるべき命令バイトをフェッチするために使用
されるアドレスである。上述したように、プロセッサ１０は、仮想アドレス（命
令のオペランドに応答して生成される）が物理アドレス（メモリシステム中の場
所を物理的に特定する）に変換されるアドレス変換メカニズムを採用し得る。ｘ
８６命令セットアーキテクチャにおいては、仮想アドレスは、命令のオペランド
から生成される論理アドレスに対して動作するセグメンテーションメカニズムに
従って生成されるリニアアドレスであり得る。他の命令セットアーキテクチャが
異なったように仮想アドレスを定義してもよい。

【００５６】 次に図４を参照して、ラインプレディクタ１２のある実施例のブロック図が示
される。他の実施例が可能であり企図される。図４の実施例では、ラインプレデ
ィクタ１２は、ＰＣ ＣＡＭ７０と、インデックステーブル７２と、制御回路７
４と、インデックスｍｕｘ７６と、ウェイ予測ｍｕｘ７８と、次のフェッチＰＣ
ｍｕｘ８０とを含む。制御回路７４は、ＰＣ ＣＡＭ７０と、インデックステー
ブル７２と、ｍｕｘ７６、７８および８０と、フェッチＰＣ生成ユニット１８Ｄ
と、プレディクタミスデコードユニット２６と、加算器６２とに結合される。Ｐ
Ｃ ＣＡＭ７０は、プレディクタミスデコードユニット２６と、フェッチＰＣ生
成ユニット１８Ｄと、ｍｕｘ７６および７８とにさらに結合される。インデック
ステーブル７２は、ｍｕｘ７６、７８および８０と、整列ユニット１６と、フェ
ッチＰＣ生成ユニット１８Ｄと、プレディクタミスデコードユニット２６とにさ
らに結合される。

【００５７】 一般的に、図４に示すラインプレディクタ１２の実施例は、ラインプレディク
タエントリを記憶するための２個のメモリを含む。第１のメモリは、フェッチＰ
Ｃ生成ユニット１８Ｄによって生成されるフェッチアドレスのためのサーチを行
うために使用されるＰＣ ＣＡＭ７０である。フェッチアドレスについてヒット
が検出されるならば、ＰＣ ＣＡＭ７０は、インデックス（図４のＬＰインデッ
クス）をインデックステーブル７２（第２のメモリ）に与える。インデックステ
ーブル７２は、命令整列情報（たとえば命令ポインタ）および次のエントリ情報
を含む、ラインプレディクタエントリのためのラインプレディクタ情報を記憶す
る。ＰＣ ＣＡＭ７０からのインデックスに応答して、インデックステーブル７
２は、出力ラインプレディクタエントリ８２およびインデックステーブル７２の
次のインデックスを与える。次のインデックスは、インデックステーブル７２内
の第２のエントリを選択するが、これは、（ｉ）次のフェッチアドレスによって
フェッチされる命令のための命令整列情報および（ii）さらに別の次のフェッチ
アドレスを与える。次に、（ｉ）無効である（すなわち、インデックステーブル
７２中の次のエントリを指していない）次のインデックスが選択され、（ii）フ
ェッチＰＣ生成ユニット１８Ｄからのステータス信号が、リダイレクションを示
す（トラップまたは、インデックステーブルに記録された予測と不一致である分
岐プレディクタによる予測、などによる）、または（iii）デコードユニット２
４Ａ〜２４Ｄが、ラインプレディクタ１２によって与えられる正しくない整列情
報を検出するまで、ラインプレディクタ１２は、次のフェッチアドレス、整列情
報、およびインデックステーブル７２から次のインデックスを生成し続け得る。

【００５８】 別の見方をすれば、各ラインプレディクタエントリに記憶される次のインデッ
クスは、フェッチされるべき次のラインプレディクタエントリへのリンクである
。次のリンクが有効である限り、フェッチアドレスがＰＣ ＣＡＭ７０において
ヒットするかのチェック（インデックステーブル７２内での対応するエントリを
特定する）はスキップされてもよい。次のインデックスが選択されフェッチされ
ているクロックサイクルの間ＰＣ ＣＡＭ７０を休止させておくことにより、電
力節約が達成され得る。より特定的には、フェッチＰＣ生成ユニット１８Ｄがフ
ェッチＰＣ生成ユニット１８Ｄによって生成されるフェッチＰＣへのリダイレク
ションを示すか、次のインデックスを決定するために、ＰＣ ＣＡＭ７０のサー
チがプレディクタミスデコードユニット２６によって開始されるか、または制御
回路７４がＰＣ ＣＡＭ７０を更新しているのでなければ、制御回路７４はＰＣ
ＣＡＭ７０を休止状態にしておいてもよい。

【００５９】 制御回路７４は、インデックステーブル７２のインデックスを選択するようイ
ンデックスｍｕｘ７６を制御する。ＰＣ ＣＡＭ７０がサーチされ、フェッチＰ
Ｃ生成ユニット１８Ｄによって与えられるフェッチアドレスについてヒットが検
出されるならば、制御回路７４は、インデックスｍｕｘ７６を介してＰＣ ＣＡ
Ｍ７０によって与えられるインデックスを選択する。他方で、ラインプレディク
タエントリがフェッチされてしまっており、次のインデックスがラインプレディ
クタエントリにおいて有効であるならば、制御回路７４は、インデックステーブ
ル７２によって与えられる次のインデックスを選択する。さらにまた、特定のラ
インプレディクタエントリに記憶される分岐予測が、分岐プレディクタからの分
岐予測と不一致であるか、または、インデックステーブル７２の更新が行なわれ
るのであれば、制御回路７４は、更新インデックスをインデックスｍｕｘ７６に
与え、インデックスｍｕｘ７６を介してそのインデックスを選択する。ウェイ予
測を採用する実施例においては、ウェイ予測ミス（対応するフェッチアドレスと
予測されたウェイのタグを比較することによりＩ−キャッシュ１４によって検出
される）により、ウェイ予測を訂正すべき更新が生じ得る。

【００６０】 ＰＣ ＣＡＭ７０またはインデックステーブル７２のいずれかでミスが起きる
ならば、ラインプレディクタミスデコードユニット２６は、ミスしたフェッチア
ドレスに応答してフェッチされる命令バイトをデコードし、図３および図４に示
すラインプレディクタ更新ラインによりラインプレディクタエントリを与える。
制御回路７４は、ラインプレディクタ更新ラインから、与えられる更新のタイプ
（ＰＣ ＣＡＭ、インデックステーブル、またはその両方）を示す信号を受け、
対応するメモリ中のエントリを選択し更新されたエントリを記憶する。ある実施
例では、制御回路７４は、ＰＣ ＣＡＭ７０およびインデックステーブル７２内
でＦＩＦＯ置換方式を採用する。他の実施例は、所望に応じて異なった置換方式
を採用してもよい。インデックステーブル７２が更新されているならば、制御回
路７４は、更新インデックスをインデックスｍｕｘ７６に与え、更新インデック
スを選択する。ＰＣ ＣＡＭ７０が更新されているならば、制御回路７４は、更
新されているエントリの表示をＰＣ ＣＡＭ７０に与えもする。

【００６１】 さらに、ラインプレディクタエントリの分岐予測が分岐プレディクタ１８Ａ〜
１８Ｃと不一致であるならば、制御回路７４は、更新インデックスを与えてイン
デックステーブル７２中のラインプレディクタエントリを更新し得る。フェッチ
ＰＣ生成ユニット１８Ｄは、ステータスラインにより、予測不一致が生じたこと
を示す。制御回路７４は、インデックステーブル７２から読出されたラインプレ
ディクタエントリを捕捉し、ステータス信号に応答して予測情報を修正し得、そ
の情報でインデックステーブル７２を更新し得る。これらの更新は、以下のタイ
ミング図に示され、より詳細に論じられる。

【００６２】 プレディクタミスデコードユニット２６は、そのラインプレディクタエントリ
のために（インデックステーブル７２内の）次のインデックスを与えるために、
中で生成されたラインプレディクタエントリに割当てられた次のフェッチアドレ
スを探してＰＣ ＣＡＭ７０をサーチするよう構成され得る。プレディクタミス
デコードユニット２６は、ラインプレディクタ更新ラインを用いて次のフェッチ
アドレスを与え得、（ラインプレディクタ更新ラインにより制御回路７４によっ
て与えられる）ヒットしたエントリからサーチのヒット／ミス（ヒットライン／
ミスライン）およびＬＰインデックスの表示を受取り得る。代替的に、制御回路
７４は、ヒットしたエントリからＬＰインデックスを保持し、インデックステー
ブル７２のエントリを更新するとき次のインデックスとしてそのインデックスを
使用してもよい。

【００６３】 一般的に、ＰＣ ＣＡＭ７０は、（フェッチＰＣ生成ユニット１８Ｄから、ま
たはラインプレディクタエントリをトレーニングするためのプレディクタミスデ
コードユニット２６からの）フェッチアドレスによってサーチされるべき複数個
のエントリを含む。例示のＰＣ ＣＡＭエントリは、以下に図５に示される。同
様に、インデックステーブル７２は、整列情報（たとえば命令ポインタ）、次の
フェッチ情報、およびエントリの終了に関する制御情報を記憶する複数個のエン
トリ（ここではラインプレディクタエントリと呼ばれる）を含む。例示のライン
プレディクタエントリは、以下に図６、図７および図８に示される。インデック
ステーブル７２は、（上述したように）ラインプレディクタエントリからインデ
ックスｍｕｘ７６に次のインデックスを与え、出力ラインプレディクタエントリ
８２としてエントリ（次のインデックスを含む）をさらに与える。出力ラインプ
レディクタエントリ８２は、制御回路７４に与えられ、出力ラインプレディクタ
エントリ８２の部分は、プロセッサ１０のさまざまな他の部分に与えられるよう
に図４において分離されるものと示される。

【００６４】 より特定的には、エントリに記憶される命令ポインタは、整列ユニット１６に
与えられ、整列ユニットは、命令ポインタを対応する命令バイトと関連付け、そ
れに応答して命令バイトを整列させる。さらに、ラインプレディクタエントリに
よって特定される終了命令に関する情報（たとえば、それが分岐であるかどうか
、それが分岐であるならば分岐のタイプ、など）が、フェッチＰＣ生成ユニット
１８Ｄに伝送される（図３および図４の分岐情報）。情報は、分岐プレディクタ
のうちどれがラインプレディクタにおいて分岐予測をベリファイすべきかを判断
するために使用され得る。さらに、分岐情報は、上述したように、エントリから
の分岐変位およびテイクン／ノットテイクン予測の表示を含み得る。

【００６５】 エントリからの次のフェッチアドレスは次のフェッチＰＣｍｕｘ８０に与えら
れ、次のフェッチＰＣｍｕｘ８０を介して制御回路７４によって選択されてＩ−
キャッシュ１４に与えられ得る。さらに、制御回路７４は、入力を次のフェッチ
ＰＣｍｕｘ８０に与える。制御回路７４は、ラインプレディクタエントリに記憶
された分岐予測が分岐プレディクタ１８Ａ〜１８Ｃと不一致である場合に、次の
フェッチアドレスを与え得る。制御回路７４によって与えられた次のフェッチア
ドレスは、影響を受けたエントリからの次の代替フェッチアドレスであり得る（
制御回路７４も影響を受けたエントリを更新し得る）。

【００６６】 ラインプレディクタエントリ８２は、次のフェッチアドレスに対応するウェイ
予測も含む（上述したように、他の実施例は所望に応じてウェイ予測を採用しな
くてもよい）。ウェイ予測は、ウェイ予測ｍｕｘ７８に与えられる。さらに、Ｐ
Ｃ ＣＡＭ７０においてサーチされたフェッチアドレスのためのウェイ予測が、
ＰＣ ＣＡＭ７０によって他の入力としてウェイ予測ｍｕｘ７８に与えられる。
フェッチアドレスがＰＣ ＣＡＭ７０においてサーチされヒットするならば、制
御回路７４は、ＰＣ ＣＡＭ７０からウェイ予測を選択する。他の態様では、ラ
インプレディクタエントリ８２からのウェイ予測が選択される。選択されたウェ
イ予測は、Ｉ−キャッシュ１４に与えられる。なお、Ｉ−キャッシュ１４は、予
測されたウェイに対してフェッチアドレスのタグ比較を行なうことにより、ウェ
イ予測をベリファイし得る。ウェイ予測が正しくないことが見出されるならば、
Ｉ−キャッシュ１４が、正しいウェイを決定し正しい命令バイトをフェッチする
ために、フェッチアドレスで再アクセスされる。さらに、ラインプレディクタ１
２は、ウェイ予測を訂正するように更新される。

【００６７】 制御回路７４は、ラインプレディクタエントリの情報から加算器６２のために
分岐オフセットを生成するようさらに構成される。より特定的には、制御回路７
４は、命令ポインタのうちどれがラインプレディクタエントリ内の最終有効命令
を特定するかを決定し、その命令ポインタから分岐オフセットを生成する。たと
えば、命令ポインタがオフセットであってもよく、そのため制御回路７４は、分
岐オフセットとして終了命令に対応する命令ポインタを選択してもよい。代替的
に、命令ポインタは、命令の長さであってもよい。終了命令に先立つ各命令の命
令ポインタを加えて分岐オフセットを発生してもよい。

【００６８】 ある特定の実施例では、ＰＣ ＣＡＭ７０は、内容参照可能メモリ（ＣＡＭ）
を含んでもよく、インデックステーブル７２は、ランダムアクセスメモリ（ＲＡ
Ｍ）を含んでもよい。ＣＡＭにおいて、メモリ中の各エントリの少なくとも一部
が、入力値に対してその部分を比較するＣＡＭ内の比較器に結合され、マッチが
検出されるならば、ヒット信号がＣＡＭによってアサートされる。さらに、エン
トリの一部のみが比較されるならば、ヒットするエントリの残りが出力として与
えられ得る。図示の実施例では、比較されたエントリの部分は、格納されたフェ
ッチアドレスであってもよく、残りは、ウェイ予測およびＬＰインデックスであ
ってもよい。ある特定の実施例では、フェッチアドレスの一部のみがＣＡＭ内で
比較され得る。たとえば、フェッチアドレスの複数個の最下位ビットが比較され
てもよい。そのような実施例は、同じ最下位ビットを有するが最上位ビットは異
なるある種のフェッチアドレスのエイリアシングを可能にする。したがって、比
較されるビットの数は、許容可能なエイリアシングの量と比較を行なうのに費や
される電力の量とのトレードオフとして選択され得る（というのも、各エントリ
は入力値に対して同時に比較されるからである）。ＣＡＭにある値でアクセスし
記憶された値に対して比較を行なうプロセスをここでは「カムする（camming）
」という。他方で、ＲＡＭは、入力値（たとえばインデックス）をデコードする
ことによりエントリを選択し、選択されたエントリを出力として与える。

【００６９】 ここで用いられる、メモリのエントリとは、情報のタイプを記憶するためのメ
モリによって与えられるある場所である。メモリは、複数個のエントリを含み、
その各々を用いて、指定されたタイプの情報を記憶し得る。さらに、制御回路と
いう言葉は、上述したように入力に対して動作しそれに応答して出力を生成する
回路構成の任意の組合せ（たとえば、組合せ論理ゲート、ｍｕｘ、レジスタ、ラ
ッチ、フロップ、加算器、シフタ、ローテータ、などのデータフロー素子および
／または状態マシンを実現する回路）のことをいうものとここでは使用される。

【００７０】 なお、図４の実施例は２個のメモリを示すが、他の実施例は、ラインプレディ
クタ１２内に単一のメモリを実現してもよい。メモリは、フェッチアドレスに応
答してサーチされるべきＣＡＭ部と、対応するラインプレディクタエントリを記
憶するＲＡＭ部とを含み得る。ラインプレディクタエントリは、次のヒットを見
つけるためにメモリに対してカムされ得る次のフェッチアドレス（または次のエ
ントリを特定する次のインデックス）を与え得る。さらになお、ＣＡＭ部および
ＲＡＭ部の一方または両方をバンクして電力を節約してもよい。たとえば、８個
のバンクが使用されてもよい。そのような実施例では、フェッチアドレスの最下
位３ビットがバンクを選択してもよく、アドレスの残りがカムされてもよい。

【００７１】 ここでの記載はしばしばラインプレディクタ１２での「ミス」について言及す
る。図４の実施例について、ラインプレディクタミスはＰＣ ＣＡＭ７０内のミ
スであってもよく、またはＰＣ ＣＡＭ７０でのヒットであってもよいが、対応
するラインプレディクタエントリは無効の整列情報を含む。さらに、次のインデ
ックスは無効であってもよく、次のフェッチアドレスはラインプレディクタ１２
でのミスであるとみなされてもよい。

【００７２】 ここで図５を参照し、ＰＣ ＣＡＭ７０のための例示のエントリ９０を示す図
が示される。ＰＣ ＣＡＭ７０の他の実施例は、より多い情報、より少ない情報
、または図５の実施例に示す情報への置換情報を含むエントリ９０を採用しても
よい。図５の実施例では、エントリ９０は、フェッチアドレスフィールド９２と
、ラインプレディクタインデックスフィールド９４と、第１のウェイ予測フィー
ルド９６と、第２のウェイ予測フィールド９８とを含む。

【００７３】 フェッチアドレスフィールド９２は、対応するラインプレディクタエントリの
情報が記憶される第１のバイトを位置付けるフェッチアドレスを記憶する。フェ
ッチアドレスフィールド９２に記憶されたフェッチアドレスは、フェッチＰＣ生
成ユニット１８Ｄによって生成されたフェッチアドレスに対して比較される仮想
アドレスであり得る。たとえば、ｘ８６命令セットアーキテクチャを採用するプ
ロセッサ１０の実施例では、仮想アドレスはリニアアドレスであってもよい。上
述したように、フェッチアドレスの最下位部分は、フェッチアドレスフィールド
９２に記憶され得、フェッチＰＣ生成ユニット１８Ｄによって生成されるフェッ
チアドレスと比較され得る。たとえば、ある特定の実施例では、最下位１８ビッ
トから２０ビットが記憶され比較され得る。

【００７４】 インデックステーブル７２内の対応するラインプレディクタエントリは、ライ
ンプレディクタインデックスフィールド９４に記憶されるインデックスによって
特定される。さらに、フェッチアドレスおよび次のシーケンシャルキャッシュラ
インのアドレスに対応するウェイ予測が、それぞれ、ウェイ予測フィールド９６
および９８に記憶される。

【００７５】 次に図６を参照し、例示のラインプレディクタエントリ８２が示される。イン
デックステーブル７２の他の実施例は、より多い情報、より少ない情報、または
図６の実施例に示す情報への置換情報を含むエントリ８２を採用してもよい。図
６の実施例では、ラインプレディクタエントリ８２は、次のエントリフィールド
１００と、複数個の命令ポインタフィールド１０２〜１０８と、制御フィールド
１１０とを含む。

【００７６】 次のエントリフィールド１００は、フェッチされるべき次のラインプレディク
タエントリを特定する情報、および次のフェッチアドレスを記憶する。次のエン
トリフィールド１００のある実施例は以下に示される（図７）。制御フィールド
１１０は、命令終了情報、および命令のラインで使用され得る任意の他の情報を
含む、命令のラインに関する制御情報を記憶する。制御フィールド１１０のある
実施例は以下に図８に示される。

【００７７】 命令ポインタフィールド１０２〜１０８の各々は、対応するデコードユニット
２４Ａ〜２４Ｄのための命令ポインタを記憶する。したがって、命令ポインタフ
ィールド１０２〜１０８の数は、プロセッサ１０のさまざまな実施例内で与えら
れるデコードユニットの数と同じであり得る。別の見方をすれば、ラインプレデ
ィクタエントリに記憶される命令ポインタの数は、プロセッサ１０によって同時
にデコードされ得る（かつスケジュール段へと処理される）命令の最大数であり
得る。各命令ポインタフィールド１０２〜１０８は、命令バイト内に命令を直接
位置付ける（１バイトごとに記憶され、いかなる命令も位置付け可能である前に
、全体としてスキャンされなければならないプリデコードデータとは対照的であ
る）。ある実施例では、命令ポインタは、各命令の長さであってもよい（これは
、命令のアドレスに加えられると、次の命令を位置付ける）。ゼロの長さは、次
の命令が無効であることを示し得る。代替的に、命令ポインタは、フェッチアド
レスからのオフセット（およびポインタの有効性を示すための有効ビット）を含
んでもよい。ある具体的な実施例では、命令ポインタ１０２（命令バイト内に第
１の命令を位置付ける）は、命令の長さを含んでもよく、残りの命令ポインタは
、オフセットおよび有効ビットを含んでもよい。

【００７８】 ある実施例では、マイクロコードユニット２８は、デコードユニット２４Ｄ（
命令ポインタフィールド１０８に対応する）にのみ結合される。そのような実施
例では、ラインプレディクタエントリがＭＲＯＭ命令を含むのであれば、ＭＲＯ
Ｍ命令は、命令ポインタフィールド１０８によって位置付けられる。命令のライ
ンが最大数よりも少ない命令を含むのであれば、ＭＲＯＭ命令は、命令ポインタ
フィールド１０８によって位置付けられ、命令ポインタフィールド１０２〜１０
６の１つ以上は無効である。代替的に、ＭＲＯＭ命令は、ライン中の命令の数に
基づいて適切な命令ポインタフィールド１０２〜１０８によって位置付けられて
もよく、タイプフィールド１２０（以下に示す）は、最終の命令がＭＲＯＭ命令
であり、そのためデコードユニット２４Ｄに対して整列されるべきであることを
示し得る。

【００７９】 ここで図７を参照し、例示の次のエントリフィールド１００が示される。次の
エントリフィールド１００の他の実施例は、より多い情報、より少ない情報、ま
たは図７の実施例に示す情報への置換情報を採用し得る。図７の実施例では、次
のエントリフィールド１００は、次のフェッチアドレスフィールド１１２と、次
の代替フェッチアドレスフィールド１１４と、次のインデックスフィールド１１
６と、次の代替インデックスフィールド１１８とを含む。

【００８０】 次のフェッチアドレスフィールド１１２は、ラインプレディクタエントリのた
めの次のフェッチアドレスを記憶する。次のフェッチアドレスは、図４の次のフ
ェッチアドレスｍｕｘ８０に与えられ、ラインプレディクタエントリに記憶され
る分岐予測に従って、現在のエントリの命令のラインの後にフェッチされるべき
次の命令のアドレスである。分岐命令によって終了しないラインについては、次
のフェッチアドレスは、終了命令へのシーケンシャルアドレスであってもよい。
次のインデックスフィールド１１６は、次のフェッチアドレスに対応するライン
プレディクタエントリ（すなわち、次のフェッチアドレスに応答してフェッチさ
れる命令のための命令ポインタを記憶するラインプレディクタエントリ）のイン
デックステーブル７２内のインデックスを記憶する。

【００８１】 次の代替フェッチアドレスフィールド１１４（および対応する次の代替インデ
ックスフィールド１１８）は、分岐命令（特に条件付分岐命令）によって終了す
るラインのために使用される。分岐命令の予測されないパスのフェッチアドレス
（および対応するラインプレディクタエントリ）は、次の代替フェッチアドレス
フィールド１１４（および次の代替インデックスフィールド１１８）に記憶され
る。この態様では、分岐プレディクタ１８Ａが条件付分岐についてラインプレデ
ィクタ１２による最新の予測と不一致であるならば、（たとえば、プレディクタ
ミスデコードユニット２６へ行くことなしに）代替パスが高速にフェッチされ得
る。したがって、分岐がとられる（テイクン）と予測されるならば、分岐ターゲ
ットアドレスが次のフェッチアドレスフィールド１１２に記憶され、シーケンシ
ャルアドレスが次の代替フェッチアドレスフィールド１１４に記憶される。他方
で、分岐がとられない（ノットテイクン）と予測されるならば、シーケンシャル
アドレスが次のフェッチアドレスフィールド１１２に記憶され、分岐ターゲット
アドレスが次の代替フェッチアドレスフィールド１１４に記憶される。対応する
次のインデックスが同様にフィールド１１６および１１８に記憶される。

【００８２】 ある実施例では、次のフェッチアドレスフィールド１１２および次の代替フェ
ッチアドレスフィールド１１４は、Ｉ−キャッシュ１４をアドレスするための物
理アドレスを記憶する。この態様では、命令のラインはラインプレディクタ１２
からフェッチされるので、仮想から物理へのアドレス変換を行なうために使用さ
れる時間は回避され得る。他の実施例は、これらのフィールドの仮想アドレスを
採用し、変換を行なってもよい（または仮想的にタグ付けされたキャッシュを採
用する）。なお、（ＰＣ ＣＡＭおよびインデックステーブルの代わりに）ライ
ンプレディクタ１２内に単一のメモリを採用する実施例では、インデックスフィ
ールドをなくしてもよい、というのもフェッチアドレスはラインプレディクタに
おいてサーチされるからである。なお、次のフェッチアドレスおよび次の代替フ
ェッチアドレスは、フェッチアドレスの一部であり得る。たとえば、アドレスの
ページ内の部分（たとえば、最下位１２ビット）が記憶されてもよく、全アドレ
スが、現在のページを記憶された部分に連結することにより形成されてもよい。

【００８３】 次に図８を参照して、例示の制御フィールド１１０が示される。制御フィール
ド１１０の他の実施例は、より多くの情報、より少ない情報、または図８の実施
例に示す情報への置換情報を採用してもよい。図８の実施例では、制御フィール
ド１１０は、最終命令タイプフィールド１２０と、分岐予測フィールド１２２と
、分岐変位フィールド１２４と、継続フィールド１２６と、第１のウェイ予測フ
ィールド１２８と、第２のウェイ予測フィールド１３０と、エントリポイントフ
ィールド１３２とを含む。

【００８４】 最終命令タイプフィールド１２０は、命令のライン内の最終命令（または終了
命令）のタイプの表示を記憶する。命令のタイプは、フェッチＰＣ生成ユニット
１８Ｄに与えられて、フェッチＰＣ生成ユニット１８Ｄが、分岐プレディクタ１
８Ａ〜１８Ｃのうちどれを用いてラインプレディクタエントリ内の分岐予測をベ
リファイするかを決定することを可能にし得る。より特定的には、最終命令タイ
プフィールド１２０は、シーケンシャルフェッチ（分岐なし）、マイクロコード
命令、条件付分岐命令、間接分岐命令、コール命令、およびリターン命令を示す
符号化を含み得る。条件付分岐命令符号化の結果、分岐プレディクタ１８Ａが分
岐予測の方向をベリファイするために使用される。間接分岐命令符号化の結果、
次のフェッチアドレスが間接分岐ターゲットキャッシュ１８Ｂに対してベリファ
イされる。リターン命令符号化の結果、次のフェッチアドレスがリターンスタッ
ク１８Ｃに対してベリファイされる。

【００８５】 分岐予測フィールド１２２は、（もしあれば）ラインを終了させる分岐命令の
ためにラインプレディクタ１２によって記録される分岐予測を記憶する。一般的
に、フェッチＰＣ生成ユニット１８Ｄは、フィールド１２２内の分岐予測が分岐
プレディクタ１８Ａからの予測と（テイクン／ノットテイクンの点で）マッチす
ることをベリファイする。ある実施例では、分岐予測フィールド１２２は、テイ
クンを示すビットの一方の２進状態（たとえば２進１）およびノットテイクンを
示す他方の２進状態（たとえば２進０）を備える１ビットを含み得る。予測が分
岐プレディクタ１２２と不一致であれば、予測が切換えられ得る。別の実施例で
は、分岐予測フィールド１２２は、テイクン／ノットテイクンを示す最上位ビッ
トの２進状態を備える飽和カウンタを含み得る。テイクン／ノットテイクン予測
が分岐プレディクタ１８Ａからの予測と不一致であれば、飽和カウンタは、分岐
プレディクタ１８Ａからの予測の方向に１つだけ調節される（たとえば、テイク
ンであればインクリメントされ、ノットテイクンであればデクリメントされる）
。飽和カウンタの実施例は、たとえば、Ｎ−１個（Ｎはループカウントである）
のテイクン反復の各々の後に１個のノットテイクン反復が続くループ命令をより
正確に予測し得る。

【００８６】 分岐変位フィールド１２４は、直接分岐命令に対応する分岐変位の表示を記憶
する。ある実施例では、分岐変位フィールド１２４は、フェッチアドレスから分
岐変位の最初のバイトへのオフセットを含み得る。フェッチＰＣ生成ユニット１
８Ｄは、オフセットを用いて、フェッチされた命令バイト内の分岐変位を位置付
け得、そのため、フェッチされた命令バイトから変位を選択するために使用され
得る。別の実施例では、分岐変位は、分岐変位フィールド１２４に記憶されても
よく、分岐変位フィールド１２４は、分岐ターゲットアドレスを決定するために
直接使用されてもよい。

【００８７】 この実施例では、ラインプレディクタエントリによって表わされる命令バイト
は、命令バイトの２つの連続したキャッシュラインからフェッチされ得る。した
がって、１つ以上のバイトが、他の命令バイトと異なったページ中にあり得る。
継続フィールド１２６は、ページ交差の信号を与えるために使用され、それによ
り第２のキャッシュラインに対応するフェッチアドレスが生成され変換され得る
。新しいページマッピングが利用可能となると、ページ内の他のフェッチが同様
に正しい物理アドレスを有する。第２のページ中の命令バイトが、次に、フェッ
チされ第１のページ内の命令バイトとマージされる。継続フィールド１２６は、
一方の２進状態では、命令のラインがページ境界にまたがることを示し、他方の
２進状態では、命令のラインがページ境界をまたがらないことを示す１ビットを
含み得る。継続フィールド１２６は、分岐命令と異なったページ中にある分岐タ
ーゲットアドレスの信号を与えるためにも使用され得る。

【００８８】 ウェイ予測フィールド９６および９８と同様に、ウェイ予測フィールド１２８
および１３０は、次のフェッチアドレス（および次のフェッチアドレスへのシー
ケンシャルアドレス）に対応するウェイ予測を記憶する。最後に、エントリポイ
ントフィールド１３２は、（もしあれば）命令のライン内のマイクロコード命令
のためのエントリポイントを記憶し得る。マイクロコード命令のためのエントリ
ポイントは、マイクロコード命令に対応するマイクロコードルーチンが記憶され
るマイクロコードＲＯＭ内の最初のアドレスである。命令のラインがマイクロコ
ード命令を含むのであれば、エントリポイントフィールド１３２は、命令のため
のエントリポイントを記憶する。エントリポイントが記憶されるので、デコード
ユニット２４Ｄは、エントリポイントデコードハードウェアを省略し、代わりに
記憶されたエントリポイントを直接使用し得る。マイクロコード命令をデコード
してエントリポイントを決定するために使用される時間は、命令のフェッチおよ
びディスパッチの際になくされてもよく、マイクロコードルーチンにより高速に
入ることを可能にする。記憶されたエントリポイントは、（デコードユニット２
４ＤまたはＭＲＯＭユニット２８によって）命令に応答して生成されたエントリ
ポイントに対してベリファイされてもよい。

【００８９】 ここで図９を参照し、プロセッサ１０のある実施例に従う命令のラインのため
の終了条件を示す表１３４が示される。他の実施例が可能であり企図される。命
令をデコードすることによりラインプレディクタエントリを作成する際に、ライ
ンプレディクタミスデコードユニット２６は、図９に列挙されるライン終了条件
のいずれか１つを検出することに応答してラインを終了させる（エントリでライ
ンプレディクタ１２を更新する）。

【００９０】 表１３４が示すように、ラインは、マイクロコード命令または分岐命令のいず
れかをデコードすることに応答して終了する。また、予め定められた最大数の命
令がデコードされたならば（この実施例では、４個のデコードユニット２４Ａ〜
２４Ｄと一致する４個である）、ラインは終了する。デコードされる、最大数の
命令を決定する際、３つ以上の命令操作を生成する（５つ以上の命令操作を生成
するマイクロコード命令ではない）命令は、２個の命令として数えられる。さら
に、予め定められた最大数の命令バイトがデコードされるならば（たとえば、こ
の実施例では、１クロックサイクル中にＩ−キャッシュ１４からフェッチされる
バイトの数と一致する１６バイトである）、ラインは終了する。また、ライン内
の命令をデコードすることによって生成される命令操作の数が、予め定義された
最大数の命令操作（たとえば、この実施例では６個）に達するならば、ラインは
終了する。さらに、ライン内の命令をデコードする間にページ交差が検出される
（継続フィールドがセットされる）ならば、ラインは終了する。最後に、ライン
内の命令が予め定義された数のデスティネーションレジスタを更新するならば、
ラインは終了する。この終了条件は、マップユニット３０が１クロックサイクル
中に割当て得るレジスタリネームの最大数を超えないように設定される。この実
施例では、４個のリネームが最大であり得る。

【００９１】 別の見方をすれば、ラインプレディクタエントリを作成する際のプレディクタ
ミスデコードユニット２６のための終了条件は、ラインプレディクタ１２のため
のフロー制御条件である。換言すれば、ラインプレディクタ１２は、各フェッチ
アドレスに応答して命令のラインを特定する。命令のラインは、表１３４の条件
に違反せず、そのため、プロセッサ１０のパイプライン段階内のハードウェアが
対処するよう設計され得る命令のラインである。他の態様では、（同時処理を行
なったり、またはパイプラインを通って流れる命令のストールおよび分離を行な
うために）かなりのハードウェアを追加してしまうであろう、対処が困難である
組合せは、ラインプレディクタ１２内の異なったラインに分離され得、そのため
、これらの状況においてパイプラインを制御するためのハードウェアがなくされ
得る。命令のラインは、ユニットとしてパイプラインを通って流れ得る。パイプ
ラインストールは依然として起こるかもしれないが（たとえば、スケジューラが
一杯であったり、またはマイクロコードルーチンがディスパッチされたり、また
はマップユニット３０が利用可能なリネームレジスタを有していない場合）、ス
トールは、ユニットとして命令の進行を保持する。さらに、ストールは、いずれ
かの特定のライン内の命令の組合せの結果ではない。パイプライン制御は簡素化
され得る。この実施例では、ラインプレディクタ１２は、スケジューラ３６まで
のパイプライン段階のためのフロー制御メカニズムである。したがって、１個の
マイクロコードユニットが設けられ（デコードユニット２４ＤおよびＭＲＯＭユ
ニット２８）、分岐予測／フェッチＰＣ生成ユニット１８は、１クロックサイク
ル当り１個の分岐予測を行なうよう構成され、複数個のデコードユニット２４Ａ
〜２４Ｄが、最大数の命令を対処するよう設けられ、Ｉ−キャッシュ１４は、１
フェッチ当り最大数の命令バイトを引渡し、スケジューラ３６は、１クロックサ
イクル当り最大数までの命令操作を受取り、マップユニット３０は、１クロック
サイクル当り最大数までのリネームレジスタを与える。

【００９２】 タイミング図 次に図１０〜図２１を参照し、１組のタイミング図が示され、図２に示す命令
処理パイプライン内のラインプレディクタ１２のある実施例の動作を例示する。
ラインプレディクタ１２の他の実施例は、他のパイプライン内で動作してもよく
、パイプライン段の数は、実施例によって異なってもよい。より低いクロック周
波数が採用されるならば、段は組合わされてより少ない段を形成してもよい。

【００９３】 一般的に、各タイミング図は、垂直の断続線によって境界を定められる１組の
クロックサイクルを示し、クロックサイクルに対して垂直の断続線間上に（水平
方向に）そのクロックサイクルのための標示が付される。各クロックサイクルは
、対応する標示で参照される。図２に示すパイプライン段階標示が、タイミング
図において、ラインプレディクタ１２からフェッチされる異なったラインを指定
するために使用される下付文字とともに使用される（たとえば、下付文字の０は
第１のラインを参照し、下付文字の１は第１のラインによって予測される第２の
ラインを参照する、などである）。下付文字は、昇順番号で示され得るが、この
順序は、ラインプレディクタエントリを記憶するインデックステーブル７２内の
特定のエントリではなくそのフェッチ順序を示すものと意図される。一般的に、
ラインプレディクタエントリは、それらのフェッチ順序についてインデックステ
ーブル７２内にランダムに位置付けされ得る。代わりに、順序は、エントリが作
成される順序によって決定される。問題となるさまざまな動作もタイミング図に
示され得、これらの動作は、対応するタイミング図について記載される。

【００９４】 図１０は、フェッチがラインプレディクタ１２でヒットし、分岐予測が、条件
付分岐および間接分岐についてラインプレディクタに記憶される分岐予測と一致
している場合を示す。図１３は、リターン命令予測がリターンスタック１８Ｃと
一致する場合を示す。図１１、図１２および図１４は、ラインプレディクタ１２
および分岐予測／フェッチＰＣ生成ユニット１８がラインプレディクタエントリ
のトレーニングに対処する条件を示す。図１５は、ページ交差のための継続フィ
ールドの使用を示す。図１６〜図１８は、プレディクタミスデコードユニット２
６にラインプレディクタエントリの生成を開始させるさまざまな条件を示す。図
１９および図２０は、それぞれ、非分岐タイプ命令（たとえば、マイクロコード
命令または非分岐命令）および分岐命令において終了するラインプレディクタエ
ントリの生成を示す。図２１は、分岐命令のためのターゲット（またはテイクン
）パスおよびシーケンシャル（またはノットテイクン）パスの両方のトレーニン
グを示す。なお、各タイミング図は、ラインプレディクタ（ＬＰ）段で始まるフ
ェッチされる最初のライン（下付文字０）を示す。フェッチされる最初のライン
は、フェッチアドレス、有効な次のインデックスフィールド、または分岐プレデ
ィクタ不一致に続く次の代替フェッチインデックスフィールドをカムすることの
結果であり得る。

【００９５】 次に各タイミング図を個別に記載する。図１０は、予測された命令ストリーム
内のいくつかのラインプレディクタエントリをフェッチすることを示す。ライン
０は、条件付分岐によって終わり、クロックサイクルＣＬＫ１の間にラインプレ
ディクタ１２からフェッチされる。ライン０の次のインデックスはライン１を示
し（矢印１４０）、ライン１は、クロックサイクルＣＬＫ２の間にラインプレデ
ィクタからフェッチされる。同様に、ライン１はさらにライン２を示し（矢印１
４２）、ライン２は、クロックサイクルＣＬＫ３の間にラインプレディクタから
フェッチされる。ライン２はさらにライン３を示し（矢印１４４）、ライン３は
、クロックサイクルＣＬＫ４の間にラインプレディクタからフェッチされる。各
ラインは、図１０に示すようにその後のクロックサイクルの間にその後の段を通
って進む。矢印１４０〜１４４と同様の矢印が、タイミング図を通じて使用され
、ラインプレディクタエントリが次のインデックスフィールドにより次のライン
プレディクタを特定することを示す。

【００９６】 ライン０は条件付分岐によって終了するので、制御回路７４は、対応する命令
ポインタから予測された分岐命令に対応する分岐オフセットを生成し、そのオフ
セットを加算器６２に与え、加算器６２は、そのオフセットを、フェッチＰＣ生
成ユニット１８Ｄによって与えられるフェッチアドレスに加算する（矢印１４６
）。結果として得られた分岐命令アドレスは分岐プレディクタ１８Ａに与えられ
、分岐プレディクタ１８Ａは、分岐予測を選択する（矢印１４８）。フェッチＰ
Ｃ生成ユニット１８Ｄは、（ラインプレディクタ１２から受取られる分岐情報が
条件付分岐がラインを終了させることを示すことに応答して）分岐プレディクタ
１８Ａからの分岐予測を比較し、予測が一致する（矢印１５０）ことを決定する
。フェッチＰＣ生成ユニット１８Ｄは、ステータスラインによりラインプレディ
クタ１２にステータスを与え、予測が正しいことを示す。したがって、フェッチ
は、次のインデックスフィールドによって指示されるように継続する。なお、ラ
イン０のための分岐予測はクロックサイクルＣＬＫ３までベリファイされないの
で、ライン１および２のフェッチは投機的であり、（たとえば、図１１に示すよ
うに）予測が不一致であると見出されるならばキャンセルされ得る。間接分岐命
令で終了されるラインのための予測をベリファイすることは、図１１のタイミン
グと同様であり得るが、フェッチＰＣ生成ユニット１８Ｄは、（やはり、分岐情
報が間接分岐を示すことに応答して）分岐プレディクタ１８Ａに対しての分岐予
測の代わりに間接分岐ターゲットキャッシュ１８Ｂに対して分岐ターゲットアド
レスをベリファイし得る。間接分岐命令が条件付きである実施例では、両方のベ
リフィケーションが行なわれてもよい。

【００９７】 対照的に、図１３は、ライン０がリターン命令で終了する場合を示す。リター
ン命令は、最新のコール命令に対応するリターンアドレスを選択し、リターンス
タック１８Ｃは、最新のリターンアドレスがリターンスタック１８Ｃの最上部か
ら与えられる、リターンアドレスのスタックであるので、フェッチＰＣ生成ユニ
ット１８Ｄは、最新のリターンアドレスを、ラインプレディクタ１２によって生
成される次のフェッチアドレスと比較する（矢印１５２）。図１３の例では、リ
ターンアドレスと次のフェッチアドレスはマッチし、フェッチＰＣ生成ユニット
１８Ｄは、予測が正しいということを示すステータスをラインプレディクタ１２
に返す。したがって、ライン１のみが、ライン０の分岐予測のベリフィケーショ
ンについて投機的にフェッチされる。

【００９８】 図１１に戻って、分岐プレディクタ１８Ａからの条件付分岐予測がラインプレ
ディクタ内の分岐予測と不一致である場合が示される。この例では、ライン０は
、第１のテイクンパスのインデックス（下付文字ｔ１）が次のインデックスであ
ることを示し、これが第２のテイクンパスのインデックス（下付文字ｔ２）をさ
らに示す。どちらのテイクンパスフェッチも投機的である。図１０の例と同様に
、分岐オフセットがフェッチアドレスに加算され、分岐プレディクタ１８Ａは、
分岐予測を発生する（矢印１４６および１４８）。しかしながら、図１１では、
フェッチＰＣ生成ユニット１８Ｄは、分岐プレディクタ１８Ａからの予測がライ
ン０からの予測と不一致である（すなわち、分岐プレディクタ１８Ａはノットテ
イクンを予測し、ライン０はテイクンを予測する――矢印１５４）ことを決定す
る。フェッチＰＣ生成ユニット１８Ｄは、予測ミスのステータスをラインプレデ
ィクタ１２に返す。

【００９９】 制御回路７４は、クロックサイクルＣＬＫの間にライン０からの次の代替イン
デックスおよび次の代替フェッチアドレスを記録する。フェッチＰＣ生成ユニッ
ト１８Ｄからの予測ミスステータスに応答して、制御回路７４は、クロックサイ
クルＣＬＫ４の間にライン０からの次の代替インデックスを与える。次の代替イ
ンデックスは、この例ではノットテイクンパスである…下付文字ｎｔ１。しかし
ながら、分岐命令が、分岐プレディクタ１８Ａによって最初にノットテイクンで
あると予測されその後にテイクンであると予測されるならば、同じタイミング図
が当てはまる。またクロックサイクルＣＬＫ４の間に、ラインｔ１およびｔ２の
投機的フェッチがキャンセルされ、次の代替フェッチアドレスが、次のフェッチ
アドレスとしてＩ−キャッシュ１４に与えられる。

【０１００】 クロックサイクルＣＬＫ５の間、制御回路７４は、ライン０のためのラインプ
レディクタエントリを更新し、次のインデックスフィールドおよび次の代替イン
デックスフィールドをスワップし、次のフェッチアドレスフィールドおよび次の
代替フェッチアドレスフィールドをスワップし、分岐予測を変更する（矢印１５
６）。たとえば、分岐予測の単一ビットがライン０に記憶され、かつ予測がテイ
クンであったならば（図１１の例に示すように）、予測はノットテイクンに更新
される。制御回路７４がクロックサイクルＣＬＫ５の間にインデックステーブル
７２を更新しているので、ラインｎｔ１からの次のインデックス（ラインｎｔ２
を示す）は、クロックサイクルＣＬＫ６までインデックステーブルからフェッチ
されない。制御回路７４は、クロックサイクルＣＬＫ６の間に、ラインｎｔ１か
ら次のインデックスを捕捉し、そのインデックスをインデックスＭＵＸ７６を介
して与え得る。

【０１０１】 なお、制御回路７４は、動作中のさまざまな時点でライン情報を捕捉し、その
後のクロックサイクルにおいてその情報を使用する。制御回路７４は、連続する
クロックサイクルの間ラインプレディクタエントリを捕捉するのに十分なエント
リを有するキューを採用し、いかなる可能性のある訂正手段を行なうのにも十分
な長さのこれらのエントリを保持し得る。たとえば、この実施例では、２個のエ
ントリのキューが使用され得る。代替的に、より大きなキューが採用されてもよ
く、（たとえば、デコードユニット２４Ａ〜２４Ｄが、命令整列情報をまだベリ
ファイしていない、など）正しいとまだベリファイされていないラインプレディ
クタエントリを記憶してもよい。

【０１０２】 次に図１２を参照し、ライン０を終了させる間接分岐命令の予測ミスを示すタ
イミング図が示される。ライン０は、クロックサイクルＣＬＫ１においてライン
プレディクタからフェッチされ、次のインデックスおよび次のフェッチアドレス
は、間接分岐命令の先の実行に基づく。したがって、ライン１が、その後にライ
ン２が、それぞれクロックサイクルＣＬＫ２およびＣＬＫ３の間にフェッチされ
る。図１１と同様に、分岐命令アドレスが生成される（矢印１４６）。しかしな
がら、この場合には、間接分岐ターゲットキャッシュ１８Ｂがクロックサイクル
ＣＬＫ２およびＣＬＫ３の間にアクセスされる（矢印１５８）。フェッチＰＣ生
成ユニット１８Ｄは、間接分岐ターゲットキャッシュ１８Ｂによって与えられる
間接ターゲットアドレスを、ライン０からの次のフェッチアドレスと比較し、ミ
スマッチが検出される（矢印１６０）。フェッチＰＣ生成ユニット１８Ｄは、そ
のステータスラインにより、予測ミスされた間接分岐ターゲットが検出されたこ
とを示す。

【０１０３】 クロックサイクルＣＬＫ４の間、ライン１および２の投機的フェッチがキャン
セルされる。さらに、制御回路７４は、ＰＣ ＣＡＭ７０を活性化して、クロッ
クサイクルＣＬＫ４の間にフェッチアドレスとしてフェッチＰＣ生成ユニット１
８Ｄによって与えられる予測された間接分岐ターゲットアドレスをカムする。カ
ムは、クロックサイクルＣＬＫ４およびＣＬＫ５の間に完了する。ヒットが検出
され、ヒットするエントリ（エントリｉ）からのＬＰインデックスが、クロック
サイクルＣＬＫ６の間にインデックステーブル７２に与えられる。クロックサイ
クルＣＬＫ７の間、制御回路７４は、ライン０エントリを更新し、次のフェッチ
アドレスを間接分岐ターゲットキャッシュ１８Ｂによって与えられる新しく予測
された間接分岐ターゲットアドレスに、次のインデックスフィールドをラインｉ
を示すように設定する（矢印１６２）。

【０１０４】 図１４は、ライン０がリターン命令で終了するが、次のフェッチアドレスがリ
ターンスタック１８Ｃの最上部のリターンアドレスとマッチしない場合を示す。
フェッチＰＣ生成ユニット１８Ｄは、ライン０の分岐情報から、終了命令がリタ
ーン命令であることを決定し、したがって、クロックサイクルＣＬＫ２の間に次
のフェッチアドレスをリターンアドレススタックと比較する（矢印１６４）。フ
ェッチＰＣ生成ユニット１８Ｄは、予測ミスのステータスをラインプレディクタ
１２に返し、フェッチアドレスとしてリターンアドレススタック１８Ｃから予測
されたリターンアドレスを与える（クロックサイクルＣＬＫ３）。間接分岐ター
ゲットアドレス予測ミスと同様に、制御回路７４は、クロックサイクルＣＬＫ３
の間にＰＣ ＣＡＭ７０を活性化し、カムは、クロックサイクルＣＬＫ４の間に
ヒットで完了する（ヒットするエントリからのＬＰインデックスは、インデック
ステーブル７２中のエントリＲＡＳを示す）。ラインＲＡＳは、クロックサイク
ルＣＬＫ４の間にフェッチされ、制御回路７４は、新しく予測されたリターンア
ドレスを反映するようライン０の次のフェッチアドレスフィールドを、ラインＲ
ＡＳを反映するようライン０の次のインデックスフィールドを更新する（矢印１
６６）。

【０１０５】 次に図１５を参照し、ライン０がページ交差にわたる継続により終了する一例
が示される。クロックサイクルＣＬＫ０の間に、ライン０が、ラインプレディク
タからフェッチされる。制御回路７４は、ライン０中の継続表示を検出し、次の
フェッチアドレスが変換されるべきことを示す。この場合における仮想の次のフ
ェッチアドレスは、フェッチＰＣ生成ユニット１８ＤによってＩＴＬＢ６０に与
えられて変換される。変換の結果は、ラインプレディクタ１２によって与えられ
る次のフェッチアドレスと比較され、確実に正しい物理アドレスが与えられるよ
うにする。次のフェッチアドレスが正しくなければ、ラインプレディクタ１２が
更新され、次のエントリを検出するために対応するリニアアドレスがカムされ得
る。図１５は、次のフェッチアドレスが正しい（すなわち、物理的マッピングが
変更されていない）場合を示す。したがって、ライン０からの次のインデックス
は、クロックサイクルＣＬＫ２の間にインデックステーブル７２からフェッチさ
れ、新しいページからの命令がクロックサイクルＣＬＫ３において読出される（
ライン１のためのＩＣ段）。ライン１は、ライン２がラインプレディクタからフ
ェッチされるべき次のインデックスであることをさらに示し、フェッチは、図１
５においてサイクルＣＬＫ３から先へインデックスにより継続する。

【０１０６】 さらに、ライン１のための命令バイトがデコード段に達するまで、ライン０は
デコード段でストールされる。次に、命令バイトは、デコードユニットによって
マージされ得（クロックサイクルＣＬＫ５）、命令の対応するラインが、パイプ
ラインを通って伝搬し続け得る（クロックサイクルＣＬＫ６におけるＭ１段へお
よびクロックサイクルＣＬＫ７におけるＭ２段へ伝搬するライン０およびライン
１によって示される）。なお、マージはこの実施例ではデコードユニット２４Ａ
〜２４Ｄにおいて行なわれるが、他の実施例は、他の段（たとえば、整列段）で
マージを行なってもよい。

【０１０７】 なお、予測ミスおよび正しい予測という言葉は、図１０〜図１５について、ラ
インプレディクタの予測が分岐プレディクタ１８Ａ〜１８Ｃからの予測と一致す
ることを言うために使用された。しかしながら、この意味における「正しい予測
」は、対応する分岐命令の実行中に予測ミスになおもつながる可能性があり、こ
の意味における「予測ミス」は、対応する分岐命令の実行に従って正しい予測で
あったであろうものを変更する可能性がある。

【０１０８】 次に図１６を参照し、タイミング図が、ＰＣ ＣＡＭ７０におけるフェッチミ
スによるプレディクタミスデコードユニット２６によるデコードの開始を示す。
クロックサイクルＣＬＫ１の間に、フェッチアドレスのカムが完了し、ミスが検
出される（矢印１６８）。ミスに応答して、制御回路７４は、ミスしたラインプ
レディクタエントリのためにＰＣ ＣＡＭ７０およびインデックステーブル７２
のエントリを割当てる。フェッチアドレスおよび対応する命令バイトは、ライン
プレディクタ段、命令キャッシュ段および整列段を通って流れる。有効な整列情
報がないので、整列ユニット１６は、図１６のデコード段（ＳＤＥＣ０と示され
る）において、フェッチされた命令バイトをプレディクタミスデコードユニット
２６に与える。

【０１０９】 図１７は、デコードがプレディクタミスデコードユニット２６によって開始さ
れる別の場合を示す。図１７の場合には、ライン０はヌルまたは無効の次のイン
デックスを記憶する（矢印１７０）。無効の次のインデックスに応答して、制御
回路７４は、フェッチＰＣ生成ユニット１８Ｄによって与えられるフェッチアド
レスのＰＣ ＣＡＭ７０のカムを開始する（クロックサイクルＣＬＫ２）。上述
したように、フェッチＰＣ生成ユニット１８Ｄは、（ラインプレディクタ１２に
よって与えられる分岐情報を用いて）ラインプレディクタ１２によって与えられ
る次のフェッチアドレスに対応する仮想フェッチアドレスを生成し続ける。なお
、対応する仮想アドレスがフェッチＰＣ生成ユニット１８Ｄによって生成される
前に生じ得るクロックサイクルの数に依存して、１つ以上のクロックサイクルが
クロックサイクルＣＬＫ１とＣＬＫ２との間に生じてもよい。

【０１１０】 カムはクロックサイクルＣＬＫ３において完了し、カムがヒットであるか（矢
印１７２）またはミスであるか（矢印１７４）に依存して、２つの動作のうち１
つがとられる。カムがヒットであるならば、ヒットするエントリからのＬＰイン
デックスがインデックステーブル７２に与えられ、対応するラインプレディクタ
エントリがクロックサイクルＣＬＫ４の間に読出される。クロックサイクルＣＬ
Ｋ５の間に、制御回路７４はライン０を更新し、ヒットするエントリから与えら
れるＬＰインデックスと等しくなるように次のインデックスフィールドを設定す
る。

【０１１１】 他方で、カムがミスであるならば、フェッチアドレスおよび対応する命令バイ
トは、図１６のタイミング図と同様に、ラインプレディクタ段、命令キャッシュ
段および整列段を通って流れる（クロックサイクルＣＬＫ４、ＣＬＫ５およびＣ
ＬＫ６）。制御回路７４は、採用される置換方式（たとえばＦＩＦＯ）に従って
ＰＣ ＣＡＭ７０およびインデックステーブル７２のエントリを割当て、割当て
られた次のインデックス値でライン０を更新する（クロックサイクルＣＬＫ５）
。その後、プレディクタミスデコードユニット２６は、対応する命令バイトをデ
コードすることにより生成された情報で割当てられたエントリを更新し得る。な
お、カムがミスである場合、プレディクタミスデコードユニット２６がデコード
している間ラインプレディクタは休止しているので、更新はクロックサイクルＣ
ＬＫ５から遅延され得る。

【０１１２】 図１８は、ＰＣ ＣＡＭ７０およびインデックステーブル７２の両方において
ヒットが検出されるが、命令整列情報（たとえば命令ポインタ）が命令バイトに
対応していないものと見出される場合を示す。この場合は、たとえば、ＰＣ Ｃ
ＡＭ７０の予め定められた範囲のフェッチアドレスをフェッチアドレスと比較す
る実施例において、アドレスエイリアシングのために生じ得る。

【０１１３】 命令バイトおよび整列情報は、命令キャッシュ段および整列段を通って流れる
。整列ユニット１６は、与えられた整列情報を用いて、命令をデコードユニット
２４Ａ〜２４Ｄに対して整列させる。デコードユニット２４Ａ〜２４Ｄは、与え
られた命令をデコードする（デコード段、クロックサイクルＣＬＫ４）。さらに
、デコードユニット２４Ａ〜２４Ｄは、デコードユニット２４Ａ〜２４Ｄが有効
な命令を受取ったかどうかについての表示とともに、デコードユニット２４Ａ〜
２４Ｄの１つ（たとえばデコードユニット２４Ａ）に信号を与える。命令の１つ
以上が無効であるならば（クロックサイクルＣＬＫ５）、命令バイトは、プレデ
ィクタミスデコードユニット２６に経路付けられる（クロックサイクルＣＬＫ６
）。なお、プレディクタミスデコードユニット２６は、所望であれば、クロック
サイクルＣＬＫ４でデコードを投機的に開始してもよい。

【０１１４】 図１６〜図１８は、プレディクタミスデコードユニット２６が、命令バイトの
ためのラインプレディクタエントリを生成するために命令バイトのデコードを開
始するさまざまなシナリオを示す。図１９〜図２０は、デコードが開始された態
様にかかわりなく、デコードを行なう際のプレディクタミスデコードユニット２
６の動作を示す。

【０１１５】 図１９は、非分岐命令によって終了する命令のラインのためのラインプレディ
クタエントリの生成を示す。クロックサイクルＣＬＫ１、ＣＬＫ２およびＣＬＫ
Ｍまでの間、プレディクタミスデコードユニット２６は、与えられた命令バイト
内の命令をデコードする。クロックサイクルの数は、デコードされる命令バイト
に依存してさまざまであり得る。クロックサイクルＣＬＫＭにおいて、プレディ
クタミスデコードユニット２６は、終了条件に達したこと、および終了条件が非
分岐命令であることを決定する（矢印１８４）。非分岐命令においてラインを終
了することに応答して、プレディクタミスデコードユニット２６は、シーケンシ
ャルアドレスをラインプレディクタ１２に与え、ラインプレディクタ１２は、シ
ーケンシャルアドレスを終了命令にカムして、次のシーケンシャル命令に対応す
るラインプレディクタエントリがそこに記憶されるかどうかを決定する（クロッ
クサイクルＣＬＫＮおよびＣＬＫＮ＋１）。この例では、ヒットが検出され、シ
ーケンシャル命令が命令キャッシュから読出され、対応するラインプレディクタ
エントリがラインプレディクタ１２から読出される（クロックサイクルＣＬＫＮ
＋２）。プレディクタミスデコードユニット２６は、ラインプレディクタエント
リをラインプレディクタ１２に伝送し、ラインプレディクタ１２は、ラインに割
当てられたラインプレディクタエントリを更新する（たとえば、ライン０…クロ
ックサイクルＣＬＫＮ＋３）。更新されたエントリの次のインデックスフィール
ドは、シーケンシャルアドレスがヒットするインデックスに設定される。シーケ
ンシャルアドレスがラインプレディクタ１２においてミスするならば、ライン０
はクロックサイクルＣＬＫＮ＋３においてなおも更新され得る。しかしながら、
この場合には、次のインデックスフィールドが、ミスしたシーケンシャルアドレ
スに割当てられたエントリを示すように設定される。ミスしたシーケンシャルア
ドレスに対応する命令バイトは、プレディクタミスデコードユニット２６に与え
られ、プレディクタミスデコードユニット２６は、命令バイトのための別のライ
ンプレディクタエントリを生成する。

【０１１６】 図２０は、分岐命令によって終了するラインのためのラインプレディクタエン
トリの生成を示す。図１９のタイミング図と同様に、プレディクタミスデコード
ユニット２６は、１つ以上のクロックサイクルの間（たとえば、図２０の例では
ＣＬＫ１、ＣＬＫ２およびＣＬＫＭまで）命令バイト内の命令をデコードする。
プレディクタミスデコードユニット２６は、分岐命令をデコードしてラインが終
了することを決定する（矢印１８６）。ラインが条件付分岐命令において終了す
るのであれば、次のフェッチアドレスは、分岐ターゲットアドレスまたはシーケ
ンシャルアドレスのいずれかである。予測を用いて、２つのアドレスのうち１つ
を選択するようラインプレディクタエントリを初期化する。他方で、ラインが間
接分岐命令によって終了するならば、ターゲットアドレスは可変である。間接分
岐ターゲットキャッシュ１８Ｂからの予測を用いて、次のフェッチアドレス（お
よびインデックス）を初期化する。同様に、ラインがリターン命令によって終了
するのであれば、リターンスタック１８Ｃからのリターンアドレス予測を用いて
次のフェッチアドレス（およびインデックス）を初期化する。

【０１１７】 プレディクタミスデコードユニット２６は、次のフェッチアドレス（および次
のインデックス）を初期化することを支援するために分岐プレディクタ１８Ａ〜
１８Ｃにアクセスし得る。条件付分岐については、分岐プレディクタ１８Ａにア
クセスして分岐予測を与える。間接分岐については、分岐プレディクタ１８Ｂに
アクセスして予測された間接分岐ターゲットアドレスを与える。リターン命令に
ついては、リターンスタック１８Ｃの最上部エントリを次のフェッチアドレスの
ための予測として用いる。図２０は、分岐プレディクタ１８Ａにアクセスするた
めのタイミングを示す。分岐プレディクタ１８Ｂにアクセスするためのタイミン
グも同様であり得る。リターンスタック１８Ｃは、命令のアドレスなしにアクセ
スされ得るが、他の態様では同様に動作し得る。

【０１１８】 分岐命令のアドレスは、分岐プレディクタ１８Ａに与えられ（矢印１７６）、
プレディクタは対応する予測にアクセスする（矢印１７８）。テイクンまたはノ
ットテイクンの予測が決定される（矢印１８０）。分岐プレディクタ１８Ａから
のテイクン／ノットテイクン予測に応答して、プレディクタミスデコードユニッ
ト２６は、予測された次のフェッチアドレス（下付文字ＰＡ）を選択する。予測
された次のフェッチアドレスは、分岐命令がテイクンと予測されるならば分岐タ
ーゲットアドレスであり、または、分岐命令がノットテイクンと予測されるなら
ばシーケンシャルアドレスである。プレディクタミスデコードユニット２６は予
測されたアドレスをラインプレディクタ１２に与え、ラインプレディクタ１２は
、ＰＣ ＣＡＭ７０において予測されたアドレスをカムし（クロックサイクルＣ
ＬＫＮ＋２およびＣＬＫＮ＋３）、図１９のタイミング図と同様に、新しく作成
されたラインプレディクタエントリの次のインデックスとしてヒットしたエント
リから対応するＬＰインデックスを記録する。予測されたアドレスがミスである
ならば、割当てられたエントリのインデックスが記憶される。新しく作成された
ラインプレディクタエントリの次のフェッチアドレスが予測されたアドレスに設
定され、次の代替フェッチアドレスが、シーケンシャルアドレスおよび分岐ター
ゲットアドレスのどちらか予測されないほうに設定される。次の代替インデック
スはヌル（または無効）に設定される。ライン０（生成されたラインプレディク
タエントリに割当てられたエントリ）がその後に更新される（クロックサイクル
ＣＬＫＮ＋５）。

【０１１９】 同様のタイミング図が間接分岐の場合に当てはまり得るが、ただし、分岐命令
のための予測を得るために分岐プレディクタ１８Ａにアクセスする代わりに、予
測されたアドレスを得るために間接分岐ターゲットキャッシュ１８Ｂにアクセス
する。リターン命令については、同様のタイミング図が当てはまり得るが、ただ
し、リターンスタック１８Ｃの最上部を予測されたアドレスとして用いる。

【０１２０】 図２０は、予測されたフェッチアドレスのためのラインプレディクタエントリ
のトレーニングを示す。しかしながら、条件付分岐が依存する条件が、予測され
たのと異なった分岐の結果をもたらすならば、条件付分岐は代替アドレスを選択
し得る。しかしながら、次の代替インデックスがヌル（または無効）であり、条
件付分岐のための分岐予測が変化するならば、次のインデックスは未知である。

【０１２１】 図２１は、テイクンとして初期化された条件付分岐命令のトレーニングを示す
。ノットテイクンへの初期化は同様であり得るが、ただし、シーケンシャルアド
レスおよび次のインデックスがクロックサイクルＣＬＫＮ−ＣＬＫＮ＋１の間に
選択され、分岐ターゲットアドレスのインデックスがクロックサイクルＣＬＫＭ
−ＣＬＫＭ＋７において見出される。クロックサイクルＣＬＫ１−ＣＬＫ３およ
びＣＬＫＮ−ＣＬＫＮ＋５は、図２０の上記記載と同様である（予測されたアド
レスは、分岐プレディクタ１８Ａからのテイクン予測に応答して、分岐ターゲッ
トアドレス、下付文字Ｔｇｔである）。

【０１２２】 その後、クロックサイクルＣＬＫＭの間に、ライン０（条件付分岐命令で終了
する）がフェッチされる（クロックサイクルＣＬＫＭ）。矢印１８２によって示
されるように、ライン０の次のインデックスは、条件付分岐命令の分岐ターゲッ
トアドレスに対応するラインを選択し続ける。並列して、上に図１１に示したよ
うに、条件付分岐命令のアドレスが生成され、分岐プレディクタ１８Ａがアクセ
スされる。この例では、予測は今やノットテイクンに変わってしまっている（条
件付分岐命令の実行による）。さらに、次の代替インデックスはヌルであるので
、ラインプレディクタ１２は、次の代替フェッチアドレスをＰＣ ＣＡＭ７０に
対してカムする（クロックサイクルＣＬＫＭ＋４およびＣＬＫＭ＋５）。この例
では、シーケンシャルアドレスがヒットである。制御回路７４は、ライン０の次
のフェッチアドレスフィールドおよび次の代替フェッチアドレスフィールドをス
ワップし、次の代替インデックスフィールドに以前の次のインデックスフィール
ド（分岐ターゲットアドレスのラインプレディクタエントリを特定する）を入れ
、次のインデックスフィールドをシーケンシャルアドレスに対応するインデック
スに設定する。制御回路７４は、クロックサイクルＣＬＫＭ＋７において、更新
された次のエントリ情報でインデックステーブル７２中のライン０を更新する。
したがって、シーケンシャルパスおよびターゲットパスの両方がライン０にトレ
ーニングされたことになる。その後、次のアドレスおよび次の代替アドレス（お
よびインデックス）が分岐プレディクタ１８Ａに従ってスワップされ得るが（た
とえば図１１）、プレディクタミスデコードユニット２６は活性化されなくても
よい。

【０１２３】 プレディクタミスデコードユニットブロック図 ここで図２２を参照し、プレディクタミスデコードユニット２６のある実施例
のブロック図が示される。他の実施例が可能であり企図される。図２２の実施例
において、プレディクタミスデコードユニット２６は、レジスタ１９０と、デコ
ーダ１９２と、ラインプレディクタエントリレジスタ１９４と、終了制御回路１
９６とを含む。レジスタ１９０は、整列ユニット１６から命令バイトおよび対応
するフェッチアドレスを受取るよう結合され、かつデコーダ１９２および終了制
御回路１９６に結合される。デコーダ１９２は、ラインプレディクタエントリレ
ジスタ１９４に、終了制御回路１９２に、およびマップユニット３０に命令をデ
ィスパッチするように結合される。ラインプレディクタエントリレジスタ１９４
は、ラインプレディクタ１２に結合される。終了制御回路１９６は、分岐プレデ
ィクタ１８Ａ〜１８Ｃから分岐予測情報を受取るよう結合され、かつ分岐アドレ
スをフェッチＰＣ生成ユニット１８Ｄに、ＣＡＭアドレスをラインプレディクタ
１２に与えるよう結合される。合わせて、分岐予測アドレス、ＣＡＭアドレス、
およびラインエントリ（ならびに各々についての制御信号、図示せず）は、図３
に示すラインプレディクタ更新バスを含み得る。

【０１２４】 一般的には、デコーダ１９２は、上記図１６〜図１８に示す場合の１つに応答
して、整列ユニット１６から与えられる命令バイトをデコードする。デコーダ１
９２は、並列にいくつかのバイト（たとえば、ある実施例では１クロックサイク
ル当り４バイト）をデコードして命令を検出し、ラインプレディクタエントリを
生成し得る。プレディクタミスデコードユニット２６に与えられる命令バイトの
最初のバイトが、命令の最初のバイトであり（なぜなら、ラインプレディクタエ
ントリは完全な命令として始まり終了するからである）、したがって、デコーダ
１９２は、最初の命令の終わりを位置付け、かつ、最初の命令に対応する命令ポ
インタを決定し、最初の命令が終了条件（たとえば、分岐、マイクロコード、な
ど）であるかどうかを検出する。同様に、第２の命令が特定され処理される、な
どである。デコーダ１９２は、たとえば、４個の命令バイトの各群をデコードす
るために３段階のパイプラインを採用し得る。パイプラインを出ると、４個のバ
イトの群はデコードされ、対応する命令情報が決定されている。

【０１２５】 命令が特定されると、これらの命令へのポインタが、エントリの命令ポインタ
フィールド１０２〜１０８に記憶される。デコーダ１９２は、ラインプレディク
タエントリレジスタ１９４にラインプレディクタエントリを蓄積する。さらに、
デコーダ１９２は、命令が特定されデコードされると、それらをマップユニット
３０にディスパッチし得る。

【０１２６】 ラインについての終了条件を検出することに応答して、デコーダ１９２は、終
了制御回路１９６に終了のタイプについて信号を与える。さらに、デコーダ１９
２は、終了命令タイプを示すように最終命令タイプフィールド１２０を設定する
。命令がＭＲＯＭ命令であるならば、デコーダ１９２は、命令および更新された
ＭＲＯＭエントリポイントフィールド１３２のためのエントリポイントを生成す
る。分岐変位フィールド１２４および継続フィールド１２６も適切に設定される
。

【０１２７】 終了条件に応答して、終了制御回路１９６は、（もし当てはまるならば）分岐
命令のアドレスを生成し、分岐プレディクタにアクセスする。分岐アドレスに応
答して受取られた分岐予測情報に応答して、終了制御回路１９６は、シーケンシ
ャルアドレスまたは分岐ターゲットアドレスの１つとしてＣＡＭアドレスを与え
る。非分岐命令で終了するラインについては、終了制御回路１９６は、ＣＡＭア
ドレスとしてシーケンシャルアドレスを与える。ラインプレディクタ１２は、次
のインデックスフィールドを生成するためにＣＡＭアドレスのサーチを行う。分
岐プレディクタアクセス（当てはまるならば、または他の態様ではシーケンシャ
ルアドレス）に基づいて、終了制御回路１９６は、ラインプレディクタエントリ
レジスタ１９４中の次のフェッチアドレスフィールド１１２および次の代替フェ
ッチアドレスフィールド１１４（ならびに分岐予測フィールド１２２）を初期化
する。次のインデックスは、エントリがラインプレディクタ１２に更新されると
、制御回路７４によって与えられるか、または、ラインプレディクタエントリレ
ジスタ１９４に記憶するために終了制御回路１９６に与えられ得る。

【０１２８】 コンピュータシステム ここで図２３を参照し、バスブリッジ２０２を介して種々のシステムコンポー
ネントに結合されるプロセッサ１０を含むコンピュータシステム２００のある実
施例のブロック図が示される。他の実施例が可能であり企図される。図示のシス
テムでは、主メモリ２０４が、メモリバス２０６によりバスブリッジ２０２に結
合され、グラフィックスコントローラ２０８が、ＡＧＰバス２１０によりバスブ
リッジ２０２に結合される。最後に、複数個ＰＣＩデバイス２１２Ａ〜２１２Ｂ
が、ＰＣＩバス２１４によりバスブリッジ２０２に結合される。２次バスブリッ
ジ２１６がさらに設けられ、ＥＩＳＡ／ＩＳＡバス２２０により１つ以上のＥＩ
ＳＡまたはＩＳＡデバイス２１８への電気的インターフェイスを可能としてもよ
い。プロセッサ１０は、ＣＰＵバス２２４によりバスブリッジ２０２に、および
オプションのＬ２キャッシュ２２８に結合される。合わせて、ＣＰＵバス２２４
およびＬ２キャッシュ２２８へのインターフェイスは、外部インターフェイス５
２を含んでもよい。

【０１２９】 バスブリッジ２０２は、プロセッサ１０と、主メモリ２０４と、グラフィック
スコントローラ２０８と、ＰＣＩバス２１４につながれるデバイスとの間のイン
ターフェイスを設ける。操作が、バスブリッジ２０２に接続されるデバイスの１
つから受取られると、バスブリッジ２０２は、操作のターゲット（たとえば、特
定のデバイス、または、ＰＣＩバス２１４の場合には、ターゲットはＰＣＩバス
２１４上にある）を特定する。バスブリッジ２０２は、操作をターゲットとされ
たデバイスに経路付ける。バスブリッジ２０２は、一般的に、操作を、ソースデ
バイスまたはバスによって使用されるプロトコルからターゲットデバイスまたは
バスによって使用されるプロトコルに変換する。

【０１３０】 ＰＣＩバス２１４のためにＩＳＡ／ＥＩＳＡバスへのインターフェイスを設け
ることに加えて、２次バスブリッジ２１６は、所望に応じてさらなる機能をさら
に組込んでもよい。２次バスブリッジ２１６の外部のまたはこれと統合される、
入力／出力コントローラ（図示せず）が、所望に応じて、キーボードおよびマウ
ス２２２のためのならびにさまざまなシリアルポートおよびパラレルポートのた
めの動作上のサポートを与えるために、コンピュータシステム２００内に含めら
れてもよい。外部キャッシュユニット（図示せず）が、他の実施例では、プロセ
ッサ１０とバスブリッジ２０２との間のＣＰＵバス２２４にさらに結合されても
よい。代替的に、外部キャッシュは、バスブリッジ２０２に結合されてもよく、
外部キャッシュのためのキャッシュ制御論理が、バスブリッジ２０２に統合され
てもよい。Ｌ２キャッシュ２２８がさらに、プロセッサ１０へのバックサイド構
成において示される。なお、Ｌ２キャッシュ２２８は、プロセッサ１０から分離
されてもよく、プロセッサ１０とのカートリッジ（たとえばスロット１またはス
ロットＡ）に統合されても、または、半導体基板上でプロセッサ１０と統合され
てもよい。

【０１３１】 主メモリ２０４は、アプリケーションプログラムが記憶され、プロセッサ１０
が主として実行するメモリである。好適な主メモリ２０４は、ＤＲＡＭ（ダイナ
ミックランダムアクセスメモリ）を含む。たとえば、ＳＤＲＡＭ（シンクロナス
ＤＲＡＭ）またはランバスＤＲＡＭ（ＲＤＲＡＭ）（Ｒ）の複数個のバンクが好
適であり得る。

【０１３２】 ＰＣＩデバイス２１２Ａ〜２１２Ｂは、たとえば、ネットワークインターフェ
イスカード、ビデオアクセラレータ、オーディオカード、ハードディスクドライ
ブもしくはフロッピー（Ｒ）ディスクドライブまたはドライブコントローラ、Ｓ
ＣＳＩ（スモールコンピュータシステムインターフェイス）アダプタおよびテレ
フォニカードなどの種々の周辺装置を例示するものである。同様に、ＩＳＡデバ
イス２１８は、モデム、サウンドカード、およびＧＢＩＢまたはフィールドバス
インターフェイスカードなどの種々のデータ収集カードなどのさまざまなタイプ
の周辺装置を例示するものである。

【０１３３】 グラフィックスコントローラ２０８は、ディスプレイ２２６上のテキストおよ
び画像のレンダリングを制御するために設けられる。グラフィックスコントロー
ラ２０８は、主メモリ２０４におよびから効果的にシフト可能である３次元デー
タ構造をレンダリングするために、当該技術に一般的に公知の典型的なグラフィ
ックスアクセラレータを採用し得る。したがって、グラフィックスコントローラ
２０８は、バスブリッジ２０２内のターゲットインターフェイスへのアクセスを
要求し受けることにより主メモリ２０４へのアクセスを獲得することができると
いう点で、ＡＧＰバス２１０のマスタであり得る。専用グラフィックスバスが、
主メモリ２０４からのデータの高速取出を可能とする。ある種の動作については
、グラフィックスコントローラ２０８は、ＡＧＰバス２１０でのＰＣＩプロトコ
ルトランザクションを生成するようさらに構成されてもよい。バスブリッジ２０
２のＡＧＰインターフェイスは、したがって、ＡＧＰプロトコルトランザクショ
ンならびにＰＣＩプロトコルターゲットトランザクションおよびイニシエータト
ランザクションの両方をサポートするための機能を含み得る。ディスプレイ２２
６は、画像またはテキストを表わすことのできる任意の電子ディスプレイである
。好適なディスプレイ２２６は、陰極線管（「ＣＲＴ」）、液晶ディスプレイ（
「ＬＣＤ」）、などを含む。

【０１３４】 なお、ＡＧＰバス、ＰＣＩバス、およびＩＳＡバスまたはＥＩＳＡバスが、上
記説明において例として用いられたが、所望に応じていかなるバスアーキテクチ
ャと置き換えられてもよい。さらになお、コンピュータシステム２００は、さら
なるプロセッサ（たとえば、コンピュータシステム２００のオプションのコンポ
ーネントとして示されるプロセッサ１０ａ）を含むマルチプロセッシングコンピ
ュータシステムであってもよい。プロセッサ１０ａはプロセッサ１０と同様であ
り得る。より特定的には、プロセッサ１０ａは、プロセッサ１０の同一のコピー
であり得る。プロセッサ１０ａは、独立バス（図２３に示す）を介してバスブリ
ッジ２０２に接続されてもよく、または、プロセッサ１０とＣＰＵバス２２４を
共有してもよい。さらに、プロセッサ１０ａは、Ｌ２キャッシュ２２８と同様の
オプションのＬ２キャッシュ２２８ａに結合されてもよい。

【０１３５】 ここで図２４を参照し、コンピュータシステム３００の別の実施例が示される
。他の実施例が可能であり企図される。図２４の実施例において、コンピュータ
システム３００は、いくつかの処理ノード３１２Ａ、３１２Ｂ、３１２Ｃおよび
３１２Ｄを含む。各処理ノードは、それぞれの処理ノード３１２Ａ〜３１２Ｄの
各々の内に含まれるメモリコントローラ３１６Ａ〜３１６Ｄを介してそれぞれの
メモリ３１４Ａ〜３１４Ｄに結合される。さらに、処理ノード３１２Ａ〜３１２
Ｄは、処理ノード３１２Ａ〜３１２Ｄ間の通信を行なうために用いられるインタ
ーフェイス論理を含む。たとえば、処理ノード３１２Ａは、処理ノード３１２Ｂ
と通信するためのインターフェイス論理３１８Ａと、処理ノード３１２Ｃと通信
するためのインターフェイス論理３１８Ｂと、さらに別の処理ノード（図示せず
）と通信するための第３のインターフェイス論理３１８Ｃとを含む。同様に、処
理ノード３１２Ｂは、インターフェイス論理３１８Ｄ、３１８Ｅおよび３１８Ｆ
を含み、処理ノード３１２Ｃは、インターフェイス論理３１８Ｇ、３１８Ｈおよ
び３１８Ｉを含み、処理ノード３１２Ｄは、インターフェイス論理３１８Ｊ、３
１８Ｋおよび３１８Ｌを含む。処理ノード３１２Ｄは、インターフェイス論理３
１８Ｌを介して複数個の入力／出力装置（たとえば、デイジーチェーン構成のデ
バイス３２０Ａ〜３２０Ｂ）と通信するよう結合される。他の処理ノードは、同
様の態様で他のＩ／Ｏ装置と通信し得る。

【０１３６】 処理ノード３１２Ａ〜３１２Ｄは、処理ノード間の通信のためにパケットベー
スのリンクを実現する。この実施例では、リンクは、単方向ラインの組として実
現される（たとえばライン３２４Ａは処理ノード３１２Ａから処理ノード３１２
Ｂへパケットを伝送するために用いられ、ライン３２４Ｂは処理ノード３１２Ｂ
から処理ノード３１２Ａにパケットを伝送するために用いられる）。ライン３２
４Ｃ〜３２４Ｈの他の組は、図２４に示す他の処理ノード間でパケットを伝送す
るために用いられる。一般的には、ライン３２４の各組は、１つ以上のデータ線
と、データ線に対応する１つ以上のクロック線と、運ばれるパケットのタイプを
示す１つ以上の制御線とを含み得る。リンクは、処理ノード間の通信のためには
キャッシュコヒーレントの態様で、または、処理ノードとＩ／Ｏ装置（またはＰ
ＩＣバスまたはＩＳＡバスなどの従来の構成のＩ／Ｏバスへのバスブリッジ）と
の間の通信のためにはコヒーレントでない態様で動作し得る。さらに、リンクは
、図示のようにＩ／Ｏ装置間のデイジーチェーン構造を用いてコヒーレントでな
い態様で動作してもよい。なお、ある処理ノードから別のものへ伝送されるべき
パケットは、１つ以上の中間ノードを通過してもよい。たとえば、処理ノード３
１２Ａによって処理ノード３１２Ｄに伝送されるパケットは、図２４に示すよう
に、処理ノード３１２Ｂまたは処理ノード３１２Ｃのいずれかを通過してもよい
。いかなる好適なルーチングアルゴリズムが使用されてもよい。コンピュータシ
ステム３００の他の実施例は、図２４に示す実施例よりも多いまたはより少ない
処理ノードを含んでもよい。

【０１３７】 一般的に、パケットは、ライン３２４でノード間を１つ以上のビットタイムと
して伝送され得る。ビットタイムは、対応するクロック線上のクロック信号の立
上がりまたは立下がりエッジであり得る。パケットは、トランザクションを開始
するためのコマンドパケットと、キャッシュコヒーレンシを維持するためのプロ
ーブパケットと、プローブおよびコマンドに応答することから応答パケットとを
含み得る。

【０１３８】 処理ノード３１２Ａ〜３１２Ｄは、メモリコントローラおよびインターフェイ
ス論理に加えて、１つ以上のプロセッサを含み得る。広くいって、処理ノードは
、少なくとも１つのプロセッサを含み、任意で、所望に応じてメモリおよび他の
論理と通信するためのメモリコントローラを含んでもよい。より特定的には、処
理ノード３１２Ａ〜３１２Ｄは、プロセッサ１０を含んでもよい。外部インター
フェイスユニット４６は、ノード内にインターフェイス論理３１８を、およびメ
モリコントローラ３１６を含んでもよい。

【０１３９】 メモリ３１４Ａ〜３１４Ｄは、いかなる好適なメモリ装置を含んでもよい。た
とえば、メモリ３１４Ａ〜３１４Ｄは、１つ以上のＲＡＭＢＵＳ ＤＲＡＭ（Ｒ
ＤＲＡＭ）（Ｒ）、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）、スタティックＲＡＭ
などを含み得る。コンピュータシステム３００のアドレス空間は、メモリ３１４
Ａ〜３１４Ｄ間で分割される。各処理ノード３１２Ａ〜３１２Ｄは、どのアドレ
スがどのメモリ３１４Ａ〜３１４Ｄに対応付けられるか、したがって、特定のア
ドレスのためのメモリ要求がどの処理ノード３１２Ａ〜３１２Ｄに経路付けられ
るべきかを決定するために用いられるメモリマップを含み得る。ある実施例では
、コンピュータシステム３００内でのアドレスのためのコヒーレンシポイントは
、アドレスに対応するバイトを記憶するメモリに結合されるメモリコントローラ
３１６Ａ〜３１６Ｄである。換言すれば、メモリコントローラ３１６Ａ〜３１６
Ｄは、対応するメモリ３１４Ａ〜３１４Ｄへの各メモリアクセスがキャッシュコ
ヒーレントな態様で生じることを確実にする役割を担う。メモリコントローラ３
１６Ａ〜３１６Ｄは、メモリ３１４Ａ〜３１４Ｄにインターフェイスするための
制御回路を含み得る。さらに、メモリコントローラ３１６Ａ〜３１６Ｄは、メモ
リ要求を待ち行列に入れるための要求キューを含み得る。

【０１４０】 一般的に、インターフェイス論理３１８Ａ〜３１８Ｌは、リンクからパケット
を受取るための、および、リンクで伝送されるべきパケットをバッファするため
の種々のバッファを含み得る。コンピュータシステム３００は、パケットを伝送
するためのいかなる好適なフロー制御メカニズムを採用してもよい。たとえば、
ある実施例では、各インターフェイス論理３１８は、そのインターフェイス論理
が接続されるリンクの他方端のレシーバ内にバッファの各タイプの数のカウント
を記憶する。受信インターフェイス論理がパケットを記憶するための空きバッフ
ァを有しなければ、インターフェイス論理はパケットを伝送しない。パケットを
前方にルーチングすることにより受信バッファが解放されると、受信インターフ
ェイス論理は、送信インターフェイス論理にメッセージを伝送し、バッファが解
放されたことを示す。そのようなメカニズムは「クーポンベースの」システムと
呼ばれ得る。

【０１４１】 Ｉ／Ｏ装置３２０Ａ〜３２０Ｂは、いかなる好適なＩ／Ｏ装置であってもよい
。たとえば、Ｉ／Ｏ装置３２０Ａ〜３２０Ｂは、ネットワークインターフェイス
カード、ビデオアクセラレータ、オーディオカード、ハードディスクドライブも
しくはフロッピー（Ｒ）ディスクドライブまたはドライブコントローラ、ＳＣＳ
Ｉ（スモールコンピュータシステムインターフェイス）アダプタおよびテレフォ
ニカード、モデム、サウンドカード、ならびにＧＰＩＢまたはフィールドバスイ
ンターフェイスカードなどの種々のデータ収集カードを含み得る。

【０１４２】 多くの変形および修正が、上記開示を完全に理解すると当業者には明らかとな
るであろう。前掲の特許請求の範囲は、すべてのそのような変形および修正を含
むものと解釈されることが意図される。

【０１４３】

【産業上の適用】

この発明は、一般的には、プロセッサおよびコンピュータシステムに適用可能
であり得る。

【図面の簡単な説明】

【図１】 プロセッサのある実施例のブロック図である。

【図２】 図１に示すプロセッサのある実施例によって採用され得るパイプ
ラインの図である。

【図３】 分岐予測装置、フェッチＰＣ生成ユニット、ラインプレディクタ
、命令ＴＬＢ、Ｉ−キャッシュ、およびプレディクタミスデコードユニットのあ
る実施例のブロック図である。

【図４】 ラインプレディクタのある実施例のブロック図である。

【図５】 図４に示すＰＣ ＣＡＭのエントリのある実施例の図である。

【図６】 図４に示すインデックステーブルのエントリのある実施例の図で
ある。

【図７】 図６に示す次のエントリフィールドのある実施例の図である。

【図８】 図６に示す制御情報フィールドのある実施例の図である。

【図９】 ラインプレディクタ内のエントリを生成するための終了条件のあ
る実施例の表の図である。

【図１０】 ラインプレディクタによってなされる予測とマッチする分岐予
測のためのラインプレディクタのある実施例の動作のタイミング図である。

【図１１】 ラインプレディクタによってなされる予測とマッチしない分岐
予測のためのラインプレディクタのある実施例の動作のタイミング図である。

【図１２】 ラインプレディクタによってなされる予測とマッチしない間接
ターゲット分岐予測のためのラインプレディクタのある実施例の動作のタイミン
グ図である。

【図１３】 ラインプレディクタによってなされる予測とマッチするリター
ンアドレス予測のためのラインプレディクタのある実施例の動作のタイミング図
である。

【図１４】 ラインプレディクタによってなされる予測とマッチしないリタ
ーンアドレス予測のためのラインプレディクタのある実施例の動作のタイミング
図である。

【図１５】 ページ境界にまたがるフェッチのためのラインプレディクタの
ある実施例の動作のタイミング図である。

【図１６】 ラインプレディクタミスについてのラインプレディクタおよび
プレディクタミスデコードユニットのある実施例の動作のタイミング図である。

【図１７】 ラインプレディクタにおいてヌルの次のインデックスについて
のラインプレディクタおよびプレディクタミスデコードユニットのある実施例の
動作のタイミング図である。

【図１８】 正しくない整列情報を有するラインプレディクタエントリにつ
いてのラインプレディクタおよびプレディクタミスデコードユニットのある実施
例の動作のタイミング図である。

【図１９】 ＭＲＯＭ命令または非分岐命令によって終了するエントリを生
成するためのラインプレディクタおよびプレディクタミスデコードユニットのあ
る実施例の動作のタイミング図である。

【図２０】 分岐命令によって終了するエントリを生成するためのラインプ
レディクタおよびプレディクタミスデコードユニットのある実施例の動作のタイ
ミング図である。

【図２１】 次のフェッチＰＣおよびインデックスの両方について分岐命令
によって終了するラインプレディクタエントリをトレーニングするためのライン
プレディクタおよびプレディクタミスデコードユニットのある実施例の動作のタ
イミング図である。

【図２２】 図１および図３に示すプレディクタミスデコードユニットのあ
る実施例のブロック図である。

【図２３】 図１に示すプロセッサを含む第１の例示のコンピュータシステ
ムのブロック図である。

【図２４】 図１に示すプロセッサを含む第２の例示のコンピュータシステ
ムのブロック図である。

【手続補正書】特許協力条約第３４条補正の翻訳文提出書

【提出日】平成１３年１１月１４日（２００１．１１．１４）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００５

【補正方法】変更

【補正の内容】

【０００５】 命令がキャッシュ内に記憶されるときにプリデコーダが各命令バイトに関する
情報をその命令バイトに付加するさまざまなプリデコード方式が提案されている
。ここで使用される「プリデコーディング」という言葉は、対応する命令バイト
をプロセッサの命令キャッシュに記憶するのに先立って命令デコード情報を生成
することをいう。生成された情報は、命令キャッシュに命令バイトとともに記憶
され得る。たとえば、命令バイトは、命令の始まりまたは終わりであるように表
示され得る。対応する命令バイトがフェッチされるときプリデコード情報をスキ
ャンすることにより、命令は、命令バイトを実際にデコードすることを試みるこ
となしに位置付けされ得る。プリデコード情報は複数の可変長命令を同時に位置
付けるために必要とされる論理の量を減じするために使用され得る。残念ながら
、この方式も高クロック周波数では不十分なものとなってきている。高周波数で
１クロックサイクル中に複数の命令を位置付けるための方法が必要とされる。 ＵＳ−Ａ−５，５８６，２７６は、命令のシーケンシャルなストリームにおけ
る可変長の命令の境界を示すためのエンドビットマーカーを含むスーパースカラ
コンピュータ開示し、エンドマーカーは、キャッシュメモリ内に記憶され、シー
ケンシャル命令の並列処理を促進する。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】０００６

【補正方法】変更

【補正の内容】

【０００６】 上に概略した課題は、ここに記載されるラインプレディクタによって大部分解
決される。ラインプレディクタは、命令のための整列情報をキャッシュする。各
フェッチアドレスに応答して、ラインプレディクタは、フェッチアドレスで始ま
る命令、およびその命令の後の１つ以上のさらなる命令のための整列情報を与え
る。整列情報は、たとえば、命令ポインタであってもよく、その各々が、フェッ
チアドレスに応答してフェッチされた複数個の命令バイト内の対応する命令を直
接位置づける。命令はポインタによって位置づけられるので、命令のデコードユ
ニットへの整列は、低レイテンシ高周波動作であり得る。１バイトごとに記憶さ
れるプリデコードデータをスキャンする必要がなく、整列情報は、フェッチアド
レスに基づいて命令ベースで記憶される。この態様では、命令は、フェッチされ
た命令バイトからより簡単に抽出され得る。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】０００８

【補正方法】変更

【補正の内容】

【０００８】 この発明のある局面に従えば、プロセッサが提供され、プロセッサは、フェッ
チアドレスを受取るよう結合される命令キャッシュと、前記フェッチアドレスを
受取るよう結合されるラインプレディクタとを含み、前記ラインプレディクタは
、複数個のエントリを含む第１のメモリを含み、各エントリは、複数個の命令ポ
インタを記憶し、前記ラインプレディクタは、前記複数個のエントリの第１のエ
ントリを選択するよう構成され、前記第１のエントリは前記フェッチアドレスに
対応し、前記第１のエントリ内の第１の複数個の命令ポインタの各々は、有効で
あれば、フェッチアドレスに応答して前記命令キャッシュの最大で２つの命令キ
ャッシュラインからフェッチされる複数個の命令バイト内の命令を直接位置づけ
る。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】０００９

【補正方法】変更

【補正の内容】

【０００９】 この発明の第２の局面に従えば、フェッチアドレスを生成するステップと、ラ
インプレディクタのメモリのエントリから第１の複数個の命令ポインタを選択す
るステップとを含む方法が提供され、前記第１の複数個の命令ポインタは前記フ
ェッチアドレスに対応し、前記第１の複数個の命令ポインタの各々は、有効であ
れば、フェッチアドレスに応答して命令キャッシュの最大で２つのキャッシュラ
インからフェッチされる複数個の命令バイト内の命令を直接位置付ける。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケラー，ジェイムス・ビィ アメリカ合衆国、94303 カリフォルニア 州、パロ・アルト、アイリス・ウェイ、 210 (72)発明者 シャルマ，プニート シンガポール、448912 シンガポール、シ グラップ・ロード、５、マンダリン・ガー デンズ・フル・サービス・アパートメン ト、ユニット・ナンバー・19−38 (72)発明者 シャケル，キース・アール アメリカ合衆国、95131 カリフォルニア 州、サン・ノゼ、バラード・コート、1268 (72)発明者 マテュス，フランシス・エム アメリカ合衆国、94087 カリフォルニア 州、サニィベイル、エンダビー・ウェイ、 1485 Ｆターム(参考） 5B013 AA01 AA07 AA16 BB01 BB12 BB14 DD00 DD04 5B033 AA01 AA14 CA19 DB06 DB08 DC08

Claims (10)

【特許請求の範囲】
1. 【請求項１】 フェッチアドレスを受取るよう結合される命令キャッシュ（
   １４）と、 前記フェッチアドレスを受取るよう結合されるラインプレディクタ（１２）と
   を含み、前記ラインプレディクタ（１２）は、複数個のエントリを含む第１のメ
   モリ（７２）を含み、各エントリは、複数個の命令ポインタ（１０２、１０４、
   １０６、１０８）を記憶し、前記ラインプレディクタ（１２）は、前記複数個の
   エントリの第１のエントリを選択するよう構成され、前記第１のエントリは前記
   フェッチアドレスに対応し、前記第１のエントリ内の第１の複数個の命令ポイン
   タ（１０２、１０４、１０６、１０８）の各々は、有効であれば、前記フェッチ
   アドレスに応答して前記命令キャッシュ（１４）の最大で２つのキャッシュライ
   ンからフェッチされる複数個の命令バイト内の命令を直接位置付ける、プロセッ
   サ（１０）。
2. 【請求項２】 前記第１のエントリはさらに、前記第１のメモリ（７２）内
   の前記複数個のエントリの第２のエントリを特定する次のエントリ表示（１００
   ）を記憶するよう構成され、前記ラインプレディクタ（１２）は、前記次のエン
   トリ表示（１００）に応答してそこに記憶される第２の複数個の命令ポインタ（
   １０２、１０４、１０６、１０８）を与えるために、前記第２のエントリをその
   後に選択するよう構成される、請求項１に記載のプロセッサ（１０）。
3. 【請求項３】 前記ラインプレディクタ（１２）はさらに、前記フェッチア
   ドレスを受取るよう結合されかつ前記第１のメモリ（７２）にさらに結合される
   第２のメモリ（７０）を含み、前記第２のメモリ（７０）は、フェッチアドレス
   およびインデックスを前記第１のメモリ（７２）に記憶するよう構成される第２
   の複数個のエントリを含み、前記第２のメモリ（７０）は、前記フェッチアドレ
   スを前記第２の複数個のエントリに記憶されるフェッチアドレスと比較し、前記
   第２の複数個のエントリの第２のエントリを、前記フェッチアドレスが前記第２
   のエントリに記憶される前記フェッチアドレスとマッチすることに応答して、選
   択するよう構成され、前記第２のメモリ（７０）は、前記第１のエントリを選択
   するために、前記第２のエントリに記憶された前記インデックスを前記第１のメ
   モリ（７２）に与えるよう構成される、請求項２に記載のプロセッサ（１０）。
4. 【請求項４】 前記ラインプレディクタ（１２）は、前記第１のエントリ内
   の前記次のエントリ表示（１００）が有効であれば前記第２のメモリ（７０）へ
   のアクセスを禁止するよう構成される、請求項３に記載のプロセッサ（１０）。
5. 【請求項５】 前記次のエントリ表示（１００）はさらに、前記第１のメモ
   リ（７２）内の前記複数個のエントリの第３のエントリを特定し、前記第１の複
   数個命令のポインタ（１０２、１０４、１０６、１０８）によって特定される最
   終命令は分岐命令であり、前記第３のエントリは、前記分岐命令の予測されない
   パスにおける命令に対応する、請求項２に記載のプロセッサ（１０）。
6. 【請求項６】 前記第１のエントリはさらに、前記第１の複数個の命令ポイ
   ンタ（１０２、１０４、１０６、１０８）によって位置付けられる前記命令に対
   応する制御情報（１１０）を記憶するよう構成され、前記制御情報（１１０）は
   、前記第１の複数個の命令ポインタによって位置付けられる最終命令の少なくと
   も１バイトが前記複数個の命令バイトと異なったページ上に記憶されることの表
   示（１２６）を含む、請求項１に記載のプロセッサ（１０）。
7. 【請求項７】 前記第１のエントリはさらに、前記第１の複数個の命令ポイ
   ンタ（１０２、１０４、１０６、１０８）によって位置付けられる前記命令に対
   応する制御情報（１１０）を記憶するよう構成され、前記制御情報（１１０）は
   、前記第１の複数個の命令ポインタ（１０２、１０４、１０６、１０８）によっ
   て特定される最終命令のタイプを含む、請求項１に記載のプロセッサ（１０）。
8. 【請求項８】 フェッチアドレスを生成するステップと、 ラインプレディクタ（１２）から第１の複数個の命令ポインタ（１０２、１０
   ４、１０６、１０８）を選択するステップとを含み、前記第１の複数個の命令ポ
   インタ（１０２、１０４、１０６、１０８）は前記フェッチアドレスに対応し、
   前記第１の複数個の命令ポインタ（１０２、１０４、１０６、１０８）の各々は
   、有効であれば、前記フェッチアドレスに応答して命令キャッシュ（１４）の最
   大２つのキャッシュラインからフェッチされる複数個の命令バイト内の命令を直
   接位置付ける、方法。
9. 【請求項９】 前記ラインプレディクタ（１２）は、複数個のエントリを含
   む第１のメモリ（７２）を含み、前記複数個のエントリの各々は、複数個の命令
   ポインタ（１０２、１０４、１０６、１０８）を記憶するよう構成され、前記第
   １のエントリはさらに、次のエントリ表示（１００）を記憶するよう構成され、
   前記選択するステップは、前記複数個のエントリの第１のエントリを選択するス
   テップを含み、前記第１のエントリは前記第１の複数個の命令ポインタ（１０２
   、１０４、１０６、１０８）を記憶し、前記方法はさらに、前記次のエントリ表
   示（１００）に応答して前記複数個のエントリの第２のエントリを選択するステ
   ップを含む、請求項８に記載の方法。
10. 【請求項１０】 フェッチアドレスを受取りかつこれに応答して複数個の命
    令ポインタ（１０２、１０４、１０６、１０８）を与えるよう結合されるライン
    プレディクタ（１２）を含むプロセッサ（１０）。