JP2003116048A - シェーディング補正方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】２次元の偏差を取り除くシェーディング補正方
法を提供する。 【解決手段】水平方向および垂直方向の２次元の補正用
ブロックデータを備え、該２次元の補正用ブロックデー
タを２次元フィルタ５Ｄでスムージング処理し、処理後
の信号を用いて、映像信号のシェーディング補正を行
い、垂直方向フィルタの状態を格納するメモリを備えた
ことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はテレビジョンカメラ
を用いて撮像した場合の、レンズの光学系や、撮像素子
の感度むら、および、光源の方向性など撮像条件による
むらを補正するシェーディング補正方法に関するもので
ある。

【０００２】

【従来の技術】テレビジョンカメラを用いて撮像した映
像には様々な理由で、収差が発生する。本発明で対象と
する収差は、シェーディングと称される収差であり、ブ
ラックシェーディングと変調シェーディングがある。発
生の理由は、レンズの光学系や、撮像素子の感度むら
や、テレビジョンカメラ内のアナログ処理回路における
方向性不均一性による偏りや、光源の方向性など撮像条
件によるむらなど様々である。

【０００３】光源の方向性によるむらを例に取ると、画
像計測などでカメラを用いて撮像する場合、計測対象と
カメラは接近しており、光源は被写体に対し、斜めから
照らす状態となり、画面上の光量に不均一性が発生す
る。これは変調シェーディングとして映像に悪影響をお
よぼす。光源の方向性によるむらがある場合、画面全体
に均一な白い画像を映した際、その映像に光量の不均一
性による偏りが、変調シェーディングとして含まれる。

【０００４】図１２にシェーディング信号の例を示す。
図１２は垂直方向にのみ偏りがある場合を示している。
この変調シェーディングを補正する方法として、従来は
垂直方向に１次元の補正信号を発生させ、収差の補正を
行っていた。

【０００５】図１３に従来の構成と波形を示す。レンズ
などの光学系１より取りこまれた映像は、ＣＣＤなどの
撮像素子２、映像信号処理回路３を経て、電気的な映像
信号となる。この段階での波形を７に示す。波形７では
偏りが中心位置を１００％レベルとした場合、画面端の
レベルが５０％であったと仮定する。この情報をブロッ
ク単位に測定する。但し、偏りは垂直方向のみで、水平
方は一定とし、水平方向の特定の領域を代表として測定
する。関係を図１２にも示す。

【０００６】次に、この偏りを補正すべく、ブロック単
位に補正信号を求める。補正信号は利得に相当する。こ
の例では、画面中心に全体のレベルを合わせるとし、画
面中心に相当するブロックの補正信号、つまり利得を１
倍とすると、画面端に相当するブロックの利得Ｇは５０
％×Ｇ＝１００％で、Ｇ＝２倍となる。ブロック単位に
求められた補正データは、メモリ６に備えておく。メモ
リ６から、映像の垂直同期信号に同期してブロックデー
タを読み出す。波形を９に示す。

【０００７】次にアナログフィルタ回路５でスムージン
グを行い、補正信号を得る。この補正信号の波形を８に
示す。この補正信号を乗算回路４’で映像信号に乗ずる
と、信号は一律１００％となり、均一となる。このよう
な方法でシェーディング補正を行っていた。

【０００８】ここで、スムージングするフィルタの特性
を説明する。図１３のフィルタ回路５のスムージング用
フィルタ特性を図１４に示す。図１４において、丸印を
つないだ曲線がフィルタ出力であり、階段状波形がフィ
ルタ入力である。１ブロックがＮクロックであり、ブロ
ック単位のサンプリング周期をＦｏとする。

【０００９】ブロック信号の周波数成分は図１５とな
る。つまり、ブロック信号のサンプリング周波数をＦｓ
とすると、Ｆｏ＝Ｆｓ／Ｎとなり、Ｆｏの間隔でＦｏの
整数倍周波数に高調波成分を持つことになる。スムージ
ングして、ブロックの段差を取り除くことは、この高調
波成分を取り除くことに他ならない。

【００１０】

【発明が解決しようとする課題】このように、従来のシ
ェーディング補正は、１次元処理であるが、これに対し
て実際の偏りは、２次元の偏差を持っている。特に、光
源の方向性による“むら”などは、複雑な偏差を含むこ
とになり、従来の１次元補正方式偏差が残り、不充分で
あった。

【００１１】本発明の目的は、２次元の偏差を取り除く
シェーディング補正方法を提供することにある。

【００１２】

【課題を解決するための手段】本発明は、撮像された画
像の収差をリアルタイムで補正するシェーディング補正
方法において、水平方向および垂直方向の２次元の補正
用ブロックデータを備え、該２次元の補正用ブロックデ
ータを２次元フィルタでスムージング処理し、処理後の
信号を用いて、映像信号のシェーディング補正を行うこ
とを特徴とするシェーディング補正方法である。

【００１３】本発明は、前記２次元フィルタを、垂直方
向フィルタおよび水平方向フィルタで構成し、且つ前記
垂直方向フィルタのフィルタ状態を格納するバッファメ
モリを備えたことを特徴とするシェーディング補正方法
である。

【００１４】本発明は、前記２次元フィルタを、垂直方
向フィルタおよび水平方向フィルタで構成し、且つ前記
垂直方向フィルタをラインごとに前記垂直方向フィルタ
のタップ数分、前記垂直方向フィルタが更新された結果
の状態を各タップに書きこむことを特徴とするシェーデ
ィング補正方法である。

【００１５】

【発明の実施の形態】図１に本発明の実施の形態による
シェーディング補正方法を有する構成を示す。レンズな
どの光学系１より取りこまれた映像は、ＣＣＤなどの撮
像素子２、映像信号処理回路３を経て、電気的な映像信
号となる。ブロック単位に求められた補正用ブロックデ
ータを、メモリ６に備えておく。メモリ６から、映像の
水平・垂直同期信号に同期して補正用ブロックデータを
読み出し、２次元デジタルフィルタ回路５Ｄでスムージ
ングを行い補正信号を得、この補正信号を減算回路４で
入力される映像信号から減じてシェーディング補正を行
なう。

【００１６】本発明は、２次元の偏差を取り除くため
に、ブロックデータも２次元で備えるようにすることに
ある。２次元のブロックデータをスムージングするに
は、２次元フィルタが必要となる。これは原理的にはデ
ジタルで２次元フィルタを構成すれば実現可能である。

【００１７】図２は図１の２次元デジタルフィルタ回路
５Ｄの第１の実施の形態の構成図である。図２におい
て、２次元デジタルフィルタ回路は、ラインメモリ５１
から５８０からなる８０個のラインメモリとフィルタ係
数演算回路５８１とで構成された垂直方向フィルタ５９
０と、レジスタ７１から７１３４からなる１３４個のレ
ジスタとフィルタ係数演算回路７１３５とで構成された
水平方向フィルタ７１４０とで構成される。

【００１８】この構成は、画像計測にカメラを用いる場
合の、画面サイズがＸＧＡと称されるサイズに対応した
構成であるが、画面サイズがＸＧＡと称されるサイズで
あると、水平方向のサンプリング数は１３４４、垂直方
向のライン数は８０６ラインになる。ブロックの間隔を
全体の５％程度にすると、水平方向では１３４４×５％
＝６７、垂直方向では８０６×５％＝４０ラインとな
る。ブロックの数は２０×２０＝４００ブロックとな
る。２次元フィルタを構成する上で、垂直方向のサンプ
リングピッチは４０ラインであり、垂直方向のフィルタ
のタップ数は４０×２＝８０タップ必要となる。

【００１９】すなわち、８０個のラインメモリを必要と
する。ラインメモリの総容量は、８０×１３４４＝１０
７５２０ワードとなり、膨大になる。問題は容量だけで
なく、フィルタを構成する上で夫々のタップの出力を取
り出す必要がある点にある。つまり、フィールドメモリ
のように、一つのメモリとしてまとめることはできない
ため、８０個のメモリが必要となる。

【００２０】そこで、改良として、サンプリングの間隔
を狭めれば、フィルタのタップ数も減り、メモリも減る
が、ブロックの数が増大する。例えば、サンプリングの
間隔を２ラインとすると、垂直方向のフィルタのタップ
数は２×２＝４タップとなり、実現可能な容量となる
が、ブロックの数は、８０６÷２ライン＝４０３ブロッ
ク、２次元では水平×垂直＝２０×４０３＝８０６０ブ
ロック分必要となる。これによってブロックデータを格
納するメモリの容量が増大すると共に、ブロックごとの
補正値を求める際、ＣＰＵの演算時間も増大する。また
フィルタ特性として、サンプリングピッチが高過ぎるた
め、低域成分の偏差が取れなくなる。

【００２１】このようなことから、サンプリング間隔を
狭める手段も有効でない。サンプリング間隔を狭めず、
所望のフィルタ特性を実現する手段として、ラインメモ
リの代わりに、バッファメモリを用いる方法を考える。

【００２２】このバッファメモリを用いる方法はフィル
タの状態をバッファメモリに格納するバッファ処理をす
ることで２次元フィルタを実現するものであり、ライン
メモリを不要とする。

【００２３】バッファメモリの容量としては、フィルタ
のタップ数×垂直ブロック数であり、上記例では８０タ
ップ×２０ブロック＝１６００ワードとなり、これは１
ラインメモリ程度であり、実現可能な容量である。

【００２４】画素単位で変化する一般的な信号に対して
は適用できないが、対象がブロック単位であること、つ
まりブロック幅分は信号が一定である点を利用したもの
である。

【００２５】図３はバッファ処理を用いた２次元フィル
タを示す構成と波形を示す図であり、補正データ保管メ
モリ６と、バッファメモリ５Ｄ―１と垂直方向フィルタ
５Ｄ−２と水平方向フィルタ５Ｄ−３から構成される。
ここで、図１との対応は、図１のメモリ６が補正データ
保管メモリ６に該当し、図１のデジタルフィルタ５Ｄが
バッファメモリ５Ｄ―１と垂直方向フィルタ５Ｄ−２と
水平方向フィルタ５Ｄ−３から構成され、水平方向フィ
ルタ５Ｄ−３の出力が図１の減算回路４に供給され、入
力される映像信号から減ずるシェーディング補正を行
う。

【００２６】この構成にすれば、ラインメモリを用いず
２次元フィルタを構成できるため、実装、価格、電力面
で有利なシステムを構築できる。画面サイズＸＧＡ（水
平方向：１３４４、垂直方向：８０６）の例では、ライ
ンメモリ８０個が１個相当に軽減される。

【００２７】図３に、垂直方向フィルタ５Ｄ−２の出力
の波形例を示した。この波形例から分かるように、水平
１ブロック幅に対する、垂直方向のブロックデータフィ
ルタリング（）は、メモリを用いることなく、
レジスタを用いて１次元のフィルタとして実現可能であ
る。これは、仮に偏差が垂直方向のみにあり、水平方向
の偏りが全くない場合を想定すれば理解し易い。

【００２８】ここで、垂直方向と水平方向の位置を
（Ｖ，Ｈ）と表現する。説明を簡単にするため、水平方
向の全画素数を１０２４画素、垂直方向の全ライン数を
２５６、ブロックの大きさを水平方向３２画素、垂直方
向４ラインとすると、画面での画素位置は図７に示す通
りである。すなわち、１ライン目の画素位置は順に
（０，０）（０，１）（０，２）（０，３）（０，４）
・・・・・・（０，１０２３）、２ライン目の画素位置
は順に（１，０）（１，１）（１，２）（１，３）
（１，４）・・・・・・（１，１０２３）となる。

【００２９】仮に５ライン目の、９画素目の垂直フィル
タ出力を考える。垂直方向のブロックの大きさは４ライ
ンとしたため、タップ数は４＋１＋４＝９タップと考え
る。この時、垂直フィルタ出力を得るには、（０，８）
（１，８）（２，８）（３，８）（４，８）（５，８）
（６，８）（７，８）（８，８）の情報が必要である。
一般的な画素単位で変化する信号の場合、画素ごとに、
つまり水平サンプリング動作に合わせて、入力信号が変
化するため、例えば次の５ライン目の、１０画素目の垂
直フィルタ出力を得るためには、（０，９）（１，９）
（２，９）（３，９）（４，９）（５，９）（６，９）
（７，９）（８，９）の情報が必要である。結局全画素
分の情報が必要となるため、９タップ分のラインメモリ
が必要となる。

【００３０】これに対し、ブロック信号の場合、例えば
上記例では、水平３２画素単位で水平方向に変化がない
ため、５ライン目の９画素目の垂直フィルタ出力と、５
ライン目の１０画素目の垂直フィルタ出力とは同一であ
る。すなわち、図８に示すように、水平３２画素目まで
は、（０，０）（１，０）（２，０）（３，０）（４，
０）（５，０）（６，０）（７，０）（８，０）の情報
を共通に利用できる。この点を利用して、ラインメモリ
を用いることなく、レジスタで１次元垂直フィルタを組
むことができる。

【００３１】ここで図２のラインメモリを用いた２次元
フィルタで、構成を再度説明する。図２では８０個のラ
インメモリがあり、その出力を係数演算し、垂直方向フ
ィルタ５９０を形成していた。垂直方向フィルタ５９０
通過後の信号を１３４個のレジスタで構成した水平方向
フィルタ７１４０に入力し、これを通過させることで、
垂直・水平２次元のフィルタを実現している。

【００３２】図３の実施の形態で実現しようとする構成
は、この垂直フィルタを水平フィルタと同様、レジスタ
で構成するものである。前述の垂直方向９タップのフィ
ルタの例では、フィルタ演算を３２画素単位で共通化で
きるが、それだけでは、メモリをレジスタに置き換える
ことはできない。仮に９個のメモリを９個のレジスタに
置き換えたとする。レジスタの最初のタップに先ずデー
タが入る。画面の最初から考えると、最初に（０，０）
が設定される。映像入力は水平操作を繰り返すため、次
に入力される信号は（０，１）であるが、これは（０，
０）と内容は同じである。次にデータが変化するのは、
（０，３２）のポイントになる。ところがこれは水平方
向フィルタの動作そのものである。

【００３３】垂直フィルタはライン単位でサンプリング
する必要がある。ライン単位でサンプリングすると、こ
のサンプリング点を水平の端につまり０画素目に置くと
入力されるデータは（０，０）（１，０）（２，０）
（３，０）（４，０）（５，０）（６，０）（７，０）
（８，０）となるが、この端の一列のみ取りこまれるこ
とになる。図３ののみが取りこまれ、・・・が
取りこまれない。これでは２次元フィルタにならない。
そこで、フィルタの状態を一旦バッファメモリへ格納す
ることを考える。

【００３４】図４に図３のバッファインタフェースを備
えた垂直方向フィルタの構成を示す。フィルタはセレク
タ８１，８２，８３，８４，８５，８６，８７，８８と
タップレジスタ９１，９２，９３，９４，９５，９６，
９７，９８と、フィルタ係数演算回路１００から構成さ
れる。ここで、セレクタ８１とタップレジスタ９１でタ
ップ０を構成し、セレクタ８２とタップレジスタ９２で
タップ１を構成し、セレクタ８３とタップレジスタ９３
でタップ２を構成し、セレクタ８４とタップレジスタ９
４でタップ３を構成し、セレクタ８５とタップレジスタ
９５でタップ４を構成し、セレクタ８６とタップレジス
タ９６でタップ５を構成し、セレクタ８７とタップレジ
スタ９７でタップ６を構成し、セレクタ８８とタップレ
ジスタ９８でタップ７を構成する。

【００３５】セレクタ８１，８２，８３，８４，８５，
８６，８７，８８により、フィルタの各タップデータを
シフトする通常のフィルタ処理を行うか、図３のバッフ
ァメモリ５Ｄ―１のデータを取りこむかを切り替える。

【００３６】図５に図３のバッファメモリ５Ｄ―１のア
ドレス空間の概念を示す。バッファメモリ５Ｄ−１は垂
直方向フィルタ５Ｄ−２の全レジスタの情報をブロック
単位で格納できる構成とする。

【００３７】次に、図４の動作を説明する。図４におい
て、先ずセレクタ８１，８２，８３，８４，８５，８
６，８７，８８を図３のバッファメモリ５Ｄ−１側に切
り替え、タップ数分のデータをロードする。これは前ラ
インの情報を示す。ロード終了後、セレクタ８１は補正
データ保管メモリ６側に切替、セレクタ８２，８３，８
４，８５，８６，８７，８８は各タップデータをシフト
する通常のフィルタ処理側に切替る。その後、垂直フィ
ルタに図示していないが１発フィルタサンプリングクロ
ックを入れ、フィルタの更新を行う。フィルタ更新後、
フィルタ内全てのレジスタの値を図３のバッファメモリ
５Ｄ−１へ再度格納する。この操作を３２画素以内の期
間に行う。

【００３８】以上の処理は、水平３２画素目までは、情
報を共通に利用できるという性質を利用している。つま
りタップ数８個分のロード処理では、少なくとも８サイ
クル＝８画素の期間が必要である。また、垂直フィルタ
に１発フィルタサンプリングクロックを入れ更新する処
理では、１サイクル＝１画素の期間が必要である。ま
た、フィルタ更新後、フィルタ内全てのレジスタの値を
バッファメモリ５Ｄ−１へ再度格納する処理では８サイ
クル＝８画素の期間が必要である。

【００３９】よって合計１７画素（＝８＋１＋８）の期
間が必要であるが、これは３２画素以内であるため十分
可能である。ブロックの大きさを、垂直フィルタタップ
数×２＋１＜水平ブロック画素数とすれば、処理は可能
となる。またバッファリングメモリのデータ幅を広く取
れば、例えば１タップのデータが１０ビットとすると、
バッファリングメモリのデータ幅を４０ビット取れば、
上記処理は８÷４＋１＋８÷４＝５となり、必ずしも、
垂直フィルタタップ数×２＋１＜水平ブロック画素数の
条件が絶対でないことが容易に分かる。

【００４０】一つの水平ブロックの処理が終了すると、
次の３２画素のポイントでは、同様に、対応するバッフ
ァメモリアドレスより、前ラインの状態をロードする。
つまり、前ラインの状態に戻す。その後、垂直フィルタ
に１発フィルタサンプリングクロックを入れ、フィルタ
の更新を行う。フィルタ更新後、フィルタ内全てのレジ
スタの値をバッファメモリ５Ｄ−１へ再度格納する。

【００４１】この操作をブロック単位で繰り返すと、図
３に示す垂直方向フィルタ５Ｄ−２の出力が得
られる。このような方法を用いればラインメモリを用い
ることなく、レジスタで垂直１次元フィルタを構成する
ことが可能となる。

【００４２】図３におけるとのブロック列に着目
し、図３，図４の垂直方向フィルタ５Ｄ−２を再度説明
する。また図６に図４の垂直方向フィルタ５Ｄ−２の動
作タイムチャートを示す。先ず、最初にバッファメモリ
５Ｄ−１からロード処理を行うため、フィルタ内にはご
みのデータが入る（Ｘ，Ｘ）。次にセレクタ８１，８
２，８３，８４，８５，８６，８７，８８の状態を通常
のフィルタ処理動作に切り替え、補正データ保管メモリ
６からのデータを取りこみ、フィルタの動作を更新す
る。タップ２に（０，０）のデータが入る。これを一旦
バッファメモリ５Ｄ−１のアドレス０〜７に格納する。

【００４３】格納後、処理は隣のブロックに移動する。
つまりのブロック列に移る。移動後はバッファメモリ
５Ｄ−１のアドレス８〜１５から、そのブロックのデー
タを垂直方向フィルタ５Ｄ−２にロードする。同様に最
初のラインでは（Ｘ，Ｘ）ロード後、セレクタ８１，８
２，８３，８４，８５，８６，８７，８８の状態を切り
替え、１回分のフィルタの更新を実行する。タップ２に
（０，３２）のデータが入る。そしてその状態を同様、
一旦バッファメモリ５Ｄ−１のアドレス８〜１５に格納
する。格納後、次のブロックの処理に移動する。

【００４４】このような操作を繰り返し、再度水平方向
の先頭に戻る。つまり、のブロック列の操作に戻る。
先ず、バッファメモリ５Ｄ−１のアドレス０〜７のデー
タをロードする。この内容はタップ２が（０，０）であ
る。次に補正データ保管メモリ６からのデータを取りこ
み、フィルタの動作を更新する。

【００４５】垂直方向のブロック幅は４ラインであるた
め、４ラインまでは同一のデータであり、タップ２には
同様に（０，０）のデータが入る。またタップ４にはタ
ップ２のデータ（０，０）が送られる。この後この内容
を再びバッファメモリ５Ｄ−１のアドレス０〜７に格納
する。アドレス０には（０，０）アドレス１には（０，
０）のデータが入る。

【００４６】このような操作を８ライン繰り返すと、ブ
ロック列において、タップ２には（４，０）、タップ
４には（４，０）、タップ６には（４，０）、タップ８
には（４，０）、タップ１０には（０，０）、タップ１
２には（０，０）、タップ１４には（０，０）、タップ
１６には（０，０）のデータが入る。

【００４７】またブロック列においては、タップ２に
は（４，３２）、タップ４には（４，３２）、タップ６
には（４，３２）、タップ８には（４，３２）、タップ
１０には（０，３２）、タップ１２には（０，３２）、
タップ１４には（０，３２）、タップ１６には（０，３
２）のデータが入る。これは正にラインメモリを用いた
場合と同じ動作である。

【００４８】以上は、バッファメモリを用いて垂直フィ
ルタを実現する方法について説明した。次の実施の形態
では、バッファメモリを用いず、補正データ保管メモリ
の読み出し制御と、垂直フィルタの各タップへの書きこ
み制御によって、フィルタの動作を実現する方法につい
て説明する。

【００４９】図９に本発明の実施の形態の補正データ取
りこみ制御による２次元フィルタを含む構成と波形を示
す。６は補正データ保管メモリ、５Ｄ−２は垂直方向フ
ィルタ、５Ｄ−３は垂直方向フィルタ、１０はメモリリ
ードアドレス制御回路であり、メモリリードアドレス制
御回路１０の出力は補正データ保管メモリ６に接続され
る。図１０に図９における垂直方向フィルタ５Ｄ−２を
含む構成を示す。図１１に図１０の垂直フィルタの動作
タイムチャートを示す。

【００５０】以下、図９，１０，１１を用いて、２次元
シェーディングの補正を説明する。前述の実施の形態で
も示したように、垂直フィルタはラインごとに更新され
る。また水平ブロックごとに切り替える必要がある。ラ
インメモリを用いることなく、フィルタを更新するため
に、前述の実施の形態では、フィルタの状態をバッファ
メモリへ一旦格納する方法を示した。本実施の形態で
は、バッファメモリへ格納する代わりに、補正データ保
管メモリの読み出し制御と、垂直フィルタの各タップへ
の書きこみ制御によってこれを実現する。

【００５１】図１０に図９の垂直方向フィルタ５Ｄ−２
を含む構成を示すが、図２と異なる点は各タップが繋が
っていないところにある。本来フィルタのタップはシフ
トレジスタとして、更新クロックが入るたびに、１つず
つシフト動作をする構成を取る。本実施の形態では、シ
フト動作をフィルタでなくメモリの読み出しと、各タッ
プへの書きこみ制御を工夫することで行う。あらためて
図１０を説明する。

【００５２】図１０は、タップ０のレジスタ１１１、タ
ップ１のレジスタ１１２、タップ２のレジスタ１１３、
タップ３のレジスタ１１４、タップ４のレジスタ１１
５、タップ５のレジスタ１１６、タップ６のレジスタ１
１７、タップ７のレジスタ１１８、フィルタ係数演算回
路１２０、ホールドレジスタ１２１、各タップライト制
御回路１２２から構成される。また補正データ保管メモ
リ６の出力は、各タップに平行に接続される。

【００５３】ここで、前述の実施の形態の図３で示した
ブロック列のデータをあらためて表現すると、図８に
示すように、ライン１〜４＝（０，０）、ライン５〜８
＝（４，０）、ライン９〜１２＝（８，０）・・・・・
となる。

【００５４】例えば、ライン８におけるフィルタの各タ
ップの状態は、タップ０＝（４，０），タップ１＝
（４，０），タップ２＝（４，０），タップ３＝（４，
０），タップ４＝（０，０），タップ５＝（０，０），
タップ６＝（０，０），タップ７＝（０，０）である。

【００５５】次に、ライン９におけるフィルタの各タッ
プの状態は、タップ０＝（８，０），タップ１＝（４，
０），タップ２＝（４，０），タップ３＝（４，０），
タップ４＝（４，０），タップ５＝（０，０），タップ
６＝（０，０），タップ７＝（０，０）である。

【００５６】さらに、ライン１０におけるフィルタの各
タップの状態は、タップ０＝（８，０），タップ１＝
（８，０），タップ２＝（４，０），タップ３＝（４，
０），タップ４＝（４，０），タップ５＝（４，０），
タップ６＝（０，０），タップ７＝（０，０）である。
このシフト動作を、メモリ制御によって行う。

【００５７】動作を図１１のタイムチャートに示す。ブ
ロック０の期間中に８個のタップ０〜７に、それぞれ、
対象ラインにおける位相のデータを補正データ保管メモ
リ６から読み出し、順番に書きこむ。１ブロック分の書
きこみ終了後、フィルタ出力をホールドする。こうすれ
ば、フィルタの出力には、図９に示すような、垂直フィ
ルタ５Ｄ−２の出力結果が得られる。つまりラインメモ
リを用いた場合と同じ特性が得られる。

【００５８】

【発明の効果】本発明によれば、２次元の偏差を取り除
くシェーディング補正方法を得ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態によるシェーディング補正
方法を有する構成を示す図である。

【図２】図１の２次元デジタルフィルタ回路の第１の実
施の形態の構成図である。

【図３】図１の２次元デジタルフィルタ回路を含む第２
の実施の形態の構成と波形を示す図である。

【図４】図３の垂直方向フィルタの構成を示す図であ
る。

【図５】図３のバッファメモリのアドレス空間の概念を
示す図である。

【図６】図４の垂直方向フィルタの動作タイムチャート
を示す図である。

【図７】画面での画素位置を示す図である。

【図８】画面の画素位置のブロックデータの変化を示す
図である。

【図９】図１の２次元デジタルフィルタ回路を含む第３
の実施の形態の構成と波形を示す図である。

【図１０】図９における垂直方向フィルタを含む構成を
示す図である。

【図１１】図１０の垂直フィルタの動作タイムチャート
を示す図である。

【図１２】シェーディング信号の例を示す図である。

【図１３】従来の構成と波形を示す図である。

【図１４】図１３のフィルタ回路のスムージング用フィ
ルタ特性を示す図である。

【図１５】ブロック信号の周波数成分を示す図である。

【符号の説明】

１…光学系、２…撮像素子、３…映像信号処理回路、４
…減算回路、５Ｄ…２次元デジタルフィルタ回路、６…
メモリ、５１から５８０…ラインメモリ、５８１…フィ
ルタ係数演算回路、５９０…垂直方向フィルタ、７１か
ら７１３４…レジスタ、７１３５…フィルタ係数演算回
路、７１４０…水平方向フィルタ、５Ｄ−１…バッファ
メモリ、５Ｄ−２…垂直方向フィルタ、５Ｄ３…水平方
向フィルタ、８１から８８…セレクタ、９１から９８…
レジスタ、１００…フィルタ係数演算回路、１０…メモ
リリードアドレス制御回路、１１１から１１８…タップ
レジスタ、１２０…フィルタ係数演算回路、１２１…ホ
ールドレジスタ、１２２…各タップライト制御回路。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B047 AB02 BB06 DA04 DA06 5C021 PA34 PA36 PA39 PA40 PA78 PA80 PA82 PA87 RB00 XA67 5C022 AB51 AC69 5C072 AA01 BA08 EA05 FB12 UA11 VA10 5C077 MM03 PP02 PP06 PQ21 PQ22 TT09

Claims (3)

【特許請求の範囲】
1. 【請求項１】撮像された画像の収差をリアルタイムで補
   正するシェーディング補正方法において、水平方向およ
   び垂直方向の２次元の補正用ブロックデータを備え、該
   ２次元の補正用ブロックデータを２次元フィルタでスム
   ージング処理し、処理後の信号を用いて、映像信号のシ
   ェーディング補正を行うことを特徴とするシェーディン
   グ補正方法。
2. 【請求項２】請求項１記載のシェーディング補正方法に
   おいて、前記２次元フィルタを、垂直方向フィルタおよ
   び水平方向フィルタで構成し、且つ前記垂直方向フィル
   タのフィルタ状態を格納するバッファメモリを備えたこ
   とを特徴とするシェーディング補正方法。
3. 【請求項３】請求項１記載のシェーディング補正方法に
   おいて、前記２次元フィルタを、垂直方向フィルタおよ
   び水平方向フィルタで構成し、且つ前記垂直方向フィル
   タをラインごとに前記垂直方向フィルタのタップ数分、
   前記垂直方向フィルタが更新された結果の状態を各タッ
   プに書きこむことを特徴とするシェーディング補正方
   法。