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JP2003163280A - 垂直置換ゲート接合電界効果トランジスタ - Google Patents

垂直置換ゲート接合電界効果トランジスタ

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Publication number
JP2003163280A
JP2003163280A JP2002263479A JP2002263479A JP2003163280A JP 2003163280 A JP2003163280 A JP 2003163280A JP 2002263479 A JP2002263479 A JP 2002263479A JP 2002263479 A JP2002263479 A JP 2002263479A JP 2003163280 A JP2003163280 A JP 2003163280A
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JP
Japan
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region
doped
layer
doped region
conductivity type
Prior art date
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Pending
Application number
JP2002263479A
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English (en)
Inventor
Samir Chaudhry
チャードリィ サミア
Paul Arthur Layman
アーサー レイマン ポール
John Russel Mcmacken
ルッセル マックマッケン ジョン
Ross Thomson
トムソン ロス
Jack Qingsheng Zhao
キングシェング ザオ ジャック
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Agere Systems LLC
Original Assignee
Agere Systems Guardian Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Agere Systems Guardian Corp filed Critical Agere Systems Guardian Corp
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 垂直置換ゲート（ＶＲＧ）ＪＦＥＴデバイス
を製造するためのアーキテクチャを提供すること。 【解決手段】 垂直ＪＦＥＴを生成するためのアーキテ
クチャである。一般的に集積回路構造は、平面に沿って
形成された主表面および主表面中に形成された第１のソ
ース／ドレイン・ドープ領域を備えた半導体領域を備え
ている。第１の領域の上に、第１の領域の導電型とは異
なる導電型のチャネルを形成する第２のドープ領域が配
置される。第２のドープ領域の上に、第２のドープ領域
の導電型と相対する導電型を有し、ソース／ドレイン領
域を形成する第３のドープ領域が形成される。チャネル
の上にゲートが形成され、それにより垂直ＪＦＥＴが形
成される。半導体デバイスの製造に関連する方法におい
ては、第１のソース／ドレイン領域が半導体基板中に形
成される。チャネルおよびゲート電極を備えた電界効果
トランジスタ・ゲート領域が、第１のソース／ドレイン
領域の上に形成され、次に第２のソース／ドレイン領域
が、適切な導電型を有するチャネルの上に形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、導電型が変化する
接合を組み込んだ半導体デバイスおよびそのようなデバ
イスを製造する方法を対象とし、より詳細には、垂直置
換ゲート（ＶＲＧ）接合電界効果トランジスタ・デバイ
スおよびそのようなデバイスを組み込んだ集積回路を製
造するための方法を対象とする。
【０００２】
【従来の技術】半導体産業における重要な目的は、半導
体デバイスの性能およびデバイス密度（単位面積当たり
のデバイス数）を絶えず向上させ、大きくすることであ
る。デバイス密度は、個々のデバイスをより小さくし、
かつ、デバイスをよりコンパクトに詰め込むことによっ
て大きくすることができるが、デバイス寸法（フィーチ
ャ・サイズあるいは設計ルールとも呼ばれる）が小さく
なると、デバイスおよびその構成要素を形成するための
方法を適合させなければならない。例えば現行の製造デ
バイス・サイズは、０．２５ミクロンないし０．１２ミ
クロンであり、さらに小さい寸法に向かって容赦のない
傾向が続いている。しかしながらデバイス寸法が小さく
なると、特にリソグラフィック・プロセスに関してある
種の製造限界に達する。事実、現行のリソグラフィック
・プロセスは、今日のデバイス・ユーザが要求する所望
最小サイズでは正確にデバイスを製造することが不可能
な段階に近づきつつある。
【０００３】現在の多くの金属酸化物半導体電界効果ト
ランジスタ（ＭＯＳＦＥＴ）は、電流が基板すなわちボ
ディ表面の主平面に平行に流れる横型構成で形成されて
いる。デバイス密度を大きくするためにこれらのＭＯＳ
ＦＥＴデバイスのサイズが小さくなると、製造プロセス
はますます困難になる。詳細には、ゲート・チャネルを
生成するためのリソグラフィック・プロセスは、リソグ
ラフィック・パターン中にイメージを描くために使用さ
れる放射線の波長がデバイス寸法に近づくと問題にな
る。したがって横型ＭＯＳＦＥＴの場合、ゲート長は、
リソグラフィック技法では正確に制御することができな
い長さに近づいている。
【０００４】ＭＯＳＦＥＴの場合と同様、接合電界効果
トランジスタ（ＪＦＥＴ）も、リソグラフによって画定
されたチャネル長を使用して形成されている。デバイス
密度を大きくするためにチャネル長が短くなると、従来
のフォトリソグラフィック技法を使用してチャネル長を
制御することはできない。最新技術のチャネル長を有す
るＭＯＳＦＥＴおよびＪＦＥＴの両方を形成するために
は、従来のフォトリソグラフィック技法に代わって、高
価なｘ線リソグラフィック装置および電子ビーム・リソ
グラフィック装置が必要である。
【０００５】一般的に集積回路は、ＭＯＳＦＥＴ、ＪＦ
ＥＴおよびバイポーラ接合トランジスタを始めとする複
数の能動デバイス、および抵抗、コンデンサなどの受動
素子を備えている。参照により本明細書に組み込まれ
る、本出願人所有の米国特許第６，０２７，９７５号お
よび第６，１９７，４４１号に、垂直置換ゲート（ＶＲ
Ｇ）を製造するための特定の方法が教示されており、し
たがってＭＯＳＦＥＴの製造に使用されている処理ステ
ップと類似かつ両立する処理ステップを使用してＪＦＥ
Ｔを製造し、それにより集積回路の製造費を低減するこ
とが有利である。
【０００６】
【発明が解決しようとする課題】したがって本発明の目
的は、蒸着膜の厚さでゲート長を正確に制御するＪＦＥ
Ｔの製造をさらに進歩させるために、垂直置換ゲート
（ＶＲＧ）ＪＦＥＴデバイスを製造するためのアーキテ
クチャを提供することである。
【０００７】
【課題を解決するための手段】本発明の一実施形態によ
れば、半導体デバイスは、半導体材料の第１の層および
第１の層中に形成された第１のドープ領域を備えてい
る。第１の領域の上に、第１の領域とは異なる導電型の
第２のドープ領域が形成されている。第２のドープ領域
の上に、第２の領域とは異なる導電型の第３のドープ領
域が形成されている。
【０００８】第１の領域は、接合電界効果トランジスタ
のソース／ドレイン領域であり、第２のドープ領域はチ
ャネルである。第２のソース／ドレイン領域はチャネル
上に形成され、第３のドープ領域を備えている。
【０００９】関連する製造方法では、デバイスの形成に
適した半導体層を提供し、第１の平面に沿って第１の表
面を形成することによって集積回路構造が製造されてい
る。ＪＦＥＴデバイスの場合、半導体層中にソース領域
およびドレイン領域の中から選択される第１のデバイス
領域が形成される。ＪＦＥＴのゲート領域は、第１のデ
バイス領域の上に形成される。垂直ＪＦＥＴの製造にお
いては、犠牲層を使用することによって正確にゲート長
が制御されている。ＪＦＥＴおよびＭＯＳＦＥＴは、い
ずれも同じ基本製造プロセスを使用して製造することが
できる。
【００１０】ゲートが完全にチャネルを囲み、かつ、チ
ャネルが水平断面に沿って一様にドープされるため、本
発明の教示に従って製造されたＪＦＥＴにより、一様な
空乏層（すなわち一様なピンチオフ状態）が提供され
る。従来技術ではチャネルは水平に配向され、キャリア
はそのチャネルを通って水平に流れている。半導体基板
中への拡散によってチャネルが形成されるため、ドープ
密度はチャネルの上部領域ほど大きく、下部領域へ移行
するにつれてドープ密度は小さくなっている。そのた
め、空乏層はいかなる垂直方向に対しても一様ではな
い。本発明による半導体基板にはさらに二重ウェルが生
成されるため、緊密に整合したＪＦＥＴ対を製造するこ
とができる。
【００１１】本発明については、好ましい実施形態の説
明および添付の図面を考察することにより、より容易に
理解することができ、また、本発明の他の利点および用
途がより明確になるであろう。
【００１２】一般の実践に倣い、描かれている様々なフ
ィーチャはスケール通りではなく、本発明に関わる特定
のフィーチャが強調して作図されている。参照されてい
る文字は、図およびテキストを通して類似の要素を表し
ている。
【００１３】
【発明の実施の形態】トランジスタおよび集積回路の製
造に関しては、「主表面」という用語は、その中および
周囲に複数のトランジスタが、例えばプレーナ・プロセ
スで製造される半導体層の表面を意味している。本明細
書において使用されている「垂直」という用語は、主表
面に対して実質的に直角であることを意味している。通
常、主表面は単結晶シリコン層の＜１００＞平面に沿っ
ており、単結晶シリコン層の上に電界効果トランジスタ
・デバイスが製造されている。「垂直トランジスタ」と
いう用語は、電流がソースからドレインへ直角方向に流
れるよう、個々の半導体素子を主表面に対して直角に配
向させたトランジスタを意味している。例として垂直Ｊ
ＦＥＴの場合、ソース、チャネルおよびドレインの各領
域は、主表面に対して相対的に垂直アラインメントで形
成されている。
【００１４】図１Ａないし１Ｒは、本発明による例示的
デバイスを形成するための様々な製造段階における集積
回路構造２００の横断面図を示したものである。これら
の図から垂直置換ゲート金属酸化物半導体電界効果トラ
ンジスタの製造とは無関係に、あるいは関連して、垂直
置換ゲート接合電界効果トランジスタの製造方法が、説
明から明らかになるであろう。
【００１５】図１Ａないし１Ｒは、ＶＲＧ ＭＯＳＦＥ
ＴおよびＪＦＥＴの両方を形成するための製造プロセス
を示したものである。単一製造プロセスにおけるＶＲＧ
ＭＯＳＦＥＴおよびＶＲＧ ＪＦＥＴの両タイプのデ
バイス製造の両立性を立証するために、ＶＲＧ ＭＯＳ
ＦＥＴおよびＶＲＧ ＪＦＥＴの両方の形成が示されて
いるが、本発明は、ＶＲＧ ＭＯＳＦＥＴおよびＶＲＧ
ＪＦＥＴを並行配置、さらには同一プロセスで製造す
る実施形態に制限されない。描かれている様々な半導体
フィーチャおよび領域は、シリコンからなっていること
が好ましいが、本発明の他の実施形態が、単独の化合物
半導体またはヘテロ接合半導体、あるいはそれらの組合
せを始めとする他の半導体材料をベースにすることがで
きることについては、当分野の技術者には理解されよ
う。
【００１６】図１Ａを参照すると、重くドープされた表
面領域２０５が、露出主表面２０３に沿った＜１００＞
結晶配向を有していることが好ましいシリコン基板２０
０中に形成されている。垂直ＭＯＳＦＥＴおよび垂直Ｊ
ＦＥＴであるこの実例では、追ってさらに考察するが、
シリコン基板中にデバイスのソース領域が形成され、そ
の上に垂直チャネルが形成され、さらにその上にドレイ
ン領域が形成されている。別法としては、基板中にドレ
イン領域を形成し、その上に垂直チャネルを形成し、さ
らにその上にソース領域を形成することもできる。ここ
での説明の対象は、前者の実施形態であるが、この説明
から、当分野の技術者には、シリコン基板中にドレイン
領域が形成され、その上に垂直チャネルを形成し、さら
に垂直チャネルを覆ってソース領域が形成されたデバイ
スを容易に形成することができよう。
【００１７】重くドープされたソース領域２０５の深
さ、ソース領域中のドーパントの濃度、およびドーパン
ト型（例えばｎ型あるいはｐ型）はすべて設計選択の問
題である。ドーパントがリン（Ｐ）、ヒ素（Ａｓ）、ア
ンチモン（Ｓｂ）あるいはホウ素（Ｂ）である例示的ソ
ース領域２０５のドーパント濃度の範囲は、約１×１０
１９原子／ｃｍ３ないし約５×１０２０原子／ｃｍ３で
ある。ソース領域の深さは、約２００ｎｍが適してい
る。ソース領域２０５は、エネルギーが１ＫｅＶないし
１００ＫｅＶの１×１０１４原子／ｃｍ３ないし５×１
０１６原子／ｃｍ３の範囲の大量のイオンを注入するこ
とによって形成されることが好ましい。図１Ｂでは、シ
リコン基板２００中のソース領域２０５の上に複数の材
料層が形成されている。一実施形態では、シリコン基板
２００中のソース領域２０５の上に５つの材料層２１
０、２１１、２１５、２１６および２２０が形成されて
いる。絶縁層２１０は、ソース領域２０５と最終的にそ
の上を覆うことになるゲートを絶縁している。したがっ
て絶縁層２１０は、この絶縁の目的に合致する材料から
なり、かつ、その目的に適う厚さを有している。ドープ
酸化ケイ素は、相応しい材料の一例である。特定の実施
形態では、以下でさらに説明するが、ドープ絶縁層２１
０は、続いて形成される、垂直デバイス・チャネル中の
ソース／ドレイン拡張領域をドープするためのドーパン
ト源として作用するため、ドープ絶縁層を使用すること
は有利である。ＰＳＧ（リンケイ酸ガラスすなわちリン
ドープ酸化ケイ素）あるいはＢＳＧ（ホウケイ酸ガラス
すなわちホウ素ドープ酸化ケイ素）は、酸化ケイ素ドー
プ源の一例である。ＰＳＧ層またはＢＳＧ層を基板上に
形成するための適切な手段、例えばプラズマ強化化学蒸
着法（ＰＥＣＶＤ）については、当分野の技術者には周
知のことであろう。適切な絶縁層２１０の厚さは、約２
５ｎｍないし約２５０ｎｍの範囲である。絶縁層２１０
は、１×１０２１原子／ｃｍ３程度の高濃度のドーパン
トを含有している。
【００１８】当分野の技術者には知られているように、
下部層または上部層へのエッチの進行を防止するための
エッチ・ストップが設計されている。したがって選択さ
れたエッチングに対するエッチ・ストップのエッチ抵抗
は、エッチすべき隣接層のエッチ抵抗よりはるかに大き
くなっている。詳細にはこの場合、選択されたエッチン
グに対するエッチ・ストップ層２１１のエッチ速度は、
以下で考察する犠牲層である上部層のエッチ速度よりは
るかに遅くなっている。本発明によれば、シリコン酸化
物（例えばテトラエチレンオルトケイ酸塩（ＴＥＯＳ）
から形成されるシリコン酸化物）犠牲層を除去する場
合、適切なエッチ・ストップ材により、下部層に対する
エッチング作用が制限される。
【００１９】絶縁層２１０の上にエッチ・ストップ層２
１１が形成される。エッチ・ストップに適した材料は窒
化ケイ素（Ｓｉ３Ｎ４）である。エッチ・ストップ層の
厚さは、選択されたエッチングに対するエッチ・ストッ
プ材の抵抗によって、エッチ・プロセスを通して除去す
べき材料の厚さに比例して決まる。エッチ・ストップ層
２１１は、下部層に対するエッチング作用を防止する以
外に、ソース／ドレイン拡張部を形成するために使用さ
れるドーパントに対する拡散障壁としても作用し、それ
によりゲートに対するソース／ドレイン拡張部の間隙お
よび長さを画定している。エッチ・ストップ層２１１の
厚さの範囲は、約５ｎｍと約５０ｎｍの間である。
【００２０】エッチ・ストップ層２１１の上に犠牲層２
１５が形成される（例えばＴＥＯＳ蒸着プロセスによっ
て）。犠牲層２１５は次の処理で除去され、犠牲層２１
５が除去された後の間隙にデバイスのゲートが形成され
る。したがって犠牲層２１５の絶縁材は、エッチ・スト
ップ層２１１と比較すると、犠牲層２１５を除去するた
めのエッチングを極めて幅広く選択することができるよ
うに選択される。犠牲層２１５の厚さは、最終デバイス
のチャネル長に対応するように選択される。多結晶シリ
コンは、犠牲層２１５に使用するための適切な半導体材
料の一例である。
【００２１】犠牲層２１５は、テトラエチルオルトケイ
酸塩先駆物質すなわちＴＥＯＳ、Ｓｉ（ＯＣ２Ｈ５）４
の分解によって蒸着されることが好ましい。シリコン酸
化物膜（本明細書においては、ＴＥＯＳ蒸着酸化物と呼
ぶ）を形成するための気相化液体ＴＥＯＳの分解は、通
常、酸素環境中における６５０℃ないし７５０℃での化
学蒸着（ＣＶＤ）によって生じる。このようなＴＥＯＳ
蒸着が、良好な一様性および必要に応じてステップ・カ
バレージを提供することが分かっている。蒸着膜は、シ
リコン二酸化物と呼ばれることがしばしばであるが、一
般的には、シリコンの非化学量論酸化物として理解され
ている。オゾン（Ｏ３）、例えば最大１０パーセントの
反応酸素を含有しているため、低温で容易に蒸着させる
ことができる。オゾンを含む典型的な反応は、４００
℃、３００トルにて、６パーセントのオゾンを含む４標
準リットル／分（ｓｌｍ）の酸素、１．５ｓｌｍのＨ
ｅ、および３００標準立方センチメートル／分（ｓｃｃ
ｍ）のＴＥＯＳを使用して実施される。
【００２２】犠牲層２１５の上に、ここでもエッチ・ス
トップ層２１６が形成される。エッチ・ストップ層２１
６は、エッチ・ストップ層２１１と類似の機能を果たし
ており、例えば窒化ケイ素でできている。
【００２３】エッチ・ストップ層２１６の上に絶縁層２
２０が形成される。絶縁層２２０のエッチ速度は、絶縁
層２１０のエッチ速度と同じであることが有利であるた
め（エッチングが共通の場合）、絶縁層２１０および２
２０は、同じ材料、例えばドーパント源としても作用す
るＰＳＧあるいはＢＳＧで形成されることが好ましい。
【００２４】層２１０、２１１、２１５、２１６および
２２０はすべて、従来の化学蒸着（ＣＶＤ）プロセスあ
るいは他の良く知られている蒸着技法を使用して蒸着さ
れる。上で説明した一連の層に関しては、他の実施形態
が多様な変形形態、例えばもっと少ない蒸着層を備えて
いることに留意すべきである。いずれの場合において
も、結果として得られる構造を使用して、一方がＭＯＳ
ＦＥＴデバイス用、もう一方がＪＦＥＴデバイス用の２
つの垂直チャネル領域を形成することができる。
【００２５】図１Ｃを参照すると、開口部すなわち窓２
２５および２２７が、シリコン基板２００のソース領域
２０５に向かって下方に、絶縁層２１０、エッチ・スト
ップ層２１１、犠牲層２１５、エッチ・ストップ層２１
６および絶縁層２２０を貫通して異方性エッチされてい
る。窓の直径は、製造するデバイスの性能特性およびサ
イズ上の制約、および窓を形成するために利用するリソ
グラフィック・プロセス上の制限によって決定される。
窓２２５および２２７の長さ（トレンチとも呼ばれ
る）、すなわち図１Ｃの断面における水平寸法および垂
直寸法の両方に直角をなす長さは、大いに設計選択の問
題であり、また、必ずしも同じ長さではない。所与の水
平寸法に対しては、後で窓２２５および２２７に形成さ
れるドープ領域の電流容量は、窓の長さが長いほど増加
する。
【００２６】次に窓２２５および２２７の底部のシリコ
ンを洗浄するために、窓２２５および２２７に化学洗浄
プロセス（例えばＲＣＡすなわちピラニア洗浄）が施さ
れる。この洗浄ステップにより、窓２２５および２２７
との境界を形成している絶縁層２１０および２２０の微
小部分が除去される。図１Ｄは、形成される鋸歯状のぎ
ざぎざを示したものである。図に示すように、犠牲層２
１５およびエッチ・ストップ層２１１、２１６は、絶縁
層２１０および２２０の縁を越えて延びている。
【００２７】図１Ｅを参照すると、窓２２５および２２
７にそれぞれデバイス品質結晶質半導体材料（例えばシ
リコン）２３０および２３１が充填されている。利用可
能な結晶質半導体材料の他の例としては、シリコンゲル
マニウムおよびシリコンゲルマニウム炭素がある。窓２
２５および２２７は、非ドープ状態または軽くドープさ
れた状態で形成されている。窓に結晶質半導体材料を形
成するための技法については良く知られている。例えば
シード層としてソース領域２０５を使用して、窓２２５
および２２７中に結晶質半導体材料２３０および２３１
をエピタキシャル成長させることができる。他の実施形
態では、基板２００の全体に非晶質すなわち多結晶シリ
コンが蒸着され、それぞれ窓２２５および２２７中の結
晶質半導体材料２３０および２３１、およびその頂部部
分２３２および２３３を除くすべてが除去された後、非
晶質半導体材料が、例えばレーザを使用して焼きなまし
され、再結晶化されている。
【００２８】窓２２５に形成される結晶質半導体材料２
３０は、ＭＯＳＦＥＴデバイスのチャネルを形成し、窓
２２７に形成される結晶質半導体材料２３１は、ＪＦＥ
Ｔデバイスのチャネルを形成している。したがってチャ
ネルを形成し、かつ、ソースおよびドレイン拡張部を形
成するためには、結晶質半導体材料２３０および２３１
をドープしなければならない。一方の形式（すなわちｎ
型またはｐ型）のドーパントが結晶質半導体材料２３０
および２３１中に導入され、ソースおよびドレイン拡張
部が形成される。また、相対する導電型のドーパントが
結晶質半導体材料２３０および２３１中に導入され、チ
ャネルが形成される。必要に応じて結晶質半導体材料２
３０および２３１をドープするための様々な技法が、適
切な技法として意図されている。形成後の結晶中および
半導体材料２３０、２３１中へのドーパントの形成時す
なわち注入時における結晶質半導体材料２３０および２
３１のインシトゥ・ドーピングも、プロセスとして適切
である。
【００２９】例えば化学蒸着法によって材料層を形成す
る場合のようなインサイチュー・ドーパント導入につい
ては良く知られており、ここでは説明は省略する。層の
深さに応じた所望の濃度を生成するために、蒸着プロセ
スの適切な時点でドーパントが雰囲気中に導入されるこ
とに留意されたい。ソース／ドレイン拡張部を形成する
ために、ドーパントは、基板２００から結晶質半導体材
料２３０および２３１の底部へ拡散される。また、イオ
ン注入も、結晶質半導体材料２３０および２３１の頂部
にソース／ドレイン拡張領域を形成するための適切な手
段である。
【００３０】結晶質半導体材料２３０および２３１がド
ープされ、かつ、所望の方法で材料中にドーパントが分
布されると、結晶質半導体材料２３０および２３１中の
ドーパントの分布に重大な影響を及ぼす状態に集積回路
構造２００が置かれることはない。このステップの後
は、１１００℃を超える温度に集積回路構造２００を露
出させないことが好ましいが、必ずしも温度が１１００
℃を超えてはならないというわけではない。実際には１
０００℃を超える温度に集積回路構造２００を露出させ
ないことが有利である。特定の実施形態では、基板が長
時間（例えば数分以上）に渡って９００℃を超える温度
に露出されることはないが、ドーパントの分布に悪影響
を及ぼすことなく、集積回路構造２００を約１０００℃
の温度で高速熱焼きなましすることができる。別法とし
ては、所望のドーパント分布を生成するためには、次に
高温処理することが望ましい。
【００３１】上で考察したように、窓２２５および２２
７が充填され、かつ、ドープされると、例えば化学的／
機械的研磨によって頂部部分２３２および２３３が除去
される。図１Ｆは、この処理の結果を示したものであ
る。
【００３２】図１Ｇに示すように、絶縁層２２０および
頂部部分２３２、２３３の上に共形ドレイン層２３５が
形成される。ドレイン層２３５は、自己整列頂部接点
（この実施形態ではドレイン接点）を提供している。ド
ープ多結晶シリコンは、ドレイン層２３５に適した材料
の一例である。ドーパントは、ＭＯＳＦＥＴチャネルお
よびＪＦＥＴチャネルのドープに使用されるドーパント
に相対する型のものが選択される。ドーパントの濃度
は、約１×１０２０原子／ｃｍ３より濃くなっている。
【００３３】図１Ｇにさらに示すように、ドレイン層２
３５の上に共形層２３６が蒸着される。共形層２３６用
として選択される材料は、エッチ速度が犠牲層２１５の
エッチ速度よりはるかに遅い材料が選択される。共形層
２３６用として選択される材料は、エッチ・ストップ層
２１１および２１６の材料と同じ材料であることが好ま
しいが、エッチ・ストップ層２１１および２１６より薄
いことが好ましい。窒化ケイ素は、共形層２３６に適し
た材料の一例である。共形層２３６は、知られている技
法を使用して、ドレイン層２３５の上に形成される。
【００３４】従来のリソグラフィック技法を使用して、
結晶質半導体材料２３０および２３１の上、あるいは結
晶質半導体材料２３０および２３１に隣接する部分だけ
が残留するように、ドレイン層２３５、共形層２３６お
よび絶縁層２２０がパターン化される（１つまたは複数
のドライ・エッチ・ステップが使用される）。図１Ｈを
参照されたい。
【００３５】図１Ｉに示すように、次に共形層２４０が
蒸着される。所与のエッチ化学に対して、共形層２４０
の材料は、エッチ速度が犠牲層２１５のエッチ速度より
はるかに遅い材料が選択される。窒化ケイ素は、共形層
２４０に適した材料の一例である。共形層２４０の厚さ
は、次のエッチングによる影響からドレイン層２３５、
共形層２３６および絶縁層２２０の残留部分を保護する
ように選択される。
【００３６】次に、ドライ・プラズマ・エッチなどの異
方性エッチを使用して共形層２４０がエッチされ、同時
にエッチ・ストップ層２１６の一部が除去される。した
がって図１Ｊに示すように、異方性エッチ後に残留する
共形層２４０のごく一部が、絶縁層２２０、ドレイン層
２３５および共形層２３６の側方に隣接する側壁部分に
なる。このエッチ・プロセスにより、犠牲層２１５が露
出される。
【００３７】次に、デバイスにウェット・エッチ（例え
ば水性フッ化水素酸）あるいは同位体ドライ・エッチ
（例えば無水フッ化水素酸）が施され、犠牲層２１５の
露出した残留部分が除去される。図１Ｋはこの結果を示
したもので、絶縁層２１０は、依然としてエッチ・スト
ップ層２１１で覆われている。絶縁層２２０およびドレ
イン層２３５は、エッチ・ストップ層２１６および共形
層２３６、２４０の残留部分によってカプセル化されて
いる。したがって絶縁層２１０、２２０およびドレイン
層２３５の残留部分は、次のエッチ手段による影響を受
けない状態に維持されている。
【００３８】図１Ｌを参照すると、結晶質半導体材料２
３０および２３１の露出表面に、熱二酸化ケイ素２４５
の犠牲層が約１０ｎｍ未満程度の厚さに成長している。
次に従来の同位体エッチ（例えば水性フッ化水素酸）を
使用して、犠牲二酸化ケイ素層２４５が除去される（図
１Ｍ参照）。犠牲二酸化ケイ素２４５の形成および除去
により、結晶質半導体材料２３０および２３１の各々の
表面が滑らかになり、側壁の欠陥のいくつかが除去され
る。エッチ・ストップ層２１１および２１６は、熱二酸
化ケイ素２４５を除去するために使用されるエッチ手段
による絶縁層２１０、２２０およびドレイン層２３５へ
の影響を防止している。このステップは、デバイスの製
造には必ずしも必要ではないが、例えば界面トラップを
少なくすることによってゲート誘電体特性を改善するた
めには有用である。シリコンの欠陥が製造するデバイス
に対して有害ではないことが分かっている場合、このス
テップは省略することができる。
【００３９】結晶質半導体材料２３０の露出部分は、形
成中のＭＯＳＦＥＴデバイスの物理チャネル長を画定
し、また、結晶質半導体材料２３１の露出部分は、形成
中のＪＦＥＴデバイスの物理チャネル長を画定してい
る。
【００４０】次に、結晶質半導体材料２３０および２３
１の露出部分にゲート誘電体２５０の層が形成される。
相応しい誘電材料には、例えば熱成長二酸化ケイ素、オ
キシ窒化ケイ素、窒化ケイ素または金属酸化物がある。
ゲート誘電体２５０の厚さは、約１ｎｍないし約２０ｎ
ｍである。相応しい厚さの一例としては６ｎｍである。
一実施形態では、集積回路構造２００を酸素含有雰囲気
中で約７００℃ないし約１０００℃の範囲の温度に加熱
することによって二酸化ケイ素層を成長させている。ゲ
ート誘電体２５０を形成するための他の手段としては、
化学蒸着法、噴射蒸着法あるいは原子層蒸着法があり、
すべて適切な方法として意図されている。所望の厚さの
ゲート誘電体２５０を形成するための条件については、
当分野の技術者には良く知られている。
【００４１】ＪＦＥＴデバイスにはゲート誘電体２５０
は必要ないため、ＭＯＳＦＥＴ領域中のゲート誘電体は
マスクされ、その構造にウェット・エッチを適用するこ
とにより、ＪＦＥＴ領域中のゲート酸化物２５０が除去
される。図１Ｎは、このステップに従ったデバイス構造
を示したものである。
【００４２】図１Ｏを参照すると、ＭＯＳＦＥＴ領域に
おいて、十分に共形かつ相応しいゲート材料の層２５５
を蒸着させることにより、ゲート誘電体２５０を囲んで
ゲート電極が形成されている。例えば、ドーパントがイ
ンサイチューで導入されるドープ非晶質シリコンの層を
蒸着させ、次に結晶化させることによってドープ多結晶
シリコンが形成される。このステップは、結晶質半導体
材料２３０中のドーパントのドーパント・プロファイル
に重大な影響を及ぼすことのない条件を使用して実施し
なければならない。ゲート電極材料に適した他の例とし
ては、シリコンゲルマニウムおよびシリコンゲルマニウ
ム炭素がある。適当に抵抗率が小さく、かつ、ゲート誘
電材料および他の半導体処理ステップと両立する金属お
よび金属含有化合物も、適切なゲート電極材料として意
図されている。ゲート材料は、半導体プラグ材料のバン
ド・ギャップの中央付近に仕事関数を有していることが
有利である。このような金属の例としては、チタン、窒
化チタン、タングステン、ケイ化タングステン、タンタ
ル、窒化タンタルおよびモリブデンがある。ゲート電極
材料の形成に適した手段には、化学蒸着法、電気めっ
き、およびそれらの組合せがある。
【００４３】ＪＦＥＴにはチャネル（すなわち結晶質半
導体材料２３１）中にｐｎ接合が必要であることが知ら
れている。以下、相対する導電型の領域をチャネルに形
成するための方法の１つについて考察する。図１Ｐを参
照すると、ＪＦＥＴ領域において、十分に共形かつ相応
しいＪＦＥＴゲート材料の層２５６を蒸着させることに
より、結晶質半導体材料２３１を囲んでゲート電極が形
成されている。例えば、ドーパントがインサイチューで
導入されるドープ非晶質シリコンの層を蒸着させ、次に
結晶化させることによってドープ多結晶シリコンが形成
される。層２５６のドーパント型は、半導体材料２３１
のドーパント導電率とは相対している。
【００４４】ＪＦＥＴおよびＭＯＳＦＥＴのゲートが個
別のステップで形成される実施形態では、ＭＯＳＦＥＴ
のゲート材を蒸着するステップで、同時にＪＦＥＴ領域
にもゲート材が蒸着される。この場合、ＪＦＥＴ領域か
らＭＯＳＦＥＴゲート材をエッチし、次にＪＦＥＴゲー
ト材を蒸着させる必要があり、最後にＪＦＥＴゲート材
がＭＯＳＦＥＴ領域からエッチされる。したがって同じ
材料を層２５５（ＭＯＳＦＥＴゲート材）および２５６
（ＪＦＥＴゲート材）の両方に使用することが好まし
く、それにより両方の層を同時に形成することができ、
上で参照したエッチ・ステップを省略することができ
る。いずれの場合においても、ＪＦＥＴゲート材として
ドープ・シリコンを使用する場合、次のドーパント・ド
ライブイン熱プロセスの間、ＪＦＥＴチャネル（結晶質
半導体材料２３１）中にポリシリコン・ドーパントがド
ライブされ、ＪＦＥＴデバイスに必要なＰＮ接合が形成
される。ゲート材には、半導体材料に接触するとショッ
トキー接合および付随空乏領域を形成する金属を使用す
ることもできる。
【００４５】図１Ｑを参照すると、ＭＯＳＦＥＴデバイ
スのゲート２６５およびＪＦＥＴデバイスのゲート２６
６を形成するために、層２５５および２５６がパターン
化されている。ゲートの構成は、大いに設計選択の問題
である。ゲート２６５および２６６は、それぞれのデバ
イスのチャネルを形成している結晶質半導体材料２３０
および２３１の一部を囲んでいる。
【００４６】図１Ｑは、最終のＭＯＳＦＥＴおよびＪＦ
ＥＴのデバイス構造を示したものである。絶縁層２１０
および２２０から固相拡散によって、結晶質半導体材料
２３０および２３１中にドーパントがドライブされ、Ｍ
ＯＳＦＥＴデバイスのソース／ドレイン拡張部２７０、
およびＪＦＥＴデバイスのソース／ドレイン拡張部２７
２が形成される。固相拡散では、酸化物（例えば酸化ケ
イ素）がドーパント源として作用している。ドーパント
は温度が高くなると、結晶質半導体材料２３０および２
３１のドープ酸化物領域から隣接する非ドープ（または
軽くドープされた）酸化物領域へドライブされる。ドー
プ領域が結晶質半導体材料２３０および２３１と、ドー
パント源として作用し、かつ、自己整列ソース／ドレイ
ン拡張部（すなわち、ソース／ドレイン拡張部とゲート
が整列する）の形成を可能にする絶縁層２１０および２
２０との間の界面によって画定されるため、この技法は
有利である。固相拡散技法の例については、参照により
本明細書に組み込まれる、Ｏｎｏ，Ｍ．らの「Ｓｕｂ
５０ ｎｍ Ｇａｔｅ Ｌｅｎｇｔｈ Ｎ−ＭＯＳＦＥ
Ｔ ｗｉｔｈ １０ ｎｍ Ｐｈｏｓｐｈｏｒｕｓ Ｓ
ｏｕｒｃｅ ａｎｄＤｒａｉｎ Ｊｕｎｃｔｉｏｎｓ」
（ＩＥＤＭ ９３，ｐｐ．１１９−１２２（１９９３
年））、およびＳａｉｔｏ，Ｍ．らの「Ａｎ ＳＰＤＤ
Ｄ−ＭＯＳＦＥＴ Ｓｔｒｕｃｔｕｒｅ Ｓｕｉｔａ
ｂｌｅ ｆｏｒ ０．１ ａｎｄ Ｓｕｂ ０．１ Ｍ
ｉｃｒｏｎ Ｃｈａｎｎｅｌ Ｌｅｎｇｔｈ ａｎｄ
ＩｔｓＥｌｅｃｔｒｉｃａｌ Ｃｈａｒａｃｔｅｒｉｓ
ｔｉｃｓ」（ＩＥＤＭ ９２，ｐｐ．８９７−９００
（１９９２年））に記載されている。
【００４７】ソース／ドレイン拡張部２７０および２７
２中のドーパントの濃度は、通常、少なくとも約１×１
０１９原子／ｃｍ３であり、約５×１０１９原子／ｃｍ
３のドーパント濃度が有利な濃度として意図されてい
る。この固相拡散技法により、極めて浅いソースおよび
ドレイン拡張部が得られる。ソース／ドレイン拡張部２
７０および２７２は、それぞれ結晶質半導体材料２３０
および２３１中への浸透として示されており、結晶質半
導体材料２３０および２３１の幅の１／２未満であるこ
とが好ましい。この方法でドーパントの浸透を制限する
ことにより、ドープ領域内における結晶質半導体材料２
３０および２３１の反対側からの大きなオーバラップが
回避される。また、ソース／ドレイン拡張部２７０およ
び２７２がゲートの下側を延びる距離は、ゲート長の１
／４未満に制限されることが好ましい。結果として得ら
れる構造では、ソース／ドレイン拡張部２７０および２
７２中のドーパントの正味濃度は、それぞれこの段階で
形成されているＭＯＳＦＥＴおよびＪＦＥＴのチャネル
２８０および２８２中に存在するドーパント型と相対す
る型のドーパントの正味濃度である。
【００４８】さらに他の実施形態では、非ドープ二酸化
ケイ素の薄層（例えば厚さ約２５ｎｍ）がソース２０５
の上に形成されている。図１Ｅを参照すると、この薄層
（図示せず）は、絶縁層２１０（ドーパント源）からソ
ース２０５を通って下降し、結晶質半導体材料２３０お
よび２３１中に上昇する不要な固相拡散に対する障壁と
して作用している。
【００４９】本発明の教示によれば、同一の犠牲層を共
有することによって２つの緊密に整合したＪＦＥＴを製
造することができる。犠牲層がゲート長を画定するた
め、ソース、ドレインおよびチャネルの各領域が同じ様
にドープされ、かつ、ＪＦＥＴが同じゲート電極材を利
用する場合、ＪＦＥＴは緊密に整合する。また、ＪＦＥ
Ｔチャネルがリソグラフィックでは制御されないため、
リソグラフィック・プロセスの制約によってチャネル長
が制限されることはない。本発明の教示に従って構築さ
れるＪＦＥＴは、従来のＪＦＥＴとして、また、電圧制
御抵抗として動作させることができる。
【００５０】以上、接合電界効果トランジスタを回路構
造で形成するために有用なアーキテクチャおよび方法に
ついて説明した。本発明の特定のアプリケーションにつ
いて説明したが、本明細書で開示した原理は、様々な方
法およびＩＩＩ〜ＩＶ属化合物およびその他の半導体材
料を使用して形成される構造を始めとする様々な回路構
造で本発明を実践するための基本を提供するものであ
る。例示的実施形態は、電圧置換ゲートＪＦＥＴに属す
るものであるが、多数の変形形態が意図されている。本
明細書においては特に明確にされていない、特許請求の
範囲の各請求項によってのみ制限される他の構築物も本
発明の範囲を逸脱するものではない。
【図面の簡単な説明】
【図１Ａ】本発明の一実施形態による、連続的に実施さ
れる製造ステップの各段階における回路構造を示す断面
図である。
【図１Ｂ】本発明の一実施形態による、連続的に実施さ
れる製造ステップの各段階における回路構造を示す断面
図である。
【図１Ｃ】本発明の一実施形態による、連続的に実施さ
れる製造ステップの各段階における回路構造を示す断面
図である。
【図１Ｄ】本発明の一実施形態による、連続的に実施さ
れる製造ステップの各段階における回路構造を示す断面
図である。
【図１Ｅ】本発明の一実施形態による、連続的に実施さ
れる製造ステップの各段階における回路構造を示す断面
図である。
【図１Ｆ】本発明の一実施形態による、連続的に実施さ
れる製造ステップの各段階における回路構造を示す断面
図である。
【図１Ｇ】本発明の一実施形態による、連続的に実施さ
れる製造ステップの各段階における回路構造を示す断面
図である。
【図１Ｈ】本発明の一実施形態による、連続的に実施さ
れる製造ステップの各段階における回路構造を示す断面
図である。
【図１Ｉ】本発明の一実施形態による、連続的に実施さ
れる製造ステップの各段階における回路構造を示す断面
図である。
【図１Ｊ】本発明の一実施形態による、連続的に実施さ
れる製造ステップの各段階における回路構造を示す断面
図である。
【図１Ｋ】本発明の一実施形態による、連続的に実施さ
れる製造ステップの各段階における回路構造を示す断面
図である。
【図１Ｌ】本発明の一実施形態による、連続的に実施さ
れる製造ステップの各段階における回路構造を示す断面
図である。
【図１Ｍ】本発明の一実施形態による、連続的に実施さ
れる製造ステップの各段階における回路構造を示す断面
図である。
【図１Ｎ】本発明の一実施形態による、連続的に実施さ
れる製造ステップの各段階における回路構造を示す断面
図である。
【図１Ｏ】本発明の一実施形態による、連続的に実施さ
れる製造ステップの各段階における回路構造を示す断面
図である。
【図１Ｐ】本発明の一実施形態による、連続的に実施さ
れる製造ステップの各段階における回路構造を示す断面
図である。
【図１Ｑ】本発明の一実施形態による、連続的に実施さ
れる製造ステップの各段階における回路構造を示す断面
図である。
【図１Ｒ】本発明の一実施形態による、連続的に実施さ
れる製造ステップの各段階における回路構造を示す断面
図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/095 Ｈ０１Ｌ 27/08 １０２Ａ 29/78 27/06 Ｆ 29/80 29/808 (72)発明者 サミア チャードリィ アメリカ合衆国 32836 フロリダ，オー ランド，オークサイド コート 10039 (72)発明者 ポール アーサー レイマン アメリカ合衆国 32835 フロリダ，オー ランド，キャノン レーク サークル 7893 (72)発明者 ジョン ルッセル マックマッケン アメリカ合衆国 32835 フロリダ，オー ランド，ヴァインランド オークス ブウ ルヴァード 8124 (72)発明者 ロス トムソン アメリカ合衆国 34711 フロリダ，クレ アモント，サマーウッド ドライヴ 556 (72)発明者 ジャック キングシェング ザオ アメリカ合衆国 32836 フロリダ，オー ランド，ドーヴァー オークス コート 8611 Ｆターム(参考） 5F048 AC01 AC10 BA02 BB01 BB05 BC03 BD01 BD06 BD07 BD09 CB07 DA23 5F102 GA01 GB04 GC07 GD01 GD04 GJ03 GL02 GL03 GR10 HC02 HC05 HC11 HC15 5F140 AA36 AB01 AB08 AC30 BA01 BA05 BA09 BA13 BA17 BA20 BB04 BB18 BC11 BC13 BC15 BC17 BD07 BD09 BD11 BE07 BE09 BE10 BF01 BF04 BF07 BF08 BF10 BG27 BG28 BG30 BH49 BK13 BK15 BK16 BK18 CC05 CC06 CC13

Claims (66)

    【特許請求の範囲】
  1. 【請求項１】 半導体デバイスのソース領域およびドレ
    イン領域からなるグループから選択される第１のデバイ
    ス領域を半導体基板中に形成するステップと、 第２の層が第１の層と第３の層の間に挿入され、かつ第
    １の層が第１のデバイス領域に近接する、少なくとも３
    つの材料層を備えた多層スタックを半導体基板中の第１
    のデバイス領域の上に形成するステップと、 半導体基板中に形成された第１のデバイス領域で終端す
    る窓を少なくとも３つの材料層中に形成するステップ
    と、 第１の導電型の半導体材料を窓内に形成し、それにより
    第１のデバイス領域と接触する第１の端部、および第２
    の端部を有する半導体プラグを少なくとも３つの材料層
    中に形成するステップと、 第１のデバイス領域および第２のデバイス領域の一方が
    ソース領域であり、もう一方がドレイン領域である、ソ
    ース領域およびドレイン領域からなるグループから選択
    される第２のデバイス領域をシリコン・プラグの第２の
    端部に形成するステップと、 第２の層を除去し、それにより半導体プラグの一部を露
    出させるステップと、 半導体プラグと接触する第２の導電型のゲートを形成す
    るステップとを含む、垂直トランジスタを製造するため
    の方法。
  2. 【請求項２】 エッチング剤中でのエッチングによって
    第２の層が除去され、第１の層が第１のエッチ速度を有
    し、第２の層が第２のエッチ速度を有し、また、第３の
    層が第３のエッチ速度を有し、エッチングにおける第２
    のエッチ速度が、第１のエッチ速度および第３のエッチ
    速度より少なくとも１０倍以上速い、請求項１に記載の
    方法。
  3. 【請求項３】 第１の層および第３の層が電気絶縁材料
    でできている、請求項２に記載の方法。
  4. 【請求項４】 電気絶縁材料が、窒化ケイ素、二酸化ケ
    イ素およびドープ二酸化ケイ素から選択される、請求項
    ３に記載の方法。
  5. 【請求項５】 電気絶縁材料が、ソース拡張部およびド
    レイン拡張部のためのドーパント源として作用するドー
    プ二酸化ケイ素であり、半導体プラグ中にソースおよび
    ドレイン拡張部を形成するために、前記方法が、第１の
    層および第３の層から半導体プラグにドーパントをドー
    ピングするステップをさらに含む、請求項３に記載の方
    法。
  6. 【請求項６】 ドープ二酸化ケイ素中のドーパント型
    が、ｎ型およびｐ型からなるグループから選択され、ド
    ーパント型が半導体プラグ中のドーパント型と相対する
    型である、請求項５に記載の方法。
  7. 【請求項７】 半導体プラグがドープ半導体プラグから
    なり、ドーパントが、ｎ型ドーパントおよびｐ型ドーパ
    ントからなるグループから選択される、請求項１に記載
    の方法。
  8. 【請求項８】 半導体材料が結晶質半導体材料からな
    り、シリコン、シリコンゲルマニウムおよびシリコンゲ
    ルマニウム炭素からなるグループから選択される、請求
    項７に記載の方法。
  9. 【請求項９】 第１の材料層の上または第２の材料層の
    上、あるいは第１および第２の両方の材料層の上に絶縁
    層を形成するステップをさらに含む、請求項１に記載の
    方法。
  10. 【請求項１０】 絶縁材料層がエッチ・ストップ層を備
    える、請求項９に記載の方法。
  11. 【請求項１１】 絶縁材料層がオフセット・スペーサを
    備える、請求項９に記載の方法。
  12. 【請求項１２】 半導体プラグの形成後、基板の表面を
    化学的機械研磨するステップをさらに含み、化学的機械
    研磨により半導体プラグと多層スタックの第３の層が同
    一平面化される、請求項１に記載の方法。
  13. 【請求項１３】 多層スタック中の最上部の材料層が、
    化学的機械研磨のための停止層を備える、請求項１２に
    記載の方法。
  14. 【請求項１４】 多層スタック中の最上部の材料層が窒
    化ケイ素層からなる、請求項１２に記載の方法。
  15. 【請求項１５】 第１のデバイス領域の上に、少なくと
    も３つの材料層の形成に先立って拡散障壁層を形成する
    ステップをさらに含む、請求項１に記載の方法。
  16. 【請求項１６】 半導体プラグの露出部分に酸化物層を
    形成するステップと、酸化物層を除去するステップと、
    半導体プラグの露出部分にゲートを生成するステップと
    をさらに含み、ゲートが半導体プラグとは相対する導電
    型のゲートである、請求項１に記載の方法。
  17. 【請求項１７】 半導体プラグの第１の導電型領域を囲
    む第２の導電型領域を生成するステップをさらに含む、
    請求項１に記載の方法。
  18. 【請求項１８】 ゲートが第２の導電型のゲートであ
    り、半導体プラグ中にｐｎ接合を形成するために、ゲー
    トから半導体プラグの一定領域にドーピングするステッ
    プをさらに含む、請求項１に記載の方法。
  19. 【請求項１９】 基板が、シリコン基板および絶縁体上
    シリコン基板からなるグループから選択される、請求項
    １に記載の方法。
  20. 【請求項２０】 ゲート材が、ドープ多結晶シリコン、
    ドープ非晶質シリコン、ドープ・シリコンゲルマニウ
    ム、シリコンゲルマニウム炭素、金属および金属化合物
    からなるグループから選択される、請求項１に記載の方
    法。
  21. 【請求項２１】 ゲート材が化学蒸着、電気めっき、ま
    たはそれらの組合せによって基板上に形成される、請求
    項２０に記載の方法。
  22. 【請求項２２】 金属および金属化合物が、チタン、窒
    化チタン、タングステン、ケイ化タングステン、タンタ
    ル、窒化タンタル、モリブデン、アルミニウムおよび銅
    からなるグループから選択される、請求項２０に記載の
    方法。
  23. 【請求項２３】 半導体デバイスのソース領域およびド
    レイン領域からなるグループから選択される第１のデバ
    イス領域を半導体基板中に形成するステップと、 半導体基板中の第１のデバイス領域の上に、第１の層と
    第３の層の間に第２の層が挿入され、かつ、第１の層が
    第１のデバイス領域に隣接する少なくとも３つの材料層
    を備えた多層スタックを形成するステップと、 少なくとも３つの材料層中に、半導体基板中に形成され
    た第１のデバイス領域で終端する第１および第２の窓を
    形成するステップと、 第１および第２の窓の内部に半導体材料を形成し、それ
    により少なくとも３つの材料層中に、それぞれ第１の端
    部および第２の端部を有し、それぞれの半導体プラグの
    第１の端部が第１のデバイス領域と接触し、第１の半導
    体プラグが第１の導電型の第１の半導体プラグおよび第
    ２の半導体プラグを形成するステップと、 第１のデバイス領域および第２のデバイス領域の一方が
    ソース領域であり、もう一方がドレイン領域である、ソ
    ース領域およびドレイン領域からなるグループから選択
    される第２のデバイス領域を第１の半導体プラグの第２
    の端部に形成するステップと、 第１のデバイス領域および第３のデバイス領域の一方が
    ソース領域であり、もう一方がドレイン領域である、ソ
    ース領域およびドレイン領域からなるグループから選択
    される第３のデバイス領域を第２の半導体プラグの第２
    の端部に形成するステップと、 第２の層を除去し、それにより第１および第２の半導体
    プラグの一部を露出させるステップと、 第１の半導体プラグの露出部分に誘電材料層を形成する
    ステップと、 第２の半導体プラグの第１の導電型領域を囲む第２の導
    電型領域を形成するステップと、 誘電材料層と接触する第１の領域を有し、かつ、第２の
    半導体プラグの第２の導電型領域と接触する第２の領域
    を有するゲートを形成するステップとを含む、集積回路
    構造を製造するための方法。
  24. 【請求項２４】 ゲートが第２の導電型のゲートであ
    り、半導体プラグ中にｐｎ接合を形成するために、ゲー
    トから第２の半導体プラグの一定領域にドーピングする
    ステップをさらに含む、請求項２３に記載の方法。
  25. 【請求項２５】 エッチング剤中でのエッチングによっ
    て第２の層が除去され、第１の層が第１のエッチ速度を
    有し、第２の層が第２のエッチ速度を有し、また、第３
    の層が第３のエッチ速度を有し、エッチングにおける第
    ２のエッチ速度が、第１のエッチ速度および第３のエッ
    チ速度より少なくとも１０倍以上速い、請求項２３に記
    載の方法。
  26. 【請求項２６】 エッチングが、同位体ウェット・エッ
    チングおよび同位体ドライ・エッチングからなるグルー
    プから選択される、請求項２４に記載の方法。
  27. 【請求項２７】 第１の層および第３の層が電気絶縁材
    料で形成される、請求項２３に記載の方法。
  28. 【請求項２８】 電気絶縁材料が、窒化ケイ素、二酸化
    ケイ素、ドープ二酸化ケイ素およびドープ酸化ケイ素か
    ら選択される、請求項２７に記載の方法。
  29. 【請求項２９】 電気絶縁材料が、ソース拡張部および
    ドレイン拡張部のためのドーパント源であるドープ二酸
    化ケイ素からなり、半導体プラグ中にソースおよびドレ
    イン拡張部を形成するために、前記方法が、第１の層お
    よび第３の層から半導体プラグにドーパントをドーピン
    グするステップをさらに含む、請求項２７に記載の方
    法。
  30. 【請求項３０】 ドープ二酸化ケイ素中のドーパント型
    が、ｎ型およびｐ型からなるグループから選択され、ド
    ーパント型が、第１および第２の半導体プラグ中のドー
    パント型と相対する型である、請求項２９に記載の方
    法。
  31. 【請求項３１】 第１および第２の半導体プラグがドー
    プ半導体プラグからなり、ドーパントが、ｎ型ドーパン
    トおよびｐ型ドーパントからなるグループから選択され
    る、請求項２３に記載の方法。
  32. 【請求項３２】 第１および第２のドープ半導体プラグ
    が、第１および第２の窓への半導体材料の蒸着時におけ
    る半導体材料中へのドーパントのインサイチュー導入に
    よって形成される、請求項３１に記載の方法。
  33. 【請求項３３】 第１および第２のドープ半導体プラグ
    が、第１および第２の窓への蒸着後における半導体材料
    中へのドーパント注入によって形成される、請求項３２
    に記載の方法。
  34. 【請求項３４】 半導体材料が結晶質半導体材料からな
    り、シリコン、シリコンゲルマニウムおよびシリコンゲ
    ルマニウム炭素からなるグループから選択される、請求
    項３１に記載の方法。
  35. 【請求項３５】 第１の材料層の上または第２の材料層
    の上、あるいは第１および第２の両方の層の上にエッチ
    ・ストップ層を形成するステップをさらに含む、請求項
    ２３に記載の方法。
  36. 【請求項３６】 第１の材料層の上に第１の絶縁層を形
    成するステップと、第２の材料層の上に第２の絶縁層を
    形成するステップとをさらに含む、請求項２３に記載の
    方法。
  37. 【請求項３７】 第１および第２の絶縁層がエッチ・ス
    トップ層を備える、請求項３６に記載の方法。
  38. 【請求項３８】 第１および第２の絶縁層がオフセット
    ・スペーサを備える、請求項３６に記載の方法。
  39. 【請求項３９】 第１のデバイス領域の上に、少なくと
    も３つの材料層の形成に先立って拡散障壁層を形成する
    ステップをさらに含む、請求項２３に記載の方法。
  40. 【請求項４０】 半導体プラグの露出部分に熱酸化物層
    を形成するステップと、熱酸化物層を除去するステップ
    とをさらに含む、請求項２３に記載の方法。
  41. 【請求項４１】 基板が、シリコン基板および絶縁体上
    シリコン基板からなるグループから選択される、請求項
    ２３に記載の方法。
  42. 【請求項４２】 ゲート材が、ドープ多結晶シリコン、
    ドープ非晶質シリコン、ドープ多結晶シリコンゲルマニ
    ウム、ドープ非晶質シリコンゲルマニウム、ドープ多結
    晶シリコンゲルマニウム炭素、ドープ非晶質シリコンゲ
    ルマニウム炭素、金属および金属含有化合物からなるグ
    ループから選択される、請求項２３に記載の方法。
  43. 【請求項４３】 ゲート材が化学蒸着、電気めっき、ま
    たはそれらの組合せによって基板上に形成される、請求
    項４２に記載の方法。
  44. 【請求項４４】 金属および金属含有化合物が、チタ
    ン、窒化チタン、タングステン、ケイ化タングステン、
    タンタル、窒化タンタルおよびモリブデンからなるグル
    ープから選択される、請求項４２に記載の方法。
  45. 【請求項４５】 接合電界効果トランジスタのソース領
    域およびドレイン領域からなるグループから選択される
    第１のデバイス領域を半導体基板中に形成するステップ
    と、 第１のデバイス領域の上に、第１の層と第３の層の間に
    第２の層が挿入され、かつ、第１の層が第１のデバイス
    領域に隣接する少なくとも３つの材料層を備えた多層ス
    タックを形成するステップと、 少なくとも３つの材料層中に、第１のデバイス領域で終
    端する第１および第２の窓を形成するステップと、 第１および第２の窓の内部にドープ半導体材料を形成
    し、それにより少なくとも３つの材料層中に、それぞれ
    第１の端部および第２の端部を有し、第１と第２の半導
    体プラグの第１の端部が第１のデバイス領域と接触する
    第１および第２のドープ半導体プラグを形成するステッ
    プと、 第１のデバイス領域および第２のデバイス領域の一方が
    ソース領域、もう一方がドレイン領域である、ソース領
    域およびドレイン領域からなるグループから選択される
    第２のデバイス領域を、第１の半導体プラグの第２の端
    部に形成するステップと、 第１のデバイス領域および第２のデバイス領域の一方が
    ソース領域、もう一方がドレイン領域である、ソース領
    域およびドレイン領域からなるグループから選択される
    第３のデバイス領域を、第２の半導体プラグの第２の端
    部に形成するステップと、 第２の層を除去し、それにより第１および第２の半導体
    プラグの一部を露出させるステップと、 第１の半導体プラグを囲む、相対する導電型のドープ領
    域を形成するステップと、 第２の半導体プラグを囲む、相対する導電型のドープ領
    域を形成するステップとを含む、整合接合電界効果トラ
    ンジスタを、集積回路構造中に製造するための方法。
  46. 【請求項４６】 平面に沿って形成された主表面を有す
    る半導体基板と、 基板中に形成された第１のドープ領域と、 前記第１のドープ領域上の、前記第１のドープ領域の導
    電型とは異なる導電型の第２および第３のドープ領域
    と、 前記第２のドープ領域上の、前記第２のドープ領域の導
    電型とは異なる導電型の第４のドープ領域と、 前記第３のドープ領域上の、前記第３のドープ領域の導
    電型とは異なる導電型の第５のドープ領域と、 前記第２のドープ領域に隣接する酸化物層と、 前記酸化物層上の第１のゲートと、 前記第３のドープ領域の導電型とは異なる導電型でドー
    プされる、前記第３の領域上の第２のゲートとを備える
    集積回路構造。
  47. 【請求項４７】 第１のドープ領域がＭＯＳＦＥＴの第
    １のソース／ドレイン領域を備え、第２のドープ領域が
    前記ＭＯＳＦＥＴのチャネル領域を備え、また、第４の
    ドープ領域が前記ＭＯＳＦＥＴの第２のソース／ドレイ
    ン領域を備える、請求項４６に記載の集積回路構造。
  48. 【請求項４８】 第１のドープ領域がＪＦＥＴの第１の
    ソース／ドレイン領域を備え、第３のドープ領域が前記
    ＪＦＥＴのチャネル領域を備え、また、第５のドープ領
    域が前記ＪＦＥＴの第２のソース／ドレイン領域を備え
    る、請求項４６に記載の集積回路構造。
  49. 【請求項４９】 第２および第３のドープ領域が、それ
    ぞれ半導体基板中に形成された第１および第２の窓の内
    部に形成される、請求項４６に記載の集積回路構造。
  50. 【請求項５０】 酸化物層の材料が、二酸化ケイ素およ
    び窒化ケイ素から選択される、請求項４６に記載の集積
    回路構造。
  51. 【請求項５１】 第１および第２のゲートの材料が、ド
    ープ結晶質ポリシリコン、ドープ非晶質シリコン、ドー
    プ・シリコンゲルマニウム、ドープ・シリコンゲルマニ
    ウム炭素、金属および金属化合物からなるグループから
    選択される、請求項４６に記載の集積回路構造。
  52. 【請求項５２】 金属および金属化合物が、チタン、窒
    化チタン、タングステン、ケイ化タングステン、タンタ
    ル、窒化タンタル、モリブデン、アルミニウムおよび銅
    からなるグループから選択される、請求項５１に記載の
    集積回路構造。
  53. 【請求項５３】 第１および第２の垂直電界効果トラン
    ジスタを備える集積回路構造であって、 前記第１の垂直電界効果トランジスタが、 平面に沿って形成された主表面を有する半導体基板と、 基板中に形成された第１のドープ領域と、 前記第１のドープ領域上の、前記第１のドープ領域の導
    電型とは異なる導電型の第２のドープ領域と、 前記第２のドープ領域上の、前記第２のドープ領域の導
    電型とは異なる導電型の第３のドープ領域と、 前記第２のドープ領域に隣接する誘電体層と、 前記誘電体層上の第１のゲートとをさらに備え、また、 前記第２の垂直電界効果トランジスタが、 基板中に形成された第４のドープ領域と、 前記第４のドープ領域上の、前記第４のドープ領域の導
    電型とは異なる導電型の第５のドープ領域と、 前記第５のドープ領域上の、前記第５のドープ領域の導
    電型とは異なる導電型の第６のドープ領域と、 前記第５のドープ領域上の、前記第５のドープ領域の導
    電型とは異なる導電型の第２のゲートとをさらに備える
    集積回路構造。
  54. 【請求項５４】 第１のドープ領域がＭＯＳＦＥＴの第
    １のソース／ドレイン領域を備え、第２のドープ領域が
    前記ＭＯＳＦＥＴのチャネル領域を備え、また、第３の
    ドープ領域が前記ＭＯＳＦＥＴの第２のソース／ドレイ
    ン領域を備える、請求項５３に記載の集積回路構造。
  55. 【請求項５５】 第４のドープ領域がＪＦＥＴの第１の
    ソース／ドレイン領域を備え、第５のドープ領域が前記
    ＪＦＥＴのチャネル領域を備え、また、第６のドープ領
    域が前記ＪＦＥＴの第２のソース／ドレイン領域を備え
    る、請求項５３に記載の集積回路構造。
  56. 【請求項５６】 第２および第５のドープ領域が、それ
    ぞれ半導体基板中に形成された第１および第２の窓の内
    部に形成される、請求項５３に記載の集積回路構造。
  57. 【請求項５７】 誘電体層の材料が、二酸化ケイ素およ
    び窒化ケイ素の中から選択される、請求項５３に記載の
    集積回路構造。
  58. 【請求項５８】 第１および第２のゲートの材料が、ド
    ープ結晶質ポリシリコン、ドープ非晶質シリコン、ドー
    プ・シリコンゲルマニウム、ドープ・シリコンゲルマニ
    ウム炭素、金属および金属化合物からなるグループから
    選択される、請求項５３に記載の集積回路構造。
  59. 【請求項５９】 金属および金属化合物が、チタン、窒
    化チタン、タングステン、ケイ化タングステン、タンタ
    ル、窒化タンタル、モリブデン、アルミニウムおよび銅
    からなるグループから選択される、請求項５８に記載の
    集積回路構造。
  60. 【請求項６０】 第１および第２の垂直電界効果トラン
    ジスタを備える集積回路構造であって、 前記第１の垂直電界効果トランジスタが、 平面に沿って形成された主表面を有する半導体基板と、 基板中に形成された第１のドープ領域と、 前記第１のドープ領域上の、前記第１のドープ領域の導
    電型とは異なる導電型の第２のドープ領域と、 前記第２のドープ領域上の、前記第２のドープ領域の導
    電型とは異なる導電型の第３のドープ領域と、 前記第２のドープ領域に近接した第１のゲート層とをさ
    らに備え、また、 前記第２の垂直電界効果トランジスタが、 基板中に形成された第４のドープ領域と、 前記第４のドープ領域上の、前記第４のドープ領域の導
    電型とは異なる導電型の第５のドープ領域と、 前記第５のドープ領域上の、前記第５のドープ領域の導
    電型とは異なる導電型の第６のドープ領域と、 前記第５のドープ領域上の、前記第５のドープ領域の導
    電型とは異なる導電型の第２のゲートとをさらに備え、 前記第１のゲート層が、誘電体層によって前記第２のド
    ープ領域から電気絶縁され、また、前記第２のゲート層
    が前記第５のドープ層と直接接触している集積回路構
    造。
  61. 【請求項６１】 第１のドープ領域がＭＯＳＦＥＴの第
    １のソース／ドレイン領域を備え、第２のドープ領域が
    前記ＭＯＳＦＥＴのチャネル領域を備え、また、第３の
    ドープ領域が前記ＭＯＳＦＥＴの第２のソース／ドレイ
    ン領域を備える、請求項６０に記載の集積回路構造。
  62. 【請求項６２】 第４のドープ領域がＪＦＥＴの第１の
    ソース／ドレイン領域を備え、第５のドープ領域が前記
    ＪＦＥＴのチャネル領域を備え、また、第６のドープ領
    域が前記ＪＦＥＴの第２のソース／ドレイン領域を備え
    る、請求項６０に記載の集積回路構造。
  63. 【請求項６３】 第２のドープ領域が、第１の垂直電界
    効果トランジスタのチャネルを形成し、第５のドープ領
    域が、第２の垂直電界効果トランジスタのチャネル領域
    を形成する、請求項６０に記載の集積回路構造。
  64. 【請求項６４】 平面に沿って形成された主表面を有す
    る半導体基板と、 基板中に形成された、第１の導電型の第１のドープ領域
    と、 前記第１のドープ領域上の、第２の導電型の第２のドー
    プ領域と、 前記第２のドープ領域上の、第１の導電型の第３のドー
    プ領域と、 前記第２のドープ領域上の第１の導電型のゲート領域と
    を備える接合電界効果トランジスタ構造。
  65. 【請求項６５】 第１のドープ領域がＪＦＥＴの第１の
    ソース／ドレイン領域を備え、第２のドープ領域が前記
    ＪＦＥＴのチャネル領域を備え、また、第３のドープ領
    域が前記ＪＦＥＴの第２のソース／ドレイン領域を備え
    る、請求項６４に記載の接合電界効果トランジスタ。
  66. 【請求項６６】 平面に沿って形成された主表面を有す
    る半導体基板と、 基板中に形成された第１のドープ領域と、 前記第１のドープ領域上の第１の絶縁層と、 前記第１の絶縁層上の第１のエッチ・ストップ層と、 前記第１のエッチ・ストップ層上の第２の絶縁層と、 前記第２の絶縁層上の第２のエッチ・ストップ層と、 前記第２のエッチ・ストップ層上の第３の絶縁層と、 前記第３の絶縁領域から前記第１の絶縁領域を貫通して
    延びた窓に形成された、第１の導電型の第２のドープ領
    域と、 前記第２のドープ領域上の、第２の導電型の第３のドー
    プ領域と、 前記第２のドープ領域に隣接して形成された、第２の導
    電型の第４のドープ領域とを備える集積回路構造。
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