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JP2003016777A - 薄膜磁性体記憶装置 - Google Patents

薄膜磁性体記憶装置

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Publication number
JP2003016777A
JP2003016777A JP2001196417A JP2001196417A JP2003016777A JP 2003016777 A JP2003016777 A JP 2003016777A JP 2001196417 A JP2001196417 A JP 2001196417A JP 2001196417 A JP2001196417 A JP 2001196417A JP 2003016777 A JP2003016777 A JP 2003016777A
Authority
JP
Japan
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data
memory cell
voltage
dummy
magnetic memory
Prior art date
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Withdrawn
Application number
JP2001196417A
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English (en)
Inventor
Hideto Hidaka
秀人 日高
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Priority to US09/986,865 priority patent/US6614681B2/en
Priority to TW091111947A priority patent/TW561482B/zh
Priority to KR10-2002-0036060A priority patent/KR100514959B1/ko
Priority to DE10228578A priority patent/DE10228578A1/de
Priority to CNB021244952A priority patent/CN100431041C/zh
Publication of JP2003016777A publication Critical patent/JP2003016777A/ja
Priority to US10/622,473 priority patent/US7006373B2/en
Priority to US11/314,028 priority patent/US7313042B2/en
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Abstract

(57)【要約】 【課題】 高速かつ安定したデータ読出を実行可能な薄
膜磁性体記憶装置を提供する。 【解決手段】 データ読出前にプリチャージ電圧Ｖｐｒ
にプリチャージされたデータバスＤＢは、データ読出時
に選択メモリセルを介して、プリチャージ電圧Ｖｐｒと
同一の電圧と電気的に結合される。ドライブドランジス
タ６２ａは、データ読出時にセンス電流を流すために、
データバスＤＢを電源電圧ＶＤＤと結合する。電荷転送
型増幅部１００は、データバスＤＢの電圧をプリチャー
ジ電圧Ｖｐｒに維持しつつ、データバスＤＢを流れるセ
ンス電流Ｉｓの積分値に応じて出力電圧Ｖｏｕｔを生成
する。トランスファゲート１３０、差動増幅器１４０お
よびラッチ回路１４５は、所定タイミングにおける出力
電圧Ｖｏｕｔに基いて、読出データＤＯＵＴを生成す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は薄膜磁性体記憶装
置に関し、より特定的には、磁気トンネル接合（ＭＴ
Ｊ：Magnetic Tunneling Junction）を有するメモリセ
ルを備えたランダムアクセス可能な薄膜磁性体記憶装置
に関する。
【０００２】
【従来の技術】低消費電力で不揮発的なデータの記憶が
可能な記憶装置として、ＭＲＡＭ（Magnetic Random Ac
cess Memory）デバイスが注目されている。ＭＲＡＭデ
バイスは、半導体集積回路に形成された複数の薄膜磁性
体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体
の各々に対してランダムアクセスが可能な記憶装置であ
る。
【０００３】特に、近年では磁気トンネル接合（ＭＴ
Ｊ：Magnetic Tunnel Junction）を利用したトンネル磁
気抵抗素子をメモリセルとして用いることによって、Ｍ
ＲＡＭ装置の性能が飛躍的に進歩することが発表されて
いる。磁気トンネル接合を有するメモリセルを備えたＭ
ＲＡＭデバイスについては、“A 10ns Read and WriteN
on-Volatile Memory Array Using a Magnetic Tunnel J
unction and FET Switch in each Cell”, ISSCC Diges
t of Technical Papers, TA7.2, Feb. 2000.および“No
nvolatile RAM based on Magnetic Tunnel Junction El
ements”, ISSCC Digest of Technical Papers, TA7.3,
Feb. 2000.等の技術文献に開示されている。
【０００４】図１３は、磁気トンネル接合を有するメモ
リセル（以下単にＭＴＪメモリセルとも称する）の構成
を示す概略図である。
【０００５】図１３を参照して、ＭＴＪメモリセルは、
記憶データのデータレベルに応じて電気抵抗値が変化す
るトンネル磁気抵抗素子ＴＭＲと、アクセストランジス
タＡＴＲとを備える。アクセストランジスタＡＴＲは、
電界効果トランジスタで形成され、トンネル磁気抵抗素
子ＴＭＲと接地電圧ＶＳＳとの間に結合される。
【０００６】ＭＴＪメモリセルに対しては、データ書込
を指示するためのライトワード線ＷＷＬと、データ読出
を指示するためのリードワード線ＲＷＬと、データ読出
時およびデータ書込時において記憶データのレベルに対
応した電気信号を伝達するためのデータ線であるビット
線ＢＬとが配置される。
【０００７】図１４は、ＭＴＪメモリセルからのデータ
読出動作を説明する概念図である。図１４を参照して、
トンネル磁気抵抗素子ＴＭＲは、一定方向の固定磁界を
有する磁性体層（以下、単に固定磁気層とも称する）Ｆ
Ｌと、自由磁界を有する磁性体層（以下、単に自由磁気
層とも称する）ＶＬとを有する。固定磁気層ＦＬおよび
自由磁気層ＶＬとの間には、絶縁体膜で形成されるトン
ネルバリアＴＢが配置される。自由磁気層ＶＬにおいて
は、記憶データのレベルに応じて、固定磁気層ＦＬと同
一方向の磁界および固定磁気層ＦＬと異なる方向の磁界
のいずれか一方が不揮発的に書込まれている。
【０００８】データ読出時においては、アクセストラン
ジスタＡＴＲがリードワード線ＲＷＬの活性化に応じて
ターンオンされる。これにより、ビット線ＢＬ〜トンネ
ル磁気抵抗素子ＴＭＲ〜アクセストランジスタＡＴＲ〜
接地電圧ＶＳＳの電流経路に、図示しない制御回路から
一定電流として供給されるセンス電流Ｉｓが流れる。
【０００９】トンネル磁気抵抗素子ＴＭＲの電気抵抗値
は、固定磁気層ＦＬと自由磁気層ＶＬとの間の磁界方向
の相対関係に応じて変化する。具体的には、固定磁気層
ＦＬの磁界方向と自由磁気層ＶＬに書込まれた磁界方向
とが同一である場合には、両者の磁界方向が異なる場合
に比べてトンネル磁気抵抗素子ＴＭＲの電気抵抗値は小
さくなる。以下、本明細書においては、記憶データの
“１”および“０”にそれぞれ対応するトンネル磁気抵
抗素子素子の電気抵抗値をＲ１およびＲ０でそれぞれ示
すこととする。ただし、Ｒ１＞Ｒ０、かつＲ１＝Ｒ０＋
ΔＲであるものとする。
【００１０】このように、トンネル磁気抵抗素子ＴＭＲ
は、外部から印加された磁界に応じてその電気抵抗値が
変化する。したがって、トンネル磁気抵抗素子ＴＭＲの
有する電気抵抗値の変化特性に基づいて、データ記憶を
実行することができる。一般的には、ＭＲＡＭデバイス
に適用されるトンネル磁気抵抗素子ＴＭＲの電気抵抗値
は、数ＫΩ〜数十ＫΩ程度である。
【００１１】センス電流Ｉｓによってトンネル磁気抵抗
素子ＴＭＲで生じる電圧変化は、自由磁気層ＶＬに記憶
された磁界方向に応じて異なる。これにより、ビット線
ＢＬを一旦高電圧にプリチャージした状態とした後にセ
ンス電流Ｉｓの供給を開始すれば、ビット線ＢＬの電圧
レベル変化の監視によってＭＴＪメモリセルの記憶デー
タのレベルを読出すことができる。
【００１２】図１５は、ＭＴＪメモリセルに対するデー
タ書込動作を説明する概念図である。
【００１３】図１５を参照して、データ書込時において
は、リードワード線ＲＷＬは非活性化され、アクセスト
ランジスタＡＴＲはターンオフされる。この状態で、自
由磁気層ＶＬに磁界を書込むためのデータ書込電流がラ
イトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流さ
れる。自由磁気層ＶＬの磁界方向は、ライトワード線Ｗ
ＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電
流の向きの組合せによって決定される。
【００１４】図１６は、データ書込時におけるデータ書
込電流の方向と磁界方向との関係を説明する概念図であ
る。
【００１５】図１６を参照して、横軸で示される磁界Ｈ
ｘは、ビット線ＢＬを流れるデータ書込電流によって生
じる磁界Ｈ（ＢＬ）の方向を示すものとする。一方、縦
軸に示される磁界Ｈｙは、ライトワード線ＷＷＬを流れ
るデータ書込電流によって生じる磁界Ｈ（ＷＷＬ）の方
向を示すものとする。
【００１６】自由磁気層ＶＬに記憶される磁界方向は、
磁界Ｈ（ＢＬ）とＨ（ＷＷＬ）との和が図中に示される
アステロイド特性線の外側の領域に達する場合において
のみ、新たに書込まれる。すなわち、アステロイド特性
線の内側の領域に相当する磁界が印加された場合におい
ては、自由磁気層ＶＬに記憶される磁界方向は更新され
ない。
【００１７】したがって、トンネル磁気抵抗素子ＴＭＲ
の記憶データを書込動作によって更新するためには、ラ
イトワード線ＷＷＬとビット線ＢＬとの両方に電流を流
す必要がある。トンネル磁気抵抗素子ＴＭＲに一旦記憶
された磁界方向すなわち記憶データは、新たなデータ書
込が実行されるまでの間不揮発的に保持される。
【００１８】データ読出動作時においても、ビット線Ｂ
Ｌにはセンス電流Ｉｓが流れる。しかし、センス電流Ｉ
ｓは一般的に、上述したデータ書込電流よりは１〜２桁
程度小さくなるように設定されるので、センス電流Ｉｓ
の影響によりデータ読出時においてＭＴＪメモリセルの
記憶データが誤って書換えられる可能性は小さい。
【００１９】上述した技術文献においては、このような
ＭＴＪメモリセルを半導体基板上に集積して、ランダム
アクセスメモリであるＭＲＡＭデバイスを構成する技術
が開示されている。
【００２０】図１７は、行列状に集積配置されたＭＴＪ
メモリセルを示す概念図である。図１７を参照して、半
導体基板上に、ＭＴＪメモリセルを行列状に配置するこ
とによって、高集積化されたＭＲＡＭデバイスを実現す
ることができる。図１７においては、ＭＴＪメモリセル
をｎ行×ｍ列（ｎ，ｍ：自然数）に配置する場合が示さ
れる。行列状に配されたｎ×ｍ個のＭＴＪメモリセルに
対して、ｎ本のライトワード線ＷＷＬ１〜ＷＷＬｎおよ
びリードワード線ＲＷＬ１〜ＲＷＬｎと、ｍ本のビット
線ＢＬ１〜ＢＬｍとが配置される。
【００２１】データ読出時には、リードワード線ＲＷＬ
１〜ＲＷＬｎのうちの１本が選択的に活性化されて、選
択されたメモリセル行（以下、単に「選択行」とも称す
る）に属するメモリセルは、ビット線ＢＬ１〜ＢＬｍの
それぞれと接地電圧ＶＳＳとの間に電気的に結合され
る。この結果、ビット線ＢＬ１〜ＢＬｍの各々には、対
応するメモリセルの記憶データレベルに応じた電圧変化
が生じる。
【００２２】したがって、選択されたメモリセル列に対
応するビット線の電圧を、センスアンプ等を用いて所定
の参照電圧と比較することによって、選択されたメモリ
セルの記憶データレベルを読出すことができる。
【００２３】上述した参照電圧の生成には、ダミーメモ
リセルが一般的に用いられる。ＭＴＪメモリセルのデー
タ読出に用いられるダミーメモリセルとしては、たとえ
ば、ＭＴＪメモリセルにおいて、“１（Ｈレベル）”お
よび“０（Ｌレベル）”データを記憶した場合にそれぞ
れ対応する電気抵抗値Ｒ１およびＲ０の中間値に相当す
る電気抵抗値Ｒｄを有するダミー抵抗を適用することが
できる。ＭＴＪメモリセルとの同様のセンス電流Ｉｓを
このようなダミー抵抗に流すことによって、当該参照電
圧を生成することができる。
【００２４】
【発明が解決しようとする課題】しかしながら、データ
読出時において、比較的高い電気抵抗値を有するトンネ
ル磁気抵抗素子ＴＭＲが接続されたビット線等のデータ
線を充放電する動作が必要となるため、データ読出動作
の高速化が困難となるおそれがある。
【００２５】また、上述した技術文献に記載されるよう
に、磁気トンネル接合部の両端、すなわちトンネル磁気
抵抗素子ＴＭＲの両端に印加されるバイアス電圧が大き
くなると、固定磁気層ＦＬと自由磁気層ＶＬとの間の磁
化方向の相対関係に応じた、すなわち記憶データレベル
に応じた電気抵抗値の変化ΔＲが小さくなる。このた
め、データ読出時において、ＭＴＪメモリセルの両端に
印加される電圧が大きくなると、記憶データレベルに対
応したビット線の電圧変化の差異が顕著に現れず、デー
タ読出動作の高速性および安定性が阻害されるおそれが
ある。
【００２６】さらに、上述した参照電圧の精度は、ダミ
ーメモリセル内におけるダミー抵抗の電気抵抗値に大き
く左右される。したがって、製造時ばらつきに対応し
て、参照電圧を正確に設定することが困難である。
【００２７】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、高速
かつ安定したデータ読出を実行可能な薄膜磁性体記憶装
置を提供することである。
【００２８】
【課題を解決するための手段】請求項１記載の薄膜磁性
体記憶装置は、印加磁界によって書込まれた記憶データ
レベルに応じて電気抵抗値が変化する複数の磁気メモリ
セルと、データ読出時において、複数の磁気メモリセル
のうちの選択された磁気メモリセルを介して、第１の電
圧と電気的に結合される第１のデータ線と、データ読出
前において、第１のデータ線を第１の電圧にプリチャー
ジするための第１のプリチャージ回路と、データ読出時
において、データ読出電流を流すために第１のデータ線
を第２の電圧と結合するための第１の読出駆動回路と、
第１のデータ線と第１の内部ノードとの間に設けられ、
第１のデータ線の電圧を維持するとともに、第１のデー
タ線上のデータ読出電流の積分値に応じた第１の出力電
圧を第１の内部ノードに生成するための第１の電荷転送
帰還型増幅部と、第１の内部ノードの電圧に基いて、読
出データを生成する増幅部とを備える。
【００２９】請求項２記載の薄膜磁性体記憶装置は、請
求項１記載の薄膜磁性体記憶装置であって、第１の電荷
転送帰還型増幅部は、第１および第２の入力ノードの電
圧差を増幅して、第１の内部ノードに第１の出力電圧を
生成するオペアンプと、第１のデータ線および第１の入
力ノードの間に結合され、データ読出電流による第１の
データ線の電圧変化を第１の入力ノードに伝達するため
の電荷転送部と、第１の内部ノードおよび第１のデータ
線の間に結合され、第１の出力電圧の変化に応じて、第
１のデータ線における第１の電圧からの電圧変化を打ち
消すような電荷供給を行なうための電荷フィードバック
部とを含む。第２の入力ノードには第１の電圧が印加さ
れる。
【００３０】請求項３記載の薄膜磁性体記憶装置は、請
求項１記載の薄膜磁性体記憶装置であって、複数の磁気
メモリセルは行列状に配置され、複数の磁気メモリセル
の行に対応して配置される複数のワード線と、複数の磁
気メモリセルの列に対応して配置される複数のビット線
と、複数のビット線のうちの選択された磁気メモリセル
と電気的に結合された１本を第１のデータ線と接続する
ための列選択部とをさらに備える。
【００３１】請求項４記載の薄膜磁性体記憶装置は、請
求項１記載の薄膜磁性体記憶装置であって、記憶データ
レベルにそれぞれ対応する各磁気メモリセルの２種類の
電気抵抗値の中間の電気抵抗値を有するダミーメモリセ
ルと、データ読出時において、ダミーメモリセルを介し
て第１の電圧と電気的に結合される第２のデータ線と、
データ読出前において、第２のデータ線を第２の電圧に
プリチャージするための第２のプリチャージ回路と、デ
ータ読出時において、第２のデータ線にデータ読出電流
を流すために、第２のデータ線を第２の電圧と結合する
ための第２の読出駆動回路と、第２のデータ線と第２の
内部ノードとの間に設けられ、第２のデータ線の電圧を
維持するとともに、第２のデータ線を流れるデータ読出
電流の積分値に応じた第２の出力電圧を第２の内部ノー
ドに生成するための第２の電荷転送帰還型増幅部とをさ
らに備える。増幅部は、第１および第２の内部ノードの
電圧差に応じて、読出データを生成する。
【００３２】請求項５記載の薄膜磁性体記憶装置は、請
求項１記載の薄膜磁性体記憶装置であって、記憶データ
レベルにそれぞれ対応する各磁気メモリセルの２種類の
電気抵抗値の中間の電気抵抗値を有するダミーメモリセ
ルと、データ読出時において、ダミーメモリセルを介し
て第１の電圧と電気的に結合される第２のデータ線と、
データ読出前において、第２のデータ線を第２の電圧に
プリチャージするための第２のプリチャージ回路と、デ
ータ読出時において、第２のデータ線にデータ読出電流
を流すために、第２のデータ線を第２の電圧と結合する
ための第２の読出駆動回路と、第２のデータ線と第２の
内部ノードとの間に設けられ、第２のデータ線の電圧を
維持するとともに、第２のデータ線を流れるデータ読出
電流の積分値に応じた第２の出力電圧を第２の内部ノー
ドに生成するための第２の電荷転送帰還型増幅部と、第
２の内部ノードおよび第１のデータ線の間に結合され、
第２の出力電圧の変化を第１のデータ線に対して逆極性
で帰還するための電荷フィードバック部とをさらに備え
る。
【００３３】請求項６記載の薄膜磁性体記憶装置は、印
加磁界によって書込まれたデータを記憶するための複数
の磁気メモリセルを備え、各磁気メモリセルは、記憶す
るデータのレベルに応じて、第１の電気抵抗値および、
第１の抵抗値よりも大きい第２の電気抵抗値のいずれか
を有する磁気記憶部と、磁気記憶部と直列に接続され
る、選択時に導通するメモリセル選択ゲートとを含む。
薄膜磁性体記憶装置は、データ読出時において、選択さ
れた磁気メモリセルに対応する、磁気記憶部および導通
したメモリセル選択ゲートと電気的に結合されるととも
に、データ読出電流を供給される第１のデータ線と、第
１および第２の電気抵抗値の中間の電気抵抗値を有する
ダミーメモリセルとをさらに備え、ダミーメモリセル
は、第１の電気抵抗値を有するダミー抵抗部と、磁気記
憶部と直列に接続される、選択時に導通するダミーメモ
リセル選択ゲートとを含む。薄膜磁性体記憶装置は、デ
ータ読出時において、ダミー抵抗部および導通したダミ
ーメモリセル選択ゲートと電気的に結合されるととも
に、データ読出電流を供給される第２のデータ線と、第
１および第２のデータ線の電圧変化に基いて、読出デー
タを生成するデータ読出回路とをさらに備える。導通時
におけるダミーメモリセル選択ゲートの電気抵抗値は、
導通時におけるメモリセル選択ゲートの電気抵抗値であ
る第３の電気抵抗値より大きく、第２および第１の電気
抵抗値の差分と第３の電気抵抗値との和よりも小さい。
【００３４】請求項７記載の薄膜磁性体記憶装置は、請
求項６記載の薄膜磁性体記憶装置であって、各メモリセ
ル選択ゲートは、第１の電界効果型トランジスタを有
し、ダミーメモリセル選択ゲートは、第１の電界効果型
トランジスタと比較して、ゲート幅およびゲート長の少
なくとも一方が異なる第２の電界効果型トランジスタを
有する。
【００３５】請求項８記載の薄膜磁性体記憶装置は、請
求項７記載の薄膜磁性体記憶装置であって、各メモリセ
ル選択ゲートは、第１の電界効果型トランジスタを有
し、ダミーメモリセル選択ゲートは、導通時において第
３の電気抵抗値を有する第２の電界効果型トランジスタ
と、第２の電界効果型トランジスタと直列に接続され
て、導通時における電気抵抗値が差分よりも小さい第３
の電界効果型トランジスタとを有する。第２の電界効果
型トランジスタは、第１の電界効果型トランジスタと同
様に設計される。
【００３６】請求項９記載の薄膜磁性体記憶装置は、請
求項６から８のいずれかに記載される薄膜磁性体記憶装
置であって、ダミー抵抗部は、第１の電気抵抗値に対応
するデータレベルを記憶する磁気記憶部を含む。ダミー
抵抗部および各磁気メモリセルにそれぞれ含まれる磁気
記憶部は、同様の構成を有する。
【００３７】請求項１０記載の薄膜磁性体記憶装置は、
印加磁界によって書込まれたデータを記憶するための複
数の磁気メモリセルと、データ読出時において、複数の
磁気メモリセルのうちの選択された磁気メモリセルと比
較するためのダミーメモリセルとを備え、各磁気メモリ
セルおよびダミーメモリセルは、記憶するデータのレベ
ルに応じて、第１の電気抵抗値および、第１の抵抗値よ
りも大きい第２の電気抵抗値のいずれかを有する磁気記
憶部と、磁気記憶部と直列に接続される、選択時に導通
するメモリセル選択ゲートとを含む。薄膜磁性体記憶装
置は、データ読出時において、選択された磁気メモリセ
ルおよびダミーメモリセルの一方と電気的に結合される
とともに、データ読出電流を供給される第１のデータ線
と、データ読出時において、選択された磁気メモリセル
およびダミーメモリセルの他方と電気的に結合されると
ともに、データ読出電流を供給される第２のデータ線
と、第１および第２のデータ線の電圧変化に基いて、読
出データを生成するデータ読出回路と、第１および第２
のデータ線のうちのダミーメモリセルと電気的に結合さ
れる一方に対して直列に、第１および第２の電気抵抗値
の差分よりも小さい電気抵抗値を有する抵抗部を選択的
に接続するためのダミー抵抗付加回路とをさらに備え
る。ダミーメモリセルに含まれる磁気記憶部は、第１の
電気抵抗値に対応するレベルのデータを記憶する。
【００３８】請求項１１記載の薄膜磁性体記憶装置は、
請求項１０記載の薄膜磁性体記憶装置であって、抵抗部
は、可変の制御電圧をゲートに入力される電界効果型ト
ランジスタを有する。
【００３９】請求項１２記載の薄膜磁性体記憶装置は、
請求項１０記載の薄膜磁性体記憶装置であって、ダミー
抵抗付加回路は、行アドレスの一部に応じて、第１およ
び第２のデータ線のうちの抵抗部が接続される一方を選
択する。
【００４０】
【発明の実施の形態】以下において、本発明の実施の形
態を図面を参照して詳細に説明する。なお、以下の説明
において、同一または相当部分については同一の参照符
号を付すものとする。
【００４１】［実施の形態１］図１は、本発明の実施の
形態１に従うＭＲＡＭデバイス１の全体構成を示す概略
ブロック図である。
【００４２】図１を参照して、ＭＲＡＭデバイス１は、
外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに
応答してランダムアクセスを行ない、書込データＤＩＮ
の入力および読出データＤＯＵＴの出力を実行する。
【００４３】ＭＲＡＭデバイス１は、制御信号ＣＭＤに
応答してＭＲＡＭデバイス１の全体動作を制御するコン
トロール回路５と、行列状に配置された複数のＭＴＪメ
モリセルを有するメモリアレイ１０とを備える。メモリ
アレイ１０の構成は後ほど詳細に説明するが、ＭＴＪメ
モリセルの行にそれぞれ対応して複数のライトワード線
ＷＷＬおよびリードワード線ＲＷＬが配置される。ま
た、ＭＴＪメモリセルの列にそれぞれ対応してビット線
ＢＬが配置される。
【００４４】ＭＲＡＭデバイス１は、さらに、行デコー
ダ２０と、列デコーダ２５と、ワード線ドライバ３０
と、ワード線電流制御回路４０と、読出／書込制御回路
５０，６０とを備える。
【００４５】行デコーダ２０は、アドレス信号ＡＤＤに
よって示されるロウアドレスＲＡに応じて、メモリアレ
イ１０における行選択を実行する。列デコーダ２５は、
アドレス信号ＡＤＤによって示されるコラムアドレスＣ
Ａに応じてメモリアレイ１０における列選択を実行す
る。ワード線ドライバ３０は、行デコーダ２０の行選択
結果に基づいて、リードワード線ＲＷＬもしくはライト
ワード線ＷＷＬを選択的に活性化する。ロウアドレスＲ
ＡおよびコラムアドレスＣＡによって、データ読出もし
くはデータ書込動作の対象に指定された選択メモリセル
が示される。
【００４６】ワード線電流制御回路４０は、データ書込
時においてライトワード線ＷＷＬにデータ書込電流を流
すために設けられる。たとえば、ワード線電流制御回路
４０によって各ライトワード線ＷＷＬを接地電圧ＶＳＳ
と結合することによって、ワード線ドライバ３０によっ
て選択的に電源電圧ＶＤＤと結合されたライトワード線
に対して、データ書込電流を流すことができる。読出／
書込制御回路５０，６０は、データ読出およびデータ書
込時において、ビット線にデータ書込電流およびセンス
電流（データ読出電流）を流すために、メモリアレイ１
０に隣接する領域に配置される回路等を総称したもので
ある。
【００４７】図２は、メモリアレイ１０およびその周辺
回路の実施の形態１に従う構成を示す図である。図２に
おいては、データ読出に関連する構成が主に示される。
【００４８】図２を参照して、メモリアレイ１０は、ｎ
行×ｍ列に配列される、図１３に示した構成を有するＭ
ＴＪメモリセルＭＣ（以下、単に「メモリセルＭＣ」と
も称する）を含む。ＭＴＪメモリセルの行（以下、単に
「メモリセル行」とも称する）に対応して、リードワー
ド線ＲＷＬ１〜ＲＷＬｎおよびライトワード線ＷＷＬ１
〜ＷＷＬｎがそれぞれ設けられる。ＭＴＪメモリセルの
列（以下、単に「メモリセル列」とも称する）にそれぞ
れ対応して、ビット線ＢＬ１〜ＢＬｍがそれぞれ設けら
れる。
【００４９】図２には、第１、２行および第ｍ行と、第
１、２および第ｍ列とに対応する、ライトワード線ＷＷ
Ｌ１，ＷＷＬ２，ＷＷＬｎ、リードワード線ＲＷＬ１，
ＲＷＬ２，ＲＷＬｎ、およびビット線ＢＬ１，ＢＬ２，
ＢＬｍおよび一部のメモリセルが代表的に示される。
【００５０】以下においては、ライトワード線、リード
ワード線、およびビット線を総括的に表現する場合に
は、符号ＷＷＬ、ＲＷＬ、およびＢＬを用いてそれぞれ
表記することとする。また、特定のライトワード線、リ
ードワード線およびビット線を示す場合には、これらの
符号に添字を付してＲＷＬ１，ＷＷＬ１，ＢＬ１のよう
に表記することとする。さらに、信号または信号線の高
電圧状態（電源電圧ＶＤＤ）および低電圧状態（接地電
圧ＶＳＳ）のそれぞれを、ＨレベルおよびＬレベルとも
称することとする。
【００５１】ワード線ドライバ３０は、データ読出時に
おいて、ロウアドレスＲＡのデコード結果、すなわち行
選択結果に応じて、リードワード線ＲＷＬ１〜ＲＷＬｎ
のうちの１本をＨレベルに活性化する。これに応答し
て、選択されたメモリセル行に属するメモリセルの各々
において、アクセストランジスタＡＴＲがオンすること
によって、メモリセルＭＣ中のトンネル磁気抵抗素子Ｔ
ＭＲが、対応するビット線ＢＬおよびソース側電圧との
間に電気的に結合される。図１においては、ソース側電
圧が接地電圧ＶＳＳに設定される例が示される。
【００５２】メモリアレイ１０と隣接する領域に、リー
ドワード線ＲＷＬおよびライトワード線ＷＷＬと同一方
向に沿ってデータバスＤＢが配置される。メモリセル列
にそれぞれ対応して、列選択を実行するためのコラム選
択線ＣＳＬ１〜ＣＳＬｍが配置される。列デコーダ２５
は、コラムアドレスＣＡのデコード結果、すなわち列選
択結果に応じて、データ読出時において、コラム選択線
ＣＳＬ１〜ＣＳＬｍのうちの１本をＨレベルに活性化す
る。
【００５３】データバスＤＢとビット線ＢＬ１〜ＢＬｍ
との間には、コラム選択ゲートＣＳＧ１〜ＣＳＧｍがそ
れぞれ配置される。各コラム選択ゲートは、対応するコ
ラム選択線の活性化に応答してオンする。したがって、
データバスＤＢは、選択されたメモリセル列に対応する
ビット線と電気的に結合される。
【００５４】なお、コラム選択線ＣＳＬ１〜ＣＳＬｍお
よびコラム選択ゲートＣＳＧ１〜ＣＳＧｍのそれぞれを
総称して、コラム選択線ＣＳＬおよびコラム選択ゲート
ＣＳＧともそれぞれ称する。
【００５５】データ読出回路５１は、データバスＤＢの
電圧に応じて、読出データＤＯＵＴを出力する。
【００５６】図３は、データ読出回路５１の構成を示す
回路図である。図３を参照して、データ読出回路５１
は、プリチャージトランジスタ６１ａと、ドライブドラ
ンジスタ６２ａと、電荷転送帰還型増幅部１００と、ト
ランスファゲート１３０と、差動増幅器１４０と、ラッ
チ回路１４５とを含む。
【００５７】プリチャージトランジスタ６１ａは、プリ
チャージ電圧ＶｐｒとデータバスＤＢとの間に電気的に
結合され、制御信号ＰＲに応じて、オン・オフする。制
御信号ＰＲは、データバスＤＢのプリチャージ期間にお
いて、活性状態（Ｈレベル）に設定される。制御信号Ｐ
Ｒは、ＭＲＡＭデバイス１のアクティブ期間において、
少なくともデータ読出実行前の所定期間においてＨレベ
ルに活性化される。一方、ＭＲＡＭデバイス１のアクテ
ィブ期間のうちのデータ読出動作時においては、制御信
号ＰＲは、Ｌレベルに非活性化される。
【００５８】図示しないが、ビット線ＢＬの各々に対し
ても同様のプリチャージトランジスタが設けられ、各ビ
ット線は、制御信号ＰＲの活性化に応答してプリチャー
ジ電圧Ｖｐｒにプリチャージされる。プリチャージ電圧
Ｖｐｒは、メモリセルＭＣが結合されるソース側電圧を
考慮して設定される。本実施の形態においては、プリチ
ャージ電圧Ｖｐｒは、ソース側電圧と同様に、接地電圧
ＶＳＳに設定される。この結果、制御信号ＰＲがＨレベ
ルに活性化されるプリチャージ期間において、データバ
スＤＢおよびビット線ＢＬは、接地電圧ＶＳＳにプリチ
ャージされる。一方、データ読出動作時においては、制
御信号ＰＲがＬレベルに非活性化されるので、データバ
スＤＢはプリチャージ電圧（接地電圧ＶＳＳ）から切離
される。したがって、データ読出の開始時において、各
メモリセルＭＣ中のトンネル磁気抵抗素子ＴＭＲの両端
に印加されるバイアス電圧は０になる。
【００５９】ドライブトランジスタ６２ａは、駆動電圧
とデータバスＤＢとの間に電気的に結合され、制御信号
／ＲＤに応じて、オン・オフする。制御信号／ＲＤは、
データ読出動作開始後の所定期間において活性状態（Ｌ
レベル）に設定され、それ以外の期間においては、非活
性状態（Ｈレベル）に設定される。駆動電圧は、メモリ
セルＭＣが結合されるソース側電圧とは異なるレベルに
設定される。本実施の形態においては、駆動電圧は、電
源電圧ＶＤＤに設定される。
【００６０】したがって、データ読出が開始されると、
接地電圧ＶＳＳにプリチャージされたデータバスＤＢ
は、接地電圧ＶＳＳ（プリチャージ電圧Ｖｐｒ）から切
り離されて、電源電圧ＶＤＤ（駆動電圧）と結合され
る。この結果、電源電圧ＶＤＤ（駆動電圧）〜データバ
スＤＢ〜選択列のビット線〜選択メモリセル〜接地電圧
ＶＳＳ（ソース側電圧）の経路に、データ読出電流に相
当するセンス電流Ｉｓが流される。
【００６１】電荷転送帰還型増幅部１００は、データバ
スＤＢとノードＮ１との間に設けられ、オペアンプ１１
０およびキャパシタ１２０，１２１を有する。
【００６２】オペアンプ１１０の入力ノードの一方に
は、プリチャージ電圧Ｖｐｒが印加される。オペアンプ
１１０の入力ノードの他方は、キャパシタ１２０を介し
てデータバスＤＢと電気的に結合される。キャパシタ１
２０（Ｃｃ）は、ノードＮ１とデータバスＤＢとの間に
電気的に結合される。キャパシタ１２０は、センス電流
ＩｓによるデータバスＤＢの電圧変化をオペアンプ１１
０の入力ノードの一方に伝達する電荷転送部として機能
する。
【００６３】データ読出動作前のプリチャージ期間にお
いては、データバスＤＢはプリチャージ電圧Ｖｐｒに設
定されるので、オペアンプ１１０の入力電圧差は０であ
る。このとき、オペアンプ１１０の出力電圧Ｖｏｕｔ、
すなわちノードＮ１の電圧は、電源電圧ＶＤＤである。
【００６４】データ読出時におけるセンス電流Ｉｓのレ
ベルは、選択メモリセルの記憶データレベルに応じて変
化する。オペアンプ１１０は、キャパシタ１２０を介し
て反転入力される、センス電流ＩｓによるデータバスＤ
Ｂの電圧変化を積分して、出力電圧Ｖｏｕｔを生成す
る。出力電圧Ｖｏｕｔの変化速度は、センス電流Ｉｓに
依存するので、データ読出開始から一定時間経過後にお
ける出力電圧Ｖｏｕｔから、選択メモリセルの記憶デー
タレベルを検知することができる。
【００６５】キャパシタ１２１（Ｃｆ）は、ノードＮ１
とオペアンプ１１０の入力ノードの他方との間に結合さ
れる。キャパシタ１２１は、ノードＮ１の電圧変化に応
じて、データバスＤＢにおけるプリチャージ電圧Ｖｐｒ
からの電圧変化を打ち消すような電荷供給を行なう電荷
フィードバック部として機能する。
【００６６】したがって、出力電圧Ｖｏｕｔの変化はキ
ャパシタ１２１によってデータバスＤＢにフィードバッ
クされて、データバスＤＢの電圧は、データ読出前のプ
リチャージ電圧Ｖｐｒに維持される。この結果、選択メ
モリセル中のトンネル磁気抵抗素子ＴＭＲの両端に印加
されるバイアス電圧を抑制することができる。
【００６７】このように、電荷転送帰還型増幅部１００
は、データバスＤＢの電圧をプリチャージ電圧に維持し
つつ、データバスＤＢを流れるセンス電流Ｉｓの積分値
に応じて出力電圧Ｖｏｕｔを生成する。
【００６８】差動増幅器１４０は、ノードＮ１，Ｎ２間
の電圧差を増幅して読出データＤＯＵＴを生成する。ノ
ードＮ２には、所定の参照電圧ＶＲＥＦが入力される。
差動増幅器１４０は、オペアンプ１１０の出力電圧Ｖｏ
ｕｔと参照電圧ＶＲＥＦとの電圧差を増幅して出力す
る。
【００６９】トランスファゲート１３０は、トリガパル
スφｒに応答して動作する。トリガパルスφｒの活性化
期間に応答して、トランスファゲート１３０は、差動増
幅器１４０の出力をラッチ回路１４５に伝達する。ラッ
チ回路１４５は、ラッチされた差動増幅器１４０の出力
電圧を、読出データＤＯＵＴとして出力する。
【００７０】図４は、実施の形態１に従うデータ読出動
作を説明するタイミングチャートである。図４には、第
ｊ番目（ｊ：１〜ｍの自然数）のメモリセル列がデータ
読出対象に選択された場合の動作が示される。
【００７１】図４を参照して、データ読出動作が開始さ
れる時刻ｔ０以前においては、全てのリードワード線Ｒ
ＷＬおよびコラム選択線ＣＳＬは、非活性化（Ｌレベ
ル）される。
【００７２】また、プリチャージ制御信号ＰＲは活性化
（Ｈレベル）され、制御信号／ＲＤは非活性化（Ｌレベ
ル）されているので、データバスＤＢは、接地電圧ＶＳ
Ｓ（プリチャージ電圧）にプリチャージされる。既に説
明したように、各ビット線ＢＬも接地電圧ＶＳＳ（プリ
チャージ電圧）にプリチャージされる。
【００７３】時刻ｔ０においてデータ読出動作が開始さ
れると、制御信号／ＲＤは、時刻ｔ２までの所定期間中
Ｌレベルに活性化される。一方、プリチャージ制御信号
ＰＲはＬレベルに非活性化される。これに応答して、ビ
ット線ＢＬおよびデータバスＤＢは、データ読出動作時
においては、プリチャージ電圧である接地電圧ＶＳＳか
ら切離されて、駆動電圧（電源電圧ＶＤＤ）と結合され
る。
【００７４】選択行に対応するリードワード線は、ワー
ド線ドライバ３０によってＨレベルに活性化される。こ
の結果、各ビット線ＢＬおよび各ソース線ＳＬの間に、
選択行に対応するメモリセルが電気的に結合される。一
方、非選択行に対応する残りのリードワード線は、Ｌレ
ベルに維持される。
【００７５】さらに、選択列に対応するコラム選択線Ｃ
ＳＬｊが選択的に活性化されて、Ｈレベルに活性化され
る。これに応答して、選択列に対応するビット線はデー
タバスＤＢと電気的に結合される。したがって、データ
バスＤＢ（電源電圧ＶＤＤ駆動）〜ビット線ＢＬｊ〜選
択メモリセル〜ソース側電圧（接地電圧ＶＳＳ）の電流
パスが形成されて、選択メモリセルの電気抵抗値に応じ
たセンス電流Ｉｓが流れる。
【００７６】一方、図示しないが、非選択行に対応する
残りのコラム選択線は、Ｌレベルに維持されるので、非
選択列に対応するビット線ＢＬおよびソース線の各々
は、プリチャージ電圧のままに維持される。したがっ
て、ビット線ＢＬのプリチャージ電圧と、メモリセルＭ
Ｃのソース側電圧とを同一にすることによって、非選択
列に対応するビット線ＢＬに不要な充放電電流が生じる
ことを回避できる。
【００７７】電荷転送帰還型増幅部１００によって生成
される出力電圧Ｖｏｕｔは、選択メモリセルの記憶デー
タレベルに応じて、その変化速度が異なるので、データ
読出動作開始から一定のタイミングで出力電圧Ｖｏｕｔ
を検知すれば、選択メモリセルの記憶データレベルを読
出すことができる。
【００７８】データ読出動作の開始から所定時間が経過
した時刻ｔ１において、トリガパルスφｒは、ワンショ
ット状に活性化（Ｈレベル）される。データ読出回路５
１は、出力電圧Ｖｏｕｔと参照電圧ＶＲＥＦとの電圧差
を増幅して、読出データＤＯＵＴを生成する。参照電圧
ＶＲＥＦは、記憶データレベルがＨレベルおよびＬレベ
ルである場合にそれぞれ対応する、時刻ｔ１における２
通りの出力電圧Ｖｏｕｔの中間値となるように定められ
る。
【００７９】一方、データバスＤＢおよび選択列のビッ
ト線ＢＬｊの電圧は、電荷転送帰還型増幅部１００によ
って、データ読出開始前と同様にプリチャージ電圧（接
地電圧ＶＳＳ）に維持される。したがって、データ読出
時において、選択メモリセル中のトンネル磁気抵抗素子
ＴＭＲの両端に印加されるバイアス電圧を抑制すること
ができる。この結果、各メモリセルにおける、記憶デー
タレベルに応じた電気抵抗値の変化が現れ易くなるの
で、データ読出動作の高速性および安定性を向上するこ
とができる。
【００８０】［実施の形態１の変形例１］以下に説明す
る実施の形態１の変形例においては、データ読出回路で
用いる参照電圧ＶＲＥＦを生成するためのダミーメモリ
セルＤＭＣを設ける構成について説明する。
【００８１】図５は、メモリアレイ１０およびその周辺
回路の実施の形態１の変形例１に従う構成を示す概念図
である。
【００８２】図５を参照して、メモリアレイ１０は、行
方向に沿って２つのメモリマットＭＴａおよびＭＴｂに
分割される。メモリマットＭＴａおよびＭＴｂの各々に
おいて、メモリセル行にそれぞれ対応してリードワード
線ＲＷＬおよびライトワード線ＷＷＬが配置され、メモ
リセル列にそれぞれ対応してビット線が配置される。
【００８３】メモリマットＭＴａおよびＭＴｂの各々に
は、ｍ本ずつのビット線がいわゆる開放型ビット線構成
に基づいて配置される。図５においては、一方のメモリ
マットＭＴａに配置されるビット線をＢＬ１〜ＢＬｍと
表記し、他方のメモリマットＭＴｂに配置されるビット
線を／ＢＬ１〜／ＢＬｍと表記する。ビット線／ＢＬ１
〜／ＢＬｍを総括的に表記する場合には、単にビット線
／ＢＬと表記するものとする。
【００８４】メモリセルＭＣは、各メモリセル行におい
てビット線ＢＬとソース側電圧との間に電気的に結合さ
れる。ソース側電圧は、実施の形態１と同様に、接地電
圧ＶＳＳに設定される。
【００８５】メモリマットＭＴａのビット線ＢＬ１〜Ｂ
Ｌｍにそれぞれ対応して、コラム選択ゲートＣＳＧ１ａ
〜ＣＳＧｍａが配置される。同様に、メモリマットＭＴ
ｂのビット線／ＢＬ１〜／ＢＬｍにそれぞれ対応して、
コラム選択ゲートＣＳＧ１ｂ〜ＣＳＧｍｂが配置され
る。コラム選択ゲートＣＳＧ１ａ〜ＣＳＧｍａおよびＣ
ＳＧ１ｂ〜ＣＳＧｍｂのうちの、同一のメモリセル列に
対応する１つずつは、共通のコラム選択線ＣＳＬによっ
て制御される。
【００８６】メモリマットＭＴａおよびＭＴｂの各々に
おいて、１つのダミー行を形成するように複数のダミー
メモリセルＤＭＣが配置される。メモリマットＭＴａに
配置される複数のダミーメモリセルは、ビット線ＢＬ１
〜ＢＬｍとソース側電圧（接地電圧ＶＳＳ）との間にそ
れぞれ設けられる。メモリマットＭＴｂに配置される複
数のダミーメモリセルは、ビット線／ＢＬ１〜／ＢＬｍ
とソース側電圧（接地電圧ＶＳＳ）との間にそれぞれ設
けられる。
【００８７】各ダミーメモリセルＤＭＣは、対応するビ
ット線およびソース側電圧（接地電圧ＶＳＳ）の間に直
列に接続された、ダミー抵抗ＭＴＪｄと、ダミーアクセ
ストランジスタＡＴＲｄとを有する。ダミー抵抗ＭＴＪ
ｄは、記憶データレベルがＨレベルおよびＬレベルであ
る場合にそれぞれ対応する電気抵抗値Ｒ１およびＲ０の
中間値に相当する電気抵抗値Ｒｄを有する。
【００８８】メモリマットＭＴａにおいて、メモリセル
行にそれぞれ対応してリードワード線ＲＷＬ１ａ〜ＲＷ
Ｌｋａおよびライトワード線ＷＷＬ１ａ〜ＷＷＬｋａ
（ｋ：ｎ／２の整数）が配置される。さらに、ダミー行
に対応してダミーリードワード線ＤＲＷＬａおよびダミ
ーライトワード線ＤＷＷＬａが配置される。なお、ダミ
ーメモリセルＤＭＣに対して、磁気的なデータ書込を実
行する必要があるとは限らないが、そのような場合にお
いても、メモリセルＭＣが配置される領域との間におけ
る形状の連続性を確保するために、ダミーライトワード
線ＤＷＷＬａを配置することが望ましい。
【００８９】同様に、メモリマットＭＴｂにおいて、メ
モリセル行にそれぞれ対応してリードワード線ＲＷＬ１
ｂ〜ＲＷＬｋｂおよびライトワード線ＷＷＬ１ｂ〜ＷＷ
Ｌｋｂが配置される。さらに、ダミー行に対応してダミ
ーリードワード線ＤＲＷＬｂおよびダミーライトワード
線ＤＷＷＬｂが配置される。
【００９０】ダミーリードワード線ＤＲＷＬａおよびＤ
ＲＷＬｂは、データ読出対象となる選択メモリセルが含
まれていない、非選択のメモリブロックにおいて活性化
される。一方、選択メモリセルが含まれている、選択さ
れたメモリブロックにおいては、行選択結果に対応する
リードワード線ＲＷＬが活性化される。
【００９１】たとえば、選択メモリセルがメモリマット
ＭＴａの第ｉ行（ｉ：自然数）に属する場合には、選択
されたメモリマットＭＴａにおいては、リードワード線
ＲＷＬｉａが活性化（Ｈレベル）され、ダミーリードワ
ード線ＤＲＷＬａは非活性状態（Ｌレベル）に維持され
る。非選択のメモリマットＭＴｂにおいては、ダミーリ
ードワード線ＤＲＷＬｂが活性化されるが、リードワー
ド線ＲＷＬ１ｂ〜ＲＷＬｎｂは、いずれも非活性状態
（Ｌレベル）に維持される。
【００９２】反対に、選択メモリセルがメモリマットＭ
Ｔｂの第ｉ行（ｉ：自然数）に属する場合には、選択さ
れたメモリマットＭＴｂにおいては、リードワード線Ｒ
ＷＬｉｂが活性化（Ｈレベル）され、ダミーリードワー
ド線ＤＲＷＬｂは非活性状態（Ｌレベル）に維持され
る。このとき、非選択のメモリマットＭＴａにおいて
は、ダミーリードワード線ＤＲＷＬａが活性化される一
方で、リードワード線ＲＷＬ１ａ〜ＲＷＬｎａは、いず
れも非活性状態（Ｌレベル）に維持される。
【００９３】この結果、選択されたメモリマットにおい
ては、選択列のビット線にはメモリセルＭＣが電気的に
結合され、非選択のメモリマットにおいては、選択列の
ビット線にはダミーメモリセルＤＭＣが電気的に結合さ
れる。
【００９４】データバスＤＢと相補のデータバス／ＤＢ
がさらに設けられ、データバスＤＢおよび／ＤＢは、デ
ータバス対ＤＢＰを構成する。選択列に対応するビット
線ＢＬおよび／ＢＬは、対応するコラム選択ゲートを介
して、データバスＤＢおよび／ＤＢとそれぞれ電気的に
結合される。
【００９５】データ読出回路５２は、データバスＤＢお
よび／ＤＢの電圧に応じて、読出データＤＯＵＴを出力
する。
【００９６】図６は、データ読出回路５２の構成を示す
回路図である。図６を参照して、データ読出回路５２
は、データ読出回路５１と比較して、データバス／ＤＢ
に対応して配置される、プリチャージトランジスタ６１
ｂ、ドライブトランジスタ６２ｂおよび電荷転送帰還型
増幅部１０１をさらに含む点で異なる。
【００９７】プリチャージトランジスタ６１ｂおよびド
ライブトランジスタ６２ｂは、プリチャージトランジス
タ６１ａおよびドライブトランジスタ６２ａと同様に動
作する。したがって、データ読出動作前（プリチャージ
期間）およびデータ読出時において、データバス／ＤＢ
の電圧は、データバスＤＢと同様に設定される。
【００９８】電荷転送帰還型増幅部１０１は、電荷転送
帰還型増幅部１００と同様の構成を有し、データバス／
ＤＢとノードＮ２との間に設けられる。電荷転送帰還型
増幅部１０１は、オペアンプ１１１およびキャパシタ１
２２，１２３を有する。
【００９９】オペアンプ１１１の入力ノードの一方に
は、プリチャージ電圧Ｖｐｒが印加される。オペアンプ
１１１の入力ノードの他方は、キャパシタ１２２（Ｃ
ｃ）を介してデータバス／ＤＢと電気的に結合される。
キャパシタ１２３（Ｃｆ）は、ノードＮ２とデータバス
／ＤＢとの間に電気的に結合される。キャパシタ１２２
は、キャパシタ１２０と同様に機能し、キャパシタ１２
３は、キャパシタ１２１と同様に機能する。
【０１００】なお、キャパシタ１２２および１２３の容
量値の比は、キャパシタ１２０および１２１の容量値の
比と同一に設計される必要がある。このような容量比が
維持される限り、キャパシタ１２０および１２２と、キ
ャパシタ１２１および１２３とのそれぞれを、同一の容
量値ＣｃもしくはＣｆで設計する必要はない。
【０１０１】電荷転送帰還型増幅部１０１は、データバ
ス／ＤＢの電圧をプリチャージ電圧に維持しつつ、デー
タバス／ＤＢを流れるセンス電流Ｉｓの積分値に応じて
出力電圧Ｖｏｕｔ２を生成する。
【０１０２】差動増幅器１４０は、電荷転送帰還型増幅
部１００および１０１がそれぞれ出力する出力電圧Ｖｏ
ｕｔ１およびＶｏｕｔ２の電圧差を増幅して読出データ
ＤＯＵＴを生成する。データ読出回路５２のその他の部
分の構成は、図３に示したデータ読出回路５１と同様で
あるので、詳細な説明は繰り返さない。
【０１０３】このような構成とすることにより、実施の
形態１における参照電圧ＶＲＥＦをダミーメモリセルを
用いて生成することができる。この結果、実施の形態１
に従う構成に加えて、データ読出回路５２における電圧
検知タイミング、すなわちトリガパルスφｒの活性化タ
イミングに誤差が生じても、データ読出を正確に実行す
ることができる。すなわち、データ読出回路における電
圧検知タイミングの変動が生じても、データ読出マージ
ンを確保することができる。
【０１０４】［実施の形態１の変形例２］実施の形態１
の変形例２においては、より簡易なデータ読出回路の構
成について説明する。
【０１０５】図７は、実施の形態１の変形例２に従うデ
ータ読出回路５３の構成を示す回路図である。
【０１０６】図７を参照して、データ読出回路５３は、
データ読出回路５２と比較して、ノードＮ１およびＮ２
の間に帰還キャパシタ１２５がさらに配置される点と、
差動増幅器１４０の配置が不要となる点とで異なる。
【０１０７】キャパシタ１２０および１２２の容量値は
Ｃｃに設計され、キャパシタ１２１，１２３および帰還
キャパシタ１２５の容量値はＣｆに設計される。帰還キ
ャパシタ１２５は、データバス／ＤＢにおけるセンス電
流Ｉｓの積分値に相当する電圧変化をデータバスＤＢの
電圧に逆極性で帰還させる。データバスＤＢに負帰還さ
れた電圧変化は、キャパシタ１２０を介して、オペアン
プ１１０に入力される。したがって、データ読出回路５
３においては、ノードＮ１に対して、データ読出回路５
２における電荷転送帰還型増幅部１００および１０１の
出力電圧差「Ｖｏｕｔ１−Ｖｏｕｔ２」を増幅した出力
電圧Ｖｏｕｔが出力される。
【０１０８】トランスファゲート１３０は、トリガパル
スφｒの活性化期間に応答して、トランスファゲート１
３０は、ノードＮ１への出力電圧Ｖｏｕｔをラッチ回路
１４５に伝達する。ラッチ回路１４５は、ラッチされた
出力電圧Ｖｏｕｔを、読出データ／ＤＯＵＴとして出力
する。すなわち、データ読出回路５３の出力は、データ
バスＤＢと逆の極性を有する。
【０１０９】このように、実施の形態１の変形例２に従
うデータ読出回路においては、差動増幅器１４０の配置
を省略した簡易な構成によって、実施の形態１の変形例
１と同様のデータ読出を実行することができる。
【０１１０】なお、実施の形態１の変形例１および２に
従う構成は、いわゆる折返し型ビット線構成に適用する
ことも可能である。
【０１１１】図８は、折返し型ビット線構成に従うメモ
リアレイ１０およびその周辺回路の構成を示す概念図で
ある。
【０１１２】図８を参照して、折返し型ビット線構成に
従うメモリアレイ１０においては、メモリセル列のそれ
ぞれに対応してビット線対ＢＬＰおよびソース線ＳＬが
配置される。ビット線対ＢＬＰは、相補のビット線ＢＬ
および／ＢＬから構成される。図８においては、第１番
目のメモリセル列に対応して配置される、ビット線ＢＬ
１および／ＢＬ１によって構成されるビット線対ＢＬＰ
１と、ソース線ＳＬ１とが代表的に示される。
【０１１３】ビット線ＢＬ１および／ＢＬ１に対応し
て、コラム選択ゲートＣＳＧ１が配置される。コラム選
択ゲートＣＳＧ１は、ビット線ＢＬ１およびデータバス
ＤＢの間に電気的に結合されるトランジスタスイッチＴ
１と、ビット線／ＢＬ１およびデータバス／ＤＢの間に
電気的に結合されるトランジスタスイッチＴ２とを有す
る。トランジスタスイッチＴ１およびＴ２は、対応する
コラム選択線ＣＳＬ１の活性化に応答してオンする。こ
れにより、コラム選択ゲートＣＳＧ１は、データ読出時
において対応するメモリセル列が選択された場合に、ビ
ット線ＢＬ１および／ＢＬ１をデータバスＤＢおよび／
ＤＢと、それぞれ電気的に結合する。ソース線ＳＬ１に
は、ソース側電圧、すなわち接地電圧ＶＳＳが供給され
る。
【０１１４】以降のメモリセル列に対しても、同様に、
ビット線対、コラム選択ゲート、コラム選択線およびソ
ース線が配置される。
【０１１５】メモリセル行にそれぞれ対応してリードワ
ード線ＲＷＬ１，ＲＷＬ２，…およびライトワード線Ｗ
ＷＬ１，ＷＷＬ２，…が配置される。メモリセルＭＣ
は、１行ごとにビット線ＢＬおよび／ＢＬのいずれか一
方ずつとソース線との間に設けられる。たとえば、第１
列に属するメモリセルＭＣについて説明すれば、第１行
目のメモリセルは、ビット線ＢＬ１とソース線ＳＬ１と
の間に設けられ、第２行目のメモリセルは、ビット線／
ＢＬ１とソース線ＳＬ１との間に設けられる。以下同様
に、メモリセルＭＣの各々は、奇数行においてビット線
ＢＬとソース線ＳＬとの間に設けられ、偶数行において
ビット線／ＢＬとソース線との間に設けられる。
【０１１６】この結果、リードワード線ＲＷＬが行選択
結果に応じて選択的に活性化されると、各メモリセル列
において、ビット線ＢＬおよびソース線ＳＬの間、もし
くはビット線／ＢＬおよびソース線ＳＬの間にメモリセ
ルＭＣが結合される。
【０１１７】ダミーメモリセルＤＭＣは、２つのダミー
行を形成するように配置される。各メモリセル列におい
て、ダミーメモリセルＤＭＣは、ビット線ＢＬおよび／
ＢＬとソース線ＳＬとの間にそれぞれ設けられる。
【０１１８】ダミー行にそれぞれ対応して、ダミーリー
ドワード線ＤＲＷＬ０およびＤＲＷＬ１と、ダミーライ
トワード線ＤＷＷＬ０およびＤＷＷＬ１とが配置され
る。既に説明したように、メモリセルＭＣが配置される
領域との間における形状の連続性を考慮して、ダミーラ
イトワード線ＤＷＷＬ０，ＤＷＷＬ１を配置してもよ
い。
【０１１９】ダミーリードワード線ＤＲＷＬ０およびＤ
ＲＷＬ１は、各ビット線対において、ビット線ＢＬおよ
び／ＢＬのうちメモリセルＭＣと結合されていない一方
をダミーメモリセルＤＭＣと結合するように選択的に活
性化される。
【０１２０】すなわち、奇数行が選択された場合には、
ダミーリードワード線ＤＲＷＬ１が活性化され、偶数行
が選択された場合には、ダミーリードワード線ＤＲＷＬ
０が活性化される。この結果、各ビット線対において、
ビット線ＢＬおよび／ＢＬとソース線ＳＬとの間には、
メモリセルＭＣおよびダミーメモリセルＤＭＣとの一方
ずつがそれぞれ結合される。
【０１２１】このような構成とすることにより、選択列
のビット線対と電気的に結合されたデータバス対ＤＢＰ
を構成するデータバスＤＢおよび／ＤＢに対して、図３
に示したデータ読出回路５２または図７に示したデータ
読出回路５３を用いて、実施の形態１の変形例１または
２と同様のデータ電圧を実行することができる。
【０１２２】また、実施の形態１およびその変形例１お
よび２においては、ビット線ＢＬ，／ＢＬおよびデータ
バスＤＢ、／ＤＢのプリチャージ電圧Ｖｐｒと、メモリ
セルＭＣおよびダミーメモリセルＤＭＣのソース側電圧
とを接地電圧ＶＳＳに設定する例を示したが、これらの
電圧は、電源電圧ＶＤＤやその半分の電圧ＶＤＤ／２等
に設定することもできる。この際には、データ読出時に
おける駆動電圧を、ソース側電圧を考慮して設定する必
要がある。
【０１２３】［実施の形態２］実施の形態２において
は、ダミーメモリセル構成のバリエーションを示す。
【０１２４】図９は、実施の形態２に従うダミーメモリ
セルの構成を示す概念図である。図９（ａ）には、デー
タ記憶を実行するメモリセルＭＣの構成が示される。図
９（ａ）を参照して、メモリセルＭＣは、直列に接続さ
れる、トンネル磁気抵抗素子ＴＭＲとアクセストランジ
スタＡＴＲとを有する。トンネル磁気抵抗素子ＴＭＲの
電気抵抗値は、記憶データのレベルに応じて、Ｒ０また
はＲ０＋ΔＲ（＝Ｒ１）になる。一方、ターンオン時
（導通時）におけるアクセストランジスタＡＴＲの電気
抵抗値、すなわちチャネル抵抗値は、Ｒ（ＴＧ）で示さ
れる。したがって、アクセストランジスタＡＴＲの導通
時における、メモリセルＭＣの電気抵抗値は、記憶デー
タのレベルに応じて、Ｒ０＋Ｒ（ＴＧ）またはＲ０＋Δ
Ｒ＋Ｒ（ＴＧ）となる。
【０１２５】図９（ｂ）に示されるように、ダミーメモ
リセルＤＭＣは、直列に接続される、ダミー抵抗素子Ｔ
ＭＲｄおよびダミーアクセストランジスタＡＴＲｄを有
する。ダミー抵抗素子ＴＭＲｄの電気抵抗値はＲ０に相
当する。したがって、メモリセルＭＣと同様のトンネル
磁気抵抗素子ＴＭＲを用いて、ダミー抵抗素子ＴＭＲｄ
を構成することができる。
【０１２６】ダミーアクセストランジスタＡＴＲｄは、
チャネル抵抗値がＲ（ＴＧ）とＲ（ＴＧ）＋ΔＲの中間
値に、望ましくはＲ（ＴＧ）＋ΔＲ／２（ΔＲの半分）
に設計された電界効果型トランジスタＱ１を有する。チ
ャネル抵抗値は、電界効果型トランジスタＱ１のゲート
幅およびゲート長によって調整できる。
【０１２７】この結果、ダミーアクセストランジスタＡ
ＴＲｄの導通時における、ダミーメモリセルＤＭＣの電
気抵抗値は、Ｒ０＋Ｒ（ＴＧ）およびＲ１＋Ｒ（ＴＧ）
の中間値である、Ｒ０＋Ｒ（ＴＧ）＋ΔＲ／２となる。
【０１２８】図９（ｃ）には、ダミーメモリセルＤＭＣ
の他の構成例が示される。図９（ｃ）を参照して、ダミ
ーメモリセルＤＭＣは、直列に接続される、ダミー抵抗
素子ＴＭＲｄおよびダミーアクセストランジスタＡＴＲ
ｄを有する。
【０１２９】ダミー抵抗素子ＴＭＲｄは、図９（ｂ）の
構成と同様に、メモリセルＭＣと同様のトンネル磁気抵
抗素子ＴＭＲを用いて構成される。
【０１３０】ダミーアクセストランジスタＡＴＲｄは、
チャネル抵抗値がＲ（ＴＧ）に設計される電界効果型ト
ランジスタＱ２と、電界効果型トランジスタＱ３とを有
する。すなわち、電界効果型トランジスタＱ２は、メモ
リセルＭＣのアクセストランジスタＡＴＲと共通に設計
できる。
【０１３１】電界効果型トランジスタＱ３のチャネル抵
抗値は、ΔＲよりも小さく、望ましくはΔＲ／２に設計
される。チャネル抵抗値は、電界効果型トランジスタＱ
１と同様に、ゲート幅およびゲート長の設計によって調
整できる。
【０１３２】この結果、ダミーアクセストランジスタＡ
ＴＲｄの導通時における、ダミーメモリセルＤＭＣの電
気抵抗値は、図９（ｂ）の構成と同様に、Ｒ０＋Ｒ（Ｔ
Ｇ）＋ΔＲ／２となる。
【０１３３】データ読出動作に先立って、ダミーメモリ
セルＤＭＣ内に適用されるトンネル磁気抵抗素子ＴＭＲ
に対して、電気抵抗値Ｒ０に対応するデータレベルを磁
気的に書込むことによって、ダミー抵抗素子ＴＭＲｄの
電気抵抗値をＲ０に設定できる。ダミーメモリセルに対
するデータ書込は、ＭＲＡＭデバイスの電源投入時にお
ける初期化シーケンスの一環として実行することも、Ｍ
ＲＡＭデバイスの動作中において周期的に行なうことも
できる。たとえば、メモリアクセス毎に各サイクルにお
いて、ダミーメモリセルに対するデータ書込を実行する
構成としてもよい。
【０１３４】同一のメモリアレイ上に同一の製造条件に
基づいて作製される各トンネル磁気抵抗素子ＴＭＲの特
性は同様なものとなる可能性が高いので、同様の各トン
ネル磁気抵抗素子ＴＭＲを用いて、メモリセルＭＣおよ
びダミーメモリセルＤＭＣの双方を構成することによっ
て、ダミーメモリセルＤＭＣの電気抵抗値をＲ１および
Ｒ０の中間値に、確実に設定できる。したがって、選択
メモリセルと結合されたデータ線の電圧と比較するため
の電圧を生成するためのダミーメモリセルＤＭＣの電気
抵抗値を、製造ばらつきを許容して適切に設定すること
ができる。この結果、製造ばらつきの影響を排除して、
データ読出マージンを確保できる。
【０１３５】実施の形態２に従うダミーメモリセルは、
図５に示される開放型ビット線構成のメモリアレイまた
は図８に示される折返し型ビット線構成のメモリアレイ
に対して、代表的に適用することができる。この場合に
は、データ読出には、図６に示したデータ読出回路５２
および図７に示したデータ読出回路５３を適用すること
ができる。また、これらのデータ読出回路において、電
荷転送帰還型増幅部１００および１０１の配置を省略す
る構成とすることもできる。
【０１３６】［実施の形態２の変形例１］図１０は、実
施の形態２の変形例１に従うダミーメモリセルの構成を
示す概念図である。
【０１３７】図１０（ａ）に示されるメモリセルＭＣの
構成は、図９（ａ）と同様であるので詳細な説明は繰り
返さない。
【０１３８】図１０（ｂ）を参照して、ダミーメモリセ
ルＤＭＣにおいて、ダミー抵抗素子ＴＭＲｄの電気抵抗
値はＲ０に設計され、ダミーアクセストランジスタＡＴ
Ｒｄのチャネル抵抗値は、Ｒ（ＴＧ）に設計される。す
なわち、ダミーメモリセルＤＭＣとメモリセルＭＣと
を、共通の設計に従って同一メモリアレイ上に作製する
ことができる。
【０１３９】実施の形態２の変形例１においては、ダミ
ーメモリセルＤＭＣによって付加されるべき電気抵抗値
ΔＲ／２を、データバスＤＢおよび／ＤＢの一方に対し
て付加するためのダミー抵抗付加回路がさらに配置され
る。
【０１４０】図１１は、ダミー抵抗付加回路１５０の構
成を示す回路図である。図１１を参照して、ダミー抵抗
付加回路１５０は、データバスＤＢおよび／ＤＢと、デ
ータ読出回路５４との間に配置される。
【０１４１】データ読出回路５４の構成は、図６に示し
たデータ読出回路５２および図７に示したデータ読出回
路５３から、電荷転送帰還型増幅部１００および１０１
の配置を省略した構成に相当する。あるいは、データ読
出回路５４に代えて、データ読出回路５２またはデータ
読出回路５３を適用することもできる。
【０１４２】ダミー抵抗付加回路１５０は、データバス
接続スイッチ１５２、１５４と、抵抗素子１５５とを有
する。
【０１４３】抵抗素子１５５の電気抵抗値は、メモリセ
ルＭＣにおける電気抵抗値Ｒ０およびＲ１の差分ΔＲ以
下に、望ましくはΔＲ／２に設定される。抵抗素子１５
５は、一方の入力ノードＮＤに対して直列に接続され
る。
【０１４４】データバス接続スイッチ１５２は、データ
バスＤＢを、入力ノードＮＤおよび／ＮＤの一方と電気
的に結合する。データバス接続スイッチ１５４は、デー
タバス接続スイッチ１５２と相補的に動作し、データバ
ス／ＤＢを、入力ノードＮＤおよび／ＮＤの他方と電気
的に結合する。これにより、データバスＤＢおよび／Ｄ
Ｂのうちの、ダミーメモリセルＤＭＣと接続された一方
に対して直列に、抵抗素子１５５を接続することができ
る。
【０１４５】データバス接続スイッチ１５２および１５
４は、データバスＤＢおよび／ＤＢのうちのダミーメモ
リセルＤＭＣと接続された一方を、抵抗素子１５５を介
して、すなわち入力ノードＮＤと電気的に結合する。一
方、データバス／ＤＢおよび／ＤＢのうちの選択メモリ
セルと接続された他方は、抵抗素子１５５を介すること
なく入力ノード／ＮＤと電気的に結合する。
【０１４６】データバス接続スイッチ１５２および１５
４は、たとえば行アドレスの最下位ビットＲＡ０に応じ
て動作する構成とすることができる。アドレスビットＲ
Ａ０は、図５に示した開放型ビット線構成のメモリアレ
イにおいては、選択メモリセルがメモリマットＭＴａお
よびＭＴｂのいずれに属するかを示し、図８に示した折
返し型ビット線構成のメモリアレイにおいては、選択行
が奇数行および偶数行のいずれであるかを示すものとす
る。
【０１４７】このような構成とすることにより、ダミー
メモリセルＤＭＣを含むセンス電流経路の電気抵抗値
を、実施の形態２に従う構成と同様に設定できる。さら
に、実施の形態２の変形例１に従う構成によれば、メモ
リアレイ１０において、メモリセルＭＣおよびダミーメ
モリセルＤＭＣの構成を同様とすることができるので、
トンネル磁気抵抗素子ＴＭＲの製造ばらつきに追随させ
て、データ読出マージンを確保することができる。
【０１４８】［実施の形態２の変形例２］図１２は、実
施の形態２の変形例２に従うダミー抵抗付加回路１５１
の構成を示す回路図である。
【０１４９】図１２を参照して、ダミー抵抗付加回路１
５１は、図１１に示されたダミー抵抗付加回路１５０と
比較して、抵抗素子１５５に代えて、電界効果型トラン
ジスタ１５７を有する点で異なる。
【０１５０】電界効果型トランジスタ１５７は、ノード
ＮＤに直列に結合されて、そのゲートに制御電圧Ｖｍを
受ける。ダミー抵抗付加回路１５１のその他の部分の構
成および動作は、図１１に示されたダミー抵抗付加回路
１５０と同様である。また、ダミー抵抗付加回路以外の
構成および動作は、実施の形態２の変形例１と同様であ
るので、詳細な説明は繰り返さない。
【０１５１】このような構成とすることにより、電界効
果型トランジスタ１５７の電気抵抗値、すなわちダミー
抵抗付加回路１５１によってダミーメモリセルＤＭＣを
含むセンス電流経路に付加される電気抵抗値を、制御電
圧Ｖｍに応じて調整することができる。
【０１５２】したがって、実施の形態２の変形例１に従
う構成に加えて、メモリアレイ１０に作製されたトンネ
ル磁気抵抗素子ＴＭＲにおける電気抵抗差ΔＲの製造ば
らつきに追随させて、データ読出マージンを確保するこ
とができる。
【０１５３】また、本発明の実施の形態においては、ア
クセストランジスタおよびダミーアクセストランジスタ
等のアクセス素子を電界効果型トランジスタで構成する
例を示したが、アクセス素子にダイオードを適用するこ
とも可能である。
【０１５４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１５５】
【発明の効果】請求項１および２に記載の薄膜磁性体記
憶装置は、データ読出時において、選択された磁気メモ
リセルの両端に印加されるバイアス電圧を抑制すること
ができる。したがって、磁気メモリセルにおける、記憶
データレベルに応じた電気抵抗値の変化が現れ易くなる
ので、データ読出動作の高速性および安定性を向上する
ことができる。
【０１５６】請求項３記載の薄膜磁性体記憶装置は、請
求項１記載の薄膜磁性体記憶装置が奏する効果に加え
て、行列状に配置された複数の磁気メモリセルによっ
て、データ読出動作に関連する回路を共有できる。
【０１５７】請求項４記載の薄膜磁性体記憶装置は、第
１の電荷転送帰還形増幅部が出力する第１の出力電圧の
検知タイミングに誤差が生じても、データ読出を正確に
実行することができる。したがって、請求項１記載の薄
膜磁性体記憶装置が奏する効果に加えて、データ読出動
作をさらに安定化できる。
【０１５８】請求項５記載の薄膜磁性体記憶装置は、第
１の電荷転送帰還形増幅部が出力する第１の電圧の検知
タイミングに誤差が生じても、データ読出を正確に実行
することができる。したがって、請求項１記載の薄膜磁
性体記憶装置が奏する効果に加えて、データ読出動作を
さらに安定化できる。さらに、第１の出力電圧は、第１
および第２のデータ線の電圧差を増幅して生成されてい
るので、読出データを生成する増幅部の回路構成を簡素
化できる。
【０１５９】請求項６から９に記載の薄膜磁性体記憶装
置は、磁気メモリセル中の磁気記憶部と、ダミーメモリ
セル中のダミー抵抗部とを、同一アレイ上に共通に設計
された磁気記憶部を用いて構成することができる。した
がって、ダミーメモリセルの電気抵抗値を、製造ばらつ
きを許容して適切に設定することができる。この結果、
製造ばらつきの影響を排除して、データ読出マージンを
確保できる。
【０１６０】請求項１０および１２に記載の薄膜磁性体
記憶装置は、磁気メモリセルとダミーメモリセルとの構
成を同様にすることができる。したがって、磁気メモリ
セルの製造ばらつきに追随させて、データ読出マージン
を確保することができる。請求項１１記載の薄膜磁性体
記憶装置は、ダミー抵抗付加回路によってダミーメモリ
セルと直列に接続される抵抗部の抵抗値を調整すること
ができる。したがって、請求項１０記載の薄膜磁性体記
憶装置が奏する効果に加えて、磁気記憶部における、記
憶データレベルの違いに対応する電気抵抗値の差分の製
造ばらつきに追随させて、データ読出マージンを確保す
ることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に従うＭＲＡＭデバイ
スの全体構成を示す概略ブロック図である。
【図２】 メモリアレイおよびその周辺回路の実施の形
態１に従う構成を示す図である。
【図３】 図２に示されるデータ読出回路の構成を示す
回路図である。
【図４】 実施の形態１に従うデータ読出動作を説明す
るタイミングチャートである。
【図５】 メモリアレイおよびその周辺回路の実施の形
態１の変形例１に従う構成を示す概念図である。
【図６】 図５に示されるデータ読出回路の構成を示す
回路図である。
【図７】 実施の形態１の変形例２に従うデータ読出回
路の構成を示す回路図である。
【図８】 折返し型ビット線構成に従うメモリアレイお
よびその周辺回路の構成を示す概念図である。
【図９】 実施の形態２に従うダミーメモリセルの構成
を示す概念図である。
【図１０】 実施の形態２の変形例１に従うダミーメモ
リセルの構成を示す概念図である。
【図１１】 実施の形態２の変形例１に従うダミー抵抗
付加回路の構成を示す回路図である。
【図１２】 実施の形態２の変形例２に従うダミー抵抗
付加回路の構成を示す回路図である。
【図１３】 磁気トンネル接合を有するメモリセルの構
成を示す概略図である。
【図１４】 ＭＴＪメモリセルからのデータ読出動作を
説明する概念図である。
【図１５】 ＭＴＪメモリセルに対するデータ書込動作
を説明する概念図である。
【図１６】 データ書込時におけるデータ書込電流の方
向と磁界方向との関係を説明する概念図である。
【図１７】 行列状に集積配置されたＭＴＪメモリセル
を示す概念図である。
【符号の説明】
１ ＭＲＡＭデバイス、５ コントロール回路、１０
メモリアレイ、２０行デコーダ、２５ 列デコーダ、３
０ ワード線ドライバ、５１，５２，５３，５４ デー
タ読出回路、６１ａ，６１ｂ プリチャージトランジス
タ、６２ａ，６２ｂ ドライブトランジスタ、１００，
１０１ 電荷転送帰還型増幅部、１１０，１１１ オペ
アンプ、１２０，１２１，１２２，１２３ キャパシ
タ、１２５ 帰還キャパシタ、１３０ トランスファゲ
ート、１４０ 差動増幅器、１４５ ラッチ回路、１５
０，１５１ ダミー抵抗付加回路、１５２，１５４ デ
ータバス接続スイッチ、１５５ 抵抗素子、１５７，Ｑ
１，Ｑ２，Ｑ３ 電界効果型トランジスタ、ＢＬ，／Ｂ
Ｌ ビット線、ＤＢ，／ＤＢ データバス、ＡＴＲ
アクセストランジスタ、ＡＴＲｄ ダミーアクセストラ
ンジスタ、ＤＭＣダミーメモリセル、ＤＲＷＬ０，ＤＲ
ＷＬ１，ＤＲＷＬａ，ＤＲＷＬｂ ダミーリードワード
線、ＤＷＷＬ０，ＤＷＷＬ１，ＤＷＷＬａ，ＤＷＷＬｂ
ダミーライトワード線、ＭＣ メモリセル、ＭＴＪｄ
ダミー抵抗、ＭＴａ，ＭＴｂ メモリマット、Ｒ０，
Ｒ１，Ｒｄ，ΔＲ 電気抵抗値、ＲＷＬ リードワード
線、ＴＭＲ トンネル磁気抵抗素子、ＴＭＲｄ ダミー
抵抗素子、ＶＤＤ 電源電圧、ＶＳＳ 接地電圧、Ｖｍ
制御電圧、Ｖｏｕｔ，Ｖｏｕｔ１，Ｖｏｕｔ２ 出力
電圧、Ｖｐｒ プリチャージ電圧、ＷＷＬ ライトワー
ド線。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 印加磁界によって書込まれた記憶データ
    レベルに応じて電気抵抗値が変化する複数の磁気メモリ
    セルと、 データ読出時において、前記複数の磁気メモリセルのう
    ちの選択された磁気メモリセルを介して、第１の電圧と
    電気的に結合される第１のデータ線と、 データ読出前において、前記第１のデータ線を前記第１
    の電圧にプリチャージするための第１のプリチャージ回
    路と、 前記データ読出時において、データ読出電流を流すため
    に前記第１のデータ線を第２の電圧と結合するための第
    １の読出駆動回路と、 前記第１のデータ線と第１の内部ノードとの間に設けら
    れ、前記第１のデータ線の電圧を維持するとともに、前
    記第１のデータ線上の前記データ読出電流の積分値に応
    じた第１の出力電圧を前記第１の内部ノードに生成する
    ための第１の電荷転送帰還型増幅部と、 前記第１の内部ノードの電圧に基いて、読出データを生
    成する増幅部とを備える、薄膜磁性体記憶装置。
  2. 【請求項２】 前記第１の電荷転送帰還型増幅部は、 第１および第２の入力ノードの電圧差を増幅して、前記
    第１の内部ノードに前記第１の出力電圧を生成するオペ
    アンプと、 前記第１のデータ線および前記第１の入力ノードの間に
    結合され、前記データ読出電流による前記第１のデータ
    線の電圧変化を前記第１の入力ノードに伝達するための
    電荷転送部と、 前記第１の内部ノードおよび前記第１のデータ線の間に
    結合され、前記第１の出力電圧の変化に応じて、前記第
    １のデータ線における前記第１の電圧からの電圧変化を
    打ち消すような電荷供給を行なうための電荷フィードバ
    ック部とを含み、 前記第２の入力ノードには前記第１の電圧が印加され
    る、請求項１記載の薄膜磁性体記憶装置。
  3. 【請求項３】 前記複数の磁気メモリセルは行列状に配
    置され、 前記複数の磁気メモリセルの行に対応して配置される複
    数のワード線と、 前記複数の磁気メモリセルの列に対応して配置される複
    数のビット線と、 前記複数のビット線のうちの前記選択された磁気メモリ
    セルと電気的に結合された１本を前記第１のデータ線と
    接続するための列選択部とをさらに備える、請求項１記
    載の薄膜磁性体記憶装置。
  4. 【請求項４】 前記記憶データレベルにそれぞれ対応す
    る各前記磁気メモリセルの２種類の電気抵抗値の中間の
    電気抵抗値を有するダミーメモリセルと、 前記データ読出時において、前記ダミーメモリセルを介
    して前記第１の電圧と電気的に結合される第２のデータ
    線と、 データ読出前において、前記第２のデータ線を前記第２
    の電圧にプリチャージするための第２のプリチャージ回
    路と、 前記データ読出時において、前記第２のデータ線にデー
    タ読出電流を流すために、前記第２のデータ線を第２の
    電圧と結合するための第２の読出駆動回路と、 前記第２のデータ線と第２の内部ノードとの間に設けら
    れ、前記第２のデータ線の電圧を維持するとともに、前
    記第２のデータ線を流れる前記データ読出電流の積分値
    に応じた第２の出力電圧を前記第２の内部ノードに生成
    するための第２の電荷転送帰還型増幅部とをさらに備
    え、 前記増幅部は、前記第１および第２の内部ノードの電圧
    差に応じて、前記読出データを生成する、請求項１記載
    の薄膜磁性体記憶装置。
  5. 【請求項５】 前記記憶データレベルにそれぞれ対応す
    る各前記磁気メモリセルの２種類の電気抵抗値の中間の
    電気抵抗値を有するダミーメモリセルと、 前記データ読出時において、前記ダミーメモリセルを介
    して前記第１の電圧と電気的に結合される第２のデータ
    線と、 データ読出前において、前記第２のデータ線を前記第２
    の電圧にプリチャージするための第２のプリチャージ回
    路と、 前記データ読出時において、前記第２のデータ線にデー
    タ読出電流を流すために、前記第２のデータ線を第２の
    電圧と結合するための第２の読出駆動回路と、 前記第２のデータ線と第２の内部ノードとの間に設けら
    れ、前記第２のデータ線の電圧を維持するとともに、前
    記第２のデータ線を流れるデータ読出電流の積分値に応
    じた第２の出力電圧を前記第２の内部ノードに生成する
    ための第２の電荷転送帰還型増幅部と、 前記第２の内部ノードおよび前記第１のデータ線の間に
    結合され、前記第２の出力電圧の変化を前記第１のデー
    タ線に対して逆極性で帰還するための電荷フィードバッ
    ク部とをさらに備える、請求項１記載の薄膜磁性体記憶
    装置。
  6. 【請求項６】 印加磁界によって書込まれたデータを記
    憶するための複数の磁気メモリセルを備え、 各前記磁気メモリセルは、 記憶する前記データのレベルに応じて、第１の電気抵抗
    値および、前記第１の抵抗値よりも大きい第２の電気抵
    抗値のいずれかを有する磁気記憶部と、 前記磁気記憶部と直列に接続される、選択時に導通する
    メモリセル選択ゲートとを含み、 データ読出時において、選択された磁気メモリセルに対
    応する、前記磁気記憶部および導通した前記メモリセル
    選択ゲートと電気的に結合されるとともに、データ読出
    電流を供給される第１のデータ線と、 前記第１および第２の電気抵抗値の中間の電気抵抗値を
    有するダミーメモリセルとをさらに備え、 前記ダミーメモリセルは、 前記第１の電気抵抗値を有するダミー抵抗部と、 前記磁気記憶部と直列に接続される、選択時に導通する
    ダミーメモリセル選択ゲートとを含み、 データ読出時において、前記ダミー抵抗部および導通し
    た前記ダミーメモリセル選択ゲートと電気的に結合され
    るとともに、前記データ読出電流を供給される第２のデ
    ータ線と、 前記第１および第２のデータ線の電圧変化に基いて、読
    出データを生成するデータ読出回路とさらにを備え、 導通時における前記ダミーメモリセル選択ゲートの電気
    抵抗値は、導通時における前記メモリセル選択ゲートの
    電気抵抗値である第３の電気抵抗値より大きく、前記第
    ２および第１の電気抵抗値の差分と前記第３の電気抵抗
    値との和よりも小さい、薄膜磁性体記憶装置。
  7. 【請求項７】 各前記メモリセル選択ゲートは、第１の
    電界効果型トランジスタを有し、 前記ダミーメモリセル選択ゲートは、前記第１の電界効
    果型トランジスタと比較して、ゲート幅およびゲート長
    の少なくとも一方が異なる第２の電界効果型トランジス
    タを有する、請求項６記載の薄膜磁性体記憶装置。
  8. 【請求項８】 各前記メモリセル選択ゲートは、第１の
    電界効果型トランジスタを有し、 前記ダミーメモリセル選択ゲートは、 導通時において前記第３の電気抵抗値を有する第２の電
    界効果型トランジスタと、 前記第２の電界効果型トランジスタと直列に接続され
    て、導通時における電気抵抗値が前記差分よりも小さい
    第３の電界効果型トランジスタとを有し、 前記第２の電界効果型トランジスタは、前記第１の電界
    効果型トランジスタと同様に設計される、請求項７記載
    の薄膜磁性体記憶装置。
  9. 【請求項９】 前記ダミー抵抗部は、前記第１の電気抵
    抗値に対応するデータレベルを記憶する磁気記憶部を含
    み、 前記ダミー抵抗部および各前記磁気メモリセルにそれぞ
    れ含まれる前記磁気記憶部は、同様の構成を有する、請
    求項６から８のいずれかに記載される薄膜磁性体記憶装
    置。
  10. 【請求項１０】 印加磁界によって書込まれたデータを
    記憶するための複数の磁気メモリセルと、 データ読出時において、前記複数の磁気メモリセルのう
    ちの選択された磁気メモリセルと比較するためのダミー
    メモリセルとを備え、 各前記磁気メモリセルおよび前記ダミーメモリセルは、 記憶する前記データのレベルに応じて、第１の電気抵抗
    値および、前記第１の抵抗値よりも大きい第２の電気抵
    抗値のいずれかを有する磁気記憶部と、 前記磁気記憶部と直列に接続される、選択時に導通する
    メモリセル選択ゲートとを含み、 データ読出時において、前記選択された磁気メモリセル
    および前記ダミーメモリセルの一方と電気的に結合され
    るとともに、データ読出電流を供給される第１のデータ
    線と、 データ読出時において、前記選択された磁気メモリセル
    および前記ダミーメモリセルの他方と電気的に結合され
    るとともに、前記データ読出電流を供給される第２のデ
    ータ線と、 第１および第２のデータ線の電圧変化に基いて、読出デ
    ータを生成するデータ読出回路と、 前記第１および第２のデータ線のうちの前記ダミーメモ
    リセルと電気的に結合される一方に対して直列に、前記
    第１および第２の電気抵抗値の差分よりも小さい電気抵
    抗値を有する抵抗部を選択的に接続するためのダミー抵
    抗付加回路とをさらに備え、 前記ダミーメモリセルに含まれる磁気記憶部は、前記第
    １の電気抵抗値に対応するレベルのデータを記憶する、
    薄膜磁性体記憶装置。
  11. 【請求項１１】 前記抵抗部は、可変の制御電圧をゲー
    トに入力される電界効果型トランジスタを有する、請求
    項１０記載の薄膜磁性体記憶装置。
  12. 【請求項１２】 前記ダミー抵抗付加回路は、行アドレ
    スの一部に応じて、前記第１および第２のデータ線のう
    ちの前記抵抗部が接続される一方を選択する、請求項１
    ０記載の薄膜磁性体記憶装置。
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TW091111947A TW561482B (en) 2001-06-28 2002-06-04 Thin film magnetic memory device
KR10-2002-0036060A KR100514959B1 (ko) 2001-06-28 2002-06-26 박막 자성체 기억 장치
DE10228578A DE10228578A1 (de) 2001-06-28 2002-06-26 Dünnfilm-Magnetspeichervorrichtung mit Speicherzellen, die ein Tunnel-Magnetwiderstandselement enthalten
CNB021244952A CN100431041C (zh) 2001-06-28 2002-06-28 具备包含有隧道磁阻元件的存储单元的薄膜磁性体存储器
US10/622,473 US7006373B2 (en) 2001-06-28 2003-07-21 Thin film magnetic memory device with memory cells including a tunnel magnetic resistive element
US11/314,028 US7313042B2 (en) 2001-06-28 2005-12-22 Thin film magnetic memory device having an improved read operation margin

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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004281497A (ja) * 2003-03-13 2004-10-07 Sharp Corp 抵抗変化機能体、メモリおよびその製造方法並びに半導体装置および電子機器
KR100511017B1 (ko) * 2002-04-03 2005-08-30 미쓰비시덴키 가부시키가이샤 자기기억장치
JPWO2004027877A1 (ja) * 2002-09-19 2006-01-19 シャープ株式会社 抵抗変化機能体およびその製造方法
JP2007012140A (ja) * 2005-06-29 2007-01-18 Renesas Technology Corp 不揮発性記憶装置
KR100692262B1 (ko) 2002-12-05 2007-03-09 샤프 가부시키가이샤 비휘발성 반도체 메모리장치
JP2009277273A (ja) * 2008-05-13 2009-11-26 Sharp Corp 半導体記憶装置および電子機器
JP2012230725A (ja) * 2011-04-23 2012-11-22 Tohoku Univ メモリデータ読み出し回路
JP2017142876A (ja) * 2016-02-08 2017-08-17 インフィネオン テクノロジーズ アクチエンゲゼルシャフトＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ 記憶素子状態の検出

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270790A (ja) * 2000-12-27 2002-09-20 Toshiba Corp 半導体記憶装置
JP5019681B2 (ja) * 2001-04-26 2012-09-05 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
US6646911B2 (en) * 2001-10-26 2003-11-11 Mitsubishi Denki Kabushiki Kaisha Thin film magnetic memory device having data read current tuning function
CN100358047C (zh) * 2001-11-30 2007-12-26 株式会社东芝 磁随机存取存储器
US6839269B2 (en) * 2001-12-28 2005-01-04 Kabushiki Kaisha Toshiba Magnetic random access memory
JP4450538B2 (ja) * 2002-03-26 2010-04-14 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
JP4049604B2 (ja) * 2002-04-03 2008-02-20 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
US6809981B2 (en) * 2002-04-10 2004-10-26 Micron Technology, Inc. Wordline driven method for sensing data in a resistive memory array
US7006880B2 (en) * 2002-04-19 2006-02-28 Phred, Llc Method for controlling a device with a control system
US6940748B2 (en) * 2002-05-16 2005-09-06 Micron Technology, Inc. Stacked 1T-nMTJ MRAM structure
JP4242117B2 (ja) * 2002-07-11 2009-03-18 株式会社ルネサステクノロジ 記憶装置
JP4219141B2 (ja) * 2002-09-13 2009-02-04 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
JP2004133990A (ja) * 2002-10-09 2004-04-30 Renesas Technology Corp 薄膜磁性体記憶装置
CN100351947C (zh) * 2003-01-17 2007-11-28 华邦电子股份有限公司 双相预充电电路及其组合的消除漏泄电流电路
JP4008857B2 (ja) * 2003-03-24 2007-11-14 株式会社東芝 半導体記憶装置及びその製造方法
US20110046754A1 (en) * 2003-09-25 2011-02-24 Rockwell Software, Inc. Industrial hmi automatically customized based upon inference
US7038941B2 (en) * 2003-12-19 2006-05-02 Hewlett-Packard Development Company, L.P. Magnetic memory storage device
DE102004044413A1 (de) * 2004-09-14 2006-03-16 Infineon Technologies Ag Halbleiterspeicherbauelement
US7254074B2 (en) * 2005-03-07 2007-08-07 Micron Technology, Inc. Open digit line array architecture for a memory array
US8246880B2 (en) * 2005-10-07 2012-08-21 Konica Minolta Opto, Inc. Method of producing cellulose ester film, cellulose ester film, polarizing plate and liquid crystal display
JP4804133B2 (ja) * 2005-12-06 2011-11-02 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP2007299485A (ja) * 2006-05-01 2007-11-15 Toshiba Corp 半導体メモリ
US7742329B2 (en) * 2007-03-06 2010-06-22 Qualcomm Incorporated Word line transistor strength control for read and write in spin transfer torque magnetoresistive random access memory
US8004880B2 (en) * 2007-03-06 2011-08-23 Qualcomm Incorporated Read disturb reduction circuit for spin transfer torque magnetoresistive random access memory
CN101345028B (zh) * 2007-07-10 2011-09-28 联詠科技股份有限公司 用于显示器读取存储器数据的电路系统
US7715267B2 (en) * 2007-07-18 2010-05-11 Macronix International Co., Ltd. Driving method and driving circuit and low power memory using the same
US20090103354A1 (en) * 2007-10-17 2009-04-23 Qualcomm Incorporated Ground Level Precharge Bit Line Scheme for Read Operation in Spin Transfer Torque Magnetoresistive Random Access Memory
US8130566B2 (en) * 2010-02-25 2012-03-06 Taiwan Semiconductor Manufacturing Company, Ltd. Sense amplifier and method of sensing data using the same
WO2011148430A1 (ja) * 2010-05-28 2011-12-01 三菱電機株式会社 ロギング装置、ロギングシステム、及びロギング装置の制御方法
US8254195B2 (en) * 2010-06-01 2012-08-28 Qualcomm Incorporated High-speed sensing for resistive memories
US10032509B2 (en) * 2015-03-30 2018-07-24 Toshiba Memory Corporation Semiconductor memory device including variable resistance element
US10147108B2 (en) 2015-04-02 2018-12-04 The Nielsen Company (Us), Llc Methods and apparatus to identify affinity between segment attributes and product characteristics
KR102555644B1 (ko) * 2015-06-24 2023-07-18 소니그룹주식회사 반도체 장치
CN105761748B (zh) * 2016-02-23 2018-05-25 宁波大学 一种防御差分功耗分析的静态随机存储器
KR102476770B1 (ko) 2016-04-08 2022-12-13 에스케이하이닉스 주식회사 전자 장치
US10224087B1 (en) * 2017-12-21 2019-03-05 Qualcomm Technologies, Incorporated Sensing voltage based on a supply voltage applied to magneto-resistive random access memory (MRAM) bit cells in an MRAM for tracking write operations to the MRAM bit cells
US10431291B1 (en) * 2018-08-08 2019-10-01 Micron Technology, Inc. Systems and methods for dynamic random access memory (DRAM) cell voltage boosting
CN111627474B (zh) * 2020-05-29 2022-06-10 西安紫光国芯半导体有限公司 传输数据总线驱动电路以及方法、电子设备
US12080347B1 (en) 2022-03-31 2024-09-03 Crossbar, Inc. Differential programming of two-terminal resistive switching memory with program soaking and adjacent path disablement
US12100449B1 (en) 2022-03-31 2024-09-24 Crossbar, Inc. Differential programming of two-terminal resistive switching memory with intrinsic error suppression
US12154624B2 (en) * 2022-03-31 2024-11-26 Crossbar, Inc. Differential programming of two-terminal memory with program detection and multi-path disablement
US12198760B2 (en) 2022-08-25 2025-01-14 Crossbar, Inc. Differential programming of two-terminal memory with intrinsic error suppression and wordline coupling
US12494234B2 (en) * 2022-12-08 2025-12-09 Macronix International Co., Ltd. Managing data transfer in semiconductor devices

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5173873A (en) 1990-06-28 1992-12-22 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration High speed magneto-resistive random access memory
US5519662A (en) * 1993-12-03 1996-05-21 Hitachi, Ltd. Semiconductor memory device
US5724095A (en) * 1995-10-03 1998-03-03 Omnivision Technologies Inc. Charge amplifier for MOS imaging array and method of making same
US6262625B1 (en) 1999-10-29 2001-07-17 Hewlett-Packard Co Operational amplifier with digital offset calibration
US6046929A (en) * 1998-04-06 2000-04-04 Fujitsu Limited Memory device with two ferroelectric capacitors per one cell
US5982690A (en) * 1998-04-15 1999-11-09 Cirrus Logic, Inc. Static low-power differential sense amplifier circuits, systems and methods
JP2000030481A (ja) * 1998-07-13 2000-01-28 Nec Corp 半導体記憶装置
DE19844479C1 (de) * 1998-09-28 2000-04-13 Siemens Ag Integrierter Speicher mit einem differentiellen Leseverstärker
DE19914488C1 (de) 1999-03-30 2000-05-31 Siemens Ag Vorrichtung zur Bewertung der Zellenwiderstände in einem magnetoresistiven Speicher
US6128239A (en) 1999-10-29 2000-10-03 Hewlett-Packard MRAM device including analog sense amplifiers
US6188615B1 (en) 1999-10-29 2001-02-13 Hewlett-Packard Company MRAM device including digital sense amplifiers
US6185143B1 (en) * 2000-02-04 2001-02-06 Hewlett-Packard Company Magnetic random access memory (MRAM) device including differential sense amplifiers
US6205073B1 (en) * 2000-03-31 2001-03-20 Motorola, Inc. Current conveyor and method for readout of MTJ memories
JP2002170377A (ja) * 2000-09-22 2002-06-14 Mitsubishi Electric Corp 薄膜磁性体記憶装置
JP4667594B2 (ja) 2000-12-25 2011-04-13 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100511017B1 (ko) * 2002-04-03 2005-08-30 미쓰비시덴키 가부시키가이샤 자기기억장치
JPWO2004027877A1 (ja) * 2002-09-19 2006-01-19 シャープ株式会社 抵抗変化機能体およびその製造方法
JP4808966B2 (ja) * 2002-09-19 2011-11-02 シャープ株式会社 抵抗変化機能体並びにそれを備えたメモリおよび電子機器
KR100692262B1 (ko) 2002-12-05 2007-03-09 샤프 가부시키가이샤 비휘발성 반도체 메모리장치
JP2004281497A (ja) * 2003-03-13 2004-10-07 Sharp Corp 抵抗変化機能体、メモリおよびその製造方法並びに半導体装置および電子機器
JP2007012140A (ja) * 2005-06-29 2007-01-18 Renesas Technology Corp 不揮発性記憶装置
JP2009277273A (ja) * 2008-05-13 2009-11-26 Sharp Corp 半導体記憶装置および電子機器
JP2012230725A (ja) * 2011-04-23 2012-11-22 Tohoku Univ メモリデータ読み出し回路
JP2017142876A (ja) * 2016-02-08 2017-08-17 インフィネオン テクノロジーズ アクチエンゲゼルシャフトＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ 記憶素子状態の検出

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KR100514959B1 (ko) 2005-09-15
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US20060104109A1 (en) 2006-05-18

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