JP2003008004A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2003008004A JP2003008004A JP2001190145A JP2001190145A JP2003008004A JP 2003008004 A JP2003008004 A JP 2003008004A JP 2001190145 A JP2001190145 A JP 2001190145A JP 2001190145 A JP2001190145 A JP 2001190145A JP 2003008004 A JP2003008004 A JP 2003008004A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- gate insulating
- film
- semiconductor substrate
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
- H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials
Landscapes
- Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Chemical & Material Sciences (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 換算膜厚の薄膜化を図りつつ、トンネル効果
によるリーク電流を抑えたゲート絶縁膜を形成する。 【解決手段】 シリコン単結晶基板１上にゲート絶縁膜
２を形成する工程と、上記ゲート絶縁膜２上に導電膜を
形成する工程と、少なくとも上記導電膜を加工してゲー
ト電極３を形成する工程とを含み、上記ゲート絶縁膜２
を、シリコン単結晶基板１上にＣＶＤ法により堆積形成
した膜厚１ｎｍ程度のアルミニウム酸化膜２ａと、上記
アルミニウム酸化膜２ａ上にＣＶＤ法により堆積形成し
た膜厚４ｎｍ程度のハフニウム酸化膜２ｂと、上記ハフ
ニウム酸化膜２ｂ上に上記アルミニウム酸化膜２ａと同
様の形成条件によりＣＶＤ法により堆積形成した膜厚１
ｎｍ程度のアルミニウム酸化膜２ｃとから形成する。
によるリーク電流を抑えたゲート絶縁膜を形成する。 【解決手段】 シリコン単結晶基板１上にゲート絶縁膜
２を形成する工程と、上記ゲート絶縁膜２上に導電膜を
形成する工程と、少なくとも上記導電膜を加工してゲー
ト電極３を形成する工程とを含み、上記ゲート絶縁膜２
を、シリコン単結晶基板１上にＣＶＤ法により堆積形成
した膜厚１ｎｍ程度のアルミニウム酸化膜２ａと、上記
アルミニウム酸化膜２ａ上にＣＶＤ法により堆積形成し
た膜厚４ｎｍ程度のハフニウム酸化膜２ｂと、上記ハフ
ニウム酸化膜２ｂ上に上記アルミニウム酸化膜２ａと同
様の形成条件によりＣＶＤ法により堆積形成した膜厚１
ｎｍ程度のアルミニウム酸化膜２ｃとから形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特にＭＩＳ型トランジスタに用いて
好適なものである。
の製造方法に関し、特にＭＩＳ型トランジスタに用いて
好適なものである。
【０００２】
【従来の技術】従来から、ＭＩＳ型半導体装置において
は、製造プロセスにおいて安定であり、かつ、比較的に
容易に良質な絶縁膜が得られることから、ゲート絶縁膜
としてシリコン酸化膜が用いられている。
は、製造プロセスにおいて安定であり、かつ、比較的に
容易に良質な絶縁膜が得られることから、ゲート絶縁膜
としてシリコン酸化膜が用いられている。
【０００３】一方で、近年のデバイスのトランジスタ特
性の高精度化に伴い、ゲート絶縁膜の電気的な膜厚（所
定の絶縁膜（例えば、シリコン酸化膜）の膜厚に換算し
た厚さ。以下、「換算膜厚」と称する）の薄膜化が要求
されている。ところが、換算膜厚の薄膜化を図るために
物理膜厚（実際の膜厚）の薄膜化を進めると、トンネル
効果によってリーク電流の増大を招くという重大な問題
が必然的に生じてしまう。
性の高精度化に伴い、ゲート絶縁膜の電気的な膜厚（所
定の絶縁膜（例えば、シリコン酸化膜）の膜厚に換算し
た厚さ。以下、「換算膜厚」と称する）の薄膜化が要求
されている。ところが、換算膜厚の薄膜化を図るために
物理膜厚（実際の膜厚）の薄膜化を進めると、トンネル
効果によってリーク電流の増大を招くという重大な問題
が必然的に生じてしまう。
【０００４】そこで、ゲート絶縁膜として、シリコン酸
化膜よりも誘電率の高い材料を用いることにより、換算
膜厚の薄膜化を図りつつ、物理膜厚を稼いで、上記のよ
うな問題を解消することが考えられる。
化膜よりも誘電率の高い材料を用いることにより、換算
膜厚の薄膜化を図りつつ、物理膜厚を稼いで、上記のよ
うな問題を解消することが考えられる。
【０００５】
【発明が解決しようとする課題】ところで、絶縁膜を流
れるトンネル効果によるリーク電流は、下式（１）によ
り求められることが、J.G.SimmonsによってJournal of
Applied Physics誌（１９６３年刊の第３４巻第１７９
３頁）で明らかにされている。
れるトンネル効果によるリーク電流は、下式（１）によ
り求められることが、J.G.SimmonsによってJournal of
Applied Physics誌（１９６３年刊の第３４巻第１７９
３頁）で明らかにされている。
【０００６】
【数１】
【０００７】上式によれば、リーク電流を抑えるために
は、絶縁膜厚（物理膜厚）ｔoxのみならず、バリアハイ
トφBの寄与も考慮する必要があり、バリアハイトφBが
低くなると、リーク電流（リーク電流密度Ｊg）は増加
してしまう。
は、絶縁膜厚（物理膜厚）ｔoxのみならず、バリアハイ
トφBの寄与も考慮する必要があり、バリアハイトφBが
低くなると、リーク電流（リーク電流密度Ｊg）は増加
してしまう。
【０００８】図６には、複数のバリアハイトφB［ｅ
Ｖ］のゲート電圧Ｖg［Ｖ］とリーク電流密度Ｊg［Ａ/
ｍ2］との特性を表す。同図からも、バリアハイトφBが
低くなると、リーク電流密度Ｊgが増加することがわか
る。
Ｖ］のゲート電圧Ｖg［Ｖ］とリーク電流密度Ｊg［Ａ/
ｍ2］との特性を表す。同図からも、バリアハイトφBが
低くなると、リーク電流密度Ｊgが増加することがわか
る。
【０００９】バリアハイトφBは、ゲート絶縁膜材料と
半導体材料との組み合わせにより決定され、誘電率の高
い材料ほど、その伝導帯と、半導体材料（特にシリコ
ン）の伝導帯とのバリアハイトが低くなることが知られ
ている。
半導体材料との組み合わせにより決定され、誘電率の高
い材料ほど、その伝導帯と、半導体材料（特にシリコ
ン）の伝導帯とのバリアハイトが低くなることが知られ
ている。
【００１０】すなわち、ゲート絶縁膜としてシリコン酸
化膜より誘電体の高い材料を用いて物理膜厚を稼いで
も、バリアハイトの低下により、結局はトンネル効果に
よるリーク電流を効果的に減少させることができないと
いった問題がある。
化膜より誘電体の高い材料を用いて物理膜厚を稼いで
も、バリアハイトの低下により、結局はトンネル効果に
よるリーク電流を効果的に減少させることができないと
いった問題がある。
【００１１】本発明は上記の点に鑑みてなされたもので
あり、ゲート絶縁膜として、シリコン酸化膜よりも誘電
率の高い材料を用いることにより、換算膜厚の薄膜化を
図りつつ、物理膜厚を稼ぎ、しかも、バリアハイトが低
下するのを抑えて、トンネル効果によるリーク電流を効
果的に減少させることのできる半導体装置及びその製造
方法を提供することを目的とする。
あり、ゲート絶縁膜として、シリコン酸化膜よりも誘電
率の高い材料を用いることにより、換算膜厚の薄膜化を
図りつつ、物理膜厚を稼ぎ、しかも、バリアハイトが低
下するのを抑えて、トンネル効果によるリーク電流を効
果的に減少させることのできる半導体装置及びその製造
方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明者は、鋭意検討の
結果、以下に示す発明の諸態様に想到した。
結果、以下に示す発明の諸態様に想到した。
【００１３】本発明は、半導体基板上にゲート絶縁膜を
介して形成されたゲート電極を含む半導体装置を製造対
象とし、ゲート絶縁膜として、比較的誘電率の高い材料
を用いて物理膜厚を稼ぐとともに、その比較的誘電率の
高い材料の半導体基板側及びゲート電極側いずれかの面
或いは両面側において比較的誘電率の低い材料を用いて
半導体材料に対するバリアハイトが低下することを防ぐ
ようにしたものである。
介して形成されたゲート電極を含む半導体装置を製造対
象とし、ゲート絶縁膜として、比較的誘電率の高い材料
を用いて物理膜厚を稼ぐとともに、その比較的誘電率の
高い材料の半導体基板側及びゲート電極側いずれかの面
或いは両面側において比較的誘電率の低い材料を用いて
半導体材料に対するバリアハイトが低下することを防ぐ
ようにしたものである。
【００１４】すなわち、半導体基板上にゲート絶縁膜を
形成する工程と、上記ゲート絶縁膜上に導電膜を形成す
る工程と、少なくとも上記導電膜を加工してゲート電極
を形成する工程とを含み、上記ゲート絶縁膜を、第１の
絶縁膜と、上記第１の絶縁膜の半導体基板側及びゲート
電極側のうち少なくともいずれか一方の面に形成された
上記第１の絶縁膜よりも誘電率の低い材料からなる第２
の絶縁膜とから形成し、上記第１の絶縁膜に対して上記
第２の絶縁膜が遍在するように形成する、又は、上記ゲ
ート絶縁膜を、半導体基板側及びゲート電極側のうち少
なくともいずれか一方の面側に向かうにつれて徐々に誘
電率が低くなるよう組成を変えて形成する。
形成する工程と、上記ゲート絶縁膜上に導電膜を形成す
る工程と、少なくとも上記導電膜を加工してゲート電極
を形成する工程とを含み、上記ゲート絶縁膜を、第１の
絶縁膜と、上記第１の絶縁膜の半導体基板側及びゲート
電極側のうち少なくともいずれか一方の面に形成された
上記第１の絶縁膜よりも誘電率の低い材料からなる第２
の絶縁膜とから形成し、上記第１の絶縁膜に対して上記
第２の絶縁膜が遍在するように形成する、又は、上記ゲ
ート絶縁膜を、半導体基板側及びゲート電極側のうち少
なくともいずれか一方の面側に向かうにつれて徐々に誘
電率が低くなるよう組成を変えて形成する。
【００１５】
【作用】上記のようにした本発明においては、ゲート絶
縁膜として、例えばチタン酸化物、ジルコニウム酸化
物、タンタル酸化物、ハフニウム酸化物等の比較的誘電
率の高い材料を用いるとともに、その半導体基板側及び
ゲート電極側のうち少なくともいずれか一方の面側で例
えばシリコン酸化物、シリコン酸窒化物、シリコン窒化
物、アルミニウム酸化物等の比較的誘電率の低い材料を
用いることにより、換算膜厚の薄膜化を図りつつ、物理
膜厚を稼ぐことができ、しかも、シリコン等の半導体材
料に対するバリアハイトが低下することを防ぐことがで
きる。したがって、換算膜厚の薄膜化を図りつつ、ゲー
ト絶縁膜でのトンネル効果によるリーク電流を効果的に
減少させることが可能となる。
縁膜として、例えばチタン酸化物、ジルコニウム酸化
物、タンタル酸化物、ハフニウム酸化物等の比較的誘電
率の高い材料を用いるとともに、その半導体基板側及び
ゲート電極側のうち少なくともいずれか一方の面側で例
えばシリコン酸化物、シリコン酸窒化物、シリコン窒化
物、アルミニウム酸化物等の比較的誘電率の低い材料を
用いることにより、換算膜厚の薄膜化を図りつつ、物理
膜厚を稼ぐことができ、しかも、シリコン等の半導体材
料に対するバリアハイトが低下することを防ぐことがで
きる。したがって、換算膜厚の薄膜化を図りつつ、ゲー
ト絶縁膜でのトンネル効果によるリーク電流を効果的に
減少させることが可能となる。
【００１６】
【発明の実施の形態】以下、図面を参照して、本発明の
半導体装置及びその製造方法の諸実施形態について説明
する。これらの実施形態においては、半導体装置として
ＭＩＳ型のトランジスタを例示し、便宜上、トランジス
タの構成をその製造方法とともに説明する。
半導体装置及びその製造方法の諸実施形態について説明
する。これらの実施形態においては、半導体装置として
ＭＩＳ型のトランジスタを例示し、便宜上、トランジス
タの構成をその製造方法とともに説明する。
【００１７】（第１の実施形態）図１，２は、第１の実
施形態のＭＩＳトランジスタの製造方法を工程順に示す
概略断面図である。
施形態のＭＩＳトランジスタの製造方法を工程順に示す
概略断面図である。
【００１８】まず、図１（Ａ）に示すように、シリコン
単結晶基板１に素子活性領域を画定する。具体的には、
シリコン単結晶基板１の素子分離領域に溝１ａを形成
し、当該溝１ａを埋め込む膜厚に絶縁物（ＳｉＯ2等）
１ｂを堆積した後、ＣＭＰ（Chemical-Mechanical Poli
shing）法によりシリコン単結晶基板１上の絶縁物１ｂ
を除去することにより、溝１ａを絶縁物１ｂで充填され
たＳＴＩ（Shallow TrenchIsolation）型の素子分離構
造１０を形成する。なお、ＳＴＩ素子分離構造の替わり
にいわゆるＬＯＣＯＳ法によるフィールド酸化膜を形成
するようにしてもよい。
単結晶基板１に素子活性領域を画定する。具体的には、
シリコン単結晶基板１の素子分離領域に溝１ａを形成
し、当該溝１ａを埋め込む膜厚に絶縁物（ＳｉＯ2等）
１ｂを堆積した後、ＣＭＰ（Chemical-Mechanical Poli
shing）法によりシリコン単結晶基板１上の絶縁物１ｂ
を除去することにより、溝１ａを絶縁物１ｂで充填され
たＳＴＩ（Shallow TrenchIsolation）型の素子分離構
造１０を形成する。なお、ＳＴＩ素子分離構造の替わり
にいわゆるＬＯＣＯＳ法によるフィールド酸化膜を形成
するようにしてもよい。
【００１９】次に、図１（Ｂ）に示すように、シリコン
単結晶基板１上にゲート絶縁膜２を形成する。本実施形
態では、後述するように、ゲート絶縁膜２を三層構造と
し、内層には高誘電体の絶縁膜を、内層を上下で挟持す
る外層には当該内層に比して誘電率の低い絶縁膜を用い
てゲート絶縁膜２を構成する。以下、図２（Ａ）〜
（Ｃ）を参照して、本実施形態におけるゲート絶縁膜２
の成膜工程を説明する。
単結晶基板１上にゲート絶縁膜２を形成する。本実施形
態では、後述するように、ゲート絶縁膜２を三層構造と
し、内層には高誘電体の絶縁膜を、内層を上下で挟持す
る外層には当該内層に比して誘電率の低い絶縁膜を用い
てゲート絶縁膜２を構成する。以下、図２（Ａ）〜
（Ｃ）を参照して、本実施形態におけるゲート絶縁膜２
の成膜工程を説明する。
【００２０】まず、図２（Ａ）に示すように、シリコン
単結晶基板１表面に形成された自然酸化膜（不図示）を
除去した後、シリコン単結晶基板１上に、ＣＶＤ法によ
り膜厚１ｎｍ程度のアルミニウム酸化膜２ａを堆積形成
する。このアルミニウム酸化膜２ａは、トリメチルアル
ミニウムと水を原料とし、気化させた原料を窒素ガスを
用いて図示しない成膜チャンバ内に導入して堆積形成す
る。
単結晶基板１表面に形成された自然酸化膜（不図示）を
除去した後、シリコン単結晶基板１上に、ＣＶＤ法によ
り膜厚１ｎｍ程度のアルミニウム酸化膜２ａを堆積形成
する。このアルミニウム酸化膜２ａは、トリメチルアル
ミニウムと水を原料とし、気化させた原料を窒素ガスを
用いて図示しない成膜チャンバ内に導入して堆積形成す
る。
【００２１】次に、図２（Ｂ）に示すように、アルミニ
ウム酸化膜２ａ上に、ＣＶＤ法により膜厚４ｎｍ程度の
ハフニウム酸化膜２ｂを堆積形成する。ハフニウム酸化
膜２ｂは、四塩化ハフニウムと水を原料とし、加熱によ
り昇華させた四塩化ハフニウムと気化させた水を窒素ガ
スを用いて図示しない成膜チャンバ内に導入して堆積形
成する。
ウム酸化膜２ａ上に、ＣＶＤ法により膜厚４ｎｍ程度の
ハフニウム酸化膜２ｂを堆積形成する。ハフニウム酸化
膜２ｂは、四塩化ハフニウムと水を原料とし、加熱によ
り昇華させた四塩化ハフニウムと気化させた水を窒素ガ
スを用いて図示しない成膜チャンバ内に導入して堆積形
成する。
【００２２】その後、図２（Ｃ）に示すように、ハフニ
ウム酸化膜２ｂ上に、ＣＶＤ法により膜厚１ｎｍ程度の
アルミニウム酸化膜２ｃを堆積形成する。このアルミニ
ウム酸化膜２ｃは、上記シリコン単結晶基板１上のアル
ミニウム酸化膜２ａと同様の形成条件により堆積形成す
る。
ウム酸化膜２ｂ上に、ＣＶＤ法により膜厚１ｎｍ程度の
アルミニウム酸化膜２ｃを堆積形成する。このアルミニ
ウム酸化膜２ｃは、上記シリコン単結晶基板１上のアル
ミニウム酸化膜２ａと同様の形成条件により堆積形成す
る。
【００２３】このように本実施形態では、高誘電体であ
るハフニウム酸化膜２ｂをこれに比して誘電率の低いア
ルミニウム酸化膜２ａ，２ｃで挟持する三層構造とし
て、ゲート絶縁膜２を構成する。なお、本実施形態のＭ
ＩＳトランジスタは、メモリ素子として用いるものでは
ないため、ハフニウム酸化膜２ｂに対してアルミニウム
酸化膜２ａ，２ｃが遍在、すなわち、ゲート絶縁膜２は
遍く三層構造となっている。
るハフニウム酸化膜２ｂをこれに比して誘電率の低いア
ルミニウム酸化膜２ａ，２ｃで挟持する三層構造とし
て、ゲート絶縁膜２を構成する。なお、本実施形態のＭ
ＩＳトランジスタは、メモリ素子として用いるものでは
ないため、ハフニウム酸化膜２ｂに対してアルミニウム
酸化膜２ａ，２ｃが遍在、すなわち、ゲート絶縁膜２は
遍く三層構造となっている。
【００２４】以上述べたようにしてゲート絶縁膜２を形
成したならば、図１（Ｃ）に示すように、ゲート絶縁膜
２上に、多結晶シリコン、多結晶シリコンとゲルマニウ
ムの混晶等を堆積させ、フォトリソグラフィー及びこれ
に続くＲＩＥによりによりパターニングして、所定形状
（例えば帯状）のゲート電極３を形成する。なお、本実
施形態では例示しないが、トランジスタのソース／ドレ
インをＬＤＤ（Lightly Doped Drain）構造に形成する
場合には、ゲート電極３の形成後に、比較的低濃度かつ
低加速エネルギーでイオン注入を行う。
成したならば、図１（Ｃ）に示すように、ゲート絶縁膜
２上に、多結晶シリコン、多結晶シリコンとゲルマニウ
ムの混晶等を堆積させ、フォトリソグラフィー及びこれ
に続くＲＩＥによりによりパターニングして、所定形状
（例えば帯状）のゲート電極３を形成する。なお、本実
施形態では例示しないが、トランジスタのソース／ドレ
インをＬＤＤ（Lightly Doped Drain）構造に形成する
場合には、ゲート電極３の形成後に、比較的低濃度かつ
低加速エネルギーでイオン注入を行う。
【００２５】更に、図１（Ｄ）に示すように、ゲート電
極３の上に、シリコン酸化膜、シリコン窒化膜、或いは
それらを組み合わせた絶縁膜を堆積形成し（不図示）、
ＲＩＥにより当該絶縁膜の全面を異方性エッチング（エ
ッチバック）し、ゲート電極３の側面のみに絶縁膜を残
して、サイドウォール４を形成する。
極３の上に、シリコン酸化膜、シリコン窒化膜、或いは
それらを組み合わせた絶縁膜を堆積形成し（不図示）、
ＲＩＥにより当該絶縁膜の全面を異方性エッチング（エ
ッチバック）し、ゲート電極３の側面のみに絶縁膜を残
して、サイドウォール４を形成する。
【００２６】また、シリコン単結晶基板１上のゲート絶
縁膜２のうち、表面に露出している部分を除去する。こ
の場合に、ＲＩＥによりゲート絶縁膜２を除去すればよ
いが、それだけで不十分であれば、プラズマエッチング
により除去してもよい。
縁膜２のうち、表面に露出している部分を除去する。こ
の場合に、ＲＩＥによりゲート絶縁膜２を除去すればよ
いが、それだけで不十分であれば、プラズマエッチング
により除去してもよい。
【００２７】そして、図１（Ｅ）に示すように、ゲート
電極３及びサイドウォール４をマスクとして素子活性領
域に基板１と反対導電型のイオンをイオン注入し、活性
化アニール処理を行ってソース５／ドレイン６を形成す
る。
電極３及びサイドウォール４をマスクとして素子活性領
域に基板１と反対導電型のイオンをイオン注入し、活性
化アニール処理を行ってソース５／ドレイン６を形成す
る。
【００２８】しかる後、具体的には図示しないが、層間
絶縁膜やコンタクト孔、所定の配線層の形成等の後処理
を経て、本実施形態のＭＩＳトランジスタを完成させ
る。
絶縁膜やコンタクト孔、所定の配線層の形成等の後処理
を経て、本実施形態のＭＩＳトランジスタを完成させ
る。
【００２９】以上述べた第１の実施形態によれば、ゲー
ト絶縁膜２を、比較的誘電率の高いハフニウム酸化膜２
ｂの両面に障壁の高さ（バリアハイト）の高いアルミウ
ム酸化膜２ａ、２ｃを形成した三層構造（Ａｌ2Ｏ3−Ｈ
ｆＯ2−Ａｌ2Ｏ3）としたので、電気的な薄膜化（所定
の絶縁膜（例えば、シリコン酸化膜）の膜厚に換算した
厚さ。以下、「換算膜厚」と称する）を図りつつ、物理
膜厚（実際の膜厚）を稼ぐことができ、しかも、基板１
やゲート電極３を構成するシリコンに対するバリアハイ
トが低下することを防ぐことができる。したがって、換
算膜厚の薄膜化を図りつつ、トンネル効果によるリーク
電流を抑えたゲート絶縁膜２を形成することができ、高
性能な半導体装置を提供することが可能となる。
ト絶縁膜２を、比較的誘電率の高いハフニウム酸化膜２
ｂの両面に障壁の高さ（バリアハイト）の高いアルミウ
ム酸化膜２ａ、２ｃを形成した三層構造（Ａｌ2Ｏ3−Ｈ
ｆＯ2−Ａｌ2Ｏ3）としたので、電気的な薄膜化（所定
の絶縁膜（例えば、シリコン酸化膜）の膜厚に換算した
厚さ。以下、「換算膜厚」と称する）を図りつつ、物理
膜厚（実際の膜厚）を稼ぐことができ、しかも、基板１
やゲート電極３を構成するシリコンに対するバリアハイ
トが低下することを防ぐことができる。したがって、換
算膜厚の薄膜化を図りつつ、トンネル効果によるリーク
電流を抑えたゲート絶縁膜２を形成することができ、高
性能な半導体装置を提供することが可能となる。
【００３０】（第２の実施形態）第２の実施形態では、
ゲート絶縁膜１１の組成を連続的に変化させた例を説明
する。以下、図３（Ａ）〜（Ｃ）を参照して、本実施形
態でのゲート絶縁膜２の成膜工程を説明する。なお、そ
れ以外の工程については図１（Ａ）〜（Ｅ）で説明した
のと同様であり、ここではその説明を省略する。
ゲート絶縁膜１１の組成を連続的に変化させた例を説明
する。以下、図３（Ａ）〜（Ｃ）を参照して、本実施形
態でのゲート絶縁膜２の成膜工程を説明する。なお、そ
れ以外の工程については図１（Ａ）〜（Ｅ）で説明した
のと同様であり、ここではその説明を省略する。
【００３１】本実施形態では、ゲート絶縁膜１１をシリ
コン単結晶基板１側及びゲート電極３側に向かうにつれ
て徐々に誘電率が低くなるよう組成を変えて形成する。
コン単結晶基板１側及びゲート電極３側に向かうにつれ
て徐々に誘電率が低くなるよう組成を変えて形成する。
【００３２】まず、シリコン単結晶基板１表面に形成さ
れた自然酸化膜（不図示）を除去下後、図３（Ａ）〜
（Ｃ）に示すように、トリメチルアルミニウムと四塩化
ハフニウムと水を原料とし、その供給量を制御しながら
ＣＶＤ法によりゲート絶縁膜１１を形成する
れた自然酸化膜（不図示）を除去下後、図３（Ａ）〜
（Ｃ）に示すように、トリメチルアルミニウムと四塩化
ハフニウムと水を原料とし、その供給量を制御しながら
ＣＶＤ法によりゲート絶縁膜１１を形成する
【００３３】すなわち、ゲート絶縁膜成膜開始時には
（図３（Ａ）に示す状態）、四塩化ハフニウムの供給量
を減らすとともにトリメチルアルミニウムの供給量を増
やして、ゲート絶縁膜１１を堆積形成する（図３（Ｂ）
に示す状態）。これにより、ゲート絶縁膜１１のうち、
アルミニウム酸化物を多く含んだハフニウム酸化物との
混合酸化物からなる部分１１ａがシリコン単結晶基板１
上に形成される。この部分１１ａでは、アルミニウム酸
化物が多く含まれているので、シリコン単結晶基板１に
対するバリアハイトが低下するのを防ぐことができる。
（図３（Ａ）に示す状態）、四塩化ハフニウムの供給量
を減らすとともにトリメチルアルミニウムの供給量を増
やして、ゲート絶縁膜１１を堆積形成する（図３（Ｂ）
に示す状態）。これにより、ゲート絶縁膜１１のうち、
アルミニウム酸化物を多く含んだハフニウム酸化物との
混合酸化物からなる部分１１ａがシリコン単結晶基板１
上に形成される。この部分１１ａでは、アルミニウム酸
化物が多く含まれているので、シリコン単結晶基板１に
対するバリアハイトが低下するのを防ぐことができる。
【００３４】そして、徐々にトリメチルアルミニウムの
供給量を減らすとともに四塩化ハフニウムの供給量を増
やして、ゲート絶縁膜１１を堆積形成する（図３（Ｂ）
に示す状態）。これにより、ゲート絶縁膜１１のうち、
ハフニウム酸化物を多く含んだアルミニウム酸化物との
混合酸化物からなる部分１１ｂが上記部分１１ａに連続
して形成される。この部分１１ｂでは、ハフニウム酸化
物が多く含まれているので、物理膜厚を稼ぐことができ
る。
供給量を減らすとともに四塩化ハフニウムの供給量を増
やして、ゲート絶縁膜１１を堆積形成する（図３（Ｂ）
に示す状態）。これにより、ゲート絶縁膜１１のうち、
ハフニウム酸化物を多く含んだアルミニウム酸化物との
混合酸化物からなる部分１１ｂが上記部分１１ａに連続
して形成される。この部分１１ｂでは、ハフニウム酸化
物が多く含まれているので、物理膜厚を稼ぐことができ
る。
【００３５】その後、再び四塩化ハフニウムの供給量を
減らすとともにトリメチルアルミニウムの供給量を増や
して、ゲート絶縁膜２を堆積形成して、ゲート絶縁膜１
１の成膜処理を終了する（図３（Ｃ）に示す状態）。こ
れにより、ゲート絶縁膜１１のうち、アルミニウム酸化
物を多く含んだハフニウム酸化物との混合酸化物からな
る部分１１ｃが上記部分１１ｂに連続して形成される。
この部分１１ｃでは、アルミニウム酸化物が多く含まれ
ているので、後に形成するゲート電極３に対するバリア
ハイトが低下するのを防ぐことができる。
減らすとともにトリメチルアルミニウムの供給量を増や
して、ゲート絶縁膜２を堆積形成して、ゲート絶縁膜１
１の成膜処理を終了する（図３（Ｃ）に示す状態）。こ
れにより、ゲート絶縁膜１１のうち、アルミニウム酸化
物を多く含んだハフニウム酸化物との混合酸化物からな
る部分１１ｃが上記部分１１ｂに連続して形成される。
この部分１１ｃでは、アルミニウム酸化物が多く含まれ
ているので、後に形成するゲート電極３に対するバリア
ハイトが低下するのを防ぐことができる。
【００３６】以上述べた第２の実施形態では、ゲート絶
縁膜１１を、比較的誘電率の高いハフニウム酸化物を含
む中央部分１１ｂから両面側に向かって徐々にバリアハ
イトの高いアルミウム酸化物を含む部分１１ａ，１１ｃ
へと組成を連続的に変化させた構造（Ａｌ2Ｏ3−ＨｆＯ
2−Ａｌ2Ｏ3）としたので、換算膜厚の薄膜化を図りつ
つ、物理膜厚（実際の膜厚）を稼ぐことができ、しか
も、基板１やゲート電極３を構成するシリコンに対する
バリアハイトが低下することを防ぐことができる。した
がって、換算膜厚の薄膜化を図りつつ、トンネル効果に
よるリーク電流を抑えたゲート絶縁膜２を形成すること
ができ、高性能な半導体装置を提供することが可能とな
る。
縁膜１１を、比較的誘電率の高いハフニウム酸化物を含
む中央部分１１ｂから両面側に向かって徐々にバリアハ
イトの高いアルミウム酸化物を含む部分１１ａ，１１ｃ
へと組成を連続的に変化させた構造（Ａｌ2Ｏ3−ＨｆＯ
2−Ａｌ2Ｏ3）としたので、換算膜厚の薄膜化を図りつ
つ、物理膜厚（実際の膜厚）を稼ぐことができ、しか
も、基板１やゲート電極３を構成するシリコンに対する
バリアハイトが低下することを防ぐことができる。した
がって、換算膜厚の薄膜化を図りつつ、トンネル効果に
よるリーク電流を抑えたゲート絶縁膜２を形成すること
ができ、高性能な半導体装置を提供することが可能とな
る。
【００３７】また、成膜開始時、内部膜成膜時、成膜終
了時において、トリメチルアルミニウム及び四塩化ハフ
ニウムの供給量を変えるだけでよく、いずれかの供給源
を完全に停止する必要がない。
了時において、トリメチルアルミニウム及び四塩化ハフ
ニウムの供給量を変えるだけでよく、いずれかの供給源
を完全に停止する必要がない。
【００３８】上記第１，２の実施形態では、ゲート絶縁
膜２，１１を、ハフニウム酸化物（ＨｆＯ2）と、それ
よりも誘電率の低い（すなわち、バリアハイトの高い）
アルミニウム酸化物（Ａｌ2Ｏ3）とにより形成したが、
その組み合わせは一例であり、限定されるものではな
い。
膜２，１１を、ハフニウム酸化物（ＨｆＯ2）と、それ
よりも誘電率の低い（すなわち、バリアハイトの高い）
アルミニウム酸化物（Ａｌ2Ｏ3）とにより形成したが、
その組み合わせは一例であり、限定されるものではな
い。
【００３９】図４には、半導体装置においてゲート絶縁
膜として用いられると考えられる各種絶縁材料の比誘電
率ｋ、伝導帯の不連続値Ｖc（バリアハイト）［ｅ
Ｖ］、禁制帯幅の差Ｖb［ｅＶ］の各値について示す。
また、図５には、比誘電率とバンド不連続値［ｅＶ］と
の特性を表す。
膜として用いられると考えられる各種絶縁材料の比誘電
率ｋ、伝導帯の不連続値Ｖc（バリアハイト）［ｅ
Ｖ］、禁制帯幅の差Ｖb［ｅＶ］の各値について示す。
また、図５には、比誘電率とバンド不連続値［ｅＶ］と
の特性を表す。
【００４０】基本的には、比誘電率ｋの大きな材料と、
比誘電率ｋの小さな（すなわち、バリアハイトの高い）
材料とを用いてゲート電極を構成すればよい。例えば、
上記第１、２の実施形態ではアルミニウム酸化物（Ａｌ
2Ｏ3）を誘電率の低い材料として説明したが、アルミニ
ウム酸化物（Ａｌ2Ｏ3）を誘電率の高い材料として用
い、その両面側に、それよりも誘電率の低い（すなわ
ち、バリアハイトの高い）シリコン酸化物（Ｓｉ
Ｏ2）、シリコン酸窒化物（ＳｉＯＮ）、シリコン窒化
物（Ｓｉ3Ｎ4）のいずれかを配するようにしてもよい。
比誘電率ｋの小さな（すなわち、バリアハイトの高い）
材料とを用いてゲート電極を構成すればよい。例えば、
上記第１、２の実施形態ではアルミニウム酸化物（Ａｌ
2Ｏ3）を誘電率の低い材料として説明したが、アルミニ
ウム酸化物（Ａｌ2Ｏ3）を誘電率の高い材料として用
い、その両面側に、それよりも誘電率の低い（すなわ
ち、バリアハイトの高い）シリコン酸化物（Ｓｉ
Ｏ2）、シリコン酸窒化物（ＳｉＯＮ）、シリコン窒化
物（Ｓｉ3Ｎ4）のいずれかを配するようにしてもよい。
【００４１】特に、図４に示したジルコニウム酸化物
（ＺｒＯ2）、タンタル酸化物（Ｔａ2Ｏ5）、ハフニウ
ム酸化物（ＨｆＯ2）といった比誘電率ｋのより大きな
金属酸化物を用いれば、それだけ換算膜厚の薄膜化を図
りつつ物理膜厚を稼ぐことができる。この場合、これら
ＺｒＯ2、Ｔａ2Ｏ5、ＨｆＯ2よりも誘電率の低い（比誘
電率ｋの小さな）アルミニウム酸化物（Ａｌ2Ｏ3）、シ
リコン酸化膜（ＳｉＯ2）等を両面側に配すればよい。
（ＺｒＯ2）、タンタル酸化物（Ｔａ2Ｏ5）、ハフニウ
ム酸化物（ＨｆＯ2）といった比誘電率ｋのより大きな
金属酸化物を用いれば、それだけ換算膜厚の薄膜化を図
りつつ物理膜厚を稼ぐことができる。この場合、これら
ＺｒＯ2、Ｔａ2Ｏ5、ＨｆＯ2よりも誘電率の低い（比誘
電率ｋの小さな）アルミニウム酸化物（Ａｌ2Ｏ3）、シ
リコン酸化膜（ＳｉＯ2）等を両面側に配すればよい。
【００４２】上記第１，２の実施形態では、ＺｒＯ2は
熱的安定性が低い（相転移温度が１０００℃程度と比較
的低い）点、また、Ｔａ2Ｏ5は比誘電率ｋが非常に大き
いが、伝導帯の不連続値Ｖc［ｅＶ］が極端に低くなっ
てしまう点から、ＨｆＯ2を用いるようにした。すなわ
ち、ＨｆＯ2は、ＺｒＯ2に比べれば熱的安定性が比較的
高く、また、Ｔａ2Ｏ5に比べて比誘電率ｋは小さいが、
ゲート絶縁膜として通常用いられるＳｉＯ2等に比べれ
ば十分に大きく、伝導帯の不連続値Ｖc［ｅＶ］が極端
に低くなることもない。
熱的安定性が低い（相転移温度が１０００℃程度と比較
的低い）点、また、Ｔａ2Ｏ5は比誘電率ｋが非常に大き
いが、伝導帯の不連続値Ｖc［ｅＶ］が極端に低くなっ
てしまう点から、ＨｆＯ2を用いるようにした。すなわ
ち、ＨｆＯ2は、ＺｒＯ2に比べれば熱的安定性が比較的
高く、また、Ｔａ2Ｏ5に比べて比誘電率ｋは小さいが、
ゲート絶縁膜として通常用いられるＳｉＯ2等に比べれ
ば十分に大きく、伝導帯の不連続値Ｖc［ｅＶ］が極端
に低くなることもない。
【００４３】なお、以上述べた実施形態では、ゲート絶
縁膜２，１１のシリコン単結晶基板１側及びゲート電極
３側の両面側に比較的誘電率の低い材料を用いたが、少
なくともいずれか一方の面側に誘電率の低い材料を用い
れば、トンネル効果によるリーク電流を抑えるといった
効果は得られる。逆に、例えば上記第１の実施形態にお
いて述べたように三層構造ではなく、それよりも多い複
数層構造としてもかまわない。
縁膜２，１１のシリコン単結晶基板１側及びゲート電極
３側の両面側に比較的誘電率の低い材料を用いたが、少
なくともいずれか一方の面側に誘電率の低い材料を用い
れば、トンネル効果によるリーク電流を抑えるといった
効果は得られる。逆に、例えば上記第１の実施形態にお
いて述べたように三層構造ではなく、それよりも多い複
数層構造としてもかまわない。
【００４４】ただし、ｐチャネルＦＥＴとｎチャネルＦ
ＥＴとを同一基板上に形成するような場合には、その動
作の対象性をとって安定させることを考えれば、上記第
１、２の実施形態で説明したように、ゲート絶縁膜２，
１１の両面側（第１の実施形態におけるアルミニウム酸
化膜２ａ，２ｃ、第２の実施形態における部分１１ａ，
１１ｃ）の形成条件を同じにすることが望ましい。
ＥＴとを同一基板上に形成するような場合には、その動
作の対象性をとって安定させることを考えれば、上記第
１、２の実施形態で説明したように、ゲート絶縁膜２，
１１の両面側（第１の実施形態におけるアルミニウム酸
化膜２ａ，２ｃ、第２の実施形態における部分１１ａ，
１１ｃ）の形成条件を同じにすることが望ましい。
【００４５】以下、本発明の諸態様を付記としてまとめ
て記載する。
て記載する。
【００４６】（付記１） 半導体基板上にゲート絶縁膜
を形成する工程と、上記ゲート絶縁膜上に導電膜を形成
する工程と、少なくとも上記導電膜を加工してゲート電
極を形成する工程とを含み、上記ゲート絶縁膜を、第１
の絶縁膜と、上記第１の絶縁膜の半導体基板側及びゲー
ト電極側のうち少なくともいずれか一方の面に形成され
た上記第１の絶縁膜よりも誘電率の低い材料からなる第
２の絶縁膜とから形成し、上記第１の絶縁膜に対して上
記第２の絶縁膜が遍在することを特徴とする半導体装置
の製造方法。
を形成する工程と、上記ゲート絶縁膜上に導電膜を形成
する工程と、少なくとも上記導電膜を加工してゲート電
極を形成する工程とを含み、上記ゲート絶縁膜を、第１
の絶縁膜と、上記第１の絶縁膜の半導体基板側及びゲー
ト電極側のうち少なくともいずれか一方の面に形成され
た上記第１の絶縁膜よりも誘電率の低い材料からなる第
２の絶縁膜とから形成し、上記第１の絶縁膜に対して上
記第２の絶縁膜が遍在することを特徴とする半導体装置
の製造方法。
【００４７】（付記２） 上記第１の絶縁膜の半導体基
板側及びゲート電極側の両面に上記第２の絶縁膜を形成
することを特徴とする付記１に記載の半導体装置の製造
方法。
板側及びゲート電極側の両面に上記第２の絶縁膜を形成
することを特徴とする付記１に記載の半導体装置の製造
方法。
【００４８】（付記３） 上記第１の絶縁膜は金属酸化
物からなることを特徴とする付記１又は２に記載の半導
体装置の製造方法。
物からなることを特徴とする付記１又は２に記載の半導
体装置の製造方法。
【００４９】（付記４） 上記金属酸化物はチタン酸化
物、ジルコニウム酸化物、タンタル酸化物、ハフニウム
酸化物のいずれか一、或いは、いずれか複数の混合物で
あることを特徴とする付記３に記載の半導体装置の製造
方法。
物、ジルコニウム酸化物、タンタル酸化物、ハフニウム
酸化物のいずれか一、或いは、いずれか複数の混合物で
あることを特徴とする付記３に記載の半導体装置の製造
方法。
【００５０】（付記５） 上記第２の絶縁膜はシリコン
酸化物、シリコン酸窒化物、シリコン窒化物、アルミニ
ウム酸化物のいずれかからなることを特徴とする付記４
に記載の半導体装置の製造方法。
酸化物、シリコン酸窒化物、シリコン窒化物、アルミニ
ウム酸化物のいずれかからなることを特徴とする付記４
に記載の半導体装置の製造方法。
【００５１】（付記６） 上記金属酸化物はアルミニウ
ム酸化物であり、上記第２の絶縁膜はシリコン酸化物、
シリコン酸窒化物、シリコン窒化物のいずれかからなる
ことを特徴とする付記３に記載の半導体装置の製造方
法。
ム酸化物であり、上記第２の絶縁膜はシリコン酸化物、
シリコン酸窒化物、シリコン窒化物のいずれかからなる
ことを特徴とする付記３に記載の半導体装置の製造方
法。
【００５２】（付記７） 半導体基板上にゲート絶縁膜
を形成する工程と、上記ゲート絶縁膜上に導電膜を形成
する工程と、少なくとも上記導電膜を加工してゲート電
極を形成する工程とを含み、上記ゲート絶縁膜を、半導
体基板側及びゲート電極側のうち少なくともいずれか一
方の面側に向かうにつれて徐々に誘電率が低くなるよう
組成を変えて形成することを特徴とする半導体装置の製
造方法。
を形成する工程と、上記ゲート絶縁膜上に導電膜を形成
する工程と、少なくとも上記導電膜を加工してゲート電
極を形成する工程とを含み、上記ゲート絶縁膜を、半導
体基板側及びゲート電極側のうち少なくともいずれか一
方の面側に向かうにつれて徐々に誘電率が低くなるよう
組成を変えて形成することを特徴とする半導体装置の製
造方法。
【００５３】（付記８） 上記ゲート絶縁膜の半導体基
板側及びゲート電極側の両面側に向かうにつれて徐々に
誘電率が低くなるよう組成を変えることを特徴とする付
記７に記載の半導体装置の製造方法。
板側及びゲート電極側の両面側に向かうにつれて徐々に
誘電率が低くなるよう組成を変えることを特徴とする付
記７に記載の半導体装置の製造方法。
【００５４】（付記９） 上記ゲート絶縁膜は金属酸化
物を含むことを特徴とする付記７又は８に記載の半導体
装置の製造方法。
物を含むことを特徴とする付記７又は８に記載の半導体
装置の製造方法。
【００５５】（付記１０） 上記金属酸化物はチタン酸
化物、ジルコニウム酸化物、タンタル酸化物、ハフニウ
ム酸化物のいずれか一、或いは、いずれか複数の混合物
であることを特徴とする付記９に記載の半導体装置の製
造方法。
化物、ジルコニウム酸化物、タンタル酸化物、ハフニウ
ム酸化物のいずれか一、或いは、いずれか複数の混合物
であることを特徴とする付記９に記載の半導体装置の製
造方法。
【００５６】（付記１１） シリコン酸化物、シリコン
酸窒化物、シリコン窒化物、アルミニウム酸化物のいず
れかを含ませて誘電率が低くなるように組成を変えるこ
とを特徴とする付記１０に記載の半導体装置の製造方
法。
酸窒化物、シリコン窒化物、アルミニウム酸化物のいず
れかを含ませて誘電率が低くなるように組成を変えるこ
とを特徴とする付記１０に記載の半導体装置の製造方
法。
【００５７】（付記１２） 上記金属酸化物はアルミニ
ウム酸化物であり、シリコン酸化物、シリコン酸窒化
物、シリコン窒化物のいずれかを含ませて誘電率が低く
なるように組成を変えることを特徴とする付記９に記載
の半導体装置の製造方法。
ウム酸化物であり、シリコン酸化物、シリコン酸窒化
物、シリコン窒化物のいずれかを含ませて誘電率が低く
なるように組成を変えることを特徴とする付記９に記載
の半導体装置の製造方法。
【００５８】（付記１３） 上記ゲート絶縁膜をＣＶＤ
法により成膜するとともに、その成膜処理中に原料の供
給量を変化させることを特徴とする付記７〜１２のいず
れか１項に記載の半導体装置の製造方法。
法により成膜するとともに、その成膜処理中に原料の供
給量を変化させることを特徴とする付記７〜１２のいず
れか１項に記載の半導体装置の製造方法。
【００５９】（付記１４） 半導体基板と、上記半導体
基板上に形成されたゲート絶縁膜と、上記ゲート絶縁膜
上に形成され、所定形状に加工されてなるゲート電極と
を含み、上記ゲート絶縁膜を、第１の絶縁膜と、上記第
１の絶縁膜の半導体基板側及びゲート電極側のうち少な
くともいずれか一方の面に形成された上記第１の絶縁膜
よりも誘電率の低い材料からなる第２の絶縁膜とから形
成され、上記第１の絶縁膜に対して上記第２の絶縁膜を
遍在させたことを特徴とする半導体装置。
基板上に形成されたゲート絶縁膜と、上記ゲート絶縁膜
上に形成され、所定形状に加工されてなるゲート電極と
を含み、上記ゲート絶縁膜を、第１の絶縁膜と、上記第
１の絶縁膜の半導体基板側及びゲート電極側のうち少な
くともいずれか一方の面に形成された上記第１の絶縁膜
よりも誘電率の低い材料からなる第２の絶縁膜とから形
成され、上記第１の絶縁膜に対して上記第２の絶縁膜を
遍在させたことを特徴とする半導体装置。
【００６０】（付記１５） 上記第１の絶縁膜の半導体
基板側及びゲート電極側の両面に上記第２の絶縁膜が形
成されていることを特徴とする付記１４に記載の半導体
装置。
基板側及びゲート電極側の両面に上記第２の絶縁膜が形
成されていることを特徴とする付記１４に記載の半導体
装置。
【００６１】（付記１６） 上記第１の絶縁膜は金属酸
化物からなることを特徴とする付記１４又は１５に記載
の半導体装置。
化物からなることを特徴とする付記１４又は１５に記載
の半導体装置。
【００６２】（付記１７） 上記金属酸化物はチタン酸
化物、ジルコニウム酸化物、タンタル酸化物、ハフニウ
ム酸化物のいずれか一、或いは、いずれか複数の混合物
であることを特徴とする付記１６に記載の半導体装置。
化物、ジルコニウム酸化物、タンタル酸化物、ハフニウ
ム酸化物のいずれか一、或いは、いずれか複数の混合物
であることを特徴とする付記１６に記載の半導体装置。
【００６３】（付記１８） 上記第２の絶縁膜はシリコ
ン酸化物、シリコン酸窒化物、シリコン窒化物、アルミ
ニウム酸化物のいずれかからなることを特徴とする付記
１７に記載の半導体装置。
ン酸化物、シリコン酸窒化物、シリコン窒化物、アルミ
ニウム酸化物のいずれかからなることを特徴とする付記
１７に記載の半導体装置。
【００６４】（付記１９） 上記金属酸化物はアルミニ
ウム酸化物であり、上記第２の絶縁膜はシリコン酸化
物、シリコン酸窒化物、シリコン窒化物のいずれかから
なることを特徴とする付記１６に記載の半導体装置。
ウム酸化物であり、上記第２の絶縁膜はシリコン酸化
物、シリコン酸窒化物、シリコン窒化物のいずれかから
なることを特徴とする付記１６に記載の半導体装置。
【００６５】（付記２０） 半導体基板と、上記半導体
基板上に形成されたゲート絶縁膜と、上記ゲート絶縁膜
上に形成され、所定形状に加工されてなるゲート電極と
を含み、上記ゲート絶縁膜は、半導体基板側及びゲート
電極側のうち少なくともいずれか一方の面側に向かうに
つれて徐々に誘電率が低くなるよう組成を変えて形成さ
れていることを特徴とする半導体装置。
基板上に形成されたゲート絶縁膜と、上記ゲート絶縁膜
上に形成され、所定形状に加工されてなるゲート電極と
を含み、上記ゲート絶縁膜は、半導体基板側及びゲート
電極側のうち少なくともいずれか一方の面側に向かうに
つれて徐々に誘電率が低くなるよう組成を変えて形成さ
れていることを特徴とする半導体装置。
【００６６】（付記２１） 上記ゲート絶縁膜の半導体
基板側及びゲート電極側の両面側に向かうにつれて徐々
に誘電率が低くなるよう組成が変化していることを特徴
とする付記２０に記載の半導体装置。
基板側及びゲート電極側の両面側に向かうにつれて徐々
に誘電率が低くなるよう組成が変化していることを特徴
とする付記２０に記載の半導体装置。
【００６７】（付記２２） 上記ゲート絶縁膜は金属酸
化物を含むことを特徴とする付記２０又は２１に記載の
半導体装置。
化物を含むことを特徴とする付記２０又は２１に記載の
半導体装置。
【００６８】（付記２３） 上記金属酸化物はチタン酸
化物、ジルコニウム酸化物、タンタル酸化物、ハフニウ
ム酸化物のいずれか一、或いは、いずれか複数の混合物
であることを特徴とする付記２２に記載の半導体装置。
化物、ジルコニウム酸化物、タンタル酸化物、ハフニウ
ム酸化物のいずれか一、或いは、いずれか複数の混合物
であることを特徴とする付記２２に記載の半導体装置。
【００６９】（付記２４） シリコン酸化物、シリコン
酸窒化物、シリコン窒化物、アルミニウム酸化物のいず
れかを含ませて誘電率が低くなるように組成が変化して
いることを特徴とする付記２３に記載の半導体装置。
酸窒化物、シリコン窒化物、アルミニウム酸化物のいず
れかを含ませて誘電率が低くなるように組成が変化して
いることを特徴とする付記２３に記載の半導体装置。
【００７０】（付記２５） 上記金属酸化物はアルミニ
ウム酸化物であり、シリコン酸化物、シリコン酸窒化
物、シリコン窒化物のいずれかを含ませて誘電率が低く
なるように組成が変化していることを特徴とする付記２
２に記載の半導体装置。
ウム酸化物であり、シリコン酸化物、シリコン酸窒化
物、シリコン窒化物のいずれかを含ませて誘電率が低く
なるように組成が変化していることを特徴とする付記２
２に記載の半導体装置。
【００７１】（付記２６） 半導体基板と、上記半導体
基板上に形成されたゲート絶縁膜と、上記ゲート絶縁膜
上に形成され、所定形状に加工されてなるゲート電極と
を含み、上記ゲート絶縁膜は、高誘電体膜と、上記高誘
電膜の半導体基板側及びゲート電極側のうち少なくとも
いずれか一方の面に形成された上記高誘電体膜よりも障
壁の高さの高い材料からなる絶縁膜とから形成されてい
ることを特徴とする半導体装置。
基板上に形成されたゲート絶縁膜と、上記ゲート絶縁膜
上に形成され、所定形状に加工されてなるゲート電極と
を含み、上記ゲート絶縁膜は、高誘電体膜と、上記高誘
電膜の半導体基板側及びゲート電極側のうち少なくとも
いずれか一方の面に形成された上記高誘電体膜よりも障
壁の高さの高い材料からなる絶縁膜とから形成されてい
ることを特徴とする半導体装置。
【００７２】（付記２７） 半導体基板と、上記半導体
基板上に形成されたゲート絶縁膜と、上記ゲート絶縁膜
上に形成され、所定形状に加工されてなるゲート電極と
を含み、上記ゲート絶縁膜は、半導体基板側及びゲート
電極側のうち少なくともいずれか一方の面側に向かうに
つれて徐々に障壁の高さが高くなるよう組成を変えて形
成されていることを特徴とする半導体装置。
基板上に形成されたゲート絶縁膜と、上記ゲート絶縁膜
上に形成され、所定形状に加工されてなるゲート電極と
を含み、上記ゲート絶縁膜は、半導体基板側及びゲート
電極側のうち少なくともいずれか一方の面側に向かうに
つれて徐々に障壁の高さが高くなるよう組成を変えて形
成されていることを特徴とする半導体装置。
【００７３】
【発明の効果】本発明によれば、換算膜厚の薄膜化を図
りつつ、トンネル効果によるリーク電流を抑えたゲート
絶縁膜を形成することができ、高性能な半導体装置を実
現することが可能となる。
りつつ、トンネル効果によるリーク電流を抑えたゲート
絶縁膜を形成することができ、高性能な半導体装置を実
現することが可能となる。
【図１】半導体装置の製造方法を工程順に示す概略断面
図である。
図である。
【図２】第１の実施形態におけるゲート絶縁膜の成膜処
理を示す概略断面図である。
理を示す概略断面図である。
【図３】第２の実施形態におけるゲート絶縁膜の成膜処
理を示す概略断面図である。
理を示す概略断面図である。
【図４】絶縁材料の比誘電率ｋ、伝導帯の不連続値
Ｖc、禁制帯幅の差Ｖbの各値について示す図である。
Ｖc、禁制帯幅の差Ｖbの各値について示す図である。
【図５】比誘電率とバンド不連続値との特性を表す特性
図である。
図である。
【図６】複数のバリアハイトφBのゲート電圧Ｖgとリー
ク電流密度Ｊgとの特性を表す特性図である。
ク電流密度Ｊgとの特性を表す特性図である。
１ シリコン単結晶基板
１ａ 溝
１ｂ 絶縁膜
２，１１ ゲート絶縁膜
２ａ，２ｃ アルミニウム酸化膜
２ｂ ハフニウム酸化膜
１１ａ〜１１ｃ 部分
３ ゲート電極
４ サイドウォール
５ ソース
６ ドレイン
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 入野 清
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
Ｆターム(参考） 5F140 AA19 AB03 BA01 BD02 BD05
BD07 BD09 BD11 BD12 BD13
BD15 BE03 BE10 BF01 BF04
BF11 BF14 BG12 BG14 BG51
BG53 BH15 BK02 BK12 BK13
BK21 CB01 CB04 CE07
Claims (10)
- 【請求項１】 半導体基板上にゲート絶縁膜を形成する
工程と、 上記ゲート絶縁膜上に導電膜を形成する工程と、 少なくとも上記導電膜を加工してゲート電極を形成する
工程とを含み、 上記ゲート絶縁膜を、第１の絶縁膜と、上記第１の絶縁
膜の半導体基板側及びゲート電極側のうち少なくともい
ずれか一方の面に形成された上記第１の絶縁膜よりも誘
電率の低い材料からなる第２の絶縁膜とから形成し、上
記第１の絶縁膜に対して上記第２の絶縁膜が遍在するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 上記第１の絶縁膜の半導体基板側及びゲ
ート電極側の両面に上記第２の絶縁膜を形成することを
特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】 上記第１の絶縁膜は金属酸化物からなる
ことを特徴とする請求項１又は２に記載の半導体装置の
製造方法。 - 【請求項４】 上記金属酸化物はチタン酸化物、ジルコ
ニウム酸化物、タンタル酸化物、ハフニウム酸化物のい
ずれか一、或いは、いずれか複数の混合物であることを
特徴とする請求項３に記載の半導体装置の製造方法。 - 【請求項５】 上記第２の絶縁膜はシリコン酸化物、シ
リコン酸窒化物、シリコン窒化物、アルミニウム酸化物
のいずれかからなることを特徴とする請求項４に記載の
半導体装置の製造方法。 - 【請求項６】 半導体基板上にゲート絶縁膜を形成する
工程と、 上記ゲート絶縁膜上に導電膜を形成する工程と、 少なくとも上記導電膜を加工してゲート電極を形成する
工程とを含み、 上記ゲート絶縁膜を、半導体基板側及びゲート電極側の
うち少なくともいずれか一方の面側に向かうにつれて徐
々に誘電率が低くなるよう組成を変えて形成することを
特徴とする半導体装置の製造方法。 - 【請求項７】 半導体基板と、 上記半導体基板上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜上に形成され、所定形状に加工されて
なるゲート電極とを含み、 上記ゲート絶縁膜を、第１の絶縁膜と、上記第１の絶縁
膜の半導体基板側及びゲート電極側のうち少なくともい
ずれか一方の面に形成された上記第１の絶縁膜よりも誘
電率の低い材料からなる第２の絶縁膜とから形成され、
上記第１の絶縁膜に対して上記第２の絶縁膜を遍在させ
たことを特徴とする半導体装置。 - 【請求項８】 半導体基板と、 上記半導体基板上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜上に形成され、所定形状に加工されて
なるゲート電極とを含み、 上記ゲート絶縁膜は、半導体基板側及びゲート電極側の
うち少なくともいずれか一方の面側に向かうにつれて徐
々に誘電率が低くなるよう組成を変えて形成されている
ことを特徴とする半導体装置。 - 【請求項９】 半導体基板と、 上記半導体基板上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜上に形成され、所定形状に加工されて
なるゲート電極とを含み、 上記ゲート絶縁膜は、高誘電体膜と、上記高誘電膜の半
導体基板側及びゲート電極側のうち少なくともいずれか
一方の面に形成された上記高誘電体膜よりも障壁の高さ
の高い材料からなる絶縁膜とから形成されていることを
特徴とする半導体装置。 - 【請求項１０】 半導体基板と、 上記半導体基板上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜上に形成され、所定形状に加工されて
なるゲート電極とを含み、 上記ゲート絶縁膜は、半導体基板側及びゲート電極側の
うち少なくともいずれか一方の面側に向かうにつれて徐
々に障壁の高さが高くなるよう組成を変えて形成されて
いることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001190145A JP2003008004A (ja) | 2001-06-22 | 2001-06-22 | 半導体装置及びその製造方法 |
| US10/151,168 US20030003667A1 (en) | 2001-06-22 | 2002-05-21 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001190145A JP2003008004A (ja) | 2001-06-22 | 2001-06-22 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003008004A true JP2003008004A (ja) | 2003-01-10 |
Family
ID=19028962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001190145A Withdrawn JP2003008004A (ja) | 2001-06-22 | 2001-06-22 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20030003667A1 (ja) |
| JP (1) | JP2003008004A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004090991A1 (ja) * | 2003-04-03 | 2004-10-21 | Tokyo Electron Limited | 半導体装置及びその製造方法 |
| JP2005051178A (ja) * | 2003-07-31 | 2005-02-24 | Semiconductor Leading Edge Technologies Inc | 半導体装置及び半導体装置の製造方法。 |
| WO2006022175A1 (ja) * | 2004-08-23 | 2006-03-02 | Nec Corporation | 半導体装置及びその製造方法 |
| CN1300855C (zh) * | 2003-12-19 | 2007-02-14 | 上海新傲科技有限公司 | 绝缘体上硅的衬底上混合结构栅介质材料的制备方法 |
| KR100689675B1 (ko) | 2004-10-29 | 2007-03-09 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| US7192835B2 (en) | 2003-06-06 | 2007-03-20 | Nec Electronics Corporation | Method of forming a high-k film on a semiconductor device |
| US7615830B2 (en) | 2004-10-19 | 2009-11-10 | Samsung Electronics Co., Ltd. | Transistors with multilayered dielectric films |
| US7741684B2 (en) | 2003-02-06 | 2010-06-22 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| JP2011523204A (ja) * | 2008-05-17 | 2011-08-04 | フォルシュングスツェントルム・ユーリッヒ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツング | トンネル障壁を有する記憶装置並びにこの記憶装置内での情報の書込みおよび読出し方法 |
| JP2012529175A (ja) * | 2009-06-02 | 2012-11-15 | マイクロン テクノロジー， インク． | キャパシタおよびキャパシタを形成する方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004214366A (ja) * | 2002-12-27 | 2004-07-29 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| JPWO2007116470A1 (ja) * | 2006-03-31 | 2009-08-20 | 富士通株式会社 | 半導体装置及びその製造方法 |
-
2001
- 2001-06-22 JP JP2001190145A patent/JP2003008004A/ja not_active Withdrawn
-
2002
- 2002-05-21 US US10/151,168 patent/US20030003667A1/en not_active Abandoned
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7741684B2 (en) | 2003-02-06 | 2010-06-22 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
| US7521324B2 (en) | 2003-04-03 | 2009-04-21 | Tadahiro Ohmi | Semiconductor device and method for manufacturing the same |
| JP2004311562A (ja) * | 2003-04-03 | 2004-11-04 | Tadahiro Omi | 半導体装置及び、その製造方法 |
| WO2004090991A1 (ja) * | 2003-04-03 | 2004-10-21 | Tokyo Electron Limited | 半導体装置及びその製造方法 |
| US7718532B2 (en) | 2003-06-06 | 2010-05-18 | Nec Electronics Corporation | Method of forming a high-k film on a semiconductor device |
| US7192835B2 (en) | 2003-06-06 | 2007-03-20 | Nec Electronics Corporation | Method of forming a high-k film on a semiconductor device |
| JP2005051178A (ja) * | 2003-07-31 | 2005-02-24 | Semiconductor Leading Edge Technologies Inc | 半導体装置及び半導体装置の製造方法。 |
| CN1300855C (zh) * | 2003-12-19 | 2007-02-14 | 上海新傲科技有限公司 | 绝缘体上硅的衬底上混合结构栅介质材料的制备方法 |
| JPWO2006022175A1 (ja) * | 2004-08-23 | 2008-05-08 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| WO2006022175A1 (ja) * | 2004-08-23 | 2006-03-02 | Nec Corporation | 半導体装置及びその製造方法 |
| US7615830B2 (en) | 2004-10-19 | 2009-11-10 | Samsung Electronics Co., Ltd. | Transistors with multilayered dielectric films |
| US8013402B2 (en) | 2004-10-19 | 2011-09-06 | Samsung Electronics Co., Ltd. | Transistors with multilayered dielectric films |
| US8252674B2 (en) | 2004-10-19 | 2012-08-28 | Samsung Electronics Co., Ltd. | Transistors with multilayered dielectric films and methods of manufacturing such transistors |
| KR100689675B1 (ko) | 2004-10-29 | 2007-03-09 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| JP2011523204A (ja) * | 2008-05-17 | 2011-08-04 | フォルシュングスツェントルム・ユーリッヒ・ゲゼルシャフト・ミット・ベシュレンクテル・ハフツング | トンネル障壁を有する記憶装置並びにこの記憶装置内での情報の書込みおよび読出し方法 |
| JP2012529175A (ja) * | 2009-06-02 | 2012-11-15 | マイクロン テクノロジー， インク． | キャパシタおよびキャパシタを形成する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030003667A1 (en) | 2003-01-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7772671B2 (en) | Semiconductor device having an element isolating insulating film | |
| KR100604908B1 (ko) | 이종의 게이트 절연막을 구비하는 씬-바디 채널 씨모스소자 및 그 제조방법 | |
| TWI506704B (zh) | 藉由在閘極電介質穩定前使閘極電介質覆蓋層材料擴散以調整精巧型電晶體臨限電壓之方法 | |
| KR101071793B1 (ko) | 이중 임계 전압 제어 수단을 구비한 임계 전압이 낮은반도체 소자 | |
| JPH11224947A (ja) | 半導体装置およびその製造方法 | |
| US11295988B2 (en) | Semiconductor FET device with bottom isolation and high-κ first | |
| KR20200127119A (ko) | 임계 전압 스프레드를 높이는 선택적 에칭 | |
| TWI488225B (zh) | 用濕式化學方法形成受控底切而有優異完整性的高介電係數閘極堆疊 | |
| CN101252146A (zh) | 半导体结构及其制造方法 | |
| JP2007208260A (ja) | 二重仕事関数金属ゲートスタックを備えるｃｍｏｓ半導体装置 | |
| TWI771022B (zh) | 半導體元件及其製造方法 | |
| KR100687153B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2009033032A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2003008004A (ja) | 半導体装置及びその製造方法 | |
| JP2004335756A (ja) | 半導体装置及びその製造方法 | |
| US7067434B2 (en) | Hydrogen free integration of high-k gate dielectrics | |
| US8558321B2 (en) | Semiconductor device having gate insulating film including high dielectric material | |
| US10109492B2 (en) | Method of forming a high quality interfacial layer for a semiconductor device by performing a low temperature ALD process | |
| US20050136580A1 (en) | Hydrogen free formation of gate electrodes | |
| JP4261276B2 (ja) | 半導体装置の製造方法 | |
| US20040203198A1 (en) | MOSFET device with nanoscale channel and method of manufacturing the same | |
| US20100123200A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP5148814B2 (ja) | 漏れ電流を減少させ、単位面積あたりのキャパシタンスを改善した、電界効果トランジスタおよび受動コンデンサを有する半導体装置 | |
| TWI859921B (zh) | 半導體裝置及其製造方法 | |
| JP5252627B2 (ja) | 半導体装置の製造方法および半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080902 |