JP2003068864A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
- G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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Abstract
(57)【要約】
【課題】マイクロプロセッサの周辺ＩＰを多数内蔵する
周辺ＬＳＩに係る。不要な周辺ＩＰが集積されることに
よるパッケージの高価格化、消費電力の増大、およびソ
フトウエア設計者の混乱を回避する。 【解決手段】プログラマブル周辺ＬＳＩの選択スイッチ
６は、周辺ＩＰ５を電気的に無効にする。この結果、使
用しない周辺ＩＰ５は無効となる。
周辺ＬＳＩに係る。不要な周辺ＩＰが集積されることに
よるパッケージの高価格化、消費電力の増大、およびソ
フトウエア設計者の混乱を回避する。 【解決手段】プログラマブル周辺ＬＳＩの選択スイッチ
６は、周辺ＩＰ５を電気的に無効にする。この結果、使
用しない周辺ＩＰ５は無効となる。
Description
【０００１】
【発明の属する技術分野】本発明は、携帯電話やカメラ
などのシステム機器に組み込まれる組み込みマイクロプ
ロセッサとその周辺ＬＳＩに係る。
などのシステム機器に組み込まれる組み込みマイクロプ
ロセッサとその周辺ＬＳＩに係る。
【０００２】特に、ＣＰＵコアと接続され、様々な周辺
装置のインタフェースに対応する周辺IP群を搭載するハ
ードウェアプログラマブルな周辺ＬＳＩ、このＬＳＩを
ＣＰＵコアと共に１チップに内蔵したマイクロプロセッ
サ、およびこれらをボード上に搭載してシステム機器の
評価と検証を行う装置に関するものである。
装置のインタフェースに対応する周辺IP群を搭載するハ
ードウェアプログラマブルな周辺ＬＳＩ、このＬＳＩを
ＣＰＵコアと共に１チップに内蔵したマイクロプロセッ
サ、およびこれらをボード上に搭載してシステム機器の
評価と検証を行う装置に関するものである。
【０００３】
【従来の技術】コンピュータ、ハードディスクドライブ
やスキャナといった周辺装置、携帯電話、デジタルカメ
ラ、ビデオ等のシステムが相互にデータを送受信するた
めのインタフェース規格は一様ではなく、多種多様なイ
ンタフェース規格が併存している。このような多種類の
インタフェースをサポートするため、ＣＰＵコアと複数
のインタフェース規格に対応する複数の周辺ＩＰとを１
チップに集積したマイクロプロセッサが開発されてい
る。なお、ここで、本出願においては、「周辺ＩＰ」と
は、ＣＰＵコアを外部装置に接続するためのインタフェ
ースを実現する回路モジュールをいう。
やスキャナといった周辺装置、携帯電話、デジタルカメ
ラ、ビデオ等のシステムが相互にデータを送受信するた
めのインタフェース規格は一様ではなく、多種多様なイ
ンタフェース規格が併存している。このような多種類の
インタフェースをサポートするため、ＣＰＵコアと複数
のインタフェース規格に対応する複数の周辺ＩＰとを１
チップに集積したマイクロプロセッサが開発されてい
る。なお、ここで、本出願においては、「周辺ＩＰ」と
は、ＣＰＵコアを外部装置に接続するためのインタフェ
ースを実現する回路モジュールをいう。
【０００４】このようなマイクロプロセッサにおいて、
必ずしも全ての周辺IPが常に使用されるわけではない。
一部の周辺ＩＰは使用されないため、周辺ＩＰが有効
か、無効かを制御する必要があった。
必ずしも全ての周辺IPが常に使用されるわけではない。
一部の周辺ＩＰは使用されないため、周辺ＩＰが有効
か、無効かを制御する必要があった。
【０００５】一つの方法は、各周辺ＩＰに制御レジスタ
を設け、ＣＰＵコアが周辺バスを通して各制御レジスタ
に対して、当該周辺ＩＰが有効か、無効かであることを
指示するコマンドを入力する（第１の従来技術）。
を設け、ＣＰＵコアが周辺バスを通して各制御レジスタ
に対して、当該周辺ＩＰが有効か、無効かであることを
指示するコマンドを入力する（第１の従来技術）。
【０００６】また、特開平１１−２８９０５１号公報の
方法は、ＦＰＧＡに代表されるプログラマブル回路を利
用する方法である。ＭＰＵ、複数種類のインタフェース
回路にプログラマブル回路を集積することにより、ＬＳ
Ｉ製造後にプログラマブル回路を用いてＭＰＵと複数種
類のインタフェース回路との配線を決定して、１種類の
ＬＳＩにより複数種類のインタフェースに対応すること
を可能にする（第２の従来技術）。
方法は、ＦＰＧＡに代表されるプログラマブル回路を利
用する方法である。ＭＰＵ、複数種類のインタフェース
回路にプログラマブル回路を集積することにより、ＬＳ
Ｉ製造後にプログラマブル回路を用いてＭＰＵと複数種
類のインタフェース回路との配線を決定して、１種類の
ＬＳＩにより複数種類のインタフェースに対応すること
を可能にする（第２の従来技術）。
【０００７】
【発明が解決しようとする課題】ＣＰＵコアがサポート
するインタフェースの種類が大きくなるほど、周辺ＩＰ
の数が増加し、以下の問題が生じてくる。
するインタフェースの種類が大きくなるほど、周辺ＩＰ
の数が増加し、以下の問題が生じてくる。
【０００８】第１の従来技術においては、周辺ＩＰの増
加にともない、出力ピン数が増加することによりパッケ
ージが高価格となるおそれがある。また、コマンドによ
り周辺ＩＰを無効化しても、無効化されたＩＰ回路はな
おスリープ動作をしているために無駄な消費電力が存在
していた。なお、ここでスリープ動作とは、ＣＰＵまた
はＬＳＩ外部からコマンドが送られてくるのを監視する
動作のことをいう。さらに、不要な周辺ＩＰが多数ある
と、ソフトウエア設計者の混乱を招くおそれもある。
加にともない、出力ピン数が増加することによりパッケ
ージが高価格となるおそれがある。また、コマンドによ
り周辺ＩＰを無効化しても、無効化されたＩＰ回路はな
おスリープ動作をしているために無駄な消費電力が存在
していた。なお、ここでスリープ動作とは、ＣＰＵまた
はＬＳＩ外部からコマンドが送られてくるのを監視する
動作のことをいう。さらに、不要な周辺ＩＰが多数ある
と、ソフトウエア設計者の混乱を招くおそれもある。
【０００９】第２の従来技術においては、ＭＰＵとイン
タフェース回路とがプログラマブル回路により直接接続
される構成となっており、マイクロプロセッサの一般的
な構成であるバスを介した構成に整合していない。その
ため、汎用的なプロセッサに適用することができなかっ
た。また、無駄な消費電力を削減するための構成も開示
されていない。
タフェース回路とがプログラマブル回路により直接接続
される構成となっており、マイクロプロセッサの一般的
な構成であるバスを介した構成に整合していない。その
ため、汎用的なプロセッサに適用することができなかっ
た。また、無駄な消費電力を削減するための構成も開示
されていない。
【００１０】大量生産されるＬＳＩは、不要な周辺IPを
削除して、必要な周辺ＩＰのみを搭載したＬＳＩを開発
することも可能である。しかし、少量多品種のＬＳＩで
はそれのみの開発では開発コストが過大である。一つの
ＬＳＩを少量多品種のＬＳＩに共通に使用することがで
きれば、開発コストを引き下げ、また開発期間も低減で
きる。
削除して、必要な周辺ＩＰのみを搭載したＬＳＩを開発
することも可能である。しかし、少量多品種のＬＳＩで
はそれのみの開発では開発コストが過大である。一つの
ＬＳＩを少量多品種のＬＳＩに共通に使用することがで
きれば、開発コストを引き下げ、また開発期間も低減で
きる。
【００１１】本発明の目的は、この少量生産に適し、か
つ汎用的なＬＳＩに好適な半導体集積回路を提供するこ
とにある。
つ汎用的なＬＳＩに好適な半導体集積回路を提供するこ
とにある。
【００１２】また、本発明の他の目的は、複数の周辺Ｉ
Ｐを搭載した評価用チップを用いてシステム、または当
該システムに用いられるＬＳＩを効率的に開発する方法
を提供することにある。
Ｐを搭載した評価用チップを用いてシステム、または当
該システムに用いられるＬＳＩを効率的に開発する方法
を提供することにある。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、ユーザの要求に応じて不要な周辺ＩＰの周辺バスへ
の接続をハードウェアプログラマブルに無効にする周辺
ＩＰの選択スイッチを設ける。選択スイッチは、周辺Ｉ
Ｐの動作が他の回路に及ぼす影響を排除するために必要
であり、不要なＩＰの無効化には不可欠である。
に、ユーザの要求に応じて不要な周辺ＩＰの周辺バスへ
の接続をハードウェアプログラマブルに無効にする周辺
ＩＰの選択スイッチを設ける。選択スイッチは、周辺Ｉ
Ｐの動作が他の回路に及ぼす影響を排除するために必要
であり、不要なＩＰの無効化には不可欠である。
【００１４】この選択スイッチを搭載して、ＣＰＵコア
と接続されるべきプログラマブル周辺ＬＳＩ、またはこ
の周辺ＬＳＩをＣＰＵコアと共に集積したマイクロプロ
セッサを量産ＬＳＩとして提供する。また、ＣＰＵコ
ア、プログラマブル周辺ＬＳＩ、およびプログラムが格
納される不揮発性メモリを搭載したボードを評価用ボー
ドとして提供する。
と接続されるべきプログラマブル周辺ＬＳＩ、またはこ
の周辺ＬＳＩをＣＰＵコアと共に集積したマイクロプロ
セッサを量産ＬＳＩとして提供する。また、ＣＰＵコ
ア、プログラマブル周辺ＬＳＩ、およびプログラムが格
納される不揮発性メモリを搭載したボードを評価用ボー
ドとして提供する。
【００１５】また、無効とされる周辺ＩＰの電源を遮断
するようにすれば、低消費電力化をも図ることができ
る。
するようにすれば、低消費電力化をも図ることができ
る。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図を
用いて詳細に説明する。 （第１の実施の形態）図１は、それぞれがインタフェー
ス規格に対応する複数の周辺ＩＰと、これらの周辺ＩＰ
を選択するための選択スイッチを搭載したプログラマブ
ル周辺ＬＳＩを示す模式図である。
用いて詳細に説明する。 （第１の実施の形態）図１は、それぞれがインタフェー
ス規格に対応する複数の周辺ＩＰと、これらの周辺ＩＰ
を選択するための選択スイッチを搭載したプログラマブ
ル周辺ＬＳＩを示す模式図である。
【００１７】ＬＳＩチップ２は、ＬＳＩパッケージ１に
よりモールドされている。ＬＳＩパッケージ１は外部接
続用の複数のパッド３を有し、パッド３とＬＳＩチップ
２上の端子７とが接続される。ＬＳＩチップ２は複数の
周辺ＩＰ５を有しており、それぞれ選択スイッチ６を介
して周辺バス４に接続される。
よりモールドされている。ＬＳＩパッケージ１は外部接
続用の複数のパッド３を有し、パッド３とＬＳＩチップ
２上の端子７とが接続される。ＬＳＩチップ２は複数の
周辺ＩＰ５を有しており、それぞれ選択スイッチ６を介
して周辺バス４に接続される。
【００１８】例えば、周辺ＩＰ５−１はＩｒＤＡに対応
するインタフェース回路であり、赤外線・無線通信用で
ある。また周辺ＩＰ５−２〜５はそれぞれＩＥＥＥ１３
９４、ＵＳＢ、ＳＣＩ、ＳＩＯに対応するインタフェー
ス回路であり、いずれも有線通信用である。図１には、
異種の周辺ＩＰを一つずつ例示しているが、ある種類の
周辺ＩＰを複数搭載してもよい。
するインタフェース回路であり、赤外線・無線通信用で
ある。また周辺ＩＰ５−２〜５はそれぞれＩＥＥＥ１３
９４、ＵＳＢ、ＳＣＩ、ＳＩＯに対応するインタフェー
ス回路であり、いずれも有線通信用である。図１には、
異種の周辺ＩＰを一つずつ例示しているが、ある種類の
周辺ＩＰを複数搭載してもよい。
【００１９】選択スイッチ６は、プログラム入力端子７
−７を有する。入力端子７−７は、パッド３−５と接続
され、パッド３−５より周辺ＩＰの有効、無効を指定す
るためのプログラムが入力される。
−７を有する。入力端子７−７は、パッド３−５と接続
され、パッド３−５より周辺ＩＰの有効、無効を指定す
るためのプログラムが入力される。
【００２０】また、周辺バス４は、バス接続端子７−６
に接続され、接続端子７−６はパッド３−４と接続さ
れ、パッド３−４を介して、ＬＳＩ外部の周辺バス（図
示せず）とデータの送受信を行う。電源端子７−８は、
パッド３−６と接続され、パッド３−６を介して、ＬＳ
Ｉ外部から電源電位の供給を受ける。
に接続され、接続端子７−６はパッド３−４と接続さ
れ、パッド３−４を介して、ＬＳＩ外部の周辺バス（図
示せず）とデータの送受信を行う。電源端子７−８は、
パッド３−６と接続され、パッド３−６を介して、ＬＳ
Ｉ外部から電源電位の供給を受ける。
【００２１】図１の例では、周辺ＩＰ５−２〜４を有効
とし、周辺ＩＰ５−１、５は無効としている。この例で
は、無効とする周辺ＩＰはパッドに接続していない。こ
のように構成することにより、パッド数の少ないパッケ
ージを利用できるようになり、パッケージに有するコス
トを低減させることができる。
とし、周辺ＩＰ５−１、５は無効としている。この例で
は、無効とする周辺ＩＰはパッドに接続していない。こ
のように構成することにより、パッド数の少ないパッケ
ージを利用できるようになり、パッケージに有するコス
トを低減させることができる。
【００２２】図２を用いて本発明における周辺ＩＰの有
効・無効を制御する方法について説明する。選択スイッ
チ６は、ＲＡＭ２１と周辺ＩＰ５と周辺バス４とを接続
する接続線の間に設けられたスイッチ素子２３と、電源
端子７−８と周辺ＩＰ５とを接続する接続線の間に設け
られたスイッチ素子２４を有する。
効・無効を制御する方法について説明する。選択スイッ
チ６は、ＲＡＭ２１と周辺ＩＰ５と周辺バス４とを接続
する接続線の間に設けられたスイッチ素子２３と、電源
端子７−８と周辺ＩＰ５とを接続する接続線の間に設け
られたスイッチ素子２４を有する。
【００２３】例えば、スイッチ２３を構成するスイッチ
素子は周辺ＩＰと周辺バス４との接続経路にソース・ド
レイン経路を有するＭＯＳトランジスタ（本出願では、
絶縁ゲート型電界効果トランジスタの意味でＭＯＳトラ
ンジスタを用いる）で実現できる。周辺ＩＰ５−１に対
応するスイッチ２３−１を構成する複数のスイッチ素子
は共通の信号である第１の制御信号により制御され、周
辺ＩＰ５−２に対応するスイッチ２３−２を構成する複
数のスイッチ素子は共通の信号である第２の制御信号に
より制御される。
素子は周辺ＩＰと周辺バス４との接続経路にソース・ド
レイン経路を有するＭＯＳトランジスタ（本出願では、
絶縁ゲート型電界効果トランジスタの意味でＭＯＳトラ
ンジスタを用いる）で実現できる。周辺ＩＰ５−１に対
応するスイッチ２３−１を構成する複数のスイッチ素子
は共通の信号である第１の制御信号により制御され、周
辺ＩＰ５−２に対応するスイッチ２３−２を構成する複
数のスイッチ素子は共通の信号である第２の制御信号に
より制御される。
【００２４】同様にして、スイッチ２４を構成するスイ
ッチ素子もＭＯＳトランジスタで実現できる。周辺ＩＰ
５−１に対応するスイッチ２４−１は上記の第１の制御
信号により制御され、周辺ＩＰ５−２に対応するスイッ
チ２４−２は第２の制御信号により制御される。
ッチ素子もＭＯＳトランジスタで実現できる。周辺ＩＰ
５−１に対応するスイッチ２４−１は上記の第１の制御
信号により制御され、周辺ＩＰ５−２に対応するスイッ
チ２４−２は第２の制御信号により制御される。
【００２５】制御信号によりスイッチ素子がオン状態と
される場合には、周辺ＩＰと周辺バスとの間のデータ転
送が有効となり、電源電位も供給され、この周辺ＩＰは
有効となる。一方、制御信号によりスイッチ素子がオフ
状態とされる場合には、周辺ＩＰと周辺バスとの間のデ
ータ転送が無効となり、電源電位も供給されず、この周
辺ＩＰは無効となる。ＲＡＭ２１はこの制御信号を格納
しており、スイッチ素子をオン状態とするような制御信
号を１、オフ状態とするような制御信号を０として格納
しておく。
される場合には、周辺ＩＰと周辺バスとの間のデータ転
送が有効となり、電源電位も供給され、この周辺ＩＰは
有効となる。一方、制御信号によりスイッチ素子がオフ
状態とされる場合には、周辺ＩＰと周辺バスとの間のデ
ータ転送が無効となり、電源電位も供給されず、この周
辺ＩＰは無効となる。ＲＡＭ２１はこの制御信号を格納
しており、スイッチ素子をオン状態とするような制御信
号を１、オフ状態とするような制御信号を０として格納
しておく。
【００２６】図３において、本発明にかかるプログラマ
ブル周辺ＬＳＩを搭載したチップセットの例を示す。ボ
ード３１上に複数のＬＳＩが搭載され、それらは周辺バ
ス４やメモリバス３７により相互に接続される。また、
これらのＬＳＩはボード上のアダプタ３８及び信号線を
介して外部からの信号または電位が複数のＬＳＩに入力
される。
ブル周辺ＬＳＩを搭載したチップセットの例を示す。ボ
ード３１上に複数のＬＳＩが搭載され、それらは周辺バ
ス４やメモリバス３７により相互に接続される。また、
これらのＬＳＩはボード上のアダプタ３８及び信号線を
介して外部からの信号または電位が複数のＬＳＩに入力
される。
【００２７】プログラマブル周辺ＬＳＩ３３は図１に示
したＬＳＩに対応する。ボード上の周辺バス４を介して
ＣＰＵコアＬＳＩ３４と接続される。このように、本発
明におけるプログラマブル周辺ＬＳＩ３３はバス構造を
採用しており、一般的なチップセットの構成に適合す
る。
したＬＳＩに対応する。ボード上の周辺バス４を介して
ＣＰＵコアＬＳＩ３４と接続される。このように、本発
明におけるプログラマブル周辺ＬＳＩ３３はバス構造を
採用しており、一般的なチップセットの構成に適合す
る。
【００２８】また、ボード上には不揮発性メモリ３６が
設けられ、ＲＡＭ２１（図２参照）に書き込むべき制御
データを格納する。
設けられ、ＲＡＭ２１（図２参照）に書き込むべき制御
データを格納する。
【００２９】このようにボードを構成することで、シス
テムを構築する際に、所望のＣＰＵコアを用い、所望の
周辺ＩＰを周辺ＬＳＩ３３の有する周辺ＩＰから選択し
て用いることができる。そのため、システム設計に柔軟
性を与える。図３では、複数のチップをボード上に集積
したが、いわゆるＭＣＰ（マルチチップパッケージ）と
して、一つのパッケージに封入してもよい。
テムを構築する際に、所望のＣＰＵコアを用い、所望の
周辺ＩＰを周辺ＬＳＩ３３の有する周辺ＩＰから選択し
て用いることができる。そのため、システム設計に柔軟
性を与える。図３では、複数のチップをボード上に集積
したが、いわゆるＭＣＰ（マルチチップパッケージ）と
して、一つのパッケージに封入してもよい。
【００３０】なお、図３においてはわかりやすさのた
め、要部のデータ信号線のみを開示しており、図示しな
いデータ信号線、制御信号線、電源線等が存在すること
はいうまでもない。他の図面についても同様である。
め、要部のデータ信号線のみを開示しており、図示しな
いデータ信号線、制御信号線、電源線等が存在すること
はいうまでもない。他の図面についても同様である。
【００３１】図４に、図１の変形例を示す。図４の例
は、図１に示した周辺ＬＳＩチップ２とＣＰＵコア４１
とを一チップに集積したマイクロプロセッサ４２であ
る。このように、ＣＰＵと周辺ＩＰとを一つのチップに
集積することで、より高集積化が図れるという利点があ
る。 （第２の実施の形態）第２の実施の形態では、図１のよ
うなＬＳＩをシステムの検証に用いる。
は、図１に示した周辺ＬＳＩチップ２とＣＰＵコア４１
とを一チップに集積したマイクロプロセッサ４２であ
る。このように、ＣＰＵと周辺ＩＰとを一つのチップに
集積することで、より高集積化が図れるという利点があ
る。 （第２の実施の形態）第２の実施の形態では、図１のよ
うなＬＳＩをシステムの検証に用いる。
【００３２】図５にシステム・ＬＳＩ設計フローを示
す。ここで、システムとは携帯電話、ＰＤＡのような携
帯情報機器のボードであって、各種ＬＳＩや液晶パネル
などが搭載される。図５の左欄はシステムメーカにおけ
るフローであり、図５の右欄は半導体メーカにおけるフ
ローである。
す。ここで、システムとは携帯電話、ＰＤＡのような携
帯情報機器のボードであって、各種ＬＳＩや液晶パネル
などが搭載される。図５の左欄はシステムメーカにおけ
るフローであり、図５の右欄は半導体メーカにおけるフ
ローである。
【００３３】システムメーカは、システム設計（ステッ
プ５０１）を行う。ここでは、システム全体の設計を行
い、どの部分をソフトウェアで実現し、どの部分をハー
ドウェアで実現するかを切り分ける。ハードウェアで実
現する部分はいわゆるＡＳＩＣ (Application Specific
Integration Circuit) としてまとめられる。このと
き、半導体メーカは、システムメーカの要望に合わせ
て、図６に関連して後述するＣＰＵコア３４と周辺ＬＳ
Ｉ３３を搭載した評価ボードを提供する（ステップ５１
０）。システムメーカは、この評価ボードを用いてＡＳ
ＩＣとしてどのＣＰＵコアを決定するかを事前評価する
（ステップ５０２）。
プ５０１）を行う。ここでは、システム全体の設計を行
い、どの部分をソフトウェアで実現し、どの部分をハー
ドウェアで実現するかを切り分ける。ハードウェアで実
現する部分はいわゆるＡＳＩＣ (Application Specific
Integration Circuit) としてまとめられる。このと
き、半導体メーカは、システムメーカの要望に合わせ
て、図６に関連して後述するＣＰＵコア３４と周辺ＬＳ
Ｉ３３を搭載した評価ボードを提供する（ステップ５１
０）。システムメーカは、この評価ボードを用いてＡＳ
ＩＣとしてどのＣＰＵコアを決定するかを事前評価する
（ステップ５０２）。
【００３４】事前評価５０２では、評価ボードを用い
て、ＣＰＵコア３４で実行するソフトの性能や、当該Ｃ
ＰＵコアと周辺ＬＳＩ３３を経由して周辺装置にデータ
を転送する性能が、要求仕様を満足しているかどうかを
評価する。このため、事前評価は、ＣＰＵコアとこれを
提供する半導体メーカの決定に、大きな影響を及ぼす。
て、ＣＰＵコア３４で実行するソフトの性能や、当該Ｃ
ＰＵコアと周辺ＬＳＩ３３を経由して周辺装置にデータ
を転送する性能が、要求仕様を満足しているかどうかを
評価する。このため、事前評価は、ＣＰＵコアとこれを
提供する半導体メーカの決定に、大きな影響を及ぼす。
【００３５】ＣＰＵコアが決定すると、システムメーカ
ではシステム設計に基づき、ソフトウェア設計（ステッ
プ５０３）及びＡＳＩＣを設計するＬＳＩ設計（ステッ
プ５０４）を実行し、これらについて検証を行う（ステ
ップ５０５）。半導体メーカは、システムメーカに対し
て設計支援と設計環境の提供（ステップ５２０）を行
う。
ではシステム設計に基づき、ソフトウェア設計（ステッ
プ５０３）及びＡＳＩＣを設計するＬＳＩ設計（ステッ
プ５０４）を実行し、これらについて検証を行う（ステ
ップ５０５）。半導体メーカは、システムメーカに対し
て設計支援と設計環境の提供（ステップ５２０）を行
う。
【００３６】ステップ５０５は、ソフトウェア単体での
検証ステップ５０６、ＡＳＩＣ単体での検証ステップ５
０７、半導体メーカから提供される評価ボードを用いた
システムレベル検証ステップ５０８とを含む。このと
き、ソフトウェア検証５０６及びＬＳＩ検証５０７があ
る程度進んだ段階で、システムレベル検証５０８を併行
して行う。単体での検証が完了してからシステムレベル
検証を行うよりも効率的に検証が実行できるためであ
る。
検証ステップ５０６、ＡＳＩＣ単体での検証ステップ５
０７、半導体メーカから提供される評価ボードを用いた
システムレベル検証ステップ５０８とを含む。このと
き、ソフトウェア検証５０６及びＬＳＩ検証５０７があ
る程度進んだ段階で、システムレベル検証５０８を併行
して行う。単体での検証が完了してからシステムレベル
検証を行うよりも効率的に検証が実行できるためであ
る。
【００３７】検証ステップ５０５において、検証が完了
するとシステムメーカは半導体メーカに対して設計デー
タを送付する。設計データは、ＬＳＩのレイアウトレベ
ルデータ、論理ゲートレベルデータのいずれであっても
よい。システムメーカのＬＳＩ設計能力に応じて、半導
体メーカとの契約によって定められる。半導体メーカで
は、システムメーカからの設計データにより実チップを
作成する（ステップ５１１）。提供された実チップによ
りシステムメーカはシステム検証５０９を行う。システ
ム検証が完了すれば、システムメーカは半導体メーカに
チップの量産を指示する。
するとシステムメーカは半導体メーカに対して設計デー
タを送付する。設計データは、ＬＳＩのレイアウトレベ
ルデータ、論理ゲートレベルデータのいずれであっても
よい。システムメーカのＬＳＩ設計能力に応じて、半導
体メーカとの契約によって定められる。半導体メーカで
は、システムメーカからの設計データにより実チップを
作成する（ステップ５１１）。提供された実チップによ
りシステムメーカはシステム検証５０９を行う。システ
ム検証が完了すれば、システムメーカは半導体メーカに
チップの量産を指示する。
【００３８】なお、半導体メーカは評価ボードの作成５
１０、評価用実チップの作成５１１、チップの量産５１
２の全てを自社のみで行う必要はなく、提携関係にある
他社を用いて行うことも当然可能である。
１０、評価用実チップの作成５１１、チップの量産５１
２の全てを自社のみで行う必要はなく、提携関係にある
他社を用いて行うことも当然可能である。
【００３９】図６に評価ボードの構成を示す。評価ボー
ド６１には、周辺ＬＳＩ３３、ＰＬＤ（プログラマブル
回路をいう。ＦＰＧＡでもよい。）６３、ＣＰＵコア３
４、不揮発性メモリ３６が搭載されている。これらはそ
れぞれパッケージに封止された半導体チップである。周
辺ＬＳＩ３３は図１及び図２に示す構成を有する。ＣＰ
Ｕコア３４と周辺ＬＳＩ３３とは周辺バス４により接続
されている。また、ＣＰＵコア３４、ＰＬＤ６３、およ
びシステム評価ボードへのインタフェース６６は、メモ
リバス３７により相互に接続されている。ＰＬＤ６３に
は、システムメーカの作成した固有論理がプログラムさ
れる。不揮発性メモリ３６には、周辺ＬＳＩ３３の周辺
ＩＰを選択するための制御データ（図２のＲＡＭ２１に
格納される制御データ）及びＰＬＤ６３にプログラムす
る固有論理が格納されており、電気的に書き換え可能で
ある。
ド６１には、周辺ＬＳＩ３３、ＰＬＤ（プログラマブル
回路をいう。ＦＰＧＡでもよい。）６３、ＣＰＵコア３
４、不揮発性メモリ３６が搭載されている。これらはそ
れぞれパッケージに封止された半導体チップである。周
辺ＬＳＩ３３は図１及び図２に示す構成を有する。ＣＰ
Ｕコア３４と周辺ＬＳＩ３３とは周辺バス４により接続
されている。また、ＣＰＵコア３４、ＰＬＤ６３、およ
びシステム評価ボードへのインタフェース６６は、メモ
リバス３７により相互に接続されている。ＰＬＤ６３に
は、システムメーカの作成した固有論理がプログラムさ
れる。不揮発性メモリ３６には、周辺ＬＳＩ３３の周辺
ＩＰを選択するための制御データ（図２のＲＡＭ２１に
格納される制御データ）及びＰＬＤ６３にプログラムす
る固有論理が格納されており、電気的に書き換え可能で
ある。
【００４０】評価ボードの使用時には、周辺ＬＳＩの所
望の周辺ＩＰを選択し、また固有論理をＰＬＤ６１にプ
ログラムし、評価及び検証を行う。最終的には、ＣＰＵ
コア３４、周辺ＬＳＩ３３からユーザが選択した周辺Ｉ
Ｐ、およびＰＬＤ６３にプログラムされたユーザ固有の
固有論理がワンチップ化されることにより、ＡＳＩＣが
作成される。
望の周辺ＩＰを選択し、また固有論理をＰＬＤ６１にプ
ログラムし、評価及び検証を行う。最終的には、ＣＰＵ
コア３４、周辺ＬＳＩ３３からユーザが選択した周辺Ｉ
Ｐ、およびＰＬＤ６３にプログラムされたユーザ固有の
固有論理がワンチップ化されることにより、ＡＳＩＣが
作成される。
【００４１】図７に評価ボードの使用形態を示す。ユー
ザのシステム評価用ボード７１に評価ボード６１を搭載
する。評価ボード６１及びシステム評価用ボード７１
は、電源７２から電源を供給される。また、エミュレー
タ／デバッグ用ＰＣ７３に評価ボード６１が接続された
状態で、開発されたソフトウェア７４を動作させること
により、システムレベルでの評価及び検証が行われる。
従来、周辺ＩＰを多数含む評価・検証装置の例として、
周辺ＩＰ一つずつを一つのＬＳＩにしたものがある。こ
のような従来装置では全体の評価装置は匡体となり、シ
ステム評価ボード７１に搭載できなかった。本発明で
は、プログラマブル周辺ＬＳＩ３３により、必要でない
周辺ＩＰを多数含んでいても、評価・検証装置に専用の
開発を行うことなく、コンパクトなボードを提供でき
る。
ザのシステム評価用ボード７１に評価ボード６１を搭載
する。評価ボード６１及びシステム評価用ボード７１
は、電源７２から電源を供給される。また、エミュレー
タ／デバッグ用ＰＣ７３に評価ボード６１が接続された
状態で、開発されたソフトウェア７４を動作させること
により、システムレベルでの評価及び検証が行われる。
従来、周辺ＩＰを多数含む評価・検証装置の例として、
周辺ＩＰ一つずつを一つのＬＳＩにしたものがある。こ
のような従来装置では全体の評価装置は匡体となり、シ
ステム評価ボード７１に搭載できなかった。本発明で
は、プログラマブル周辺ＬＳＩ３３により、必要でない
周辺ＩＰを多数含んでいても、評価・検証装置に専用の
開発を行うことなく、コンパクトなボードを提供でき
る。
【００４２】
【発明の効果】周辺ＩＰを多数含む周辺ＬＳＩを元にし
て、ユーザが必要な周辺ＩＰのみを搭載したＬＳＩと、
同等なピン数と消費電力を持つ周辺ＬＳＩを、開発コス
トを最小限にして提供することができる。
て、ユーザが必要な周辺ＩＰのみを搭載したＬＳＩと、
同等なピン数と消費電力を持つ周辺ＬＳＩを、開発コス
トを最小限にして提供することができる。
【００４３】また、上記のＬＳＩをＡＳＩＣの評価・検
証装置に使用することにより、この装置のための専用の
開発コストの削減を図れる。
証装置に使用することにより、この装置のための専用の
開発コストの削減を図れる。
【図１】第１の実施の形態であるプログラマブル周辺Ｌ
ＳＩの構成を示す図である。
ＳＩの構成を示す図である。
【図２】選択スイッチの構成を示す図である。
【図３】本発明のプログラマブル周辺ＬＳＩを使用した
チップセットを示す図である。
チップセットを示す図である。
【図４】プログラマブル周辺ＬＳＩとＣＰＵコアとを一
チップに集積したマイクロプロセッサを示す図である。
チップに集積したマイクロプロセッサを示す図である。
【図５】第２の実施の形態であるシステム・ＬＳＩ設計
フローを示す図である。
フローを示す図である。
【図６】本発明のプログラマブル周辺ＬＳＩを使用した
評価ボードを示す図である。
評価ボードを示す図である。
【図７】本発明の評価ボード及びシステム評価用ボード
を用いた評価・検証形態を示す図である。
を用いた評価・検証形態を示す図である。
１．ＬＳＩパッケージ、２．ＬＳＩチップ、３．パッ
ド、４．周辺バス、５．周辺ＩＰ、６．選択スイッチ、
７．端子、２１．ＲＡＭ、２３．スイッチ。
ド、４．周辺バス、５．周辺ＩＰ、６．選択スイッチ、
７．端子、２１．ＲＡＭ、２３．スイッチ。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０６Ｆ 17/50 ６６４ Ｈ０１Ｌ 27/04 Ｕ
Ｍ
Ｈ０１Ｌ 27/04 Ｇ０６Ｆ 1/00 ３３２Ｂ
Claims (12)
- 【請求項１】第１のインタフェース規格に対応する第１
回路モジュールと、 第２のインタフェース規格に対応する第２回路モジュー
ルと、 周辺バスと、 上記第１回路モジュールと上記周辺バスとを接続する第
１スイッチ素子と、 上記第２回路モジュールと上記周辺バスとを接続する第
２スイッチ素子とを有し、 上記第１スイッチ素子をオン状態とすることにより、上
記第１回路モジュールを有効化し、上記第２スイッチ素
子をオフ状態とすることにより上記第２回路モジュール
を無効化する半導体集積回路装置。 - 【請求項２】請求項１において、 電源電位を供給する電源電位点と、 上記第１回路モジュールと上記電源電位点とを接続する
第３スイッチ素子と、 上記第２回路モジュールと上記電源電位点とを接続する
第４スイッチ素子とを有し、 上記第３スイッチをオン状態とすることにより、上記第
１回路モジュールを有効化し、上記第４スイッチをオフ
状態とすることにより上記第２回路モジュールを無効化
する半導体集積回路装置。 - 【請求項３】請求項２において、 上記第１スイッチ素子及び上記第３スイッチ素子は第１
制御信号によって、その状態が制御され、 上記第２スイッチ素子及び上記第４スイッチ素子は第２
制御信号によって、その状態が制御される半導体集積回
路装置。 - 【請求項４】請求項３において、 上記第１制御信号及び上記第２制御信号を記憶するメモ
リを有する半導体集積回路装置。 - 【請求項５】請求項４において、 上記メモリはプログラマブル回路で構成される半導体集
積回路装置。 - 【請求項６】請求項５において、 上記プログラマブル回路は、上記半導体集積回路の外部
から入力されたプログラムを格納する半導体集積回路装
置。 - 【請求項７】請求項１乃至６記載の半導体集積回路にお
いて、 ＣＰＵコアをさらに搭載した半導体集積回路。 - 【請求項８】システムの設計方法であって、 上記システムのうち、ソフトウェアで実現する第１の部
分とハードウェアで実現する第２の部分とを決定し、 上記第１の部分について、ソフトウェアを設計し、 上記第２の部分について、集積回路を設計し、 上記設計されたソフトウェアを検証し、 上記設計された集積回路を検証し、 評価用ボードを用いて、上記システムを検証し、 上記評価用ボードは、ＣＰＵコアパッケージ、それぞれ
がインタフェース規格に対応する複数の回路モジュール
を有する周辺ＬＳＩパッケージ及びプログラマブル回路
パッケージとを含み、 上記プログラマブル回路パッケージには上記設計された
集積回路の固有論理がプログラムされ、上記周辺ＬＳＩ
パッケージは上記複数の回路モジュールのうち所定のイ
ンタフェース規格に対応する回路モジュールが有効とさ
れるシステム設計方法。 - 【請求項９】請求項８において、 上記システムを検証するステップは、上記ソフトウェア
を検証するステップ及び上記集積回路を検証するステッ
プと併行して行われるシステム設計方法。 - 【請求項１０】ＣＰＵコアパッケージと、 それぞれがインタフェース規格に対応する複数の回路モ
ジュールを有する周辺ＬＳＩパッケージと、 プログラマブル回路パッケージと、 上記ＣＰＵコアパッケージと上記プログラマブル回路パ
ッケージとを接続するメモリバスと、 上記ＣＰＵコアパッケージと上記周辺ＬＳＩパッケージ
とを接続する周辺バスとを有し、 上記周辺ＬＳＩの所定の回路モジュールは選択的に有効
とされる評価用ボード。 - 【請求項１１】請求項１０において、 上記プログラマブル回路パッケージには、ユーザの固有
論理がプログラムされる評価用ボード。 - 【請求項１２】請求項１０において、 制御信号を格納する不揮発性メモリを有し、 上記制御信号により、上記周辺ＬＳＩパッケージにおけ
る回路モジュールの有効／無効が制御される評価用ボー
ド。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001260592A JP2003068864A (ja) | 2001-08-30 | 2001-08-30 | 半導体集積回路装置 |
| US10/173,661 US6845496B2 (en) | 2001-08-30 | 2002-06-19 | Semiconductor integrated circuit device using programmable peripheral control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001260592A JP2003068864A (ja) | 2001-08-30 | 2001-08-30 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003068864A true JP2003068864A (ja) | 2003-03-07 |
| JP2003068864A5 JP2003068864A5 (ja) | 2006-03-30 |
Family
ID=19087769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001260592A Pending JP2003068864A (ja) | 2001-08-30 | 2001-08-30 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6845496B2 (ja) |
| JP (1) | JP2003068864A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010225140A (ja) * | 2009-03-17 | 2010-10-07 | Technology Currents Llc | 意図的なエラーによるエネルギー最適化 |
| JP2012504278A (ja) * | 2008-09-23 | 2012-02-16 | クゥアルコム・インコーポレイテッド | 不揮発性磁気メモリを使用している低電力電子システム |
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| JP2004087867A (ja) * | 2002-08-28 | 2004-03-18 | Renesas Technology Corp | 半導体集積回路装置 |
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| US8417930B2 (en) * | 2010-04-26 | 2013-04-09 | Broadcom Corporation | Modular integrated circuit with uniform address mapping |
| US10915484B2 (en) * | 2017-02-24 | 2021-02-09 | Digital 14 Llc | Peripheral disconnection switch system and method |
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| JP3737333B2 (ja) * | 2000-03-17 | 2006-01-18 | 沖電気工業株式会社 | 半導体装置 |
| WO2001095161A2 (en) * | 2000-06-02 | 2001-12-13 | Virtio Corporation | Method and system for virtual prototyping |
-
2001
- 2001-08-30 JP JP2001260592A patent/JP2003068864A/ja active Pending
-
2002
- 2002-06-19 US US10/173,661 patent/US6845496B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US20030042554A1 (en) | 2003-03-06 |
| US6845496B2 (en) | 2005-01-18 |
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