JP2003045196A - ブロックアドレス切替機能を有するメモリ回路 - Google Patents

Abstract

(57)【要約】 【課題】チップ内のメモリセル領域を有効に使用して，
不良メモリセルを救済する。また，不良メモリセルを救
済しても，外部からアドレスをシーケンシャルに変化さ
せてアクセス可能にする。 【解決手段】不良セル救済可能なメモリ回路において，
複数のメモリセルをそれぞれ有する複数のメモリブロッ
クMBと，不良セルを有する不良メモリブロックのブロッ
クアドレスを記憶する領域１６と，アクセス対象のブロ
ックアドレスと不良メモリブロックのブロックアドレス
とを比較して不良メモリブロックへのアクセスを検出す
る比較回路とを有する。そして，比較回路が不良メモリ
ブロックへのアクセスを検出した時，当該不良メモリブ
ロックが複数のメモリブロックのうち最上位アドレス
（または最下位アドレス）のメモリブロックに置き替え
られることを特徴とする。複数の不良メモリブロックが
存在する場合は，最上位ビット（または最下位ビット）
から順番にメモリブロックが切替メモリブロックとして
置き換えられる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，フラッシュメモリ
などのメモリ回路に関し，特にブロックアドレス切替機
能を有し，メモリセル領域を無駄なく使用しつつ不良セ
ルを救済すると共にリニアアクセスを可能にするメモリ
回路に関する。

【０００２】

【従来の技術】微細化された半導体メモリ回路は，製造
工程におけるコンタミネーション（ゴミ）などの影響で
不良セルが発生し，歩留まりが低下する傾向にある。か
かる不良セルを救済するために，種々の方法が提案され
実現されている。最も一般的な方法は，通常メモリセル
領域に加えて小容量の冗長メモリセル領域を形成し，通
常メモリセル領域内の不良セルを，冗長メモリセル領域
のセルと置き換える冗長メモリ方式である。

【０００３】図１は，従来の冗長メモリセルを利用した
不良救済方式を説明する図である。図１（Ａ）に示され
るとおり，メモリ回路は，通常メモリセル領域MCと冗長
メモリセル領域RMCとを有する。この例はフラッシュメ
モリの例であり，通常メモリセル領域MCは，８つのメモ
リブロックMB0〜MB7で構成され，冗長メモリセル領域RM
Cは，１メモリブロック相当の容量を有する。そして，
図１（Ｂ）に示すとおり，メモリブロックMB1,2,5など
に不良セルが発生すると，冗長メモリセル領域RMCのセ
ルと置き換えられる。

【０００４】

【発明が解決しようとする課題】しかしながら，上記の
ような冗長メモリセル領域を利用した不良救済方式で
は，メモリが不良セルを含まない完全良品の場合も，不
良セルを含む一部不良品の場合も，たかだか通常メモリ
セル領域MCの容量しか使用せず，チップ内のメモリセル
を有効に利用しておらず好ましくない。そして，冗長メ
モリセル領域を設けることによりチップ面積が増大して
いる。

【０００５】別の不良セル救済方式として，不良ブロッ
クが発生するとメモリ回路の最上位アドレスを固定し
て，不良ブロックを含む半分のリアルメモリセル領域へ
のアクセスを禁止して，ハーフグッド品として使用する
方法がある。この方式では，外部から供給されるアドレ
スと不良ブロックのアドレスとを比較してアクセスを禁
止するなどの特別の処理が不要である。

【０００６】しかし，かかる方法では，１ブロックでも
不良が発生すると，それを含む半分のメモリセル領域が
不使用となり，不使用になった半分のメモリセル領域が
たとえ不良なしブロックを有していても，それらを利用
することができず無駄になる。

【０００７】更に別の不良セル救済方式としては，ハー
ドディスクなどに利用される方法に類似して，メモリ回
路を搭載するシステムのメモリコントローラに，不良セ
ルを含むメモリブロックのアドレスを通知し，メモリコ
ントローラ側で，不良ブロックへのアクセスが発生した
とき，そのブロックへのアクセスを無効として，不良ブ
ロックへのアクセスを回避する方法がある。

【０００８】しかし，かかる方法では，システム側に過
度の負担をかけることになると共に，メモリ回路に対し
て，アドレスをシーケンシャルにインクリメントまたは
デクリメントしてアクセスすることができず，例えば画
像データへのリニアなアクセスが頻繁に行われるような
メモリの用途には不向きである。

【０００９】そこで，本発明の目的は，チップ内に形成
された良品メモリセルをできるだけ無駄なく使用可能な
不良セル救済機能付きのメモリ回路を提供することにあ
る。

【００１０】また，本発明の別の目的は，システム側に
負担をかけることなくメモリ回路内で不良セルの救済を
行い，且つシーケンシャルなアクセスを可能にするメモ
リ回路を提供することにある。

【００１１】

【課題を解決するための手段】上記の目的を達成するた
めに，本発明の一つの側面は，不良セル救済可能なメモ
リ回路において，複数のメモリセルをそれぞれ有する複
数のメモリブロックと，不良セルを有する不良メモリブ
ロックのブロックアドレスを記憶する領域と，アクセス
対象のブロックアドレスと前記不良メモリブロックのブ
ロックアドレスとを比較して不良メモリブロックへのア
クセスを検出する比較回路とを有し，比較回路が不良メ
モリブロックへのアクセスを検出した時，当該不良メモ
リブロックが前記複数のメモリブロックのうち最上位ア
ドレス（または最下位アドレス）のメモリブロックに置
き替えられることを特徴とする。複数の不良メモリブロ
ックが存在する場合は，最上位ビット（または最下位ビ
ット）から順番にメモリブロックが切替メモリブロック
として置き換えられる。

【００１２】上記の構成によれば，外部からアクセスさ
れるブロックアドレスが不良メモリブロックのアドレス
の場合は，当該不良メモリブロックのブロックアドレス
が，最上位（または最下位アドレス）のメモリブロック
のブロックアドレスに置き換えられる。或いは，外部か
らアクセスされるブロックアドレスが不良メモリブロッ
クのアドレスの場合は，当該アクセスに応答して，最上
位（または最下位アドレス）のメモリブロックが不良メ
モリブロックの代わりに選択される。従って，外部から
みると，最下位アドレス（または最上位アドレス）から
順番に良品メモリブロックが割り当てられていて，且
つ，良品メモリブロックが全てアクセス可能になる。

【００１３】より好ましい実施例では，当該不良メモリ
ブロックに置き換えられる切替メモリブロックは，複数
のメモリブロックの最上位アドレス（または最下位アド
レス）から順番に割り当てられる。そのために，不良ブ
ロックアドレスに対応する切替ブロックアドレスを記憶
する記憶領域を有し，比較回路によりアクセス対象のブ
ロックアドレスが不良ブロックアドレスと一致すること
が検出された時は，不良ブロックアドレスを切替ブロッ
クアドレスに切り替える切替回路を有する。

【００１４】或いは，別の好ましい実施例では，不良メ
モリブロックに置き換えられる切替候補メモリブロック
領域が，複数のメモリブロックの最上位アドレス（また
は最下位アドレス）に設けられ，比較回路によりアクセ
ス対象のブロックアドレスが不良ブロックアドレスと一
致することが検出された時は，切替候補メモリブロック
領域内のメモリブロック選択信号が活性化される。そし
て，不良メモリブロックが存在しない時は，複数のメモ
リブロック内には，切替候補メモリブロック領域も含め
た全てのメモリブロックがアクセス可能になる。

【００１５】

【発明の実施の形態】以下，図面を参照して本発明の実
施の形態例を説明する。しかしながら，本発明の保護範
囲は，以下の実施の形態例に限定されるものではなく，
特許請求の範囲に記載された発明とその均等物にまで及
ぶものである。

【００１６】図２は，第１の実施の形態例を説明するた
めの図である。図中１２に示されるとおり，８個のメモ
リブロックMB0〜MB7からなるメモリセル領域ＭＣが形成
されたメモリ回路において，不良セルが含まれていた３
つのメモリブロックMB1,MB4,MB6（図中網掛けで表示）
が，最上位アドレスのメモリブロックから順番に，メモ
リブロックMB7,MB5に置き換えられるよう，ブロックア
ドレスBAの切替が行われる。その結果，図中１４に示さ
れるとおり，外部から見えるメモリ回路は，メモリセル
領域ＭＣ内８個のメモリブロックのうち３個の不良メモ
リブロックが使用できずに５個のメモリブロックがアク
セス可能な製品になる。しかも，アクセス可能な５個の
メモリブロックは，最下位アドレスから順番に配置され
ることになる。

【００１７】このようなメモリ回路は，例えばフラッシ
ュメモリのボトムブート品に適用されることの好まし
い。即ち，ボトムブート品は，電源立ち上がり時などに
最下位アドレスから順にアクセスが行われる。従って，
不良メモリブロックを最上位アドレス側に配置（アロケ
ート）させることで，良品メモリブロックMB0〜MB4が最
下位アドレスから順に並べられることになり，ボトムブ
ート品に適用することができる。

【００１８】そして，不良メモリブロックを除く良品メ
モリブロックが全てアクセス可能になり，良品メモリブ
ロックを最大限利用することができる。

【００１９】上記のブロックメモリの切替を実現するた
めに，ブロックアドレス記憶ユニット１０と，後述する
比較回路等が設けられる。ブロックアドレス記憶ユニッ
ト１０は，不良ブロックアドレスFBAの記憶領域１６
と，それに対応する切替ブロックアドレスABAの記憶領
域１８と，両者の対応が有効か否かを示す有効テーブル
領域ETと，有効ブロックMB0〜MB4のうち最大アドレスで
ある最大有効ブロックアドレスMEBAの記憶領域２０とを
有する。

【００２０】第１の実施の形態では，不良ブロックアド
レス記憶領域と切替ブロックアドレス領域とを複数対設
け，メモリの出荷試験で不良ブロックが見つかると，不
良ブロックアドレスFBAを不良ブロックアドレス記憶領
域１６に記録し，切替ブロックアドレスABAを切替ブロ
ックアドレス記憶領域１８に記録し，それらが有効であ
ることを有効テーブルETに記録する。不良ブロックが複
数個ある場合は，切替ブロックを最上位アドレスから順
番に割り当てる。その時，切替対象のメモリブロックが
不良ブロックの場合（図中MB6），その不良ブロックを
飛ばして，次のメモリブロックを切替ブロックに指定す
る。

【００２１】更に，不良ブロックを切り替えたことに伴
い，メモリ回路全体の有効メモリブロック数が減少す
る。そこで，最大有効ブロックアドレスMEBAを記憶領域
２０に記録し，アクセス対象のブロックアドレスが最大
有効ブロックアドレスMEBAを越えているか否かをチェッ
クする。

【００２２】第１の実施の形態のメモリ回路は，入力さ
れたアドレスのうち，ブロックアドレスを不良ブロック
アドレスFBAと比較し，一致すれば，入力ブロックアド
レスを対応する切替ブロックアドレスABAに切り替えて
内部メモリセル領域にアクセスする。更に，アクセスさ
れたブロックアドレスが最大有効ブロックアドレスMEBA
を越えた場合は，ビジー状態またはディスエーブル状態
になり，アクセスを禁止する。

【００２３】図２の具体例に沿って説明する。図中１２
に示されるとおり，出荷試験時に不良ブロックMB1,MB4,
MB6が見つかった場合，不良ブロックの数を数えて，総
ブロック数「８」と不良ブロック数「３」の差から，有
効ブロックの最大ブロックアドレス「４（100）」を最
大有効ブロックアドレス領域２０に記録する。

【００２４】次に，全ての不良ブロックアドレスFBAと
切替ブロックアドレスABAをそれぞれの記憶領域１６，
１８に記録し，同時にその対応テーブルが有効であるこ
とを示すデータ「１」を有効テーブルETに記録する。図
２の例では，不良ブロックMB1のブロックアドレスBA「1
(001)」とそれに置き換えられる切替ブロックMB7のブロ
ックアドレスBA「7(111)」，不良ブロックMB4のブロッ
クアドレスBA「4(100)」とその切替ブロックMB5のブロ
ックアドレスBA「5(101)」がそれぞれ記録され，有効テ
ーブルETに「１」が記録されている。切替候補のブロッ
クMB6が不良ブロックであるので，それを飛ばしてメモ
リブロックMB5が切替ブロックとなる。

【００２５】また，不良ブロックMB6については，最大
有効ブロックアドレスMEBA＝4(100)を越えているので，
それに対する切替ブロックの割り当ては行われない。但
し，図２の記憶領域１６，１８には，それぞれ不良ブロ
ックアドレス「6(110)」が記録されている。これについ
ては，後に説明する。

【００２６】そして，メモリ回路を使用するときは，ア
クセス対象のブロックアドレスBAと不良ブロックアドレ
スFBAとが比較され，一致するときで且つ有効テーブルE
Tが有効ビットの場合は，切替ブロックアドレスABAに切
り替えられ，メモリセルへのアクセスが行われる。ま
た，アクセス対象ブロックアドレスBAが最大有効ブロッ
クアドレスMEBAを越えている場合は，アクセス禁止状態
になる。

【００２７】その結果，図２の１４に示されるとおり，
最下位アドレスから５個のメモリブロックMB0〜MB4がア
クセス可能となり，アドレス順にシーケンシャルにアク
セスすることが可能になる。また，５個の良品メモリブ
ロックが全て使用可能になり，メモリセルの有効利用が
できる。

【００２８】図３は，第１の実施の形態の変形例を説明
するための図である。図２がフラッシュメモリのボトム
ブート品であるのに対して，図３の例は，フラッシュメ
モリメモリのトップブート品に適用される。トップブー
ト品は，電源投入時などに最上位アドレスから順にアク
セスされるので，不良ブロックに対する切替ブロック
は，最下位アドレスから順に選択される。

【００２９】図３の例では，図中１２に示されるとお
り，８個のメモリブロックのうち，ブロックアドレスBA
が「6(110)」のメモリブロックMB6が不良セルを含む。
そこで，この不良ブロックMB6が最下位アドレスのメモ
リブロックMB0と置き換えられる。そのために，不良ブ
ロックアドレス記憶領域１６には，不良ブロックアドレ
スFBAの「6(110)」が記録され，それに対応する切替ブ
ロックアドレス記憶領域１８には，切替ブロックアドレ
ス「0(000)」が記録される。そして，その有効テーブル
ETに有効を示すデータ「１」が記録される。また，最小
有効ブロックアドレスLEBAとして「1(001)」が記録され
る。

【００３０】その結果，図中１４に示されるとおり，外
部から見たブロックアドレスは，最下位アドレスのメモ
リブロックMB0が不良ブロックとなり，残りのメモリブ
ロックMB1〜MB7が良品ブロックとなる。つまり，最上位
アドレスから順にアクセスすると，メモリブロックMB7
からMB1までが正常にアクセスできて，最下位アドレス
のメモリブロックMB0のみがアクセス禁止となる。この
ため，１個の不良ブロックを除いて７個のメモリブロッ
クが使用可能となり，無駄がなくなる。

【００３１】図４は，第１の実施の形態におけるメモリ
回路の構成図である。このメモリには，外部アドレスAd
dが入力されラッチされるアドレスラッチ部３０と，そ
こからのアドレスに従ってアクセスされるメモリセルを
有する内部メモリ回路３２と，データ入出両端子DQとを
有する。更に，メモリ回路は，メモリブロック切替回路
３６を有する。

【００３２】このメモリブロック切替回路３６は，不良
ブロックアドレス記憶領域，切替ブロックアドレス記憶
領域，最大有効ブロックアドレス記憶領域などを有する
ブロックアドレス記憶ユニット１０と，アドレスラッチ
部３０にラッチされたアドレスのうち，上位ビットから
なるブロックアドレスBAと，不良ブロックアドレスEBA
との比較を行うブロックアドレス比較部３４とを有す
る。

【００３３】図４に示されるとおり，外部アドレスのブ
ロックアドレスBAが不良ブロックアドレスFBAと一致す
る場合は，切替信号SWが生成され，それに対応する切替
ブロックアドレスABAにアドレスラッチ部３０のブロッ
クアドレスが切り替えられる。この切り替えられたブロ
ックアドレスBAと下位ビットのローカルアドレスLAと
が，内部メモリ回路３２に供給され，メモリセルのアク
セスが行われる。

【００３４】また，ブロックアドレス比較部３４は，ア
クセス対象のブロックアドレスBAが，最大有効ブロック
アドレスMEBAを越える場合は，ブレーク信号BRKを出力
して，（１）デコーダを不活性化して内部メモリ回路へ
のアクセスを禁止したり，（２）データ入出力端子DQの
データ入出力を禁止したり，（３）アクセス禁止状態を
示すビジー信号BUSYを出力して，システム側にアクセス
禁止であることを知らせたりする。これにより，システ
ム側が誤ってアクセスできないメモリブロックにアクセ
スしてきても，アクセスが許可されない。

【００３５】ブレーク信号BRKの発生の方法には，種々
の方法が考えられる。第１の方法は，上記のとおり，ボ
トムブート品において，入力されたブロックアドレスBA
が最大有効ブロックアドレスMEBAを越えるか否かをブロ
ックアドレス比較部３４でチェックする方法である。ト
ップブート品の場合は，入力されたブロックアドレスBA
が最小有効ブロックアドレスLEBA未満であることがチェ
ックされる。この方法では，ブロックアドレス比較部３
４のチェック回路の構成が簡単になる。

【００３６】第２の方法は，入力ブロックアドレスBAが
切替ブロックアドレスABAと一致するか否かをブロック
アドレス比較部３４でチェックする方法である。この方
法では，切り替えブロックアドレス記憶領域ABAには，
不良セルを含むブロックであって且つそのアドレスが切
り替え最大有効ブロックアドレスより大きいため切り替
えが不要とされたブロック（図２中のＭＢ６）のブロッ
クアドレスも記憶される。第２の方法では，第１の方法
のように最大有効ブロックアドレス記憶領域が不要にな
るというメリットがある。

【００３７】また，第３の方法は入力ブロックアドレス
BAが有効ブロックアドレスと一致するか否かをチェック
する方法である。この場合は，別途有効ブロックアドレ
ス記憶領域が必要になる。但し，不良ブロック数が有効
ブロック数より大幅に少ない場合は，第３の方法は比較
対象の有効ブロック数が膨大になりあまり好ましくな
い。第１，第２，第３の方法のうち，ブロックアドレス
比較部３４の構成が最も簡単になる方法が選択される。

【００３８】図５は，図４のメモリ回路でのアクセス時
のブロック切替動作を説明する図である。メモリブロッ
ク切替回路３６内の記憶領域には，図２のメモリの不良
ブロックアドレスFBAと，切替ブロックアドレスABAと，
有効テーブルデータETと，最大有効ブロックアドレスと
が記録されている。

【００３９】図５（Ａ）は，入力ブロックアドレスBAが
「1(001)」の場合の動作例であり，ブロックアドレス比
較部３４が，入力ブロックアドレスBAと不良ブロックア
ドレスFBAとが一致したことを検出し，切替信号SWを出
力する。この切替信号SWに応答して，対応する切替ブロ
ックアドレスABA「7(111)」がアドレスラッチ部３０に
供給される。その結果，アクセスされるブロックアドレ
スは「111」となる。

【００４０】図５（Ｂ）は，入力ブロックアドレスBAが
「6(110)」の場合の動作例であり，ブロックアドレス比
較部３４が，入力ブロックアドレスBAが最大有効ブロッ
クアドレスMEBA（4(100)）を越えるか否かをチェックす
る。この場合は，越えているので，ブレーク信号BRKが
出力され，アクセスが禁止される。

【００４１】別の方法として，ブロックアドレス比較部
３４が，入力ブロックアドレスBAと切替ブロックアドレ
スABAと比較して一致する場合に，ブレーク信号BRKを出
力しても良い。その場合は，図２にて説明したとおり，
最大有効ブロックアドレスを越える不良ブロックアドレ
スに対して，その不良ブロックアドレスを，切替ブロッ
クアドレスABAに記録しておくことが必要である。そし
て，その時の有効テーブルデータETは無効を示すデータ
「０」が記録される。つまり，不良ブロックMB6に対し
ては，不良ブロックアドレスFBAを「6(110)」と，それ
に対応する切替ブロックアドレスABAも「6(110)」と記
録し，その有効テーブルデータは「０」としておく。そ
れにより，ブロックアドレス比較回路３４は，入力ブロ
ックアドレスBAと切替ブロックアドレスABAとを比較し
て一致するときにブレーク信号BRKを出力することがで
きる。

【００４２】図６は，メモリブロック切替回路３６の具
体的回路構成を示す図である。図６（Ａ）は，ブロック
アドレス比較部３４における比較回路と切替回路を示
す。外部入力アドレスのうち上位ビットのブロックアド
レスと，不良ブロックアドレス記憶領域１６内の不良ブ
ロックアドレスFBAとがENOR回路からなる比較回路３８
で比較される。但し，有効テーブルETが無効データを有
する場合は，その比較回路３８の動作は行われない。

【００４３】比較回路３８が，入力ブロックアドレスと
不良ブロックアドレスFBAとが一致することを検出する
と出力信号S38をＨレベルにし，ブロックアドレス切替
回路４０のトランジスタ４４を導通させ，トランジスタ
４８を非導通にする。その結果，外部アドレスのブロッ
クアドレスに代えて，切替ブロックアドレスABAがブロ
ックデコーダ４２に供給される。それにより，不良ブロ
ックアドレスに対応する不良ブロックの代わりに，切替
ブロックアドレスABAに対応する良品ブロックが選択さ
れる。更に，比較回路３８が，入力ブロックアドレスと
不良ブロックアドレスFBAとが一致しないことを検出す
ると，出力信号S38はＬレベルになり，切替回路４０内
のトランジスタ４４を非導通，トランジスタ４８を導通
とし，外部アドレスのブロックアドレスがそのままブロ
ックデコーダ４２に供給される。

【００４４】また，比較回路３８は，有効テーブルETが
無効の場合，出力S38をＬレベルにし，上記の不一致の
場合と同じ動作になる。

【００４５】図６（Ｂ）の無効アクセス検出回路は比較
回路４４を有し，外部アドレスのブロックアドレスと，
切替ブロックアドレス記憶領域１８内のアドレスABAと
を比較して，一致する場合に，その出力のブレーク信号
BRKをＨレベルにして活性化し，出力バッファやブロッ
クデコーダの動作を非活性化し，且つ，外部にビジー信
号BUSYを出力する。

【００４６】無効アクセス検出回路は，前述のとおり，
ボトムブート品に対して，外部アドレスのブロックアド
レスが，最大有効ブロックアドレスを越えているか否か
を検出することでも良い。なお，トップブート品では，
最小有効ブロックアドレス未満であるか否かが検出され
る。

【００４７】図７及び図８は，第２の実施の形態におけ
るメモリ回路を説明する図である。第２の実施の形態に
おけるメモリ回路は，メモリブロックの一部が，切替専
用ブロックとしてあらかじめ決められていて，メモリブ
ロック内に不良ブロックが存在するときは，その不良ブ
ロックが切替専用ブロックに切り替えられ，不良ブロッ
クが存在しない時は，切替専用ブロックは通常メモリブ
ロックとして利用される。

【００４８】図７に示された例は，不良ブロックが存在
する場合である。図中１２に示されるとおり，メモリブ
ロックMB0〜MB7のうち，最上位アドレスから３メモリブ
ロックMB7,MB6,MB5が，切替専用ブロックAMBとして固定
的に配置されている。そして，メモリブロックMB0〜MB4
が通常ブロックとして利用される。通常ブロック内の不
良ブロックMB1,MB4と，切替専用ブロック内の不良ブロ
ックMB6が検出されると，通常ブロック内の不良ブロッ
クMB1は，切替専用ブロック内の最上位ブロックMB7に切
り替えられ，不良ブロックMB4は，切替専用ブロック内
の次の良品ブロックMB5に切り替えられる。その結果，
切替後のメモリは，図中１４の如く，最上位の３ブロッ
クからなる切替専用ブロックAMB以外のメモリブロックM
B0〜MB4が，アクセス可能なブロックとなる。

【００４９】従って，ブロックアドレス記憶ユニット１
０では，不良ブロックアドレス記憶領域１６内に不良ブ
ロックアドレスが記録される。しかし，切替ブロックア
ドレス記憶領域１８内には，最上位の３ブロックのアド
レスが常に記録されている。即ち，第２の実施の形態で
は，ボトムブート品に対して，最上位の１つまたは複数
のメモリブロックが，切替専用ブロックとして配置され
る。そして，チップ内に不良ブロックが存在するとき
は，この切替専用ブロックが全て，不良ブロックとの切
替に利用される。不良ブロックが１個の場合でも，３個
の切替専用ブロックが切替に利用される。

【００５０】なお，トップブート品の場合は，切替専用
ブロックは，最下位アドレスの１個または複数個のメモ
リブロックに割り当てられる。

【００５１】図８は，不良ブロックが存在しない場合の
例である。図中１２に示されるとおり，最上位の３メモ
リブロックが切替専用ブロックAMBとして配置されてい
るが，出荷試験で不良ブロックが検出されない場合は，
これらの切替専用ブロックAMBは通常メモリブロックと
してアクセス可能になる。図中１４が外部から見えるメ
モリブロック構成であり，メモリブロックMB0〜MB7の全
てのブロックがアクセス可能になる。

【００５２】この場合，ブロックメモリ記憶ユニット１
０内の切替ブロックアドレス領域１８内には，３メモリ
ブロックのアドレスが記録されているが，不良ブロック
アドレス領域１６内にはアドレスは記録されず，有効テ
ーブルETも全て無効「０」になっている。つまり，切替
専用ブロックが通常メモリブロックとして使用される。

【００５３】第２の実施の形態は，図１に示した冗長構
成のメモリ回路とは次の点で異なる。第２の実施の形態
のメモリ回路では，不良ブロックが存在しない場合は全
てのメモリブロックがアクセス可能になるが，不良ブロ
ックが存在するときは，それらが切替専用ブロックと切
り替えられる。従って，図７，８に示されるとおり，不
良ブロックが存在しない時は，チップ内の全てのメモリ
セルがアクセス可能になり大容量になり，不良ブロック
が存在する時は，切替専用ブロックだけ少ない容量にな
る。

【００５４】一方，冗長構成のメモリ回路では，不良ブ
ロックが存在するときも存在しないときも，全てのメモ
リ容量から冗長メモリの容量だけ少ない容量になる。つ
まり，不良セルが存在しない時に，第２の実施の形態で
のメモリ回路のほうが冗長構成のメモリよりも，メモリ
セルの有効利用が可能になる。

【００５５】図９は，第２の実施の形態におけるメモリ
回路の構成図である。まず，メモリセル領域は，メモリ
ブロックMB0〜MBmに加えて，切替候補メモリブロックAM
B1〜AMBnが設けられる。これらのメモリブロックMB0〜M
Bm，AMB1〜AMBnは，メモリブロックデコーダMB-DECによ
り生成されるメモリブロック選択信号BS0〜BSm，B1〜Bn
にて，選択可能な構成になっている。従って，不良メモ
リブロックが存在しない場合は，これら全てのメモリブ
ロックMB0〜MBm，AMB1〜AMBnが，アクセス可能になる。

【００５６】不良メモリブロックが存在するときは，メ
モリブロック切替回路６０により，不良ブロックが切替
候補ブロックに切り替えられる。そのために，ブロック
アドレス比較回路50-1〜50-nが，切替候補ブロックAMB1
〜AMBnそれぞれに対応して設けられる。ブロックアドレ
ス比較回路内には，不良ブロックアドレスと外部入力ブ
ロックアドレスとを比較する比較回路52-1〜52-nがそれ
ぞれ設けられ，各比較回路には，不良ブロックアドレス
記憶領域16-1〜16-nがそれぞれ設けられる。また，各比
較回路は，有効テーブルビットET1〜ETnにより比較動作
が有効化，無効化される。

【００５７】第２の実施の形態では，ブロックアドレス
比較回路の出力が，ブロック選択信号B1〜Bnとして，切
替候補ブロックAMB1〜AMBnに直接供給される。このブロ
ック選択信号B1〜Bnの信号線は，出荷試験前にあらかじ
め固定的に形成されている。更に，ブロックアドレス比
較回路の出力は，ブロックアドレス切替回路５８のNOR
ゲート６０に供給され，いずれかの出力がＨレベルであ
れば，切替回路５８内のトランジスタ６２を非導通とし
て，外部入力アドレスがメモリブロックデコーダMB-DEC
に供給されるのが禁止される。その代わりに，ブロック
アドレス比較回路のＨレベルの出力が，ブロック選択信
号B1〜Bnとして切替候補ブロックに供給され，直接対応
する切替候補ブロックを選択する。

【００５８】更に，メモリブロック切替回路６０内の無
効アクセス検出回路５３は，不良メモリブロックが存在
するときに切替候補ブロックAMB1〜AMBnへのアクセスを
禁止する。そのために，無効アクセス検出回路５３は，
切替ブロックアドレス記憶領域１８に固定的に記録され
ている切替候補ブロックアドレスABAと，外部入力アド
レスのブロックアドレスとを比較する比較回路５６を有
する。そして，この比較回路５６は，不良ブロックの有
無を示す良・不良データ５４が不良有りデータ「１」の
時に活性化され，不良なしデータ「０」の時に非活性化
される。従って，外部入力のブロックアドレスが，切替
候補ブロックアドレスABAと一致すると，ブレーク信号B
RKが出力され，出力バッファやデコーダが非活性化さ
れ，外部にビジー信号BUSYが出力される。

【００５９】図９において，２つの不良ブロックA1,A2
が存在する場合について説明する。不良ブロックが存在
するので，良・不良データ５４が不良ありデータ「１」
になり，無効アクセス検出回路５３の比較回路５６は活
性化状態になる。従って，外部から入力されるブロック
アドレスが，切替候補ブロックAMB1〜AMBnのブロックア
ドレスと一致するときは，ブレーク信号BRKが出力され
る。

【００６０】また，出荷試験で検出された不良ブロック
A1,A2のブロックアドレスが，ブロックアドレス比較回
路50-1，50-2内の不良ブロックアドレス記憶領域16-1，
16-2にそれぞれ記録され，対応する有効テーブルETにも
有効データ「１」がそれぞれ記録される。それにより，
それらの比較回路52-1，52-2が活性化状態になる。従っ
て，外部入力アドレスのブロックアドレスが不良ブロッ
クのアドレスA1と一致するときは，比較回路52-1が出力
をＨレベルにし，切替候補ブロックAMB1を選択するブロ
ック選択信号B1をＨレベルにして，その切替候補ブロッ
クAMB1が不良ブロックA1に代わってアクセスされる。

【００６１】不良ブロックA2のブロックアドレスA2も記
録されているので，外部入力ブロックアドレスがこのブ
ロックアドレスA2と一致すると，比較回路52-2がＨレベ
ルを出力する。しかし，その場合は，無効アクセス検出
回路５３によりブレーク信号BRKが出力され，そのアク
セス自体は無効化される。従って，不良ブロックアドレ
ス記憶領域16-2には，必ずしも不良アドレスA2を記録す
る必要はない。

【００６２】残りのブロックアドレス比較回路50-3〜50
-nの有効テーブルには，無効データ「０」が記録されて
いるので，切替候補メモリブロックAMB3〜AMBnがアクセ
スされることはない。

【００６３】このように，不良ブロックが存在するとき
は，その不良ブロックの数にかかわらず，アクセス可能
なメモリブロックは，MB0〜MBmのｍ個に限定される。

【００６４】一方，出荷試験で不良メモリブロックが検
出されない場合は，良・不良データ５４が良データ
「０」となり，無効アクセス検出回路は非活性状態にな
り，外部入力のブロックアドレスが切替候補ブロックア
ドレスと一致しても，ブレーク信号が出力されてアクセ
スが禁止されることはない。

【００６５】また，ブロックアドレス比較回路５０内の
有効テーブルETも全て無効データ「０」であるので，ブ
ロックアドレス比較回路から直接切替候補ブロックAMB1
〜AMBnが選択されることはない。また，ブロックアドレ
ス切替回路５８のトランジスタ６２が非導通状態になる
ことはない。従って，外部入力されるブロックアドレス
は，全てメモリブロックデコーダMB-DEECに供給され，
全てのメモリブロックに対して，選択信号BS0〜BSm，B1
〜Bnのいずれかを選択状態にする。

【００６６】第２の実施の形態では，第１の実施の形態
と異なり，ブロックアドレス比較回路５０の出力が，入
力ブロックアドレスに代えて切替ブロックアドレスをデ
コーダに供給するのではない。ブロックアドレス比較回
路５０の出力がそのまま切替候補ブロックの選択信号B1
〜Bnになっている。従って，不良ブロックに対するアク
セスがあるときに，ブロックアドレス比較回路の動作に
より切替候補ブロックへのアクセス時間が遅くなること
は避けられる。

【００６７】図９の無効アクセス検出回路５３は，ブロ
ックアドレス比較回路５０のように，切替候補ブロック
アドレスの個数だけ並列に設けても良い。その場合は，
並列に設けられた無効アクセス検出回路内の比較回路５
６の出力が図示しないＯＲゲートに供給され，それらの
OR論理によりブレーク信号BRKが出力される。

【００６８】また，図６（Ａ）に示した第１の実施の形
態における比較回路及び切替回路も，図９のブロックア
ドレス比較回路５０のように，各不良ブロックアドレス
毎に比較回路３８と切替回路４０とを有する並列構成に
しても良い。同様に，図６（Ｂ）の無効アクセス回路
も，不良ブロックアドレス毎に並列構成にしても良い。

【００６９】更に，上記第１の実施の形態において，有
効テーブルETに有効データ，無効データを記憶すること
で，不良ブロックアドレスと切替ブロックアドレスの対
応テーブルが有効か否かを設定している。それの代替え
手段として，初期値として不良ブロックアドレス記憶領
域１６と切替ブロックアドレス記憶領域１８に「００
０」などを記録し，対応テーブルが有効か否かを，不良
ブロックアドレスと切替ブロックアドレスとが一致する
か否かをEOR回路で検出することができる。不良ブロッ
クアドレスが記録されていなければ，両者は一致し，不
良ブロックアドレスが記録されていれば，両者は不一致
になる。従って，それにより対応テーブルが有効か否か
が判断できる。第２の実施の形態では，切替ブロックア
ドレスが既に記録されているので，この方法は適切でな
い。

【００７０】また，上記の第２の実施の形態において，
ブロックアドレス比較回路が不良メモリブロックのブロ
ックアドレスと一致することを検出した時，直接切替候
補ブロックを選択せずに，外部入力アドレスのブロック
アドレスを切替候補ブロックのブロックアドレスに切り
替えるようにしても良い。この場合のブロックアドレス
比較回路は，第１の実施の形態におけるブロックアドレ
ス切替回路４０と同様の構成になる。

【００７１】以上，実施の形態例をまとめると以下の付
記の通りである。

【００７２】（付記１）不良セル救済可能なメモリ回路
において，複数のメモリセルをそれぞれ有する複数のメ
モリブロックと，不良セルを有する不良メモリブロック
のブロックアドレスを記憶する不良ブロックアドレス記
憶領域と，アクセス対象のブロックアドレスと前記不良
ブロックアドレスとを比較して不良メモリブロックへの
アクセスを検出する比較回路とを有し，前記比較回路が
前記不良メモリブロックへのアクセスを検出した時，当
該不良メモリブロックが前記複数のメモリブロックのう
ち最上位アドレス（または最下位アドレス）のメモリブ
ロックに切り替えられることを特徴とするメモリ回路。

【００７３】（付記２）付記１において，前記不良メモ
リブロックが複数存在する場合は，当該複数の不良メモ
リブロックが，複数のメモリブロックのうち最上位アド
レス（または最下位アドレス）のメモリブロックから順
番に割り当てられた切替対象のメモリブロックに置き換
えられることを特徴とするメモリ回路。

【００７４】（付記３）付記２において，前記切替対象
のメモリブロックが不良メモリブロックの場合は，当該
不良切替対象メモリブロックの次のメモリブロックが，
切替対象のメモリブロックとして，前記不良メモリブロ
ックから切り替えられることを特徴とするメモリ回路。

【００７５】（付記４）付記１において，前記アクセス
対象のブロックアドレスが，前記切替対象メモリブロッ
クのブロックアドレスに対応する時，当該アクセスを禁
止する無効アクセス検出回路を更に有することを特徴と
するメモリ回路。

【００７６】（付記５）付記１において，更に，前記切
替対象のメモリブロックのブロックアドレスを記憶する
切替ブロックアドレス記憶領域と，前記比較回路が前記
不良メモリブロックへのアクセスを検出した時，前記ア
クセス対象のブロックアドレスを対応する切替ブロック
アドレスに切り替えるブロックアドレス切り替え回路を
有することを特徴とするメモリ回路。

【００７７】（付記６）付記５において，前記不良ブロ
ックアドレス記憶領域と切替ブロックアドレス記憶領域
とに対応して，当該記憶領域が有効か否かを示す有効テ
ーブル記憶領域を有し，前記有効テーブル記憶領域が有
効データを有する時に，前記比較回路が活性化され，前
記有効テーブル記憶領域が無効データを有する時に，前
記比較回路が非活性化されることを特徴とするメモリ回
路。

【００７８】（付記７）付記１において，前記比較回路
が，前記不良メモリブロックへのアクセスを検出した
時，対応する前記切替ブロックアドレスのメモリブロッ
クのブロック選択信号を出力することを特徴とするメモ
リ回路。

【００７９】（付記８）付記１において，前記不良メモ
リブロックが存在しない時は，前記複数のメモリブロッ
クの全てがアクセス許可されることを特徴とするメモリ
回路。

【００８０】（付記９）不良セルを救済可能なメモリ回
路において，それぞれ複数のメモリセルを有する複数の
通常メモリブロックと，それぞれ複数のメモリセルを有
し，前記通常メモリブロック内の不良メモリブロックを
置き換える切替候補メモリブロックと，前記不良メモリ
ブロックのブロックアドレスとアクセス対象のブロック
アドレスとを比較して，不良メモリブロックへのアクセ
スを検出する比較回路とを有し，前記通常メモリブロッ
ク及び切替候補メモリブロックに不良メモリブロックが
存在しない場合は，前記アクセス対象のブロックアドレ
スにしたがって前記通常メモリブロック及び切替候補メ
モリブロックが選択され，前記通常メモリブロックに不
良メモリブロックが存在する場合は，前記比較回路が不
良メモリブロックへのアクセスを検出した時に，前記切
替候補メモリブロックが当該不良メモリブロックに代え
て選択されることを特徴とするメモリ回路。

【００８１】（付記１０）付記９において，前記比較回
路が，前記切替候補メモリブロックに対応して複数設け
られ，当該比較回路が，それぞれ前記不良ブロックアド
レスとアクセス対象のブロックアドレスとを比較し，一
致する時に対応する前記切替候補メモリブロックの選択
信号を出力することを特徴とするメモリ回路。

【００８２】（付記１１）付記９において，更に，前記
アクセス対象のブロックアドレスが切替候補メモリブロ
ックのブロックアドレスに対応する時に，当該アクセス
を禁止する無効アクセス検出回路を有することを特徴と
するメモリ回路。

【００８３】（付記１２）付記１０において，更に，前
記比較回路が，不良メモリブロックへのアクセスを検出
した時に，前記アクセス対象のブロックアドレスのブロ
ックデコーダへの供給を停止し，不良メモリブロックへ
のアクセスを検出しない時に，前記アクセス対象のブロ
ックアドレスのブロックデコーダへの供給を許可するブ
ロックアドレス切替回路を有することを特徴とするメモ
リ回路。

【００８４】（付記１３）付記１０において，更に，前
記比較回路それぞれに対応して設けられ，前記不良ブロ
ックアドレスに対応する前記比較回路を活性化する有効
データを記憶する有効データ記憶領域を有し，当該有効
データが無効データの時は，前記比較回路が非活性化さ
れることを特徴とするメモリ回路。

【００８５】（付記１４）不良セル救済可能なメモリ回
路において，複数のメモリセルをそれぞれ有する複数の
メモリブロックと，不良セルを有する不良メモリブロッ
クのブロックアドレスを記憶する不良ブロックアドレス
記憶領域と，前記不良メモリブロックのブロックアドレ
スに対応して，前記複数のメモリブロックのうち最上位
アドレス（または最下位アドレス）のメモリブロックの
ブロックアドレスを切替ブロックアドレスとして記憶す
る切替ブロックアドレス記憶領域と，アクセス対象のブ
ロックアドレスと前記不良ブロックアドレスとを比較し
て不良メモリブロックへのアクセスを検出しする比較回
路と，前記比較回路が前記不良メモリブロックへのアク
セスを検出した時，前記アクセス対象のブロックアドレ
スを対応する切替ブロックアドレスに切り替えるブロッ
クアドレス切り替え回路とを有することを特徴とするメ
モリ回路。

【００８６】（付記１５）付記１４において，前記不良
メモリブロックが複数存在する場合は，当該複数の不良
メモリブロックに対応する切替ブロックアドレスが，複
数のメモリブロックのうち最上位アドレス（または最下
位アドレス）から順番に割り当てられることを特徴とす
るメモリ回路。

【００８７】（付記１６）付記１４において，前記アク
セス対象のブロックアドレスが，前記切替ブロックアド
レスに対応する時，当該アクセスを禁止する無効アクセ
ス検出回路とを有することを特徴とするメモリ回路。

【００８８】

【発明の効果】以上，本発明によれば，チップ内のメモ
リセル領域を有効に利用して，不良セルを救済すること
ができるメモリ回路を提供することができる。更に，外
部からアドレスをシーケンシャルに変化させてアクセス
することができる。

【図面の簡単な説明】

【図１】従来の冗長メモリセルを利用した不良救済方式
を説明する図である。

【図２】第１の実施の形態を説明するための図である。

【図３】第１の実施の形態の変形例を説明するための図
である。

【図４】第１の実施の形態におけるメモリ回路の構成図
である。

【図５】図４のメモリ回路でのアクセス時のブロック切
替動作を説明する図である。

【図６】ブロックアドレス切替回路の具体的回路構成を
示す図である。

【図７】第２の実施の形態におけるメモリ回路を説明す
る図である。

【図８】第２の実施の形態におけるメモリ回路を説明す
る図である。

【図９】第２の実施の形態におけるメモリ回路の構成図
である。

【符号の説明】

ＭＣ メモリセル領域 ＭＢ メモリブロック ＢＡ ブロックアドレス ＦＢＡ 不良ブロックアドレス ＡＢＡ 切替ブロックアドレス ＥＴ 有効テーブルデータ ３４ ブロックメモリ比較部 ３６ メモリブロック切替回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山下 公嗣 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 栗田 敏幸 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B018 GA04 HA21 NA06 QA13 5B025 AD01 AD13 AE00 5L106 AA10 CC09 CC16 CC22

Claims (10)

【特許請求の範囲】
1. 【請求項１】不良セル救済可能なメモリ回路において，
   複数のメモリセルをそれぞれ有する複数のメモリブロッ
   クと，不良セルを有する不良メモリブロックのブロック
   アドレスを記憶する不良ブロックアドレス記憶領域と，
   アクセス対象のブロックアドレスと前記不良ブロックア
   ドレスとを比較して不良メモリブロックへのアクセスを
   検出する比較回路とを有し，前記比較回路が前記不良メ
   モリブロックへのアクセスを検出した時，当該不良メモ
   リブロックが前記複数のメモリブロックのうち最上位ア
   ドレス（または最下位アドレス）のメモリブロックに切
   り替えられることを特徴とするメモリ回路。
2. 【請求項２】請求項１において，前記不良メモリブロッ
   クが複数存在する場合は，当該複数の不良メモリブロッ
   クが，複数のメモリブロックのうち最上位アドレス（ま
   たは最下位アドレス）のメモリブロックから順番に割り
   当てられた切替対象のメモリブロックに置き換えられる
   ことを特徴とするメモリ回路。
3. 【請求項３】請求項２において，前記切替対象のメモリ
   ブロックが不良メモリブロックの場合は，当該不良切替
   対象メモリブロックの次のメモリブロックが，切替対象
   のメモリブロックとして，前記不良メモリブロックから
   切り替えられることを特徴とするメモリ回路。
4. 【請求項４】請求項１において，前記アクセス対象のブ
   ロックアドレスが，前記切替対象メモリブロックのブロ
   ックアドレスに対応する時，当該アクセスを禁止する無
   効アクセス検出回路を更に有することを特徴とするメモ
   リ回路。
5. 【請求項５】請求項１において，更に，前記切替対象の
   メモリブロックのブロックアドレスを記憶する切替ブロ
   ックアドレス記憶領域と，前記比較回路が前記不良メモ
   リブロックへのアクセスを検出した時，前記アクセス対
   象のブロックアドレスを対応する切替ブロックアドレス
   に切り替えるブロックアドレス切り替え回路を有するこ
   とを特徴とするメモリ回路。
6. 【請求項６】請求項５において，前記不良ブロックアド
   レス記憶領域と切替ブロックアドレス記憶領域とに対応
   して，当該記憶領域が有効か否かを示す有効テーブル記
   憶領域を有し，前記有効テーブル記憶領域が有効データ
   を有する時に，前記比較回路が活性化され，前記有効テ
   ーブル記憶領域が無効データを有する時に，前記比較回
   路が非活性化されることを特徴とするメモリ回路。
7. 【請求項７】請求項１において，前記比較回路が，前記
   不良メモリブロックへのアクセスを検出した時，対応す
   る前記切替ブロックアドレスのメモリブロックのブロッ
   ク選択信号を出力することを特徴とするメモリ回路。
8. 【請求項８】不良セルを救済可能なメモリ回路におい
   て，それぞれ複数のメモリセルを有する複数の通常メモ
   リブロックと，それぞれ複数のメモリセルを有し，前記
   通常メモリブロック内の不良メモリブロックを置き換え
   る切替候補メモリブロックと，前記不良メモリブロック
   のブロックアドレスとアクセス対象のブロックアドレス
   とを比較して，不良メモリブロックへのアクセスを検出
   する比較回路とを有し，前記通常メモリブロック及び切
   替候補メモリブロックに不良メモリブロックが存在しな
   い場合は，前記アクセス対象のブロックアドレスにした
   がって前記通常メモリブロック及び切替候補メモリブロ
   ックが選択され，前記通常メモリブロックに不良メモリ
   ブロックが存在する場合は，前記比較回路が不良メモリ
   ブロックへのアクセスを検出した時に，前記切替候補メ
   モリブロックが当該不良メモリブロックに代えて選択さ
   れることを特徴とするメモリ回路。
9. 【請求項９】請求項８において，前記比較回路が，前記
   切替候補メモリブロックに対応して複数設けられ，当該
   比較回路が，それぞれ前記不良ブロックアドレスとアク
   セス対象のブロックアドレスとを比較し，一致する時に
   対応する前記切替候補メモリブロックの選択信号を出力
   することを特徴とするメモリ回路。
10. 【請求項１０】請求項８において，更に，前記アクセス
    対象のブロックアドレスが切替候補メモリブロックのブ
    ロックアドレスに対応する時に，当該アクセスを禁止す
    る無効アクセス検出回路を有することを特徴とするメモ
    リ回路。