JP2002269968A - 強磁性体メモリの情報再生方法 - Google Patents
強磁性体メモリの情報再生方法Info
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Abstract
(57)【要約】
【課題】 ＭＲＡＭの情報読み出し速度をシンクロナス
ＤＲＡＭに匹敵するまでに早めるための情報再生方法を
提供する。 【解決手段】 メモリセルＣ１１〜Ｃ１４，Ｃ２１〜Ｃ
２４，Ｃ３１〜Ｃ３４，Ｃ４１〜Ｃ４４は、強磁性体に
よる可変抵抗器Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４，Ｒ３
１〜Ｒ３４，Ｒ４１〜Ｒ４４で情報を記憶する。ビット
線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４はメモリセルＣ１１
〜Ｃ１４，Ｃ２１〜Ｃ２４，Ｃ３１〜Ｃ３４，Ｃ４１〜
Ｃ４４にそれぞれ接続されている。ビット線ＢＬ１，Ｂ
Ｌ２，ＢＬ３，ＢＬ４に接続されたユニット内のセンス
アンプＳＡ１，ＳＡ２，ＳＡ３，ＳＡ４が、クロックパ
ルスに同期して複数のユニットを順次切り替えて起動す
る。クロックパルスに同期して各ユニット内のセンスア
ンプから情報をパラレル出力することにより情報を短い
間隔で連続して再生する。
ＤＲＡＭに匹敵するまでに早めるための情報再生方法を
提供する。 【解決手段】 メモリセルＣ１１〜Ｃ１４，Ｃ２１〜Ｃ
２４，Ｃ３１〜Ｃ３４，Ｃ４１〜Ｃ４４は、強磁性体に
よる可変抵抗器Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４，Ｒ３
１〜Ｒ３４，Ｒ４１〜Ｒ４４で情報を記憶する。ビット
線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４はメモリセルＣ１１
〜Ｃ１４，Ｃ２１〜Ｃ２４，Ｃ３１〜Ｃ３４，Ｃ４１〜
Ｃ４４にそれぞれ接続されている。ビット線ＢＬ１，Ｂ
Ｌ２，ＢＬ３，ＢＬ４に接続されたユニット内のセンス
アンプＳＡ１，ＳＡ２，ＳＡ３，ＳＡ４が、クロックパ
ルスに同期して複数のユニットを順次切り替えて起動す
る。クロックパルスに同期して各ユニット内のセンスア
ンプから情報をパラレル出力することにより情報を短い
間隔で連続して再生する。
Description
【０００１】
【発明の属する技術分野】本発明は、情報を記憶する記
憶メモリに関し、特に、強磁性体を用いた不揮発性メモ
リに係るものである。
憶メモリに関し、特に、強磁性体を用いた不揮発性メモ
リに係るものである。
【０００２】
【従来の技術】一般に、強磁性体は外部から印加された
磁場によって強磁性体内に発生した磁化が外部磁場を取
り除いた後にも残留する（これを残留磁化という）とい
う特性を有している。また、強磁性体は磁化の方向や磁
化の有無などによってその電気抵抗が変化する。これは
磁気抵抗効果と呼ばれており、そのときの電気抵抗値の
変化率を磁気抵抗比（Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａ
ｎｃｅ Ｒａｔｉｏ；ＭＲ比）という。磁気抵抗比が大
きい材料としては巨大磁気抵抗（ＧＭＲ；Ｇｉａｎｔ
Ｍａｇｎｅｔｏ−Ｒｓｉｓｔａｎｃｅ）材料や超巨大磁
気抵抗（ＣＭＲ；Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏ−
Ｒｅｓｉｓｔａｎｃｅ）材料があり、金属、合金、複合
酸化物などである。例えば、Ｆｅ、Ｎｉ、Ｃｏ、Ｇｄ、
Ｔｂおよびこれらの合金や、ＬａXＳｒ1-XＭｎＯ9、Ｌ
ａXＣａ1-XＭｎＯ9などの複合酸化物などの材料があ
る。磁気抵抗材料の残留磁化を利用すれば、磁化方向や
磁化の有無により電気抵抗値を選択して情報を記憶する
不揮発性メモリを構成することができる。このような不
揮発性メモリは磁気メモリ（ＭＲＡＭ；Ｍａｇｎｅｔｉ
ｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と呼ば
れている。
磁場によって強磁性体内に発生した磁化が外部磁場を取
り除いた後にも残留する（これを残留磁化という）とい
う特性を有している。また、強磁性体は磁化の方向や磁
化の有無などによってその電気抵抗が変化する。これは
磁気抵抗効果と呼ばれており、そのときの電気抵抗値の
変化率を磁気抵抗比（Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａ
ｎｃｅ Ｒａｔｉｏ；ＭＲ比）という。磁気抵抗比が大
きい材料としては巨大磁気抵抗（ＧＭＲ；Ｇｉａｎｔ
Ｍａｇｎｅｔｏ−Ｒｓｉｓｔａｎｃｅ）材料や超巨大磁
気抵抗（ＣＭＲ；Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏ−
Ｒｅｓｉｓｔａｎｃｅ）材料があり、金属、合金、複合
酸化物などである。例えば、Ｆｅ、Ｎｉ、Ｃｏ、Ｇｄ、
Ｔｂおよびこれらの合金や、ＬａXＳｒ1-XＭｎＯ9、Ｌ
ａXＣａ1-XＭｎＯ9などの複合酸化物などの材料があ
る。磁気抵抗材料の残留磁化を利用すれば、磁化方向や
磁化の有無により電気抵抗値を選択して情報を記憶する
不揮発性メモリを構成することができる。このような不
揮発性メモリは磁気メモリ（ＭＲＡＭ；Ｍａｇｎｅｔｉ
ｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と呼ば
れている。
【０００３】近年、開発が進められているＭＲＡＭの多
くは、巨大磁気抵抗材料の強磁性体の残留磁化で情報を
記憶しており、磁化方向の違いによって生じる電気抵抗
値の変化を電圧に変換して記憶した情報が読み出される
方式を採用している。また、書込み用配線に電流を流し
て誘起される磁場により強磁性体メモリセルの磁化方向
を変化させることで、メモリセルに情報を書き込み、ま
た、その情報を書き換えることができる。
くは、巨大磁気抵抗材料の強磁性体の残留磁化で情報を
記憶しており、磁化方向の違いによって生じる電気抵抗
値の変化を電圧に変換して記憶した情報が読み出される
方式を採用している。また、書込み用配線に電流を流し
て誘起される磁場により強磁性体メモリセルの磁化方向
を変化させることで、メモリセルに情報を書き込み、ま
た、その情報を書き換えることができる。
【０００４】ＭＲＡＭの各メモリセルは、トンネル磁気
抵抗素子（ＴＭＲ；ＴｕｎｎｅｌＭａｇｎｅｔｏ−Ｒｅ
ｓｉｓｔａｎｃｅ、ＭＴＪ；Ｍａｇｎｅｔｉｃ Ｔｕｎ
ｎｅｌ Ｊｕｎｃｔｉｏｎ）を有している。そして、ト
ンネル絶縁膜を２つの強磁性体で挟んだ構造のトンネル
磁気抵抗素子は磁気抵抗変化率（ＭＲ比）が高く、もっ
とも実用化に近いデバイスと期待されている。
抵抗素子（ＴＭＲ；ＴｕｎｎｅｌＭａｇｎｅｔｏ−Ｒｅ
ｓｉｓｔａｎｃｅ、ＭＴＪ；Ｍａｇｎｅｔｉｃ Ｔｕｎ
ｎｅｌ Ｊｕｎｃｔｉｏｎ）を有している。そして、ト
ンネル絶縁膜を２つの強磁性体で挟んだ構造のトンネル
磁気抵抗素子は磁気抵抗変化率（ＭＲ比）が高く、もっ
とも実用化に近いデバイスと期待されている。
【０００５】
【発明が解決しようとする課題】従来のＭＲＡＭの情報
読み出し方法は、強磁性体の残留磁化で情報を記憶して
いるトンネル磁気抵抗素子に電流を流して、その抵抗値
を電圧に変換することで情報を読み出すものである。こ
の情報読み出し方法においては、抵抗として作用するト
ンネル磁気抵抗素子により遅延が生じる。この遅延が、
ＭＲＡＭの読み出し速度を低下させる主な原因となって
いる。このため大規模なＭＲＡＭチップは、シンクロナ
スＤＲＡＭやＳＲＡＭに比較して読み出し速度が遅い傾
向にある。
読み出し方法は、強磁性体の残留磁化で情報を記憶して
いるトンネル磁気抵抗素子に電流を流して、その抵抗値
を電圧に変換することで情報を読み出すものである。こ
の情報読み出し方法においては、抵抗として作用するト
ンネル磁気抵抗素子により遅延が生じる。この遅延が、
ＭＲＡＭの読み出し速度を低下させる主な原因となって
いる。このため大規模なＭＲＡＭチップは、シンクロナ
スＤＲＡＭやＳＲＡＭに比較して読み出し速度が遅い傾
向にある。
【０００６】また、従来のＭＲＡＭの他の情報読み出し
方法として、１つのメモリセルに記憶された情報を読み
出すために、メモリセルの抵抗状態を変化させ、その前
後２回に渡り同一のメモリセルに対して読み出し動作を
行なうものがある。この場合、トンネル磁気抵抗素子の
遅延による影響は更に顕著になる。
方法として、１つのメモリセルに記憶された情報を読み
出すために、メモリセルの抵抗状態を変化させ、その前
後２回に渡り同一のメモリセルに対して読み出し動作を
行なうものがある。この場合、トンネル磁気抵抗素子の
遅延による影響は更に顕著になる。
【０００７】本発明は、このような従来の技術が有する
未解決の課題を解決するべくなされたものであり、ＭＲ
ＡＭの情報読み出し速度をシンクロナスＤＲＡＭに匹敵
するまでに早めるための情報再生方法を提供することを
目的としている。
未解決の課題を解決するべくなされたものであり、ＭＲ
ＡＭの情報読み出し速度をシンクロナスＤＲＡＭに匹敵
するまでに早めるための情報再生方法を提供することを
目的としている。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の強磁性体メモリの情報再生方法は、強磁性
体からなり磁化の向きにより情報を記憶するハード層、
非磁性層、前記ハード層より保磁力が小さな強磁性体か
らなるソフト層からなる可変抵抗器を備え、前記可変抵
抗器がマトリックス状に配置され、互いに平行で複数の
ビット線を備え、前記ビット線に接続された複数のセン
スアンプを備えた、複数のユニットを有する強磁性体メ
モリの情報再生方法であって、複数の情報を同時にパラ
レル出力するために、前記ユニット内の前記複数のセン
スアンプを同時に起動し、クロックパルスに同期して前
記複数のユニットを順次切り替えて、前記複数のユニッ
ト内の前記センスアンプを起動し、前記クロックパルス
に同期して、前記複数のユニット内の前記複数のセンス
アンプから前記情報をパラレル出力することにより、前
記情報を連続して再生する。
に、本発明の強磁性体メモリの情報再生方法は、強磁性
体からなり磁化の向きにより情報を記憶するハード層、
非磁性層、前記ハード層より保磁力が小さな強磁性体か
らなるソフト層からなる可変抵抗器を備え、前記可変抵
抗器がマトリックス状に配置され、互いに平行で複数の
ビット線を備え、前記ビット線に接続された複数のセン
スアンプを備えた、複数のユニットを有する強磁性体メ
モリの情報再生方法であって、複数の情報を同時にパラ
レル出力するために、前記ユニット内の前記複数のセン
スアンプを同時に起動し、クロックパルスに同期して前
記複数のユニットを順次切り替えて、前記複数のユニッ
ト内の前記センスアンプを起動し、前記クロックパルス
に同期して、前記複数のユニット内の前記複数のセンス
アンプから前記情報をパラレル出力することにより、前
記情報を連続して再生する。
【０００９】本発明によれば、クロックパルス毎に各ユ
ニットが順次起動されることにより、セルにアクセスを
開始してから情報が出力されるまでの時間に他のセルへ
のアクセスが併行して行われるので、セルの情報が出力
されてから次のセルの情報が出力されるまでの時間が短
縮され、シンクロナスＤＲＡＭに匹敵するほどの短時間
で情報を連続読み出しすることができる。 したがっ
て、磁化方向を反転させて可変抵抗器の電気抵抗値を変
化させ、その反転の前後の電気抵抗値より情報を読み取
る場合に、クロックパルス毎に各ユニットが順次起動さ
れることにより、セルにアクセスを開始してから磁化の
反転を経て情報が出力されるまでの時間に、他のセルへ
のアクセスが併行して行われるので、セルの情報が出力
されてから次のセルの情報が出力されるまでの時間が短
縮され、シンクロナスＤＲＡＭに匹敵するほどの短時間
で情報を連続読み出しすることができる。
ニットが順次起動されることにより、セルにアクセスを
開始してから情報が出力されるまでの時間に他のセルへ
のアクセスが併行して行われるので、セルの情報が出力
されてから次のセルの情報が出力されるまでの時間が短
縮され、シンクロナスＤＲＡＭに匹敵するほどの短時間
で情報を連続読み出しすることができる。 したがっ
て、磁化方向を反転させて可変抵抗器の電気抵抗値を変
化させ、その反転の前後の電気抵抗値より情報を読み取
る場合に、クロックパルス毎に各ユニットが順次起動さ
れることにより、セルにアクセスを開始してから磁化の
反転を経て情報が出力されるまでの時間に、他のセルへ
のアクセスが併行して行われるので、セルの情報が出力
されてから次のセルの情報が出力されるまでの時間が短
縮され、シンクロナスＤＲＡＭに匹敵するほどの短時間
で情報を連続読み出しすることができる。
【００１０】また、本発明の実施態様によれば、前記可
変抵抗器の電気抵抗値を検出、保持し、前記ソフト層の
磁化方向を反転し、磁化方向が反転した後の前記電気抵
抗値を検出し、磁化方向が反転する前と後の前記電気抵
抗値を前記センスアンプに入力することにより、前記情
報を再生する。
変抵抗器の電気抵抗値を検出、保持し、前記ソフト層の
磁化方向を反転し、磁化方向が反転した後の前記電気抵
抗値を検出し、磁化方向が反転する前と後の前記電気抵
抗値を前記センスアンプに入力することにより、前記情
報を再生する。
【００１１】本発明の実施態様によれば、前記ユニット
は、互いに平行で前記ビット線に交差する複数のワード
線と、制御端子が所定の前記ワード線に接続され一方の
端子が接地されたスイッチング素子と、所定の前記ビッ
ト線に接続され前記ソフト層の磁化方向が反転する前後
の該ビット線の信号を前記センスアンプに入力すること
で前記可変抵抗器の電気抵抗値を検知する信号検知回路
とを更に有し、前記可変抵抗器は、前記強磁性体の磁化
の方向を選択することで前記電気抵抗値を選択可能であ
り、前記スイッチング素子の他方の端子に一方の端子が
接続され、所定の前記ビット線に他方の端子が接続され
ており、前記ワード線に所定の電圧を印加して前記スイ
ッチング素子をオンにした状態で前記ビット線に電流を
流すことにより、前記可変抵抗器の電気抵抗値を前記信
号検知回路で検出、保持し、前記ソフト層の磁化方向を
反転し、再び前記ワード線に所定の電圧を印加して前記
スイッチング素子をオンにした状態で前記ビット線に電
流を流すことにより、磁化方向が反転した後の前記電気
抵抗値を検出し、磁化方向が反転する前と後の前記磁気
抵抗値を前記センスアンプに入力することにより前記情
報を再生する。
は、互いに平行で前記ビット線に交差する複数のワード
線と、制御端子が所定の前記ワード線に接続され一方の
端子が接地されたスイッチング素子と、所定の前記ビッ
ト線に接続され前記ソフト層の磁化方向が反転する前後
の該ビット線の信号を前記センスアンプに入力すること
で前記可変抵抗器の電気抵抗値を検知する信号検知回路
とを更に有し、前記可変抵抗器は、前記強磁性体の磁化
の方向を選択することで前記電気抵抗値を選択可能であ
り、前記スイッチング素子の他方の端子に一方の端子が
接続され、所定の前記ビット線に他方の端子が接続され
ており、前記ワード線に所定の電圧を印加して前記スイ
ッチング素子をオンにした状態で前記ビット線に電流を
流すことにより、前記可変抵抗器の電気抵抗値を前記信
号検知回路で検出、保持し、前記ソフト層の磁化方向を
反転し、再び前記ワード線に所定の電圧を印加して前記
スイッチング素子をオンにした状態で前記ビット線に電
流を流すことにより、磁化方向が反転した後の前記電気
抵抗値を検出し、磁化方向が反転する前と後の前記磁気
抵抗値を前記センスアンプに入力することにより前記情
報を再生する。
【００１２】したがって、磁化方向を反転させて可変抵
抗器の電気抵抗値を変化させ、その反転の前後の電気抵
抗値より情報を読み取る場合に、クロックパルス毎に各
ユニットが順次起動されることにより、セルにアクセス
を開始し、磁化の反転前の電気抵抗値を保持した後に磁
化を反転し、反転後の電気抵抗値を反転前のものと比較
する動作が複数ユニットで併行して行われるので、セル
の情報が出力されてから次のセルの情報が出力されるま
での時間が短縮され、ＤＲＡＭに匹敵するほどの短時間
で情報を連続読み出しすることができる。
抗器の電気抵抗値を変化させ、その反転の前後の電気抵
抗値より情報を読み取る場合に、クロックパルス毎に各
ユニットが順次起動されることにより、セルにアクセス
を開始し、磁化の反転前の電気抵抗値を保持した後に磁
化を反転し、反転後の電気抵抗値を反転前のものと比較
する動作が複数ユニットで併行して行われるので、セル
の情報が出力されてから次のセルの情報が出力されるま
での時間が短縮され、ＤＲＡＭに匹敵するほどの短時間
で情報を連続読み出しすることができる。
【００１３】また、本発明の実施態様によれば、前記ユ
ニットは、互いに平行で前記ビット線に交差する複数の
ワード線と、制御端子が所定の前記ワード線に接続され
一方の端子が接地されたスイッチング素子と、前記可変
抵抗器の電気抵抗値を電圧信号として検知する信号検知
回路と、所定の参照値を電圧信号として発生する回路を
更に有し、前記可変抵抗器は、前記強磁性体の磁化の方
向を選択することで前記電気抵抗値を選択可能であり、
前記スイッチング素子の他方の端子に一方の端子が接続
され、所定の前記ビット線に他方の端子が接続されてお
り、前記ワード線に所定の電圧を印加して前記スイッチ
ング素子をオンにした状態で前記ビット線に電流を流す
ことにより、前記可変抵抗器の電気抵抗値をビット線に
発生する電圧信号として前記信号検知回路で検出し、同
時に、前記参照値を前記信号検知回路で検出し、前記ビ
ット線に発生する電圧信号と、前記参照値を前記センス
アンプに入力することにより前記情報を再生する、請求
項１記載の強磁性体メモリの情報再生する。
ニットは、互いに平行で前記ビット線に交差する複数の
ワード線と、制御端子が所定の前記ワード線に接続され
一方の端子が接地されたスイッチング素子と、前記可変
抵抗器の電気抵抗値を電圧信号として検知する信号検知
回路と、所定の参照値を電圧信号として発生する回路を
更に有し、前記可変抵抗器は、前記強磁性体の磁化の方
向を選択することで前記電気抵抗値を選択可能であり、
前記スイッチング素子の他方の端子に一方の端子が接続
され、所定の前記ビット線に他方の端子が接続されてお
り、前記ワード線に所定の電圧を印加して前記スイッチ
ング素子をオンにした状態で前記ビット線に電流を流す
ことにより、前記可変抵抗器の電気抵抗値をビット線に
発生する電圧信号として前記信号検知回路で検出し、同
時に、前記参照値を前記信号検知回路で検出し、前記ビ
ット線に発生する電圧信号と、前記参照値を前記センス
アンプに入力することにより前記情報を再生する、請求
項１記載の強磁性体メモリの情報再生する。
【００１４】参照値を発生する回路としては、メモリセ
ルと同様の構造を有した参照用セルを用いてもよく、別
途電圧発生用電源回路を用いても良い。
ルと同様の構造を有した参照用セルを用いてもよく、別
途電圧発生用電源回路を用いても良い。
【００１５】本発明の実施態様によれば、前記各ユニッ
トにおいて同時に起動されるセンスアンプの数が、１つ
のクロックパルス当たりにパラレル出力される情報のビ
ット数と同じである。
トにおいて同時に起動されるセンスアンプの数が、１つ
のクロックパルス当たりにパラレル出力される情報のビ
ット数と同じである。
【００１６】本発明の実施態様によれば、前記スイッチ
ング素子として電界効果型トランジスタを用い、該電界
効果型トランジスタのゲート端子を前記制御端子とし、
ソース端子を前記スイッチング素子の前記一方の端子と
し、ドレイン端子を前記スイッチング素子の前記他方の
端子とした。
ング素子として電界効果型トランジスタを用い、該電界
効果型トランジスタのゲート端子を前記制御端子とし、
ソース端子を前記スイッチング素子の前記一方の端子と
し、ドレイン端子を前記スイッチング素子の前記他方の
端子とした。
【００１７】本発明の実施態様によれば、前記スイッチ
ング素子として薄膜トランジスタを用いている。
ング素子として薄膜トランジスタを用いている。
【００１８】本発明の実施態様によれば、前記スイッチ
ング素子が半導体基板上に形成されている。
ング素子が半導体基板上に形成されている。
【００１９】本発明の実施態様によれば、前記半導体基
板としてシリコン単結晶基板を用いている。
板としてシリコン単結晶基板を用いている。
【００２０】本発明の実施態様によれば、前記可変抵抗
器としてトンネル磁気抵抗素子を用いている。
器としてトンネル磁気抵抗素子を用いている。
【００２１】本発明の実施態様によれば、前記トンネル
磁気抵抗素子の強磁性体膜の磁化の方向を膜面に対して
水平方向としている。
磁気抵抗素子の強磁性体膜の磁化の方向を膜面に対して
水平方向としている。
【００２２】また、前記トンネル磁気抵抗素子の強磁性
体膜の磁化の方向を膜面に対して垂直方向としてもよ
い。
体膜の磁化の方向を膜面に対して垂直方向としてもよ
い。
【００２３】本発明の実施態様によれば、前記トンネル
磁気抵抗素子は、第１の強磁性体膜である前記ハード層
と、第２の強磁性体膜である前記ソフト層に、トンネル
絶縁膜である前記非磁性層が挟まれてなる。
磁気抵抗素子は、第１の強磁性体膜である前記ハード層
と、第２の強磁性体膜である前記ソフト層に、トンネル
絶縁膜である前記非磁性層が挟まれてなる。
【００２４】
【発明の実施の形態】本発明の実施の形態について図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００２５】図１は、本発明の一実施形態の強磁性体メ
モリの構成を示す回路構成図である。
モリの構成を示す回路構成図である。
【００２６】本実施形態の強磁性体メモリは、４×４の
マトリクス状に配置されたメモリセルＣ１１，１２，１
３，１４，２１，２２，２３，２４，３１，３２，３
３，３４，４１，４２，４３，４４と、書き込み線ＷＬ
１，２，３，４と、ビット線ＢＬ１，２，３，４と、電
界効果型トランジスタＴｓ１，２，３，４及び電界効果
型トランジスタＴｓ１′，２′，３′，４′と、電界効
果型トランジスタＴｂ１，２，３，４と、センスアンプ
ＳＡ１，２，３，４を有している。
マトリクス状に配置されたメモリセルＣ１１，１２，１
３，１４，２１，２２，２３，２４，３１，３２，３
３，３４，４１，４２，４３，４４と、書き込み線ＷＬ
１，２，３，４と、ビット線ＢＬ１，２，３，４と、電
界効果型トランジスタＴｓ１，２，３，４及び電界効果
型トランジスタＴｓ１′，２′，３′，４′と、電界効
果型トランジスタＴｂ１，２，３，４と、センスアンプ
ＳＡ１，２，３，４を有している。
【００２７】ビット線ＢＬ１，２，３，４は互いに平行
に配置されている。
に配置されている。
【００２８】書き込み線ＷＬ１，２，３，４は互いに平
行であり、ビット線ＢＬ１，２，３，４と交差して配置
されている。
行であり、ビット線ＢＬ１，２，３，４と交差して配置
されている。
【００２９】メモリセルＣ１１は、電界効果型トランジ
スタＴ１１と、強磁性体の磁化方向を選択することによ
り電気抵抗値を可変とした可変抵抗器として機能するＴ
ＭＲ素子Ｒ１１とを有しており、電界効果型トランジス
タＴ１１のドレインとＴＭＲ素子Ｒ１１の一方の端子が
接続されている。また、電界効果トランジスタＴ１１の
ソースは接地されている。
スタＴ１１と、強磁性体の磁化方向を選択することによ
り電気抵抗値を可変とした可変抵抗器として機能するＴ
ＭＲ素子Ｒ１１とを有しており、電界効果型トランジス
タＴ１１のドレインとＴＭＲ素子Ｒ１１の一方の端子が
接続されている。また、電界効果トランジスタＴ１１の
ソースは接地されている。
【００３０】同様に、メモリセルＣ１２、Ｃ１３、Ｃ１
４、Ｃ２１、Ｃ２２、Ｃ２３、Ｃ２４、Ｃ３１、Ｃ３
２、Ｃ３３、Ｃ３４、Ｃ４１、Ｃ４２、Ｃ４３及びＣ４
４は、対応する電界効果型トランジスタＴ１２、Ｔ１
３、Ｔ１４、Ｔ２１、Ｔ２２、Ｔ２３、Ｔ２４、Ｔ３
１、Ｔ３２、Ｔ３３、Ｔ３４、Ｔ４１、Ｔ４２、Ｔ４３
及びＴ４４と、対応するＴＭＲ素子Ｒ１２、Ｒ１３、Ｒ
１４、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、Ｒ３１、Ｒ３
２、Ｒ３３、Ｒ３４、Ｒ４１、Ｒ４２、Ｒ４３、Ｒ４４
とがそれぞれ接続された構成である。
４、Ｃ２１、Ｃ２２、Ｃ２３、Ｃ２４、Ｃ３１、Ｃ３
２、Ｃ３３、Ｃ３４、Ｃ４１、Ｃ４２、Ｃ４３及びＣ４
４は、対応する電界効果型トランジスタＴ１２、Ｔ１
３、Ｔ１４、Ｔ２１、Ｔ２２、Ｔ２３、Ｔ２４、Ｔ３
１、Ｔ３２、Ｔ３３、Ｔ３４、Ｔ４１、Ｔ４２、Ｔ４３
及びＴ４４と、対応するＴＭＲ素子Ｒ１２、Ｒ１３、Ｒ
１４、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、Ｒ３１、Ｒ３
２、Ｒ３３、Ｒ３４、Ｒ４１、Ｒ４２、Ｒ４３、Ｒ４４
とがそれぞれ接続された構成である。
【００３１】電界効果型トランジスタＴ１１，２１，３
１，４１のゲートは、１つのワード線（不図示）に共通
接続されている。同様に、電界効果型トランジスタＴ１
２，２２，３２，４２のゲートは他のワード線（不図
示）に共通接続されている。電界効果型トランジスタＴ
１３，２３，３３，４３のゲート、及び電界効果型トラ
ンジスタＴ１４，２４，３４，４４のゲートも同様であ
る。なお、ワード線は上述したように電界効果型トラン
ジスタのゲートが共通接続する配線であるが、図を複雑
にしないために図中には示していない。ワード線は、所
定の電圧をゲートに印加することで電界効果トランジス
タをオン、オフするための配線である。
１，４１のゲートは、１つのワード線（不図示）に共通
接続されている。同様に、電界効果型トランジスタＴ１
２，２２，３２，４２のゲートは他のワード線（不図
示）に共通接続されている。電界効果型トランジスタＴ
１３，２３，３３，４３のゲート、及び電界効果型トラ
ンジスタＴ１４，２４，３４，４４のゲートも同様であ
る。なお、ワード線は上述したように電界効果型トラン
ジスタのゲートが共通接続する配線であるが、図を複雑
にしないために図中には示していない。ワード線は、所
定の電圧をゲートに印加することで電界効果トランジス
タをオン、オフするための配線である。
【００３２】また、ＴＭＲ素子Ｒ１１，１２，１３，１
４の他方の端子はビット線ＢＬ１に接続されている。同
様に、ＴＭＲ素子Ｒ２１，２２，２３，２４の他方の端
子はビット線ＢＬ２に共通接続されており、ＴＭＲ素子
Ｒ３１，３２，３３，３４の他方の端子はビット線ＢＬ
３に共通接続されており、ＴＭＲ素子Ｒ４１，４２，４
３，４４の他方の端子はビット線ＢＬ４に共通接続され
ている。
４の他方の端子はビット線ＢＬ１に接続されている。同
様に、ＴＭＲ素子Ｒ２１，２２，２３，２４の他方の端
子はビット線ＢＬ２に共通接続されており、ＴＭＲ素子
Ｒ３１，３２，３３，３４の他方の端子はビット線ＢＬ
３に共通接続されており、ＴＭＲ素子Ｒ４１，４２，４
３，４４の他方の端子はビット線ＢＬ４に共通接続され
ている。
【００３３】電界効果型トランジスタＴｓ１，２，３，
４は、オンすると、それぞれに対応するセンスアンプＳ
Ａ１，２，３，４の一方の入力端子にビット線ＢＬ１，
２，３，４の電圧レベルを入力するスイッチング素子で
ある。
４は、オンすると、それぞれに対応するセンスアンプＳ
Ａ１，２，３，４の一方の入力端子にビット線ＢＬ１，
２，３，４の電圧レベルを入力するスイッチング素子で
ある。
【００３４】電界効果型トランジスタＴｓ１′，２′，
３′，４′は、オンすると、それぞれに対応するセンス
アンプＳＡ１，２，３，４の他方の入力端子に、ビット
線ＢＬ１，２，３，４の電圧レベルをそれぞれ入力する
スイッチング素子である。
３′，４′は、オンすると、それぞれに対応するセンス
アンプＳＡ１，２，３，４の他方の入力端子に、ビット
線ＢＬ１，２，３，４の電圧レベルをそれぞれ入力する
スイッチング素子である。
【００３５】センスアンプＳＡ１，２，３，４は、２つ
の入力電圧のレベルを比較した結果により“１”または
“０”を出力する信号検出回路である。
の入力電圧のレベルを比較した結果により“１”または
“０”を出力する信号検出回路である。
【００３６】電界効果型トランジスタＴｂ１，２，３，
４は、それぞれに対応するビット線ＢＬ１，２，３，４
に書き込み電流を流すときにオンし、各ビット線を接地
して書き込み電流を流すためのスイッチング素子であ
る。
４は、それぞれに対応するビット線ＢＬ１，２，３，４
に書き込み電流を流すときにオンし、各ビット線を接地
して書き込み電流を流すためのスイッチング素子であ
る。
【００３７】図１に示された強磁性体メモリへの情報の
書き込みは、所望のビット線および書き込み線の両方に
電流を流すことで行われる。また、情報の読み出しは、
１つのセンスアンプ（例えば、ＳＡ１）に接続された２
つの電界効果トランジスタ（例えば、Ｔｓ１とＴｓ
１′）を切り替えてオンして、そのときの電圧変動をセ
ンスアンプで検知することで行われる。
書き込みは、所望のビット線および書き込み線の両方に
電流を流すことで行われる。また、情報の読み出しは、
１つのセンスアンプ（例えば、ＳＡ１）に接続された２
つの電界効果トランジスタ（例えば、Ｔｓ１とＴｓ
１′）を切り替えてオンして、そのときの電圧変動をセ
ンスアンプで検知することで行われる。
【００３８】これらの回路は半導体基板上に形成されて
いる。
いる。
【００３９】図２は、水平磁化（ａ）および垂直磁化
（ｂ）の場合のＴＭＲ素子の磁化の一例を説明するため
の説明図である。水平磁化とは強磁性体膜面に対して水
平に磁化することをいい、垂直磁化とは強磁性体膜面に
対して垂直に磁化することをいう。そして何れの場合
も、強磁性体膜の磁化は配線に流れる電流によって誘起
された磁場によって反転する。本実施形態では水平磁化
あるいは垂直磁化のいずれを用いてもよい。
（ｂ）の場合のＴＭＲ素子の磁化の一例を説明するため
の説明図である。水平磁化とは強磁性体膜面に対して水
平に磁化することをいい、垂直磁化とは強磁性体膜面に
対して垂直に磁化することをいう。そして何れの場合
も、強磁性体膜の磁化は配線に流れる電流によって誘起
された磁場によって反転する。本実施形態では水平磁化
あるいは垂直磁化のいずれを用いてもよい。
【００４０】図２を参照すると、ＴＭＲ素子は水平磁化
（ａ）、垂直磁化（ｂ）のいずれの場合でも、大きな保
磁力を持つ強磁性体膜（ハード層）１６と、それより小
さい保磁力を持つ強磁性体膜（ソフト層）１６′によっ
てトンネル絶縁膜１７が挟まれた構造であり、２つの強
磁性体膜１６、１６′の磁化方向が平行かつ同一方向で
ある場合（以下、平行と称する）と、平行かつ反対方向
である場合（以下、反平行と称する）とで流れるトンネ
ル電流量が大きく異なり、ＴＭＲ素子の抵抗値が異な
る。なお、トンネル絶縁膜１７の代わりにの様々な非磁
性層を用いても良い。
（ａ）、垂直磁化（ｂ）のいずれの場合でも、大きな保
磁力を持つ強磁性体膜（ハード層）１６と、それより小
さい保磁力を持つ強磁性体膜（ソフト層）１６′によっ
てトンネル絶縁膜１７が挟まれた構造であり、２つの強
磁性体膜１６、１６′の磁化方向が平行かつ同一方向で
ある場合（以下、平行と称する）と、平行かつ反対方向
である場合（以下、反平行と称する）とで流れるトンネ
ル電流量が大きく異なり、ＴＭＲ素子の抵抗値が異な
る。なお、トンネル絶縁膜１７の代わりにの様々な非磁
性層を用いても良い。
【００４１】ハード層１６及びソフト層１６′に外部磁
場を与えたときの磁化の変化は図３に示すようなヒステ
リシス曲線を描く。例えば、負方向（図３では下）に磁
化された強磁性体膜に外部から与える磁場を徐々に大き
くした場合、所定の磁場強度Ｈｃを超えると正方向の磁
化が始まり、所定の大きさになると磁化が飽和する。強
磁性体膜１６と強磁性体膜１６′とは保磁力が異なるた
め、磁化が始まる磁場強度、及び磁化が飽和する磁場強
度が互いに異なっている。そして、保磁力の強い強磁性
体膜１６の磁化が始まる磁場強度は、保磁力の弱い強磁
性体膜１６′の磁化が飽和する磁場強度よりも大きい。
場を与えたときの磁化の変化は図３に示すようなヒステ
リシス曲線を描く。例えば、負方向（図３では下）に磁
化された強磁性体膜に外部から与える磁場を徐々に大き
くした場合、所定の磁場強度Ｈｃを超えると正方向の磁
化が始まり、所定の大きさになると磁化が飽和する。強
磁性体膜１６と強磁性体膜１６′とは保磁力が異なるた
め、磁化が始まる磁場強度、及び磁化が飽和する磁場強
度が互いに異なっている。そして、保磁力の強い強磁性
体膜１６の磁化が始まる磁場強度は、保磁力の弱い強磁
性体膜１６′の磁化が飽和する磁場強度よりも大きい。
【００４２】情報を保持するための層としては保磁力の
大きいハード層１６が用られる。記憶した情報を書き換
えるときはハード層１６の磁化方向を変更する。このた
め、情報の書き換えには比較的大きな外部磁場を必要と
し、本実施形態では書き込み線（ＷＬ）とビット線（Ｂ
Ｌ）両方に書き込み電流を流し、その交点における合成
磁場によりハード層１６の磁化方向を決定する。一方、
ソフト層１６′は保磁力が小さく、情報を長時間に渡り
保証できなくてもよく、読み出し動作時に比較的小さな
外部磁場が与えられて磁化が反転する。読み出し時にソ
フト層１６′の磁化を反転させてもハード層１６の磁化
は反転しない。
大きいハード層１６が用られる。記憶した情報を書き換
えるときはハード層１６の磁化方向を変更する。このた
め、情報の書き換えには比較的大きな外部磁場を必要と
し、本実施形態では書き込み線（ＷＬ）とビット線（Ｂ
Ｌ）両方に書き込み電流を流し、その交点における合成
磁場によりハード層１６の磁化方向を決定する。一方、
ソフト層１６′は保磁力が小さく、情報を長時間に渡り
保証できなくてもよく、読み出し動作時に比較的小さな
外部磁場が与えられて磁化が反転する。読み出し時にソ
フト層１６′の磁化を反転させてもハード層１６の磁化
は反転しない。
【００４３】例えば、ハード層１６およびソフト層１
６′の強磁性体膜には金属材料や合金などが用いられ、
トンネル絶縁膜１７にはＡｌ2Ｏ3のような酸化物絶縁材
料が用いられることが多い。一般に、ＴＭＲ素子は反平
行のとき抵抗値が大きく、平行のとき抵抗値が小さい。
６′の強磁性体膜には金属材料や合金などが用いられ、
トンネル絶縁膜１７にはＡｌ2Ｏ3のような酸化物絶縁材
料が用いられることが多い。一般に、ＴＭＲ素子は反平
行のとき抵抗値が大きく、平行のとき抵抗値が小さい。
【００４４】本実施形態におけるメモリチップは上述し
たメモリセルを用いて構成される。
たメモリセルを用いて構成される。
【００４５】図４の例では、メモリセルアレイＣＡ１〜
ＣＡ３２は、１本のビット線に接続された２５６個のメ
モリセルをそれぞれ有している。また、１つのユニット
は３２個のメモリセルアレイＣＡ１〜ＣＡ３２で構成さ
れている。
ＣＡ３２は、１本のビット線に接続された２５６個のメ
モリセルをそれぞれ有している。また、１つのユニット
は３２個のメモリセルアレイＣＡ１〜ＣＡ３２で構成さ
れている。
【００４６】したがって、１つのユニットは約８キロビ
ット分のメモリセルを有し、３２個のセンスアンプ群を
１度に起動することで、３２ビット分の情報を１回の操
作でパラレル読み出しできる。更に、図５に示すよう
に、約６４キロビット分の１つのメモリチップは８個の
ユニットＵ１〜Ｕ８で構成されている。また、図４及び
図５においてメモリセルの区分けを変えて得みると、各
ユニットＵ１〜Ｕ８は３２個のメモリセルからなるメモ
リセル群をそれぞれ２５６個づつ有するといえる。
ット分のメモリセルを有し、３２個のセンスアンプ群を
１度に起動することで、３２ビット分の情報を１回の操
作でパラレル読み出しできる。更に、図５に示すよう
に、約６４キロビット分の１つのメモリチップは８個の
ユニットＵ１〜Ｕ８で構成されている。また、図４及び
図５においてメモリセルの区分けを変えて得みると、各
ユニットＵ１〜Ｕ８は３２個のメモリセルからなるメモ
リセル群をそれぞれ２５６個づつ有するといえる。
【００４７】次に、図６から図９を参照して、ユニット
内の複数のメモリセルアレイからパラレル読み出しを行
なう場合の読み出し方法について説明する。なお、図６
から図９では４×４ビットの水平磁化マトリックスセル
を例示するが、上述した２５６×３２ビットのマトリッ
クスセルを有するユニットも同様の方法でパラレル読み
出し可能である。
内の複数のメモリセルアレイからパラレル読み出しを行
なう場合の読み出し方法について説明する。なお、図６
から図９では４×４ビットの水平磁化マトリックスセル
を例示するが、上述した２５６×３２ビットのマトリッ
クスセルを有するユニットも同様の方法でパラレル読み
出し可能である。
【００４８】ここでは、ＴＭＲ素子Ｒ１３，２３，３
３，４３に記憶された情報をパラレル読み出しする場合
を例として読み出し方法について説明する。
３，４３に記憶された情報をパラレル読み出しする場合
を例として読み出し方法について説明する。
【００４９】先ず、図６に示すように、矢印方向のパル
ス電流を書き込み線ＷＬ３のみに流し、ＴＭＲ素子Ｒ１
３，２３，３３，４３のソフト層に図６上で右向きの磁
化を発生させる。これにより、ハード層の磁化が右向き
のセルは、ハード層とソフト層の磁化が互いに平行とな
り低抵抗状態となる。また、ハード層の磁化が左向きの
セルは、ハード層とソフト層の磁化が互いに反平行とな
り高抵抗状態となる。
ス電流を書き込み線ＷＬ３のみに流し、ＴＭＲ素子Ｒ１
３，２３，３３，４３のソフト層に図６上で右向きの磁
化を発生させる。これにより、ハード層の磁化が右向き
のセルは、ハード層とソフト層の磁化が互いに平行とな
り低抵抗状態となる。また、ハード層の磁化が左向きの
セルは、ハード層とソフト層の磁化が互いに反平行とな
り高抵抗状態となる。
【００５０】次に、図７に示すように、ワード線（不図
示）に所定の電圧を印加して電界効果型トランジスタＴ
１３，２３，３３，４３をオンにした状態でビット線Ｂ
Ｌ１，２，３，４に定電流を流し、更に、電界効果型ト
ランジスタＴｓ１，２，３，４をオンにしてセンスアン
プＳＡ１，２，３，４の＋側端子にビット線ＢＬ１，
２，３，４の各電位を入力する。
示）に所定の電圧を印加して電界効果型トランジスタＴ
１３，２３，３３，４３をオンにした状態でビット線Ｂ
Ｌ１，２，３，４に定電流を流し、更に、電界効果型ト
ランジスタＴｓ１，２，３，４をオンにしてセンスアン
プＳＡ１，２，３，４の＋側端子にビット線ＢＬ１，
２，３，４の各電位を入力する。
【００５１】次に、図８に示すように、再び矢印方向の
パルス電流を書き込み線ＷＬ３のみに流し、ＴＭＲ素子
Ｒ１３，２３，３３，４３のソフト層に図８上で左向き
の磁化を発生させる。これにより、ハード層の磁化が右
向きのセルは、ハード層とソフト層の磁化が互いに反平
行となり高抵抗状態になる。また、ハード層の磁化が左
向きのセルは、ハード層とソフト層の磁化が互いに平行
となり低抵抗状態になる。
パルス電流を書き込み線ＷＬ３のみに流し、ＴＭＲ素子
Ｒ１３，２３，３３，４３のソフト層に図８上で左向き
の磁化を発生させる。これにより、ハード層の磁化が右
向きのセルは、ハード層とソフト層の磁化が互いに反平
行となり高抵抗状態になる。また、ハード層の磁化が左
向きのセルは、ハード層とソフト層の磁化が互いに平行
となり低抵抗状態になる。
【００５２】次に、図９に示すように、ＴＭＲ素子Ｔ１
３，２３，３３，４３をオンにした状態でビット線ＢＬ
１，２，３，４に定電流を流し、更に、電界効果型トラ
ンジスタＴｓ１′，２′，３′，４′をオンにしてセン
スアンプＳＡ１，２，３，４の−側端子にビット線ＢＬ
１，２，３，４の各電位を入力する。
３，２３，３３，４３をオンにした状態でビット線ＢＬ
１，２，３，４に定電流を流し、更に、電界効果型トラ
ンジスタＴｓ１′，２′，３′，４′をオンにしてセン
スアンプＳＡ１，２，３，４の−側端子にビット線ＢＬ
１，２，３，４の各電位を入力する。
【００５３】この結果、各ビット線ＢＬ１，２，３，４
のうちハード層の磁化が左向きのものに配置されたセン
スアンプは“Ｈｉｇｈ”レベル信号を出力する。また、
ハード層の磁化が右向きのものに配置されたセンスアン
プは“Ｌｏｗ”レベル信号を出力する。例えば、ＴＭＲ
素子Ｒ１３及びＲ３３はハード層の磁化方向が右向き
で、ＴＭＲ素子Ｒ２３及びＲ４３はハード層の磁化方向
が左向きであったとすると、センスアンプＳＡ１及びＳ
Ａ３は“Ｈｉｇｈ”レベル信号を出力し、センスアンプ
ＳＡ２及びＳＡ４は“Ｌｏｗ”レベル信号を出力する。
のうちハード層の磁化が左向きのものに配置されたセン
スアンプは“Ｈｉｇｈ”レベル信号を出力する。また、
ハード層の磁化が右向きのものに配置されたセンスアン
プは“Ｌｏｗ”レベル信号を出力する。例えば、ＴＭＲ
素子Ｒ１３及びＲ３３はハード層の磁化方向が右向き
で、ＴＭＲ素子Ｒ２３及びＲ４３はハード層の磁化方向
が左向きであったとすると、センスアンプＳＡ１及びＳ
Ａ３は“Ｈｉｇｈ”レベル信号を出力し、センスアンプ
ＳＡ２及びＳＡ４は“Ｌｏｗ”レベル信号を出力する。
【００５４】図１０は、図６から図９の読み出し方法に
おける各配線やＦＥＴの動作状態を示すタイミングチャ
ートである。図１０によればクロックの８パルス分の時
間で４ビットの情報がパラレルに出力されることがわか
る。
おける各配線やＦＥＴの動作状態を示すタイミングチャ
ートである。図１０によればクロックの８パルス分の時
間で４ビットの情報がパラレルに出力されることがわか
る。
【００５５】図１１は、２５６×３２メモリセルを有す
るユニットが８個配置されたメモリチップに記憶された
情報の読み出し方法について説明するための説明図であ
る。
るユニットが８個配置されたメモリチップに記憶された
情報の読み出し方法について説明するための説明図であ
る。
【００５６】各ユニットＵ１，２，３，４，５，６，
７，８は、図６から図９に示したと同様の方法で、所望
のメモリセル群を選択し、３２個のセンスアンプを同時
に起動させると、３２ビットのデータをパラレルに出力
する。
７，８は、図６から図９に示したと同様の方法で、所望
のメモリセル群を選択し、３２個のセンスアンプを同時
に起動させると、３２ビットのデータをパラレルに出力
する。
【００５７】各ユニットＵ１，２，３，４，５，６，
７，８は、それぞれ２５６個のメモリセル群を有する。
ここでは、各ユニット毎に４個のメモリセル群に注目し
て図１１に示す。ユニットＵ１についてはメモリセル群
Ｕ１ａ、Ｕ１ｂ、Ｕ１ｃ、Ｕ１ｄに注目する。同様にし
て、ユニットＵ２についてはメモリセル群Ｕ２ａ、Ｕ２
ｂ、Ｕ２ｃ、Ｕ２ｄに注目する。ユニットＵ３〜Ｕ８に
ついても同様である。
７，８は、それぞれ２５６個のメモリセル群を有する。
ここでは、各ユニット毎に４個のメモリセル群に注目し
て図１１に示す。ユニットＵ１についてはメモリセル群
Ｕ１ａ、Ｕ１ｂ、Ｕ１ｃ、Ｕ１ｄに注目する。同様にし
て、ユニットＵ２についてはメモリセル群Ｕ２ａ、Ｕ２
ｂ、Ｕ２ｃ、Ｕ２ｄに注目する。ユニットＵ３〜Ｕ８に
ついても同様である。
【００５８】図１１に示されたメモリチップに記憶され
た情報の読み出し方法について説明する。
た情報の読み出し方法について説明する。
【００５９】まず、１パルス目のクロックで、メモリセ
ル群Ｕ１ａの３２個のメモリセルに対するアクセスを開
始する。メモリセル群Ｕ１ａへのアクセスは図１０に示
したと同様に行われ、８パルス目のクロックで情報が出
力される。
ル群Ｕ１ａの３２個のメモリセルに対するアクセスを開
始する。メモリセル群Ｕ１ａへのアクセスは図１０に示
したと同様に行われ、８パルス目のクロックで情報が出
力される。
【００６０】次に、２パルス目のクロックで、メモリセ
ル群Ｕ２ａの３２個のメモリセルに対するアクセスを開
始する。メモリセル群Ｕ２ａへのアクセスも図１０に示
したと同様に行われ、９パルス目のクロックで情報が出
力される。
ル群Ｕ２ａの３２個のメモリセルに対するアクセスを開
始する。メモリセル群Ｕ２ａへのアクセスも図１０に示
したと同様に行われ、９パルス目のクロックで情報が出
力される。
【００６１】以下、同様にして、３パルス目のクロック
でメモリセル群Ｕ３ａへのアクセスを開始し、４パルス
目のクロックでメモリセル群Ｕ４ａへのアクセスを開始
する。また、メモリセル群Ｕ８ａまでアクセス開始した
ら、次にメモリセル群Ｕ１ｂへのアクセスを開始する。
でメモリセル群Ｕ３ａへのアクセスを開始し、４パルス
目のクロックでメモリセル群Ｕ４ａへのアクセスを開始
する。また、メモリセル群Ｕ８ａまでアクセス開始した
ら、次にメモリセル群Ｕ１ｂへのアクセスを開始する。
【００６２】したがって、８パルス目以降のクロック毎
に３２ビットの情報が出力される。例えば、６６ＭＨｚ
のクロック周波数で、本実施形態の読み出し方法により
ＭＲＡＭの読み出しを行うと、最初のアクセス開始から
１２０ｎｓｅｃ後に最初の３２ビットデータが出力さ
れ、その後１５ｎｓｅｃ毎に３２ビットデータが出力さ
れる。
に３２ビットの情報が出力される。例えば、６６ＭＨｚ
のクロック周波数で、本実施形態の読み出し方法により
ＭＲＡＭの読み出しを行うと、最初のアクセス開始から
１２０ｎｓｅｃ後に最初の３２ビットデータが出力さ
れ、その後１５ｎｓｅｃ毎に３２ビットデータが出力さ
れる。
【００６３】本実施態様では、１個の可変抵抗器と１個
のスイッチング素子からなるメモリセルが、例えば
“１”または“０”の２値を記憶する。
のスイッチング素子からなるメモリセルが、例えば
“１”または“０”の２値を記憶する。
【００６４】メモリセルはマトリックス状（碁盤目状）
に複数配置され、各可変抵抗器の１端子は所定のビット
線に接続される。また、１本のビット線には１個のセン
スアンプが接続される。
に複数配置され、各可変抵抗器の１端子は所定のビット
線に接続される。また、１本のビット線には１個のセン
スアンプが接続される。
【００６５】このマトリックス状のメモリセルとセンス
アンプなどからなる一組のメモリアレイを“ユニット”
と称し、複数のユニット（例えば、８ユニット）でメモ
リチプップが構成される。
アンプなどからなる一組のメモリアレイを“ユニット”
と称し、複数のユニット（例えば、８ユニット）でメモ
リチプップが構成される。
【００６６】また、通常、メモリ素子を駆動するために
所定の周波数のクロックパルスを用いて電圧印加やセン
スアンプの起動などのタイミングを合わせる。一例とし
て、本実施形態ではクロック周波数は、６６ＭＨｚ（即
ち、周期１５ｎｓ）である。
所定の周波数のクロックパルスを用いて電圧印加やセン
スアンプの起動などのタイミングを合わせる。一例とし
て、本実施形態ではクロック周波数は、６６ＭＨｚ（即
ち、周期１５ｎｓ）である。
【００６７】本実施態様では、あるユニットの複数のセ
ンスアンプ（例えば３２個）をあるクロックパルスに同
期させて起動し、他のユニットの複数のセンスアンプを
次のクロックパルスに同期させて起動し、続いて、更に
他のユニットの複数のセンスアンプを更に次のクロック
パルスに同期させて起動する、というように次々とユニ
ットのセンスアンプを起動させる（例えば８ユニットま
で）。
ンスアンプ（例えば３２個）をあるクロックパルスに同
期させて起動し、他のユニットの複数のセンスアンプを
次のクロックパルスに同期させて起動し、続いて、更に
他のユニットの複数のセンスアンプを更に次のクロック
パルスに同期させて起動する、というように次々とユニ
ットのセンスアンプを起動させる（例えば８ユニットま
で）。
【００６８】最初のユニットのセンスアンプは、クロッ
クの８番目のパルスまでに情報の出力を完了し、クロッ
クの９番目のクロックパルスから次の読み出し動作を開
始することができる。この操作により、１個のクロック
パルスあたり、センスアンプ３２個分の情報（３２ビッ
ト）を出力することができ、さらにクロック１パルスご
とに連続して情報を出力する。
クの８番目のパルスまでに情報の出力を完了し、クロッ
クの９番目のクロックパルスから次の読み出し動作を開
始することができる。この操作により、１個のクロック
パルスあたり、センスアンプ３２個分の情報（３２ビッ
ト）を出力することができ、さらにクロック１パルスご
とに連続して情報を出力する。
【００６９】ソフト層１６′の磁化方向を反転させて可
変抵抗器の電気抵抗値を変化させ、その反転の前後の電
位差から情報を読み出す駆動方法に本実施形態の読み出
し方法を適用すれば、シンクロナスＤＲＡＭに匹敵する
情報読み出し速度でＭＲＡＭの情報を読み出すことがで
きる。これは本発明の大きな特徴の一つである。
変抵抗器の電気抵抗値を変化させ、その反転の前後の電
位差から情報を読み出す駆動方法に本実施形態の読み出
し方法を適用すれば、シンクロナスＤＲＡＭに匹敵する
情報読み出し速度でＭＲＡＭの情報を読み出すことがで
きる。これは本発明の大きな特徴の一つである。
【００７０】この場合、本実施形態の強磁性体メモリ
は、ソフト層１６′の磁化方向が反転する前後のビット
線の電位が２つの入力端子に入力されるセンスアンプを
含む信号検知回路を有する。信号検知回路は、センスア
ンプは２つの入力端子の電位を比較することで情報を判
別する。更に、センスアンプの入力端子と接地電位の間
に、読み出し動作においてビット線の電位により充電す
るコンデンサをそれぞれ有してもよい。センスアンプ
は、一方の入力端子の電位がコンデンサにより参照値と
して保持されるので、ソフト層１６′の磁化方向が反転
した後に他方の入力端子に与えられる電位と参照値を比
較する。
は、ソフト層１６′の磁化方向が反転する前後のビット
線の電位が２つの入力端子に入力されるセンスアンプを
含む信号検知回路を有する。信号検知回路は、センスア
ンプは２つの入力端子の電位を比較することで情報を判
別する。更に、センスアンプの入力端子と接地電位の間
に、読み出し動作においてビット線の電位により充電す
るコンデンサをそれぞれ有してもよい。センスアンプ
は、一方の入力端子の電位がコンデンサにより参照値と
して保持されるので、ソフト層１６′の磁化方向が反転
した後に他方の入力端子に与えられる電位と参照値を比
較する。
【００７１】本実施形態によれば、強磁性体メモリの情
報の連続読み出しの速度を早めることができる。
報の連続読み出しの速度を早めることができる。
【００７２】また、ソフト層１６′の磁化方向を反転さ
せて可変抵抗器の電気抵抗値を変化させ、その反転の前
後の電位差から情報を読み出す駆動方法において、本実
施形態によればシンクロナスＤＲＡＭに匹敵する情報読
み出し速度を達成することができる。
せて可変抵抗器の電気抵抗値を変化させ、その反転の前
後の電位差から情報を読み出す駆動方法において、本実
施形態によればシンクロナスＤＲＡＭに匹敵する情報読
み出し速度を達成することができる。
【００７３】なお、所定の参照値を電圧信号として発生
する回路を設け、センスアンプの他方の入力端子にその
回路により発生された参照値の電圧信号を入力してもよ
い。この場合、センスアンプは、一方の入力端子の電圧
レベル即ちビット線の電圧レベルと、他方の入力端子の
電圧レベル即ち参照値とを比較する。なお、この場合、
所定の参照値を発生する回路として、メモリセルと同様
の構造の参照用セルを用いてもよく、また、電圧発生用
電源回路を別途設けてもよい。
する回路を設け、センスアンプの他方の入力端子にその
回路により発生された参照値の電圧信号を入力してもよ
い。この場合、センスアンプは、一方の入力端子の電圧
レベル即ちビット線の電圧レベルと、他方の入力端子の
電圧レベル即ち参照値とを比較する。なお、この場合、
所定の参照値を発生する回路として、メモリセルと同様
の構造の参照用セルを用いてもよく、また、電圧発生用
電源回路を別途設けてもよい。
【００７４】次に、本実施形態の強磁性体メモリの具体
例を示す。 （第１の具体例）第１の具体例では、トンネル絶縁膜を
２つの強磁性体薄膜で挟んだ構造をもつＴＭＲ素子を、
強磁性体の磁化方向を変更可能に選択することで電気抵
抗値を可変とした可変抵抗器として用いたものである。
例を示す。 （第１の具体例）第１の具体例では、トンネル絶縁膜を
２つの強磁性体薄膜で挟んだ構造をもつＴＭＲ素子を、
強磁性体の磁化方向を変更可能に選択することで電気抵
抗値を可変とした可変抵抗器として用いたものである。
【００７５】ここでは可変抵抗器（ＴＭＲ層）は保磁力
の大きいハード層と、それよりも保磁力の小さいソフト
層によってトンネル絶縁膜を挟んだ構造であり、図２
（ａ）のように水平磁化するものである。ＴＭＲ層はハ
ード層とソフト層の磁化方向が平行の場合と反平行の場
合で抵抗値が異なる。そして、この磁化方向は外部から
磁場を与えない限り持続されるため不揮発性メモリを実
現できる。
の大きいハード層と、それよりも保磁力の小さいソフト
層によってトンネル絶縁膜を挟んだ構造であり、図２
（ａ）のように水平磁化するものである。ＴＭＲ層はハ
ード層とソフト層の磁化方向が平行の場合と反平行の場
合で抵抗値が異なる。そして、この磁化方向は外部から
磁場を与えない限り持続されるため不揮発性メモリを実
現できる。
【００７６】まず、第１の具体例のメモリの試作工程に
ついて説明する。
ついて説明する。
【００７７】図１２に示すように、ｐ型シリコン基板１
上に、ＳｉＯ2からなる埋め込み型素子分離領域１５
と、スイッチング素子として機能する電界効果型トラン
ジスタのドレインおよびソースとなるｎ型拡散領域３お
よびｎ型拡散領域２と、ＳｉＯ 2ゲート絶縁膜４と、ポ
リシリコンゲート電極５を形成する。
上に、ＳｉＯ2からなる埋め込み型素子分離領域１５
と、スイッチング素子として機能する電界効果型トラン
ジスタのドレインおよびソースとなるｎ型拡散領域３お
よびｎ型拡散領域２と、ＳｉＯ 2ゲート絶縁膜４と、ポ
リシリコンゲート電極５を形成する。
【００７８】更に、図１３に示すように、タングステン
プラグ７で電界効果形トランジスタのソースに接続され
たＡｌＳｉＣｕ接地線８と、書き込み配線９を設ける。
プラグ７で電界効果形トランジスタのソースに接続され
たＡｌＳｉＣｕ接地線８と、書き込み配線９を設ける。
【００７９】更に、図１４に示すように、Ｃｏ／Ａｌ2
Ｏ3／ＮｉＦｅの積層構造のＴＭＲ層１２をＴｉＮロー
カル配線１０およびタングステンプラグ６を介して、電
界効果型トランジスタのドレインに接続する。なお、Ｔ
ＭＲ層１２を水平磁化させるために、ＴＭＲ層１２は書
き込み線９の上部に設けられる。
Ｏ3／ＮｉＦｅの積層構造のＴＭＲ層１２をＴｉＮロー
カル配線１０およびタングステンプラグ６を介して、電
界効果型トランジスタのドレインに接続する。なお、Ｔ
ＭＲ層１２を水平磁化させるために、ＴＭＲ層１２は書
き込み線９の上部に設けられる。
【００８０】更に、図１５に示すように、ＴＭＲ層１２
の他方の端子を、Ｔｉ／ＡｌＳｉＣｕ／Ｔｉで構成され
たビット線１３に接続する。
の他方の端子を、Ｔｉ／ＡｌＳｉＣｕ／Ｔｉで構成され
たビット線１３に接続する。
【００８１】更に、センスアンプＳＡ１、２、３、４を
周辺回路として作製した。
周辺回路として作製した。
【００８２】このような構造のメモリを０．５μｍルー
ル（最小可能寸法が０．５μｍ）で設計し、４×４個の
メモリセルを有するユニットを８個有するテストチップ
を作製した。
ル（最小可能寸法が０．５μｍ）で設計し、４×４個の
メモリセルを有するユニットを８個有するテストチップ
を作製した。
【００８３】１ユニットに対し、外部から０Ｖ、３．３
Ｖ、クロック周波数１ＭＨｚに相当する、図１０のよう
な各配線のタイミングパルス信号を入力し、差動動作さ
せた結果、４ビットのデータ（例えば「１」「０」
「１」「０」）が観測された。次に、８ユニットを１μ
秒（１ＭＨｚに相当）ごとに起動し、各ユニットを前記
同様に駆動したところ、１μ秒ごとに４ビットのデータ
が出力することを確認できた。 （第２の具体例）第１の具体例と同様な試作工程によ
り、図１６に示すようなメモリセルを試作した。第１の
具体例と異なる点は、ＧｄＦｅ／Ａｌ2Ｏ3／ＧｄＦｅ積
層膜からなるＴＭＲ層１２が形成されており、書き込み
線９をＴＭＲ層１２の横に設けて垂直磁化させる構造を
採った点である。
Ｖ、クロック周波数１ＭＨｚに相当する、図１０のよう
な各配線のタイミングパルス信号を入力し、差動動作さ
せた結果、４ビットのデータ（例えば「１」「０」
「１」「０」）が観測された。次に、８ユニットを１μ
秒（１ＭＨｚに相当）ごとに起動し、各ユニットを前記
同様に駆動したところ、１μ秒ごとに４ビットのデータ
が出力することを確認できた。 （第２の具体例）第１の具体例と同様な試作工程によ
り、図１６に示すようなメモリセルを試作した。第１の
具体例と異なる点は、ＧｄＦｅ／Ａｌ2Ｏ3／ＧｄＦｅ積
層膜からなるＴＭＲ層１２が形成されており、書き込み
線９をＴＭＲ層１２の横に設けて垂直磁化させる構造を
採った点である。
【００８４】このメモリセルについて、第１の具体例と
同様の動作試験を行った結果、読み出し、書き込みとも
正常に動作することが確認できた。
同様の動作試験を行った結果、読み出し、書き込みとも
正常に動作することが確認できた。
【００８５】
【発明の効果】本発明によれば、強磁性体メモリの情報
の連続読み出しの速度を早めることができ、特に、ソフ
ト層１６′の磁化方向を反転させて可変抵抗器の電気抵
抗値を変化させ、その反転の前後の電位差から情報を読
み出す駆動方法において、本実施形態によればシンクロ
ナスＤＲＡＭに匹敵する情報読み出し速度を達成するこ
とができる。
の連続読み出しの速度を早めることができ、特に、ソフ
ト層１６′の磁化方向を反転させて可変抵抗器の電気抵
抗値を変化させ、その反転の前後の電位差から情報を読
み出す駆動方法において、本実施形態によればシンクロ
ナスＤＲＡＭに匹敵する情報読み出し速度を達成するこ
とができる。
【図１】本発明の一実施形態の強磁性体メモリの構成を
示す回路構成図である。
示す回路構成図である。
【図２】水平磁化（ａ）および垂直磁化（ｂ）の場合の
ＴＭＲ素子の磁化の一例を説明するための説明図であ
る。
ＴＭＲ素子の磁化の一例を説明するための説明図であ
る。
【図３】強磁性体の外部磁場と磁化の関係を示すグラフ
である。
である。
【図４】本実施形態におけるセル構成を説明するための
第１の説明図である。
第１の説明図である。
【図５】本実施形態におけるセル構成を説明するための
第２の説明図である。
第２の説明図である。
【図６】書き込み線に電流を流して所定の方向にソフト
層を磁化させる動作を説明するための説明図である。
層を磁化させる動作を説明するための説明図である。
【図７】ＴＭＲ素子に電流を流すときの動作を説明する
ための説明図である。
ための説明図である。
【図８】ソフト層の磁化方向を反転させる動作を説明す
るための説明図である。
るための説明図である。
【図９】再びＴＭＲ素子に電流を流すときの動作を説明
するための説明図である。
するための説明図である。
【図１０】本実施形態の強磁性体メモリの読み出し動作
を示すタイミングチャートである。
を示すタイミングチャートである。
【図１１】本実施形態の強磁性体メモリの読み出し動作
を示す模式図である。
を示す模式図である。
【図１２】第１の具体例の試作工程を示す第１の断面図
である。
である。
【図１３】第１の具体例の試作工程を示す第２の断面図
である。
である。
【図１４】第１の具体例の試作工程を示す第３の断面図
である。
である。
【図１５】第１の具体例の試作工程を示す第４の断面図
である。
である。
【図１６】第２の具体例の試作工程を示す断面図であ
る。
る。
１ ｐ型シリコン基板 ２ ｎ型拡散領域 ３ ｎ型拡散領域 ４ ＳｉＯ2ゲート絶縁膜 ５ ポリシリコンゲート電極 ６ タングステンプラグ ７ タングステンプラグ ８ ＡｌＳｉＣｕ接地線 ９ 書き込み配線 １０ ＴｉＮローカル配線 １１ ＡｌＳｉＣｕ下部電極層 １２ ＴＭＲ層 １３ ビット線 １４ ＳｉＮ／ＳｉＯ2保護層 １５ 素子分離領域 １６ 強磁性体膜（ハード層） １６ 強磁性体膜（ソフト層） １７ トンネル絶縁膜 Ｃ１１〜Ｃ１４，Ｃ２１〜Ｃ２４，Ｃ３１〜Ｃ３４，Ｃ
４１〜Ｃ４４ メモリセル ＣＡ１〜ＣＡ３２ メモリセルアレイ Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４，Ｒ３１〜Ｒ３４，Ｒ
４１〜Ｒ４４ ＴＭＲ素子 Ｔ１１〜Ｔ１４，Ｔ２１〜Ｔ２４，Ｔ３１〜Ｔ３４，Ｔ
４１〜Ｔ４４ 電界効果型トランジスタ Ｕ１〜Ｕ８ ユニット Ｕ１ａ〜Ｕ１ｄ，Ｕ２ａ〜Ｕ２ｄ，Ｕ３ａ〜Ｕ３ｄ，Ｕ
４ａ〜Ｕ４ｄ，Ｕ５ａ〜Ｕ５ｄ，Ｕ６ａ〜Ｕ６ｄ，Ｕ７
ａ〜Ｕ７ｄ，Ｕ８ａ〜Ｕ８ｄ メモリセル群 ＷＬ１〜ＷＬ４ 書き込み線 ＢＬ１〜ＢＬ４ ビット線 Ｔｓ１〜Ｔｓ４ 電界効果型トランジスタ Ｔｓ１′〜Ｔｓ４′ 電界効果型トランジスタ Ｔｂ１〜Ｔｂ４ 電界効果型トランジスタ ＳＡ１〜ＳＡ４ センスアンプ
４１〜Ｃ４４ メモリセル ＣＡ１〜ＣＡ３２ メモリセルアレイ Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４，Ｒ３１〜Ｒ３４，Ｒ
４１〜Ｒ４４ ＴＭＲ素子 Ｔ１１〜Ｔ１４，Ｔ２１〜Ｔ２４，Ｔ３１〜Ｔ３４，Ｔ
４１〜Ｔ４４ 電界効果型トランジスタ Ｕ１〜Ｕ８ ユニット Ｕ１ａ〜Ｕ１ｄ，Ｕ２ａ〜Ｕ２ｄ，Ｕ３ａ〜Ｕ３ｄ，Ｕ
４ａ〜Ｕ４ｄ，Ｕ５ａ〜Ｕ５ｄ，Ｕ６ａ〜Ｕ６ｄ，Ｕ７
ａ〜Ｕ７ｄ，Ｕ８ａ〜Ｕ８ｄ メモリセル群 ＷＬ１〜ＷＬ４ 書き込み線 ＢＬ１〜ＢＬ４ ビット線 Ｔｓ１〜Ｔｓ４ 電界効果型トランジスタ Ｔｓ１′〜Ｔｓ４′ 電界効果型トランジスタ Ｔｂ１〜Ｔｂ４ 電界効果型トランジスタ ＳＡ１〜ＳＡ４ センスアンプ
Claims (13)
- 【請求項１】 強磁性体からなり磁化の向きにより情報
を記憶するハード層、非磁性層、前記ハード層より保磁
力が小さな強磁性体からなるソフト層からなる可変抵抗
器を備え、前記可変抵抗器がマトリックス状に配置さ
れ、互いに平行で複数のビット線を備え、前記ビット線
に接続された複数のセンスアンプを備えた、複数のユニ
ットを有する強磁性体メモリの情報再生方法であって、 複数の情報を同時にパラレル出力するために、前記ユニ
ット内の前記複数のセンスアンプを同時に起動し、 クロックパルスに同期して前記複数のユニットを順次切
り替えて、前記複数のユニット内の前記センスアンプを
起動し、 前記クロックパルスに同期して、前記複数のユニット内
の前記複数のセンスアンプから前記情報をパラレル出力
することにより、前記情報を連続して再生する、強磁性
体メモリの情報再生方法。 - 【請求項２】 前記可変抵抗器の電気抵抗値を検出、保
持し、 前記ソフト層の磁化方向を反転し、 磁化方向が反転した後の前記電気抵抗値を検出し、 磁化方向が反転する前と後の前記電気抵抗値を前記セン
スアンプに入力することにより、前記情報を再生する、
請求項１記載の強磁性体メモリの情報再生方法。 - 【請求項３】 前記ユニットは、互いに平行で前記ビッ
ト線に交差する複数のワード線と、制御端子が所定の前
記ワード線に接続され一方の端子が接地されたスイッチ
ング素子と、所定の前記ビット線に接続され前記ソフト
層の磁化方向が反転する前後の該ビット線の信号を前記
センスアンプに入力することで前記可変抵抗器の電気抵
抗値を検知する信号検知回路とを更に有し、 前記可変抵抗器は、前記強磁性体の磁化の方向を選択す
ることで前記電気抵抗値を選択可能であり、前記スイッ
チング素子の他方の端子に一方の端子が接続され、所定
の前記ビット線に他方の端子が接続されており、 前記ワード線に所定の電圧を印加して前記スイッチング
素子をオンにした状態で前記ビット線に電流を流すこと
により、前記可変抵抗器の電気抵抗値を前記信号検知回
路で検出、保持し、 前記ソフト層の磁化方向を反転し、 再び前記ワード線に所定の電圧を印加して前記スイッチ
ング素子をオンにした状態で前記ビット線に電流を流す
ことにより、磁化方向が反転した後の前記電気抵抗値を
検出し、 磁化方向が反転する前と後の前記磁気抵抗値を前記セン
スアンプに入力することにより前記情報を再生する、請
求項１記載の強磁性体メモリの情報再生方法。 - 【請求項４】 前記ユニットは、互いに平行で前記ビッ
ト線に交差する複数のワード線と、制御端子が所定の前
記ワード線に接続され一方の端子が接地されたスイッチ
ング素子と、前記可変抵抗器の電気抵抗値を電圧信号と
して検知する信号検知回路と、所定の参照値を電圧信号
として発生する回路を更に有し、 前記可変抵抗器は、前記強磁性体の磁化の方向を選択す
ることで前記電気抵抗値を選択可能であり、前記スイッ
チング素子の他方の端子に一方の端子が接続され、所定
の前記ビット線に他方の端子が接続されており、 前記ワード線に所定の電圧を印加して前記スイッチング
素子をオンにした状態で前記ビット線に電流を流すこと
により、前記可変抵抗器の電気抵抗値を前記ビット線に
発生する電圧信号として前記信号検知回路で検出し、同
時に、前記参照値を前記信号検知回路で検出し、 前記ビット線に発生する電圧信号と、前記参照値を前記
センスアンプに入力することにより前記情報を再生す
る、請求項１記載の強磁性体メモリの情報再生方法。 - 【請求項５】 前記各ユニットにおいて同時に起動され
るセンスアンプの数が、１つのクロックパルス当たりに
パラレル出力される情報のビット数と同じである、請求
項１記載の強磁性体メモリの情報再生方法。 - 【請求項６】 前記スイッチング素子として電界効果型
トランジスタを用い、該電界効果型トランジスタのゲー
ト端子を前記制御端子とし、ソース端子を前記スイッチ
ング素子の前記一方の端子とし、ドレイン端子を前記ス
イッチング素子の前記他方の端子とした、請求項３また
は４記載の強磁性体メモリの情報再生方法。 - 【請求項７】 前記スイッチング素子として薄膜トラン
ジスタを用いた、請求項３または４記載の強磁性体メモ
リの情報再生方法。 - 【請求項８】 前記スイッチング素子が半導体基板上に
形成されている、請求項３または４記載の強磁性体メモ
リの情報再生方法。 - 【請求項９】 前記半導体基板としてシリコン単結晶基
板を用いた、請求項８記載の強磁性体メモリの情報再生
方法。 - 【請求項１０】 前記可変抵抗器としてトンネル磁気抵
抗素子を用いた、請求項１記載の強磁性体メモリの情報
再生方法。 - 【請求項１１】 前記トンネル磁気抵抗素子の強磁性体
膜の磁化の方向を膜面に対して水平方向とした、請求項
１０記載の強磁性体メモリの情報再生方法。 - 【請求項１２】 前記トンネル磁気抵抗素子の強磁性体
膜の磁化の方向を膜面に対して垂直方向とした、請求項
１０記載の強磁性体メモリの情報再生方法。 - 【請求項１３】 前記トンネル磁気抵抗素子は、第１の
強磁性体膜である前記ハード層と、第２の強磁性体膜で
ある前記ソフト層に、トンネル絶縁膜である前記非磁性
層が挟まれてなる、請求項１０記載の強磁性体メモリの
情報再生方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001070556A JP2002269968A (ja) | 2001-03-13 | 2001-03-13 | 強磁性体メモリの情報再生方法 |
| US10/093,522 US6614682B2 (en) | 2001-03-13 | 2002-03-11 | Magnetic material memory and information reproducing method of the same |
| US10/651,935 US20040042328A1 (en) | 2001-03-13 | 2003-09-02 | Magnetic material, memory and information reproducing method of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001070556A JP2002269968A (ja) | 2001-03-13 | 2001-03-13 | 強磁性体メモリの情報再生方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002269968A true JP2002269968A (ja) | 2002-09-20 |
Family
ID=18928407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001070556A Pending JP2002269968A (ja) | 2001-03-13 | 2001-03-13 | 強磁性体メモリの情報再生方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6614682B2 (ja) |
| JP (1) | JP2002269968A (ja) |
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| US6700813B2 (en) * | 2001-04-03 | 2004-03-02 | Canon Kabushiki Kaisha | Magnetic memory and driving method therefor |
| JP4478947B2 (ja) * | 2002-04-23 | 2010-06-09 | 日本電気株式会社 | 磁気メモリ、及びその動作方法 |
| JP4679036B2 (ja) * | 2002-09-12 | 2011-04-27 | ルネサスエレクトロニクス株式会社 | 記憶装置 |
| DE60323144D1 (de) * | 2002-11-27 | 2008-10-02 | Nxp Bv | Stromumlenkschema für einen seriell programmierten mram |
| JP4187148B2 (ja) * | 2002-12-03 | 2008-11-26 | シャープ株式会社 | 半導体記憶装置のデータ書き込み制御方法 |
| JP2005183557A (ja) * | 2003-12-18 | 2005-07-07 | Canon Inc | 半導体集積回路とその動作方法、該回路を備えたｉｃカード |
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| US7042757B2 (en) | 2004-03-04 | 2006-05-09 | Hewlett-Packard Development Company, L.P. | 1R1D MRAM block architecture |
| JP2006127583A (ja) * | 2004-10-26 | 2006-05-18 | Elpida Memory Inc | 不揮発性半導体記憶装置及び相変化メモリ |
| JP4252110B2 (ja) * | 2007-03-29 | 2009-04-08 | パナソニック株式会社 | 不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイ |
| KR102237735B1 (ko) | 2014-06-16 | 2021-04-08 | 삼성전자주식회사 | 저항성 메모리 장치의 메모리 코어, 이를 포함하는 저항성 메모리 장치 및 저항성 메모리 장치의 데이터 감지 방법 |
| US9921782B2 (en) | 2016-01-29 | 2018-03-20 | Avalanche Technology, Inc. | Memory device for emulating dynamic Random access memory (DRAM) |
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| US5748519A (en) | 1996-12-13 | 1998-05-05 | Motorola, Inc. | Method of selecting a memory cell in a magnetic random access memory device |
| DE19744095A1 (de) * | 1997-10-06 | 1999-04-15 | Siemens Ag | Speicherzellenanordnung |
| US5936882A (en) | 1998-03-31 | 1999-08-10 | Motorola, Inc. | Magnetoresistive random access memory device and method of manufacture |
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