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JP2002015599A - 半導体記憶装置 - Google Patents

半導体記憶装置

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Publication number
JP2002015599A
JP2002015599A JP2000192582A JP2000192582A JP2002015599A JP 2002015599 A JP2002015599 A JP 2002015599A JP 2000192582 A JP2000192582 A JP 2000192582A JP 2000192582 A JP2000192582 A JP 2000192582A JP 2002015599 A JP2002015599 A JP 2002015599A
Authority
JP
Japan
Prior art keywords
voltage
circuit
reference voltage
test mode
level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000192582A
Other languages
English (en)
Inventor
Mineo Noguchi
峰男 野口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2000192582A priority Critical patent/JP2002015599A/ja
Priority to US09/888,620 priority patent/US6522591B2/en
Publication of JP2002015599A publication Critical patent/JP2002015599A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic

Landscapes

  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Measurement Of Current Or Voltage (AREA)

Abstract

(57)【要約】 【課題】 テストモードへ移行する際の電圧検出におい
て、プロセスばらつき等に影響されない安定した電圧検
出を可能とする。 【解決手段】 外部電源電圧が入力され内部参照電圧を
発生する参照電圧生成回路と、内部参照電圧が入力され
所定値の基準電圧を出力する基準電圧回路と、所定値の
基準電圧がゲート電極に与えられ、ソースが外部信号が
入力されるパッドに電気的に接続され、ドレインが抵抗
手段を介して接地電圧に接続されたPMOSトランジスタ
と、入力端子がPMOSトランジスタのドレインと抵抗手段
の間のノードに接続され、ノードの電圧に応じてテスト
モードへ移行するテストモード信号を出力するテストモ
ード制御回路とを有することを特徴とする半導体記憶装
置。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は電圧検出回路に関わ
り、特にこの検出回路の結果に基づいてテストモードの
設定がなされる半導体記憶装置に関する。
【従来技術の説明】半導体記憶装置には、外部端子に超
高電圧（あるいは超低電圧）を印加することによってテ
ストモードに移行する機能を有しているものがある。こ
の種の半導体記憶装置は印加されたSuper High Voltage
（超高電圧）を検出する電圧検出回路を有しているのが
一般的である。
【０００２】図１２は一般的な従来の電圧検出回路を示
す回路図である。この回路は、テストモードに移行する
超高電圧が印加されるパッド1、n個のNMOSトランジスタ
2-1〜2-n、抵抗3、インバータ4を有している。NMOSトラ
ンジスタと抵抗はパッド1と接地電圧Vssとの間に直列に
接続されている。トランジスタと抵抗の間のノードAは
インバータ4の入力端子へと接続される。
【０００３】この回路ではパッド1にNMOSトランジスタn
段分のしきい値電圧（n×Vth）よりも高い電圧が印加さ
れるとノードAのレベルが変化し、インバータ4の出力が
HレベルからLレベルに変化することで、テストモードへ
と移行する。
【発明が解決しようとする課題】しかし、従来の電圧検
出回路では、プロセスばらつき等によって、トランジス
タのしきい値がずれてしまった場合、テストモードへの
移行が正確に行えない場合があった。つまり、一つのト
ランジスタのしきい値がΔVtずれた場合、パッド1に与
える電圧はn×ΔVtずらさなければ正確にノードAのレベ
ルを変化させることは出来ず、電源電圧が小さくなって
きている現在ではこのずれは重要な問題となってきてい
る。
【課題を解決するための手段】
【発明の実施の形態】（第1の実施の形態）
【０００４】図１は半導体記憶装置において本発明の電
圧検出回路が適用される周辺を示すブロック図である。
また図2〜図4は本発明の第1の実施の形態における各ブ
ロックの回路を表す回路図である。以下図1〜図4を用い
て本発明の実施の形態について説明する。
【０００５】半導体記憶装置は参照電圧生成回路101、
内部の基準電圧回路102、内部電源回路103、電圧検出回
路104、テストモード制御回路105を有している。
【０００６】参照電圧生成回路101は半導体素子の外部
から与えられた外部電源Vcc(3.3V程度)が与えられ、参
照電圧Vrefを出力する回路である。この参照電圧Vref
は、外部電源の電圧値が変化したり回路の動作温度が変
化しても、参照電圧Vref自身の値が変化してしまうこと
はない。つまり参照電圧生成回路101は半導体装置の外
部の環境の変化には左右されない参照電圧値を出力する
回路である。
【０００７】基準電圧回路102は参照電圧生成回路101の
出力電圧Vrefが与えられ、内部回路の基準となる基準電
圧VRNSを出力する回路である。この回路の出力する電圧
値は温度や電源電圧の変化、プロセスばらつき等に左右
されず予め設計された値で一定であり、所定値からずれ
ることはない。この基準電圧回路102は、ほぼ絶対的な
一定電圧を出力する回路である。
【０００８】電圧検出回路104はテストモード信号入力
用パッドに与えられる電圧に応じて所定ノードの電圧レ
ベルが変化する回路である。パッドに与えられる電圧が
通常信号の電圧レベルの範囲内であれば、所定ノードの
レベルは後段の回路にハイレベル(Hレベル)と判定され
ない電圧レベルである。しかしパッドに高電圧が印加さ
れると所定ノードのレベルが上昇し、ハイレベルとな
る。
【０００９】テストモード制御回路は電圧検出回路104
の所定のノードがあるレベル以上（例えば入力段のイン
バータのしきい値以上）になることに応じてテストモー
ドへと移行するテストモード信号を出力する回路であ
る。
【００１０】内部電源回路103は基準電圧発生回路101の
出力する電圧、および外部電源電圧に基づいて、内部電
源電圧を生成し出力する回路である。一般的には内部電
源回路は内部基準電圧をオペアンプなどを用いて増幅し
て出力する回路である。しかし、後述するバーンイン試
験等において外部の電源電圧が高くされた場合は、この
高くされた割合に応じて出力する内部電源電圧も通常よ
りも高い状態にして出力するような特性を有している。
この内部電源電圧はメモリセル周辺のデコーダ等の回路
が動作する際の電源電圧として用いられる。
【００１１】以下に図2〜図4を用いて図1に示した各回
路の詳細な構成、動作について説明する。
【００１２】図2は本実施の形態における参照電圧生成
回路101を示す回路図である。参照電圧生成回路は抵抗2
01、202、NMOSトランジスタ203、204（以下NMOSと省略
する）、PMOSトランジスタ205(以下PMOSと省略する)を
有している。
【００１３】抵抗201は外部電源Vccに接続されている。
抵抗202、NMOS203、204は抵抗201と接地電位Vssとの間
に直列に接続されている。PMOS205は、抵抗202およびNM
OS203、204に並列に接続されている。PMOS205は抵抗201
と接地電位Vssとの間に接続されている。
【００１４】NMOS203のゲート電極はこの回路の出力ノ
ード、つまり抵抗201と抵抗202との間のノード207に接
続されている。NMOS204のゲート電極は外部電源Vccに接
続されている。PMOS205のゲート電極は抵抗202とNMOS20
3との間のノード206に接続され、PMOSが形成される基板
（バルク電位）はPMOS205のソース側のノード207に接続
されている。この参照電圧生成回路の出力である参照電
圧Vrefは抵抗201と202の間のノード207、PMOS205のソー
ス側のノード207から出力される。
【００１５】参照電圧生成回路101の動作を説明する。
この回路には抵抗202、NMOS203、204を流れる電流とPMO
S205を流れる電流とが存在する。ここで抵抗202を流れ
る電流をI202、PMOS205を流れる電流をI205とする。抵
抗201にはI201=I202+I205の電流が流れる。抵抗201の抵
抗値をR201とした場合、外部電源電圧Vccから、抵抗201
による電圧降下を差し引いた値がこの回路の出力電圧Vr
efである。出力電圧Vrefは以下の式で表される。 Vref= Vcc-(I201*R201)・・・(1)
【００１６】このような回路で、NMOS204はそのゲート
が外部電源に接続されているので、常にオン状態であ
る。またNMOS203のゲートには上記のVrefが与えられて
おり、常にオン状態である。外部電源の電圧Vccが上昇
した場合、NMOS204のゲート電圧も上昇し、NMOS204のチ
ャネル抵抗が減少する。その結果、I202の電流値が上昇
する。PMOS205のゲート・ソース間電圧をVtpとした場
合、I202*R202=Vtpと言う関係が成り立つ。そのため、I
202の電流が大きくなると、PMOS205のゲート・ソース間
の電圧がより大きくなる。この動作によりI205の電流値
も増加する。
【００１７】上記の一連の動作により、外部電源の電圧
が増加した場合、抵抗201に流れる電流が増加し、抵抗2
01による電圧降下も大きくなる。よって出力である参照
電圧Vrefの値は一定に保たれる。一方外部電源が下がっ
た場合は、上述の動作と反対となり、I202、I205が減少
することにより、抵抗201による電圧降下が小さくなる
動作を行う。これらの動作によって本実施の形態の参照
回路は外部電源が変動した場合でも、この変動によって
出力する参照電圧Vrefが変化してしまうのを防ぐことが
可能である。
【００１８】以下にこの参照電圧生成回路の温度補償動
作について説明する。一般的にPMOSトランジスタのしき
い値は負の温度係数を有している。つまり温度が上昇す
ると、そのしきい値は減少する。それに対し、NMOSトラ
ンジスタのチャネル抵抗は正の温度係数を有している。
温度が上昇するとNMOSのチャネル抵抗は上昇する。本実
施の形態における参照電圧Vrefは、PMOS205が導通状態
であり、ノード206の電圧をV206で表した場合、 Vref=V206+Vtp である。
【００１９】したがって、図2に示す回路で、何らかの
原因により回路の動作温度が上がった場合はNMOS203、2
04のチャネル抵抗が大きくなりノード206の電圧が上昇
する。これに反し、PMOS205のゲート・ソース間電圧Vtp
は減少する。この上昇と減少が相殺しあって、出力電圧
Vrefは安定する。回路の動作温度が下がった場合は上記
と反対の動作によって出力電圧Vrefは安定する。
【００２０】このように図2に示す参照電圧生成回路は
外部電源の変化、動作温度の変化などの外的な要因が変
化した場合でも、ある一定の範囲内の電圧を出力するこ
とが出来る回路である。
【００２１】図3は本実施の形態における基準電圧回路
を示す回路図である。参照電圧生成回路の出力電圧は外
部電源の電圧変化や、温度変化などに左右されないもの
の、プロセスばらつきなどによって、必ずしも設計時の
期待値通りの出力電圧を出力しない場合がある。そこ
で、この基準電圧回路は参照電圧生成回路の出力する参
照電圧Vrefが入力され、内部回路の基準電圧となる一定
の電圧値を出力する回路である。
【００２２】基準電圧回路はヒューズROM310〜312、デ
コーダ回路320、抵抗素子330〜337およびスイッチとな
るNMOSトランジスタ340〜347を有している。抵抗330〜3
37は参照電圧生成回路の出力電圧であるVrefと接地電位
Vssとの間に直列に接続されている。トランジスタ340〜
347は抵抗素子330〜337のそれぞれの抵抗素子同士の間
のノードにドレインが接続され、ソースは基準電圧回路
の出力端子に接続されている。それぞれのゲート電極は
デコーダ回路320の出力端子D0〜D7に接続されている。
【００２３】ヒューズROM310〜312はそのヒューズが溶
断されているかどうかという状態に応じてハイレベル(H
レベル)あるいはローレベル(Lレベル)の信号を出力する
回路である。本実施の形態ではヒューズROMは3段用意さ
れ、ヒューズの溶断によって3ビットの2値信号を出力す
る。デコーダ回路320はNANDゲートやインバータなどの
論理ゲートを組み合わせて構成されるデコーダであり、
3ビットの2値信号をデコードし、任意の出力端子D0〜D7
の任意の端子のみをHレベルにする回路である。以下に
図3を用いて基準電圧回路の動作について説明する。
【００２４】まず基準電圧回路102は、何の調整もされ
ない段階（初期状態）でデコーダ回路の出力端子D4がH
レベルとなっているとする。この状態では基準電圧回路
の出力電圧VRNSはVrefを半分に分圧した値Vref/2であ
る。この状態で基準電圧VRNSが、半導体装置の試験時な
どにおけるプロービングによって測定される。この値が
設計した値どおりであれば、以下に示す電圧の微調整は
行われない。しかし、参照電圧生成回路の出力電圧はプ
ロセスばらつきなどにより設計値よりも若干ずれている
場合がある。そこで、このプロービングにおいて測定さ
れた電圧値に基づいて、基準電圧を微調整するためのヒ
ューズの溶断が行われる。
【００２５】ヒューズROM310〜312の外部電源側あるい
は接地電位側のどちらかに接続された任意のヒューズを
溶断することで、ヒューズROM310〜312の出力する3ビッ
トの信号は(000)〜(111)の8通りに変化する。デコーダ
の構成の仕方によるが、この8通りの信号を与えること
で、デコーダ回路D0〜D7の任意の出力端子にHレベルが
現れるようにすることで、抵抗320〜327で分圧されてい
る任意のノードから出力の基準電圧VRNSを取り出すこと
が出来る。
【００２６】つまり基準電圧回路ではプロービング時の
基準電圧VRNSの測定値に基づいて任意のヒューズを溶断
することにより、外部電源、動作温度の変動に影響され
ない電圧Vrefを、さらにプロセスばらつきによる影響を
除いて、予め設定された設計値の電圧として出力するこ
とが可能な回路である。
【００２７】図4は本実施の形態における電圧検出回路1
04の回路を示す回路図である。本実施の形態の電圧検出
回路はテストモードへと移行するための電圧が印加され
るパッド401およびNMOSトランジスタ402、403およびPMO
Sトランジスタ404、抵抗405を有している。
【００２８】NMOS402はドレインおよびゲートがパッド4
01に接続され、基板端子は接地電位Vssに接続されてい
る。NMOS403はドレインおよびゲートがNMOS402のソース
に接続され、基板端子は接地電位Vssに接続されてい
る。PMOS404はソースおよび基板端子がNMOS403のソース
に接続され、ドレインはノード410に接続されている。P
MOS402のゲートは上記に説明した基準電圧回路の出力で
ある基準電圧VRNSに接続されている。基板端子が接地電
位に接続されているということはNMOSトランジスタ40
2、403が形成されるP基板（Pウェル）が接地電位に接続
されているということである。
【００２９】抵抗405はノード410と接地電位Vssの間に
接続されている。以上のNMOSトランジスタ402、403、PM
OSトランジスタ404、抵抗405はパッド401と接地電位Vss
との間に直列に接続されている。ノード410は電圧検出
回路の出力を決定するノードであり、このノードの電圧
に基づいてテストモードか通常動作かが決定される。以
下に図4を用いて本実施の形態の電圧検出回路の動作に
ついて説明する。
【００３０】通常動作時は信号入力パッド401には通常
のTTLレベルの入力信号が与えられている。この範囲内
の電圧がパッド401に与えられている限り、ノード410の
レベルはLレベルでありテストモードに移行することは
ない。
【００３１】テストモードに移行する場合はパッド401
に7〜8Vの高電圧が印加される。高電圧が印加されるとN
MOS402、403はソースに対してのゲートの電圧がNMOSト
ランジスタのしきい値Vtnよりも大きくなった時点でオ
ン状態となる。一方PMOSトランジスタ404はNMOSトラン
ジスタ403に接続されるソースの電圧が、ゲートに入力
されている内部基準電圧VRNS(2.4V)よりもしきい値Vtp
以上高くなればオン状態となる。
【００３２】すなわちパッド401に高電圧を印加し、そ
の電圧が内部基準電圧VRNS＋PMOS404のしきい値＋NMOS4
03のしきい値＋NMOS402のしきい値よりも大きくなればM
OSトランジスタ402、403、404がオン状態となり、ノー
ド410の電圧はHレベルとなる。ノード410のレベルがHレ
ベルとなることにより、図1に示したテストモード制御
回路104はテストモードに移行する信号を出力する。詳
しくはノード410に接続されたテストモード制御回路104
の入力段のインバータの出力がLレベルとなる。なおこ
の動作におけるノード410およびパッドの電圧レベルの
関係を図5に示す。
【００３３】本実施の形態ではNMOS402、403に対して直
列にPMOS404を接続し、PMOS404のゲートには内部基準電
圧VRNSが入力されている。その結果、パッドに与える電
圧をVinとした場合、Vin＞VRNS＋Vtp＋2・Vtnとなれば
半導体記憶装置はテストモードへと移行する。このよう
な構成とすることでVRNSという内部基準電圧を利用する
ことができ、高電圧検出に用いるMOSトランジスタの個
数を減らすことが可能となる。よって仮にプロセスのば
らつきなどによってNMOSのしきい値がずれてしまった場
合でも、設計時に計算した高電圧値に対してのずれを小
さくする事が可能である。
【００３４】またPMOS404のゲートに入力される電圧は
内部基準電圧VRNSである。この内部基準電圧は上述で説
明したとおり、内部回路の動作を保証するためにプロー
ビング時に調整され、プロセスばらつき、電源電圧の変
化、温度変化などに影響されない電圧値である。この値
を利用することでしきい値のずれの影響を最低限にする
ことが出来る。
【００３５】またこの内部基準電圧はバーイン試験など
において電圧が上げられることがない。図6を用いてバ
ーイン試験時における外部電源電圧、内部電源回路、お
よび基準電圧回路の出力電圧について説明する。バーイ
ン試験は電源電圧を基準よりも高くして動作させる加速
試験のことで回路の信頼性を測定する試験である。この
ような試験においては外部電源の電圧は7〜8Vにまで上
昇させられる。この場合、内部電源回路に基づいて動作
する周辺回路についても同様に電圧を通常より高くした
加速試験をしなければならない。したがって内部電源回
路は上述の通り外部電源にある程度追従した動作をす
る。したがってバーイン試験時には外部電源および内部
電源の電圧は図6に示すように上昇させられる。
【００３６】内部電源をPMOS404のゲート電圧として利
用した場合、バーイン試験時には高電圧がPMOS404のゲ
ート電圧に印加されてしまう。この状態で、内部回路の
動作を試験するためにテストモードに移行しようとする
と、パッド401に入力する電圧は図6に点線で示すような
電圧を入力しなければならない。しかし、パッド401に
このような高電圧を入力した場合、NMOS402および403の
ゲートにも非常に高い電圧が加わることとなる。NMOS40
2および403は前述した通り、接地電位に固定されたPウ
ェル内に形成されている。
【００３７】NMOS402および403のゲートにこのような高
電圧を加えた場合、基板端子であるウェルの電位との差
が非常に大きくなり、NMOSトランジスタ素子自体のゲー
ト酸化膜の耐圧が耐えられなくなってしまう。本願発明
はこのような問題を避けるため、内部の基準電圧として
生成され、バーイン試験時などにもその電圧値に変動が
ない内部基準電圧VRNSを用いることで、バーイン試験時
にも安定したテストモードへの移行ができ、素子の破壊
等もおこらない回路の安定動作を期待することが出来
る。
【００３８】以上詳細に説明したように本実施の形態に
よればテストモードに移行する電圧を検出する回路に、
固定の電位がゲートに入力されるMOSトランジスタを利
用することにより、プロセスのばらつきによる影響を低
減でき、マージンを大きくすることが出来る。また入力
される固定電位には内部の電圧の基準となり、外的要因
による電圧変動が少ない基準電圧回路の出力電圧を用い
ているので例えばバーイン試験などのときでもテストモ
ードに移行することができ、安定したテストを行うこと
が出来る回路となる。
【００３９】図7は本発明第２の実施の形態における半
導体記憶装置のブロック図を示す。本発明第2の実施の
形態においては基本的なブロック図はほぼ第1の実施の
形態と同様である。第２の実施の形態では第１の実施の
形態における電圧検出回路104とテストモード制御回路1
05と間に安定化回路710を設けている点が第１の実施の
形態と異なる点である。
【００４０】電圧検出回路などではパッドに例えばノイ
ズ等により一定値以上の電圧が加わった場合や、通常印
加される信号のオーバーシュートなどにより誤ってテス
トモードに入ってしまう場合がある。そこで第２の実施
の形態では安定化回路を設けることによって一定時間以
上高電圧が印加された場合にテストモードに移行するよ
うに構成されている。本実施の形態では電圧検出回路か
ら出力される電圧に対して安定化回路を設けた点以外は
第１の実施の形態と同様であるので本実施の形態では主
に安定化回路の構成とその動作について説明する。
【００４１】本実施の形態における遅延回路の入力端子
はノード410に接続され出力端子はテストモード制御回
路の入力段のインバータへと接続されている。
【００４２】図8は本実施の形態に関わる第１の安定化
回路を示す回路図である。図8に示す安定化回路は複数
のインバータ801〜805、NANDゲート806を有している。
【００４３】NANDゲート806の一方の入力端子には電圧
検出回路のノード410の電圧が入力され、他方の入力に
は電圧検出回路のノード410の電圧が偶数個の複数段の
インバータ801〜804を介して入力されている。図9は図8
の安定化回路の入出力波形を示すタイミングチャートで
あり、図9を用いて安定化回路の動作について説明す
る。
【００４４】電圧検出回路のノード410のレベルがHレベ
ルとなった場合、NANDゲートの一方の入力にはHレベル
の信号が入力される。NANDゲートの他方の入力はインバ
ータ4段分遅延してHレベルとなる。NANDゲートの両方の
入力がHレベルとなった場合、NANDゲート806の出力はL
レベルとなる。つまりインバータ805の出力はノード410
のレベルが所定期間以上Hレベルとなることを受けて、H
レベルへと変化する。このインバータ805の出力信号が
テストモード制御回路への入力信号となり、この信号の
変化を受けてテストモードへと移行する。(図9-a)
【００４５】仮に、ノイズなどにより電圧検出回路のノ
ード410が一時的にHレベルとなった場合、NANDゲートの
一方の入力にはHレベルが入力される。しかしNANDゲー
トの他方の入力にはインバータの段数に応じて、遅延を
持ってHレベルが入力される。つまり一定時間以上のHレ
ベルが維持されなければ、NANDゲートの両方の入力端子
にHレベルが入力されることはない。したがってノード4
10のHレベルの変化が所定期間以下出会った場合はテス
トモードには移行しない。(図9-b)
【００４６】このように電圧検出回路の出力するレベル
に関して一定時間以上Hレベルが維持されない限りテス
トモードへ移行する信号が出力されないようにすること
で、ノイズなどによる誤動作を防止することが可能であ
る。
【００４７】図10は本発明の第2の実施の形態における
第2の安定化回路を示す回路図である。この第2の安定化
回路は上記の第1の安定化回路に置き換えて使用される
回路であり、ノイズなどによって誤ってテストモードに
移行するのを防止する働きは第1の安定化回路と同様で
ある。
【００４８】本実施の形態における安定化回路の入力端
子はノード410に接続され出力端子はテストモードへの
移行信号を出力するインバータの入力端子へと接続され
ている。第2の安定化回路はPMOS1001およびNMOS1002、1
003とを有している。PMOS1001のゲート電極は接地電位V
ssに接続され、ソースは電源電圧Vcc、ドレインはこの
回路の出力となる信号を出力するインバータ1004の入力
端子に接続されている。NMOS1002のゲート電極は電圧検
出回路のノード410に接続され、ソースはNMOS1003のド
レインにドレインはインバータ1004の入力端子に接続さ
れている。NMOS1003のゲート電極は所定電位（例えばVc
cやVRNS）に接続されソースは接地電位、ドレインはNMO
S1002のソースに接続されている。
【００４９】図11は図10の安定化回路の入出力波形を示
す波形図であり、以下図11を用いて第2の安定化回路の
動作について説明する。
【００５０】通常NMOS1002のゲートの電圧はLレベルで
あり、NMOS1002はオフ状態になっている。PMOS1001のゲ
ート電極には接地電圧のVssが与えられ、オン状態であ
るのでインバータ1004の入力端子はHレベルである。
【００５１】テストモードに入るために電圧検出回路の
パッドに高電圧が印加されるとNMOS1002のゲートのレベ
ルもHレベルとなる。NMOS1002がオン状態となることで
インバータの入力端子のレベルがLレベルへと下がって
行く。この時Lレベルへと下がる迄にはインバータ内の
トランジスタの寄生容量とNMOS1003のオン状態の抵抗に
基づいた時定数が存在する。つまりNMOS1003の抵抗が存
在することでNMOS1002のゲート電圧が一時的にHレベル
となっても、インバータの入力端子はすぐにはLレベル
にはならず、NMOS1102が一定時間以上オン状態となるこ
とでインバータの入力端子はLレベルとなり、インバー
タの出力するレベルもHレベルへと切り替わる。つまり
インバータ1004の入力端子がLレベルへと変る前にこの
回路の入力であるノード410のレベルがLレベルへと移行
すれば安定化回路の出力が変化することはない。
【００５２】第2の安定化回路の例ではインバータとNMO
Sの抵抗を利用しインバータの出力信号が切り替わるま
でに一定の時定数を持たせている。したがって、電圧検
出回路が一時的にHレベルの信号を出力しても、すぐに
テストモードに移行してしまうことはない。また第1の
安定化回路に比べて極めて簡単な構成で安定化回路を実
現できるので回路面積を小さくすることが可能である。
【００５３】以上詳細に説明したように本実施の形態に
よれば第1の実施の形態と同様の効果に加えて、ノイズ
などによる誤動作を確実に防止する事が可能となる。
【００５４】以上詳細に説明したように、本発明によれ
ば半導体素子の温度、外部の電源電圧の変化、製造時の
プロセスのばらつき等による影響を受けずに安定してテ
ストモードへの移行が判別出来る半導体記憶装置を提供
する事が可能である。またバーンインなどの加速試験時
においても内部回路には加速電圧を与えたまま、素子の
破壊の恐れがなく、テストモードに移行する事が可能と
なる。
【図面の簡単な説明】
【図1】本発明第1の実施の形態の半導体記憶装置の一部
を示すブロック図。
【図2】参照電圧生成回路を示す回路図。
【図3】基準電圧回路を示す回路図。
【図4】電圧検出回路を示す回路図。
【図5】パッドに印加する電圧とノード410の電圧レベル
の関係を示す図。
【図6】バーンイン試験時の電圧を示す図。
【図7】本発明第2の実施の形態の半導体記憶装置の一部
を示すブロック図。
【図8】第1の安定化回路を示す回路図。
【図9】第1の安定化回路の入出力波形を示す図。
【図10】第2の安定化回路を示す回路図。
【図11】第12の安定化回路の入出力波形を示す図。
【図12】従来の電圧検出回路を示す回路図。
【符号の説明】
101 参照電圧生成回路 102 基準電圧回路 103 内部電源回路 104 電圧検出回路 105 テストモード制御回路 320 デコーダ回路 1、401 テストモード信号入力パッド 203、204、340〜347、402、403、1002、1003 NMOSトラ
ンジスタ 205、404、1001 PMOSトランジスタ 201、202、330〜337、405 抵抗 801〜805、1004 インバータ 310〜312 ヒューズROM

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 外部電源電圧が入力され内部参照電圧を
    発生する参照電圧生成回路と、 内部参照電圧が入力され所定値の基準電圧を出力する基
    準電圧回路と、 前記所定値の基準電圧がゲート電極に与えられ、ソース
    が外部信号が入力されるパッドに電気的に接続され、ド
    レインが抵抗手段を介して接地電圧に接続されたPMOSト
    ランジスタと、 入力端子が前記PMOSトランジスタのドレインと前記抵抗
    手段の間のノードに接続され、該ノードの電圧に応じて
    テストモードへ移行するテストモード信号を出力するテ
    ストモード制御回路とを有することを特徴とする半導体
    記憶装置。
  2. 【請求項２】 外部電源電圧が入力され内部参照電圧を
    発生する参照電圧生成回路と、 内部参照電圧が入力され所定値の基準電圧を出力する基
    準電圧回路と、 前記所定値の基準電圧がゲート電極に与えられ、ソース
    が外部信号が入力されるパッドに電気的に接続され、ド
    レインが抵抗手段を介して接地電圧に接続されたPMOSト
    ランジスタと、 入力端子が前記PMOSトランジスタのドレインと前記抵抗
    手段の間のノードに接続され、該ノードの電圧が変化し
    てから所定期間経過した時点で電圧が変化した信号を出
    力する安定化回路と、 該安定化回路の出力する信号に応じてテストモードへ移
    行するテストモード信号を出力するテストモード制御回
    路とを有することを特徴とする半導体記憶装置。
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