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JP2002007200A - メモリ制御装置及び動作切替方法並びにインターフェース装置、半導体集積チップ、記録媒体 - Google Patents

メモリ制御装置及び動作切替方法並びにインターフェース装置、半導体集積チップ、記録媒体

Info

Publication number
JP2002007200A
JP2002007200A JP2000181932A JP2000181932A JP2002007200A JP 2002007200 A JP2002007200 A JP 2002007200A JP 2000181932 A JP2000181932 A JP 2000181932A JP 2000181932 A JP2000181932 A JP 2000181932A JP 2002007200 A JP2002007200 A JP 2002007200A
Authority
JP
Japan
Prior art keywords
data
memory
signal
timing
clock signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000181932A
Other languages
English (en)
Inventor
Yoichi Matsuda
洋一 松田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2000181932A priority Critical patent/JP2002007200A/ja
Priority to US09/880,938 priority patent/US6795906B2/en
Priority to KR1020010033737A priority patent/KR20010113496A/ko
Priority to CNB011233958A priority patent/CN1172247C/zh
Publication of JP2002007200A publication Critical patent/JP2002007200A/ja
Priority to US10/739,005 priority patent/US20040133758A1/en
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1694—Configuration of memory controller to different memory types

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  • Theoretical Computer Science (AREA)
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  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

(57)【要約】 【課題】 異なる仕様のメモリに対して容易に対応でき
るようにして汎用性及び拡張性を高める。 【解決手段】 立ち上がりバッファ４２，立ち下がりバ
ッファ４３，モード制御回路４１を有するデータバッフ
ァ３６を設け、モード制御回路４１に外部からのモード
切替信号を供給すると共に、クロック信号と、データス
トローブ信号とを供給する。モード制御回路４１は、Ｓ
ＤＲＡＭモードでは、クロック信号を立ち上がりバッフ
ァ４２のみに供給し、立ち上がりバッファ４２におい
て、クロック信号の立ち上がりエッジでデータを取り込
み、データの転送タイミングを調整する。また、モード
制御回路４１は、ＤＤＲモードでは、データストローブ
信号を立ち上がりバッファ４２及び立ち下がりバッファ
４３の両者に供給し、立ち上がりバッファ４２におい
て、データストローブ信号の立ち上がりエッジでデータ
を取り込み、立ち下がりバッファ４３において、データ
ストローブ信号の立ち下がりエッジでデータを取り込
み、データの転送タイミングを調整する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、異なる仕様のＤＲ
ＡＭに対応する汎用性及び拡張性の高い情報処理システ
ムに用いて好適なメモリ制御装置及び動作切替方法に関
し、また、そのメモリ制御装置を備えたインターフェー
ス装置等に関する。
【０００２】
【従来の技術】近年、ＣＰＵの高速化に伴ってＤＲＡＭ
の高速化の必要性が高まってきており、各種の新しい方
式のＤＲＡＭが実用化されている。その一つにシンクロ
ナスＤＲＡＭ（ＳＤＲＡＭ）がある。ＳＤＲＡＭは、内
部の動作が外部からのクロック信号に同期して動作する
ように構成されている。現在のメモリ市場においては、
ＳＤＲＡＭが主流であり、ＣＰＵを中心とした情報処理
システムにおけるメモリ制御装置もＳＤＲＡＭに対応す
るように構成されている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来技
術においては、メモリ制御装置がＳＤＲＡＭのみに対応
するように構成されているため汎用性や拡張性に欠ける
問題点を有する。また、ほんの数年前まではＥＤＯ（Ex
tended data out）ＤＲＡＭやＦＰＭ（First page mod
e）ＤＲＡＭが全盛であったことを考えると、これから
近い将来異なるメモリが主流となっていくことが想定さ
れる。その一つは、パソコン向けのＲｕｍｂｕｓＤＲＡ
Ｍであり、もう一つは、サーバ向けのＤＤＲ（Double D
ata Rate）ＳＤＲＡＭ（以下、ＤＤＲと称す）である。
ＤＤＲは、クロック信号とは別のデータストローブ信号
により動作するため、ＳＤＲＡＭのみに対応したメモリ
制御装置では、対応できない。このため、異なる仕様の
メモリに対して容易に対応できるメモリ制御装置が要望
されている。
【０００４】本発明は、斯かる問題点を鑑みてなされた
ものであり、その目的とするところは、異なる仕様のメ
モリに対して容易に対応できる汎用性及び拡張性の高い
メモリ制御装置及び動作切替方法を提供する点にある。
また、そのメモリ制御装置を備えたインターフェース装
置等と、その動作切替方法を実行する記録媒体を提供す
る点にある。
【０００５】
【課題を解決するための手段】本発明は、上記課題を解
決すべく、以下に掲げる構成とした。請求項１記載の発
明の要旨は、バスに接続されるメモリに対するメモリ制
御装置であって、前記バスと前記メモリとの間に介在し
て転送データのタイミングを調整するタイミング調整手
段と、外部から入力される制御信号に応じて所定信号を
前記タイミング調整手段に供給して異なるモードとなる
ように制御するモード制御手段とを備えたことを特徴と
するメモリ制御装置に存する。請求項２記載の発明の要
旨は、前記タイミング調整手段には、前記所定信号の立
ち上がりエッジでデータを取り込む第１のタイミング調
整手段と、前記所定信号の立ち下がりエッジでデータを
取り込む第２のタイミング調整手段とが含まれることを
特徴とする請求項１記載のメモリ制御装置に存する。請
求項３記載の発明の要旨は、前記所定信号には、クロッ
ク信号と、クロック信号に基づいて生成されたタイミン
グ信号とが含まれることを特徴とする請求項１または２
記載のメモリ制御装置に存する。請求項４記載の発明の
要旨は、前記メモリがシンクロナスＲＡＭであり、前記
モード制御手段は、前記第１のタイミング調整手段に前
記クロック信号を供給することを特徴とする請求項３記
載のメモリ制御装置に存する。請求項５記載の発明の要
旨は、前記メモリがダブルデータレート・シンクロナス
ＲＡＭであり、前記モード制御手段は、前記第１及び第
２のタイミング調整手段に前記クロック信号に基づいて
生成されたタイミング信号を供給することを特徴とする
請求項３記載のメモリ制御装置に存する。請求項６記載
の発明の要旨は、さらに、前記タイミング調整手段と前
記メモリとの間にデータ信号レベルのレベル変換手段を
備えたことを特徴とする請求項１〜５記載のメモリ制御
装置に存する。請求項７記載の発明の要旨は、請求項１
〜６のいずれか１項に記載のメモリ制御装置を有するこ
とを特徴とするインターフェース装置に存する。請求項
８記載の発明の要旨は、請求項７に記載のインターフェ
ース装置が半導体基板上に集積化されたことを特徴とす
る半導体集積チップに存する。請求項９記載の発明の要
旨は、バスとメモリとの間に介在し、立ち上がりエッジ
でデータを取り込む第１のタイミング調整手段と、立ち
下がりエッジでデータを取り込む第２のタイミング調整
手段とを備えたメモリ制御装置の動作切替方法であっ
て、外部から入力される制御信号に応じて所定信号を前
記第１及び第２のタイミング調整手段に供給して異なる
モードとなるように制御する工程を有することを特徴と
する動作切替方法に存する。請求項１０記載の発明の要
旨は、前記所定信号には、クロック信号と、クロック信
号に基づいて生成されたタイミング信号とが含まれるこ
とを特徴とする請求項９記載の動作切替方法に存する。
請求項１１記載の発明の要旨は、前記メモリがシンクロ
ナスＲＡＭであり、前記異なるモードとなるように制御
する工程においては、前記第１のタイミング調整手段に
前記クロック信号を供給することを特徴とする請求項１
０記載の動作切替方法に存する。請求項１２記載の発明
の要旨は、前記メモリがダブルデータレート・シンクロ
ナスＲＡＭであり、前記異なるモードとなるように制御
する工程においては、前記第１及び第２のタイミング調
整手段に前記クロック信号に基づいて生成されたタイミ
ング信号を供給することを特徴とする請求項１０記載の
動作切替方法に存する。請求項１３記載の発明の要旨
は、請求項９〜１２のいずれか１項に記載の動作切替方
法を実行可能なプログラムが記載された記録媒体に存す
る。
【０００６】
【発明の実施の形態】先ず、本発明の各実施の形態を説
明する前に本発明の特徴について簡単に説明する。図１
は、本発明の特徴を説明するための概念図である。本発
明によるメモリ制御装置は、図１に示すように外部から
入力されるモード切替信号に応じて仕様の異なるメモリ
（Ａ，Ｂ，・・・）に対応した内部状態とし、仕様の異
なるメモリ（Ａ，Ｂ，・・・）のそれぞれにおいてバス
を介して接続されるプロセッサ等からのメモリに対する
書き込み／読み出し動作を可能とする。以下、例えば、
メモリＡとしてシンクロナスＤＲＡＭ（以下、ＳＤＲＡ
Ｍと称す）が用いられ、メモリＢとしてＤｏｕｂｌｅ
Ｄａｔａ Ｒａｔｅ ＳＤＲＡＭ（以下、ＤＤＲと称す
る）が用いられる場合の本発明の実施の形態を図面に基
づいて詳細に説明する。
【０００７】図２は、本発明の第１の実施の形態に係わ
るメモリ制御装置が含まれる情報処理システムの一例を
示すブロック図である。図２に示すように情報処理シス
テムは、ＣＰＵ２と、インターフェース部１と、メモリ
３と、フラッシュＲＡＭ４等により構成されている。イ
ンターフェース部１は、本発明によるメモリ制御装置１
１や、ＣＰＵ２，メモリ３，フラッシュＲＡＭ４等に対
するデバイスインタフェースと各機能設定や要因表示な
どのレジスタや、汎用バスとしてＰＣＩ（Programmable
communications interface）バスインタフェース等を
有している。ＣＰＵ２は、必要に応じてバス及びインタ
ーフェース部１を介してメモリ３及びフラッシュＲＡＭ
４から各種データを読み出すと共に、メモリ３及びフラ
ッシュＲＡＭ４に対して所定データを書き込む。なお、
メモリ３が後述するようにＳＤＲＡＭまたはＤＤＲであ
り、例えば、ワークメモリとして用いられる。また、フ
ラッシュＲＡＭ４には、予めプログラムや、各種制御デ
ータ等が格納されている。
【０００８】このようにＣＰＵ２と、各メモリとの間に
介在するインターフェース部１が、例えば、同一半導体
基板上に形成され、１チップに集積化されている。メモ
リ制御装置１１には、モード切替信号が供給される。こ
の情報処理システムのメモリ制御装置１１においては、
例えば、ハイレベルのモード切替信号が供給される場合
には、ＳＤＲＡＭに対応するように内部状態が制御さ
れ、ローレベルのモード切替信号が供給される場合に
は、ＤＤＲに対応するように内部状態が制御される。な
お、図２に示す例の場合には、インターフェース部１を
チップ化した例であるが、メモリ制御装置１１を単体で
集積化したり、ＣＰＵ２や他の回路部分を含めて集積化
するようにしても良い。
【０００９】図３は、上述したメモリ制御装置１１の具
体的な構成の一例を示すブロック図である。図３に示す
ようにメモリ制御装置１１は、制御信号生成回路３１，
セレクト回路３２，リフレッシュ回路３３，アドレス信
号生成回路３４，アドレス／データ切替回路３５，デー
タバッファ３６，レベル変換回路３７等を有する。な
お、図３において１２で示されるのがＤＬＬ（Delay Lo
cked Loop)回路であり、クロック信号を必要とするメモ
リ制御回路１１の各回路に対してこのＤＬＬ回路１２を
介して遅延差がないようにクロック信号が分配される。
【００１０】ＣＰＵ２からのデータ及びアドレスデータ
がバスを介してセレクト回路３２，リフレッシュ回路３
３，アドレス／データ切替回路３５のそれぞれに供給さ
れる。アドレス／データ切替回路３５には、制御信号生
成回路３１からの制御信号が供給されており、アドレス
／データ切替回路３５において、データとアドレスデー
タとが振り分けられ、データがデータバッファ３６に供
給され、アドレスデータがアドレス信号生成回路３４に
供給される。アドレス信号生成回路３４には、制御信号
生成回路３１からの制御信号が供給されており、アドレ
ス信号生成回路３４において、アドレス信号が生成され
てメモリ３に供給される。
【００１１】データバッファ３６には、外部からのモー
ド切替信号が供給されると共に、制御信号生成回路３１
からクロック信号とデータストローブ信号が供給されて
いる。データバッファ３６は、モード切替信号がハイレ
ベルの場合には、内部状態がＳＤＲＡＭに対応するよう
にＳＤＲＡＭモードに制御され、モード切替信号がロー
レベルの場合には、内部状態がＤＤＲに対応するように
ＤＤＲモードに制御される。
【００１２】レベル変換回路３７は、データ用とデータ
ストローブ信号用とで双方向に各１個の計４個のアンプ
を有し、それらアンプのそれぞれには、所定の電源電圧
が供給される。具体的には、メモリ３がＳＤＲＡＭの場
合には、ＬＶＴＴＬ（Low Voltage Transistor Transis
tor Logic)レベルとなるようにデータ信号の電圧関係が
規定される。また、メモリ３がＤＤＲの場合には、ＳＳ
ＴＬ（Series Stub Termination Logic)−２レベルとな
るようにデータ信号の電圧関係が規定される。
【００１３】従って、ＳＤＲＡＭモードにおける書き込
み時には、アドレス／データ切替回路３５からのデータ
がデータバッファ３６を介されることにより所定タイミ
ングに調整された後、レベル変換回路３７において、Ｌ
ＶＴＴＬレベルに変換されてメモリ３に供給される。そ
して、メモリ３においてデータの書き込みがなされる。
また、ＤＤＲモードにおける書き込み時には、アドレス
／データ切替回路３５からのデータがデータバッファ３
６を介されることにより所定タイミングに調整された
後、レベル変換回路３７において、ＳＳＴＬ−２レベル
に変換されてメモリ３に供給されると共に、データスト
ローブ信号がレベル変換回路３７において、ＳＳＴＬ−
２レベルに変換されてメモリ３に供給される。そして、
メモリ３においてデータの書き込みがなされる。
【００１４】一方、ＳＤＲＡＭモードにおける読み出し
時には、メモリ３から読み出されたデータがレベル変換
回路３７を介されることによりＣＰＵ側の電圧レベルに
変換された後、データバッファ３６において、所定タイ
ミングに調整され、アドレス／データ切替回路３５及び
バスを介してＣＰＵ２に供給される。また、ＤＤＲモー
ドにおける読み出し時には、メモリ３から読み出された
データと、データストローブ信号とがレベル変換回路３
７を介されることによりＣＰＵ側の電圧レベルに変換さ
れる。そして、読み出されたデータがデータバッファ３
６において、データストローブ信号に基づいて所定タイ
ミングに調整され、アドレス／データ切替回路３５及び
バスを介してＣＰＵ２に供給される。
【００１５】なお、セレクト回路３２は、ＣＰＵ２から
のデータ及びアドレスデータによりアクセスモードを判
定して制御情報を生成し、この制御情報を制御信号生成
回路３１に供給する。また、リフレッシュ回路３３は、
メモリ３に対するデータの再書き込みのタイミングを規
定する制御情報を生成し、制御信号生成回路３１に供給
する。制御信号生成回路３１は、各部からの制御情報に
応じて各部への制御信号を生成する。
【００１６】図４は、上述したデータバッファ３６の具
体的な構成の一例を示すブロック図である。図４に示す
ようにデータバッファ３６は、立ち上がりバッファ４
２，立ち下がりバッファ４３，モード制御回路４１等を
有する。モード制御回路４１には、制御端子４０が設け
られており、この制御端子４０を介してモード切替信号
が供給される。また、モード制御回路４１には、制御信
号生成回路３１からのクロック信号と、データストロー
ブ信号とが供給される。
【００１７】モード制御回路４１は、モード切替信号が
ハイレベルの場合、即ち、ＳＤＲＡＭモードでは、クロ
ック信号を立ち上がりバッファ４２のみに供給する。立
ち上がりバッファ４２において、クロック信号の立ち上
がりエッジでデータが取り込まれ、一時的に保持され
る。このことによりデータの転送タイミングが調整され
る。また、モード制御回路４１は、モード切替信号がロ
ーレベルの場合、即ち、ＤＤＲモードでは、データスト
ローブ信号を立ち上がりバッファ４２及び立ち下がりバ
ッファ４３の両者に供給すると共に、データストローブ
信号をレベル変換回路３７を介してメモリ３に供給す
る。立ち上がりバッファ４２において、データストロー
ブ信号の立ち上がりエッジでデータが取り込まれ、立ち
下がりバッファ４３において、データストローブ信号の
立ち下がりエッジでデータが取り込まれ、一時的に保持
される。このことによりデータの転送タイミングが調整
される。
【００１８】上述したように構成される第１の実施の形
態の動作についてさらに詳細に説明する。図５及び図６
は、読み出し動作を説明するためのタイムチャートであ
り、図７及び図８は、書き込み動作を説明するためのタ
イムチャートである。なお、図５〜図８までの各図にお
いては、ＣＡＳレイテンシ２（ＣＬ＝２と称す）、バー
スト長４（ＢＬ＝４と称す）におけるアクセスタイミン
グを示す。
【００１９】先ず、モード切替信号がローレベルとされ
たＤＤＲモードにおける読み出し動作について図５を用
いて説明する。メモリ３への読み出し動作であるのでク
ロックｔ０でリードコマンドを出力（ＤＤＲ、ＳＤＲＡ
Ｍともに同じ）する。このタイミングから２クロック後
ｔ２（ＣＬ＝２の場合）にメモリ３（ＤＤＲ）より出力
されるプリアンブル（駆動開始）期間を経てクロック信
号ｔ３によって出力されたデータストローブ信号の立ち
上がりエッジによって最初のデータＤ０を立ち上がりバ
ッファ４２で取り込む。同様にしてデータストローブ信
号の次の立ち下がりエッジ（ｔ３とｔ４との間）によっ
て次のデータＤ１を今度は立ち下がりバッファ４３で取
り込む。そして、次のデータストローブ信号の立ち上が
りエッジによってデータＤ２を立ち上がりバッファ４２
で取り込み、次の立ち下がりエッジによってデータＤ３
を下がりバッファ４３で取り込む。
【００２０】一方、モード切替信号がハイレベルとされ
たＳＤＲＡＭモードにおける読み出し動作について図６
を用いて説明する。ＳＤＲＡＭモードでは図６に示すよ
うにデータストローブ信号は使用せずクロック信号の立
ち上がりエッジでのみ、データを取り込む。つまり、前
述したようにモード制御回路４１内でデータストローブ
信号とクロック信号とをモード切替信号の状態で制御す
る。従って、図６のリードコマンド出力後のクロック信
号ｔ２でメモリ３（ＳＤＲＡＭ）より出力されたデータ
Ｄ０をクロック信号ｔ３によって立ち上がりバッファ４
２で取り込む。同様にしてクロック信号ｔ４で次のデー
タＤ１を立ち上がりバッファ４２で取り込み、次のクロ
ック信号ｔ５でデータＤ２を立ち上がりバッファ４２で
取り込み、次のクロック信号ｔ６でデータＤ３を立ち上
がりバッファ４２で取り込む。そのためＳＤＲＡＭモー
ドの時は立ち下がりバッファ４３が使用されない。
【００２１】次に、モード切替信号がローレベルとされ
たＤＤＲモードにおける書き込み動作について図７を用
いて説明する。メモリ３への書き込み動作であるのでク
ロック信号ｔ０でライトコマンドを出力（ＤＤＲ、ＳＤ
ＲＡＭともに同じ）する。図７においてクロック信号ｔ
１でデーターストローブ信号をプリアンブル（駆動を開
始）にする。１クロックのプリアンブル時間経過後のク
ロック信号ｔ２でデータストローブ信号をクロックと同
期させ同時にデータを必要数（この場合４データ，Ｄ０
〜Ｄ３）だけ出力する。
【００２２】一方、モード切替信号がハイレベルとされ
たＳＤＲＡＭモードにおける書き込み動作について図８
を用いて説明する。ＳＤＲＡＭモードでは図８に示すよ
うにデータストローブ信号は使用しないためライトコマ
ンドと同時に最初のライトデータＤ０を出力する。順次
クロック信号ｔ１、ｔ２、ｔ３の立ち上がりでデータＤ
１，Ｄ２、Ｄ３を出力する。このようにＳＤＲＡＭモー
ドでは、データストローブ信号が使用されない。つま
り、データストローブ信号を立ち上がりバッファ４２及
び立ち下がりバッファ４３の両者共に供給しない（基板
上ではどこにも配線されない）ため、データストローブ
信号をマスクするなどの制御は行わなくとも良く、ま
た、別に行っても良い。
【００２３】以上説明したように第１の実施の形態によ
れば、以下に掲げる効果を奏する。その効果は、モード
切替信号に応じてＤＤＲとＳＤＲＡＭとを使用すること
ができることである。このため、現在主流であるＳＤＲ
ＡＭを制御するメモリ制御装置として最初に使用し、将
来ＤＤＲが主流となった場合に、ＤＤＲメモリ制御装置
として使用することで、ＬＳＩを作り直さずに容易にか
つ迅速にＤＤＲが使用できるようになり、無駄なコスト
を削減することが可能となる。
【００２４】（第２の実施の形態）次に第２の実施の形
態について説明する。上述した第１の実施の形態の説明
においては、ＤＲＡＭに本発明を適用した場合について
説明したが、類似した仕様でＳＲＡＭにもＤＤＲ−ＳＲ
ＡＭがあるので容易に適用することができ、また、他の
仕様のＲＡＭに対して容易に適用することができる。さ
らに、上述した第１の実施の形態においては、モード切
替信号に応じてＳＤＲＡＭとＤＤＲとの二つのＤＲＡＭ
に対応する場合について説明したが、３種類以上の異な
る仕様のメモリに対応するようにしても良い。
【００２５】なお、本発明が上記各実施の形態に限定さ
れず、本発明の技術思想の範囲内において、各実施の形
態が適宜変更され得ることは明らかである。また、上記
構成部材の数、位置、形状等は上記実施の形態に限定さ
れず、本発明を実施する上で好適な数、位置、形状等に
することができる。また、各図において、同一構成要素
には同一符合を付している。
【００２６】
【発明の効果】本発明は以上のように構成されているの
で、以下に掲げる効果を奏する。その効果は、モード切
替信号に応じて異なる仕様のメモリを使用することがで
きることである。このため、現在主流であるＳＤＲＡＭ
を制御するメモリ制御装置として最初に使用し、将来Ｄ
ＤＲが主流となった場合に、ＤＤＲメモリ制御装置とし
て使用することで、ＬＳＩを作り直さずに容易にかつ迅
速にＤＤＲが使用できるようになり、無駄なコストを削
減することが可能となる。
【図面の簡単な説明】
【図１】本発明の特徴を説明するための概念図である。
【図２】本発明の第１の実施の形態に係わるメモリ制御
装置が含まれる情報処理システムの一例を示すブロック
図である。
【図３】本発明の第１の実施の形態におけるメモリ制御
装置の具体的な構成の一例を示すブロック図である。
【図４】本発明の第１の実施の形態におけるデータバッ
ファの具体的な構成の一例を示すブロック図である。
【図５】本発明の第１の実施の形態の動作説明に用いる
タイムチャートである。
【図６】本発明の第１の実施の形態の動作説明に用いる
タイムチャートである。
【図７】本発明の第１の実施の形態の動作説明に用いる
タイムチャートである。
【図８】本発明の第１の実施の形態の動作説明に用いる
タイムチャートである。
【符号の説明】
１・・・インターフェース部 ２・・・ＣＰＵ ３・・・メモリ ４・・・フラッシュＲＡＭ １１・・・メモリ制御装置 １２・・・ＤＬＬ回路 ３１・・・制御信号生成回路 ３２・・・セレクト回路 ３３・・・リフレッシュ回路 ３４・・・アドレス信号生成回路 ３５・・・アドレス／データ切替回路 ３６・・・データバッファ ３７・・・レベル変換回路 ４０・・・制御端子 ４１・・・モード制御回路 ４２・・・立ち上がりバッファ ４３・・・立ち下がりバッファ

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 バスに接続されるメモリに対するメモリ
    制御装置であって、 前記バスと前記メモリとの間に介在して転送データのタ
    イミングを調整するタイミング調整手段と、 外部から入力される制御信号に応じて所定信号を前記タ
    イミング調整手段に供給して異なるモードとなるように
    制御するモード制御手段とを備えたことを特徴とするメ
    モリ制御装置。
  2. 【請求項２】 前記タイミング調整手段には、前記所定
    信号の立ち上がりエッジでデータを取り込む第１のタイ
    ミング調整手段と、前記所定信号の立ち下がりエッジで
    データを取り込む第２のタイミング調整手段とが含まれ
    ることを特徴とする請求項１記載のメモリ制御装置。
  3. 【請求項３】 前記所定信号には、クロック信号と、ク
    ロック信号に基づいて生成されたタイミング信号とが含
    まれることを特徴とする請求項１または２記載のメモリ
    制御装置。
  4. 【請求項４】 前記メモリがシンクロナスＲＡＭであ
    り、 前記モード制御手段は、前記第１のタイミング調整手段
    に前記クロック信号を供給することを特徴とする請求項
    ３記載のメモリ制御装置。
  5. 【請求項５】 前記メモリがダブルデータレート・シン
    クロナスＲＡＭであり、 前記モード制御手段は、前記第１及び第２のタイミング
    調整手段に前記クロック信号に基づいて生成されたタイ
    ミング信号を供給することを特徴とする請求項３記載の
    メモリ制御装置。
  6. 【請求項６】 さらに、前記タイミング調整手段と前記
    メモリとの間にデータ信号レベルのレベル変換手段を備
    えたことを特徴とする請求項１〜５記載のメモリ制御装
    置。
  7. 【請求項７】 請求項１〜６のいずれか１項に記載のメ
    モリ制御装置を有することを特徴とするインターフェー
    ス装置。
  8. 【請求項８】 請求項７に記載のインターフェース装置
    が半導体基板上に集積化されたことを特徴とする半導体
    集積チップ。
  9. 【請求項９】 バスとメモリとの間に介在し、立ち上が
    りエッジでデータを取り込む第１のタイミング調整手段
    と、立ち下がりエッジでデータを取り込む第２のタイミ
    ング調整手段とを備えたメモリ制御装置の動作切替方法
    であって、 外部から入力される制御信号に応じて所定信号を前記第
    １及び第２のタイミング調整手段に供給して異なるモー
    ドとなるように制御する工程を有することを特徴とする
    動作切替方法。
  10. 【請求項１０】 前記所定信号には、クロック信号と、
    クロック信号に基づいて生成されたタイミング信号とが
    含まれることを特徴とする請求項９記載の動作切替方
    法。
  11. 【請求項１１】 前記メモリがシンクロナスＲＡＭであ
    り、 前記異なるモードとなるように制御する工程において
    は、前記第１のタイミング調整手段に前記クロック信号
    を供給することを特徴とする請求項１０記載の動作切替
    方法。
  12. 【請求項１２】 前記メモリがダブルデータレート・シ
    ンクロナスＲＡＭであり、 前記異なるモードとなるように制御する工程において
    は、前記第１及び第２のタイミング調整手段に前記クロ
    ック信号に基づいて生成されたタイミング信号を供給す
    ることを特徴とする請求項１０記載の動作切替方法。
  13. 【請求項１３】 請求項９〜１２のいずれか１項に記載
    の動作切替方法を実行可能なプログラムが記載された記
    録媒体。
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