JP2002056688A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【課題】 ワードラインにワードライン駆動電圧を供給
するときの、昇圧による負担を減少させ得る半導体メモ
リ装置を提供すること。 【解決手段】 デコーダ回路５０は、所定の連結手段に
よってワードラインと連結されるグローバルワードライ
ンＧＷＬに連結されたプルアップ及びプルダウントラン
ジスタＭ２，Ｍ３，Ｍ５，Ｍ６，Ｍ８，Ｍ９を有し、動
作モードに従う高電圧がグローバルワードラインＧＷＬ
のうち選択された１つのグローバルワードラインＧＷＬ
に供給される前にプルダウントランジスタＭ３，Ｍ６，
Ｍ９をターンオンさせ、プルアップトランジスタＭ２，
Ｍ５，Ｍ８のゲートは予備充電回路ＣＰＣＯで予備充電
する。グローバルワードラインＧＷＬにワードライン駆
動電圧を供給する場合に、自己昇圧方式を利用する。
するときの、昇圧による負担を減少させ得る半導体メモ
リ装置を提供すること。 【解決手段】 デコーダ回路５０は、所定の連結手段に
よってワードラインと連結されるグローバルワードライ
ンＧＷＬに連結されたプルアップ及びプルダウントラン
ジスタＭ２，Ｍ３，Ｍ５，Ｍ６，Ｍ８，Ｍ９を有し、動
作モードに従う高電圧がグローバルワードラインＧＷＬ
のうち選択された１つのグローバルワードラインＧＷＬ
に供給される前にプルダウントランジスタＭ３，Ｍ６，
Ｍ９をターンオンさせ、プルアップトランジスタＭ２，
Ｍ５，Ｍ８のゲートは予備充電回路ＣＰＣＯで予備充電
する。グローバルワードラインＧＷＬにワードライン駆
動電圧を供給する場合に、自己昇圧方式を利用する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置、
詳しくは不揮発性メモリ装置に関し、特にロウデコーダ
に関する。
詳しくは不揮発性メモリ装置に関し、特にロウデコーダ
に関する。
【０００２】
【従来の技術】フラッシュメモリ装置では、メモリセル
は電気的にデータをプログラムしたり、そのメモリセル
に貯蔵されたデータを電気的に消去できる。通常のフラ
ッシュメモリ装置の動作によると、ドレイン領域と隣接
したチャンネル領域からフローティングゲートにホット
エレクトロン注入（ｈｏｔ ｅｌｅｃｔｒｏｎ ｉｎｊ
ｅｃｔｉｏｎ）を利用してプログラムを行う。プログラ
ムするためには、ソース領域と基板領域を接地させ、コ
ントロールゲートに約９Ｖの高電圧を印加すると同時
に、ドレイン領域にはホットエレクトロンを発生させ得
るぐらいの電圧、約５Ｖを印加する。このように、プロ
グラムされたメモリセルでは、フローティングゲートに
マイナス電荷が蓄積されるので、メモリセルのしきい値
電圧を上昇させる。これに対して、消去の時には、コン
トロールゲートに−９Ｖぐらいのマイナスの高電圧を印
加し、バルク領域には約９Ｖを印加して、フローティン
グゲートに蓄積されたマイナス電荷がバルク領域に放出
される（Ｆｏｕｌｅｒ−Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅ
ｌｉｎｇ）。消去されたメモリセルのしきい値電圧は、
そうではないものより低くなる。読み出し動作は、ドレ
イン領域に約１Ｖの電圧を印加し、コントロールゲート
にはプログラムされたしきい値電圧より低電圧を印加
し、ソース領域には０Ｖを印加することによって行わ
れ、プログラムされたメモリセルは“オフセル”、消去
されたメモリセルは“オンセル”に判別される。
は電気的にデータをプログラムしたり、そのメモリセル
に貯蔵されたデータを電気的に消去できる。通常のフラ
ッシュメモリ装置の動作によると、ドレイン領域と隣接
したチャンネル領域からフローティングゲートにホット
エレクトロン注入（ｈｏｔ ｅｌｅｃｔｒｏｎ ｉｎｊ
ｅｃｔｉｏｎ）を利用してプログラムを行う。プログラ
ムするためには、ソース領域と基板領域を接地させ、コ
ントロールゲートに約９Ｖの高電圧を印加すると同時
に、ドレイン領域にはホットエレクトロンを発生させ得
るぐらいの電圧、約５Ｖを印加する。このように、プロ
グラムされたメモリセルでは、フローティングゲートに
マイナス電荷が蓄積されるので、メモリセルのしきい値
電圧を上昇させる。これに対して、消去の時には、コン
トロールゲートに−９Ｖぐらいのマイナスの高電圧を印
加し、バルク領域には約９Ｖを印加して、フローティン
グゲートに蓄積されたマイナス電荷がバルク領域に放出
される（Ｆｏｕｌｅｒ−Ｎｏｒｄｈｅｉｍ Ｔｕｎｎｅ
ｌｉｎｇ）。消去されたメモリセルのしきい値電圧は、
そうではないものより低くなる。読み出し動作は、ドレ
イン領域に約１Ｖの電圧を印加し、コントロールゲート
にはプログラムされたしきい値電圧より低電圧を印加
し、ソース領域には０Ｖを印加することによって行わ
れ、プログラムされたメモリセルは“オフセル”、消去
されたメモリセルは“オンセル”に判別される。
【０００３】プログラムされたり、消去されたりしたメ
モリセルに対する読み出し動作が行われる時には、プロ
グラムされたメモリセルのしきい値電圧と消去されたメ
モリセルのしきい値電圧の間の電圧（以下、“読み出し
電圧”）を選択されたメモリセルに連結されたワードラ
インに印加する。この時、読み出し電圧が電源電圧より
さらに高くなければならない場合があるが、これを解決
するために読み出し電圧を昇圧（ｂｏｏｓｔｉｎｇ）さ
せる方式が紹介されたことがある（ＩＥＥＥ１９９６
Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔ
ｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐ
ｅｒｓ，ｐｐ１７２〜１７３，“Ａ２．７Ｖ ｏｎｌｙ
８Ｍｂ×１６ＮＯＲ ｆｌａｓｈ ｍｅｍｏｒｙ
”）。
モリセルに対する読み出し動作が行われる時には、プロ
グラムされたメモリセルのしきい値電圧と消去されたメ
モリセルのしきい値電圧の間の電圧（以下、“読み出し
電圧”）を選択されたメモリセルに連結されたワードラ
インに印加する。この時、読み出し電圧が電源電圧より
さらに高くなければならない場合があるが、これを解決
するために読み出し電圧を昇圧（ｂｏｏｓｔｉｎｇ）さ
せる方式が紹介されたことがある（ＩＥＥＥ１９９６
Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔ
ｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐ
ｅｒｓ，ｐｐ１７２〜１７３，“Ａ２．７Ｖ ｏｎｌｙ
８Ｍｂ×１６ＮＯＲ ｆｌａｓｈ ｍｅｍｏｒｙ
”）。
【０００４】近年、携帯用通信機器又は携帯用コンピュ
ータのようにバッテリによって動作する装置で、フラッ
シュメモリは低消費電力のために低電圧化が図られつつ
ある。しかし、高集積化と並行する低電圧化に一番大き
な障害物は、低電圧で読み出し動作の間、ワードライン
の昇圧効率が集積度が上昇すれば上昇するほど下がるこ
とである。これを解決するための幾つかの方法が紹介さ
れた。１つは、ワードラインを多重に昇圧させる方法と
して、昇圧効率を高めて、低電圧でも高速の読み出し動
作をできる方法である（第６回 韓国半導体学術大会，
１９９９年 ２月， “Ｑｕｉｃｋ Ｄｏｕｌｅ Ｂｏ
ｏｔｓｔｒａｐｐｉｎｇ Ｓｃｈｅｍｅｆｏｒ Ｗｏｒ
ｄ Ｌｉｎｅ ｏｆ １．８Ｖ Ｏｎｌｙ １６Ｍｂ
Ｆｌａｓｈ Ｍｅｍｏｒｙ”）。もう１つは、パワーア
ップされたとたん、高電圧発生器のチャージポンプを駆
動させて、読み出し動作が始まる時、チャージポンプか
ら発生された高電圧を該当するワードラインに印加する
方法で、動作速度が速いし、低消費電力を実現できるの
で、最近、利用されている（ＩＥＥＥ Ｊｏｕｒｎａｌ
ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，
Ｊｕｎ １９７６， ｐｐ ３７４〜３７８， Ｊ．
Ｆ．Ｄｉｃｋｓｏｎ，“Ｏｎ−Ｃｈｉｐｈｉｇｈ ｖｏ
ｌｔａｇｅ ｇｅｎｅｒａｔｉｏｎ ｉｎ ＭＮＯＳ
ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔｓ ｕｓｉｎｇ
ａｎ ｉｍｐｒｏｖｅｄ ｖｏｌｔａｇｅ ｍｕｌｔ
ｉｐｌｉｅｒ ｔｅｃｈｎｉｑｕｅ”）。低電源電圧下
での読み出し動作の時、ワードラインの電圧を昇圧させ
るためにチャージポンプを使用する方法に関して、関連
論文（ＩＥＥＥ ＪＳＳＣ，Ｖｏｌ．３４，Ｎｏ．８，
Ａｕｇ．１９９９，ｐｐ １０９１〜１０９８，“Ｏｐ
ｔｉｍｉｚａｔｉｏｎ ｏｆ ｗｏｒｄ−ｌｉｎｅ ｂ
ｏｏｓｔｅｒ ｃｉｒｃｕｉｔｓ ｆｏｒｌｏｗ−ｖｏ
ｌｔａｇｅ ｆｌａｓｈ ｍｅｍｏｒｉｅｓ”）では、
チャージポンプが占める回路面積及び動作電流が他の周
辺回路要素に比べて相対的に小さいので、１０μＡ以下
ぐらいのスタンバイ電流（ｓｔａｎｄ−ｂｙ ｃｕｒｒ
ｅｎｔ）が流れても、消費電力面においてむしろ有利で
あると評価した。
ータのようにバッテリによって動作する装置で、フラッ
シュメモリは低消費電力のために低電圧化が図られつつ
ある。しかし、高集積化と並行する低電圧化に一番大き
な障害物は、低電圧で読み出し動作の間、ワードライン
の昇圧効率が集積度が上昇すれば上昇するほど下がるこ
とである。これを解決するための幾つかの方法が紹介さ
れた。１つは、ワードラインを多重に昇圧させる方法と
して、昇圧効率を高めて、低電圧でも高速の読み出し動
作をできる方法である（第６回 韓国半導体学術大会，
１９９９年 ２月， “Ｑｕｉｃｋ Ｄｏｕｌｅ Ｂｏ
ｏｔｓｔｒａｐｐｉｎｇ Ｓｃｈｅｍｅｆｏｒ Ｗｏｒ
ｄ Ｌｉｎｅ ｏｆ １．８Ｖ Ｏｎｌｙ １６Ｍｂ
Ｆｌａｓｈ Ｍｅｍｏｒｙ”）。もう１つは、パワーア
ップされたとたん、高電圧発生器のチャージポンプを駆
動させて、読み出し動作が始まる時、チャージポンプか
ら発生された高電圧を該当するワードラインに印加する
方法で、動作速度が速いし、低消費電力を実現できるの
で、最近、利用されている（ＩＥＥＥ Ｊｏｕｒｎａｌ
ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，
Ｊｕｎ １９７６， ｐｐ ３７４〜３７８， Ｊ．
Ｆ．Ｄｉｃｋｓｏｎ，“Ｏｎ−Ｃｈｉｐｈｉｇｈ ｖｏ
ｌｔａｇｅ ｇｅｎｅｒａｔｉｏｎ ｉｎ ＭＮＯＳ
ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔｓ ｕｓｉｎｇ
ａｎ ｉｍｐｒｏｖｅｄ ｖｏｌｔａｇｅ ｍｕｌｔ
ｉｐｌｉｅｒ ｔｅｃｈｎｉｑｕｅ”）。低電源電圧下
での読み出し動作の時、ワードラインの電圧を昇圧させ
るためにチャージポンプを使用する方法に関して、関連
論文（ＩＥＥＥ ＪＳＳＣ，Ｖｏｌ．３４，Ｎｏ．８，
Ａｕｇ．１９９９，ｐｐ １０９１〜１０９８，“Ｏｐ
ｔｉｍｉｚａｔｉｏｎ ｏｆ ｗｏｒｄ−ｌｉｎｅ ｂ
ｏｏｓｔｅｒ ｃｉｒｃｕｉｔｓ ｆｏｒｌｏｗ−ｖｏ
ｌｔａｇｅ ｆｌａｓｈ ｍｅｍｏｒｉｅｓ”）では、
チャージポンプが占める回路面積及び動作電流が他の周
辺回路要素に比べて相対的に小さいので、１０μＡ以下
ぐらいのスタンバイ電流（ｓｔａｎｄ−ｂｙ ｃｕｒｒ
ｅｎｔ）が流れても、消費電力面においてむしろ有利で
あると評価した。
【０００５】一方、ＮＯＲ型フラッシュメモリ装置で採
用されるロウデコーダは、前述のようなフラッシュメモ
リの特性上、マイナスの高電圧からプラスの高電圧に到
る様々なレベルの電圧を印加しなければならない。一般
的に、電源電圧のポテンシャル（ｐｏｔｅｎｔｉａｌ）
より高チャージポンプである電圧なら、高電圧と呼ばれ
る。即ち、電源電圧が３．３Ｖである場合、読み出しの
時には選択されたワードラインに約４．５Ｖが印加さ
れ、プログラムの時には選択されたワードラインに約９
Ｖが印加され、消去の時にはワードラインとバルク領域
に約９Ｖ及び−９Ｖが各々印加される。そのような電圧
の供給のために、従来、使用されたロウデコーダとその
関連回路が図１および図２に示されている。
用されるロウデコーダは、前述のようなフラッシュメモ
リの特性上、マイナスの高電圧からプラスの高電圧に到
る様々なレベルの電圧を印加しなければならない。一般
的に、電源電圧のポテンシャル（ｐｏｔｅｎｔｉａｌ）
より高チャージポンプである電圧なら、高電圧と呼ばれ
る。即ち、電源電圧が３．３Ｖである場合、読み出しの
時には選択されたワードラインに約４．５Ｖが印加さ
れ、プログラムの時には選択されたワードラインに約９
Ｖが印加され、消去の時にはワードラインとバルク領域
に約９Ｖ及び−９Ｖが各々印加される。そのような電圧
の供給のために、従来、使用されたロウデコーダとその
関連回路が図１および図２に示されている。
【０００６】図１および図２のメモリセルセクタ１３及
び１４は、例えば、全体メモリセルアレイを、セクタ単
位に分けて配列したもののうち、ｉ番目とｊ番目に各々
該当し、各々は１０２４本のワードラインと５１２本の
ビットラインで構成された６４ＫＢｙｔｅの貯蔵容量を
有する （６４Ｋ Ｂｙｔｅ＝１０２４×５１２ｂｉ
ｔ）。読み出し動作又はプログラム動作の時、１つのワ
ードラインを選択するためには、１０２４本のワードラ
インに対応する１０個のアドレス信号が必要である。グ
ローバル（ｇｌｏｂａｌ）ワードラインは１２８本に分
けられ、グローバルロウデコーダ１０によって１つが選
択され、１つのグローバルワードラインには８本のロー
カルワードラインが配置され（１２８×８＝１０２
４）、ローカルロウデコーダ１５（又は１６）によって
選択される。ワードラインの各々に配置されるワードラ
インドライバＷＤは、グローバルロウデコーダ１０から
提供されるグローバルワードライン選択信号ＧＷＬと、
ローカルロウデコーダ１５（又は１６）から提供される
ローカルワードライン選択信号ＰＷＬ、そして、ブロッ
クデコーダ１７（又は１８）から提供されるブロック選
択信号ＢＬＳに応じて、該当するワードラインを駆動さ
せる。読み出し動作、プログラム動作又は消去動作でワ
ードラインに高電圧（プラスの高電圧又はマイナスの高
電圧）を供給するために、グローバルロウデコーダ１０
とローカルロウデコーダ１５（又は１６）には、高電圧
をスイッチングするためのレベルシフタ（ｌｅｖｅｌ
ｓｈｉｆｔｅｒ）ＬＳが配置される。
び１４は、例えば、全体メモリセルアレイを、セクタ単
位に分けて配列したもののうち、ｉ番目とｊ番目に各々
該当し、各々は１０２４本のワードラインと５１２本の
ビットラインで構成された６４ＫＢｙｔｅの貯蔵容量を
有する （６４Ｋ Ｂｙｔｅ＝１０２４×５１２ｂｉ
ｔ）。読み出し動作又はプログラム動作の時、１つのワ
ードラインを選択するためには、１０２４本のワードラ
インに対応する１０個のアドレス信号が必要である。グ
ローバル（ｇｌｏｂａｌ）ワードラインは１２８本に分
けられ、グローバルロウデコーダ１０によって１つが選
択され、１つのグローバルワードラインには８本のロー
カルワードラインが配置され（１２８×８＝１０２
４）、ローカルロウデコーダ１５（又は１６）によって
選択される。ワードラインの各々に配置されるワードラ
インドライバＷＤは、グローバルロウデコーダ１０から
提供されるグローバルワードライン選択信号ＧＷＬと、
ローカルロウデコーダ１５（又は１６）から提供される
ローカルワードライン選択信号ＰＷＬ、そして、ブロッ
クデコーダ１７（又は１８）から提供されるブロック選
択信号ＢＬＳに応じて、該当するワードラインを駆動さ
せる。読み出し動作、プログラム動作又は消去動作でワ
ードラインに高電圧（プラスの高電圧又はマイナスの高
電圧）を供給するために、グローバルロウデコーダ１０
とローカルロウデコーダ１５（又は１６）には、高電圧
をスイッチングするためのレベルシフタ（ｌｅｖｅｌ
ｓｈｉｆｔｅｒ）ＬＳが配置される。
【０００７】図３はグローバルロウデコーダ１０に内蔵
されたレベルシフタ（１２８個）のうち、１つのレベル
シフタＬＳ０とワードラインドライバＷＤ０〜ＷＤ７の
間の連結関係を示し、図４はローカルロウデコーダ１５
に内蔵されたレベルシフタ（８個）のうち、１つのレベ
ルシフタＬＳ０ｉの構成を示す。図３で、電圧端（ｖｏ
ｌｔａｇｅ ｔｅｒｍｉｎａｌ）ＶＰＰはプログラムの
ためのプラスの高電圧を、電圧端ＶＥＸは消去動作のた
めのマイナスの高電圧を示す。図３及び図４に示すよう
に、高電圧をスイッチングするために、高電圧用ＰＭＯ
ＳトランジスタＰＨ１〜ＰＨ１１と高電圧用ＮＭＯＳト
ランジスタＮＨ１〜ＮＨ１１が使用される。高電圧用ト
ランジスタは、ＭＯＳトランジスタのエンハンスメント
（ｅｎｈａｎｃｅｍｅｎｔ）特性を強化させて、ドレイ
ン又はソースに電源電圧より高電圧が印加されても、絶
縁膜破壊等の物理的な負担なしに、スイッチング機能を
実行できるように製造されたトランジスタである。読み
出し動作又はプログラム動作の時には、高電圧用ＰＭＯ
ＳトランジスタＰＨ１、ＰＨ１１そしてＰＨ３等を通し
てプラスの高電圧ＶＰＰが対応するワードライン（例え
ば、ＷＬ０ｉ）にスイッチングされ、消去の時には高電
圧用ＮＭＯＳトランジスタＮＨ２及びＮＨ４等を通して
マイナスの高電圧ＶＥＸが対応するワードラインにスイ
ッチングされる。下記の表は各動作モードに従って印加
される電圧を示す。
されたレベルシフタ（１２８個）のうち、１つのレベル
シフタＬＳ０とワードラインドライバＷＤ０〜ＷＤ７の
間の連結関係を示し、図４はローカルロウデコーダ１５
に内蔵されたレベルシフタ（８個）のうち、１つのレベ
ルシフタＬＳ０ｉの構成を示す。図３で、電圧端（ｖｏ
ｌｔａｇｅ ｔｅｒｍｉｎａｌ）ＶＰＰはプログラムの
ためのプラスの高電圧を、電圧端ＶＥＸは消去動作のた
めのマイナスの高電圧を示す。図３及び図４に示すよう
に、高電圧をスイッチングするために、高電圧用ＰＭＯ
ＳトランジスタＰＨ１〜ＰＨ１１と高電圧用ＮＭＯＳト
ランジスタＮＨ１〜ＮＨ１１が使用される。高電圧用ト
ランジスタは、ＭＯＳトランジスタのエンハンスメント
（ｅｎｈａｎｃｅｍｅｎｔ）特性を強化させて、ドレイ
ン又はソースに電源電圧より高電圧が印加されても、絶
縁膜破壊等の物理的な負担なしに、スイッチング機能を
実行できるように製造されたトランジスタである。読み
出し動作又はプログラム動作の時には、高電圧用ＰＭＯ
ＳトランジスタＰＨ１、ＰＨ１１そしてＰＨ３等を通し
てプラスの高電圧ＶＰＰが対応するワードライン（例え
ば、ＷＬ０ｉ）にスイッチングされ、消去の時には高電
圧用ＮＭＯＳトランジスタＮＨ２及びＮＨ４等を通して
マイナスの高電圧ＶＥＸが対応するワードラインにスイ
ッチングされる。下記の表は各動作モードに従って印加
される電圧を示す。
【０００８】
【表１】
【０００９】
【発明が解決しようとする課題】図１および図２のよう
なデコーダ構造において、高電圧用ＰＭＯＳトランジス
タＰＨ１〜ＰＨ１１はそれらのバルク領域のＮ型ウェル
を共有するように製造される。即ち、１つのＮ型ウェル
にデコーディングに関した全ての高電圧用ＰＭＯＳトラ
ンジスタが形成されている。そのような高電圧用ＰＭＯ
Ｓトランジスタのチャンネルを通して読み出し又はプロ
グラムのための高電圧がスイッチングされるので、ＰＮ
接合による電圧降下を防止するために、バルク領域のＮ
型ウェルにも同一の高電圧が印加されなければならな
い。結局、読み出し又はプログラム動作で電源電圧から
高電圧に昇圧する時、選択されたデコーダ領域の高電圧
用ＰＭＯＳトランジスタだけでなく非選択されたデコー
ダ領域の高電圧用ＰＭＯＳトランジスタにも共有されて
いるＮ型ウェルを昇圧しなければならないので、昇圧負
荷が大きくなる。特に、読み出しの時、ワードライン電
圧が速く昇圧すると、読み出し動作の速度が速くなるの
で、昇圧による負担がさらに増加する。フラッシュメモ
リ装置で使用される電源電圧が低くなるに従って、昇圧
負荷の増加による読み出し動作速度はさらに低下され
る。
なデコーダ構造において、高電圧用ＰＭＯＳトランジス
タＰＨ１〜ＰＨ１１はそれらのバルク領域のＮ型ウェル
を共有するように製造される。即ち、１つのＮ型ウェル
にデコーディングに関した全ての高電圧用ＰＭＯＳトラ
ンジスタが形成されている。そのような高電圧用ＰＭＯ
Ｓトランジスタのチャンネルを通して読み出し又はプロ
グラムのための高電圧がスイッチングされるので、ＰＮ
接合による電圧降下を防止するために、バルク領域のＮ
型ウェルにも同一の高電圧が印加されなければならな
い。結局、読み出し又はプログラム動作で電源電圧から
高電圧に昇圧する時、選択されたデコーダ領域の高電圧
用ＰＭＯＳトランジスタだけでなく非選択されたデコー
ダ領域の高電圧用ＰＭＯＳトランジスタにも共有されて
いるＮ型ウェルを昇圧しなければならないので、昇圧負
荷が大きくなる。特に、読み出しの時、ワードライン電
圧が速く昇圧すると、読み出し動作の速度が速くなるの
で、昇圧による負担がさらに増加する。フラッシュメモ
リ装置で使用される電源電圧が低くなるに従って、昇圧
負荷の増加による読み出し動作速度はさらに低下され
る。
【００１０】プログラム又は消去の時には、読み出し動
作の時より動作時間に対する昇圧負荷の負担が相対的に
少ないが、高電圧用ＰＭＯＳトランジスタが１つのバル
ク領域、即ち、Ｎ型ウェルを共有する限り、不要な昇圧
負担を有する。
作の時より動作時間に対する昇圧負荷の負担が相対的に
少ないが、高電圧用ＰＭＯＳトランジスタが１つのバル
ク領域、即ち、Ｎ型ウェルを共有する限り、不要な昇圧
負担を有する。
【００１１】低電源電圧を使用するフラッシュメモリ装
置で、読み出し動作又はプログラム動作でワードライン
に供給される高電圧を発生させるための従来の回路が図
５に示されている。図５に示されたように、図１のグロ
ーバルロウデコーダ１０に使用される高電圧ＶＰＰを供
給するために、フラッシュメモリ装置がパワーオンにな
ると、すぐに活性化される小容量のスタンバイ用高電圧
発生器２１と、アドレス遷移感知信号（ａｄｄｒｅｓｓ
ｔｒａｎｓｉｔｉｏｎ ｄｅｔｅｃｔｉｏｎｓｉｇｎ
ａｌ ：ＡＴＤ）に応じて活性化されるアクティブ用の
大容量高電圧発生器２３が使用される。又、スタンバイ
用及びアクティブ用高電圧発生器２１及び２３に採用さ
れる比較増幅器ＡＭＰの非反転入力端（ｎｏｎ−ｉｎｖ
ｅｒｔｅｄ ｓｔａｇｅｓ）に印加される基準電圧ＶＲ
ＥＦを発生させる基準電圧発生回路２２が使用される。
しかし、図５の高電圧発生構成では、スタンバイ用高電
圧発生器２１の出力とアクティブ用高電圧発生器２３の
出力端が１つに縛られているので、アクティブ用チャー
ジポンプの効率が低下することは勿論、スタンバイ動作
とアクティブ動作での高電圧制御を別途にできない。
置で、読み出し動作又はプログラム動作でワードライン
に供給される高電圧を発生させるための従来の回路が図
５に示されている。図５に示されたように、図１のグロ
ーバルロウデコーダ１０に使用される高電圧ＶＰＰを供
給するために、フラッシュメモリ装置がパワーオンにな
ると、すぐに活性化される小容量のスタンバイ用高電圧
発生器２１と、アドレス遷移感知信号（ａｄｄｒｅｓｓ
ｔｒａｎｓｉｔｉｏｎ ｄｅｔｅｃｔｉｏｎｓｉｇｎ
ａｌ ：ＡＴＤ）に応じて活性化されるアクティブ用の
大容量高電圧発生器２３が使用される。又、スタンバイ
用及びアクティブ用高電圧発生器２１及び２３に採用さ
れる比較増幅器ＡＭＰの非反転入力端（ｎｏｎ−ｉｎｖ
ｅｒｔｅｄ ｓｔａｇｅｓ）に印加される基準電圧ＶＲ
ＥＦを発生させる基準電圧発生回路２２が使用される。
しかし、図５の高電圧発生構成では、スタンバイ用高電
圧発生器２１の出力とアクティブ用高電圧発生器２３の
出力端が１つに縛られているので、アクティブ用チャー
ジポンプの効率が低下することは勿論、スタンバイ動作
とアクティブ動作での高電圧制御を別途にできない。
【００１２】本発明は、前述した問題点に鑑みなされた
もので、低電源電圧を使用するフラッシュメモリで昇圧
負荷を減少させ得る装置を提供することを目的とする。
もので、低電源電圧を使用するフラッシュメモリで昇圧
負荷を減少させ得る装置を提供することを目的とする。
【００１３】また、本発明は、低電源電圧を使用するフ
ラッシュメモリで読み出し動作の速度を向上させ得る装
置を提供することを目的とする。
ラッシュメモリで読み出し動作の速度を向上させ得る装
置を提供することを目的とする。
【００１４】さらに、本発明は、低電源電圧を使用する
フラッシュメモリで読み出し動作とプログラム動作、そ
して、消去動作の時、昇圧負荷を減少させ得る装置を提
供することを目的とする。
フラッシュメモリで読み出し動作とプログラム動作、そ
して、消去動作の時、昇圧負荷を減少させ得る装置を提
供することを目的とする。
【００１５】さらに、本発明は、低電源電圧を使用する
フラッシュメモリで効率的に高電圧の発生及び制御をで
きる装置を提供することを目的とする。
フラッシュメモリで効率的に高電圧の発生及び制御をで
きる装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明による半導体メモ
リ装置には、複数のワードライン及びビットラインと複
数のメモリセルで構成された複数のメモリセルセクタ
と、所定の連結手段によってワードラインと電気的に連
結される複数のグローバルワードラインが配列されてあ
り、メモリセルセクタを選択するために動作モードに従
う電圧を連結手段に印加するセクタ選択回路と、動作モ
ードに従う電圧を供給するためのパーシャルワードライ
ン駆動信号を発生させるパーシャルロウデコーダと、動
作モードに従う電圧がグローバルワードラインに供給さ
れる前にプルアップトランジスタのゲートを予備充電し
た後、パーシャルワードライン駆動信号によって供給さ
れた動作モードに従う電圧をプルアップトランジスタを
通して選択的にグローバルワードラインに印加するグロ
ーバルロウデコーダとを有する。
リ装置には、複数のワードライン及びビットラインと複
数のメモリセルで構成された複数のメモリセルセクタ
と、所定の連結手段によってワードラインと電気的に連
結される複数のグローバルワードラインが配列されてあ
り、メモリセルセクタを選択するために動作モードに従
う電圧を連結手段に印加するセクタ選択回路と、動作モ
ードに従う電圧を供給するためのパーシャルワードライ
ン駆動信号を発生させるパーシャルロウデコーダと、動
作モードに従う電圧がグローバルワードラインに供給さ
れる前にプルアップトランジスタのゲートを予備充電し
た後、パーシャルワードライン駆動信号によって供給さ
れた動作モードに従う電圧をプルアップトランジスタを
通して選択的にグローバルワードラインに印加するグロ
ーバルロウデコーダとを有する。
【００１７】プルアップトランジスタは高電圧用ＮＭＯ
Ｓトランジスタで構成され、連結手段にはディプリーシ
ョン（ｄｅｐｌｅｔｉｏｎ）トランジスタを使用する。
又、グローバルロウデコーダはグローバルワードライン
と接地電圧の間に連結されて、動作モードに従う電圧が
グローバルワードラインに供給される前に、グローバル
ワードラインを放電させる。グローバルロウデコーダは
第１高電圧を電源として使用し、動作モードに従う電圧
が読み出し動作モードでは第２高電圧になり、プログラ
ム動作モードでは第３高電圧になることを特徴とする。
第１、第２及び第３高電圧は前記半導体装置の電源電圧
より高電圧を有し、第１高電圧を発生させる回路と第２
高電圧を発生させる回路は電気的に分離されている。
Ｓトランジスタで構成され、連結手段にはディプリーシ
ョン（ｄｅｐｌｅｔｉｏｎ）トランジスタを使用する。
又、グローバルロウデコーダはグローバルワードライン
と接地電圧の間に連結されて、動作モードに従う電圧が
グローバルワードラインに供給される前に、グローバル
ワードラインを放電させる。グローバルロウデコーダは
第１高電圧を電源として使用し、動作モードに従う電圧
が読み出し動作モードでは第２高電圧になり、プログラ
ム動作モードでは第３高電圧になることを特徴とする。
第１、第２及び第３高電圧は前記半導体装置の電源電圧
より高電圧を有し、第１高電圧を発生させる回路と第２
高電圧を発生させる回路は電気的に分離されている。
【００１８】
【発明の実施の形態】以下、本発明の望ましい実施形態
を添付した図面を参照して詳細に説明する。
を添付した図面を参照して詳細に説明する。
【００１９】本発明の図又は説明で使用される信号の参
照符号中、“ｎ”で始まる信号はネガティブロジック
（ｎｅｇａｔｉｖｅ ｌｏｇｉｃ）によって活性化され
る信号である。又、本発明の実施形態で適用されるフラ
ッシュメモリの貯蔵容量とそれに従うワードラインの数
は１つの例に過ぎない。又、本発明は正常的なデータ読
み出しのためにワードラインの電圧を昇圧させる低電力
フラッシュメモリ装置に利用される。
照符号中、“ｎ”で始まる信号はネガティブロジック
（ｎｅｇａｔｉｖｅ ｌｏｇｉｃ）によって活性化され
る信号である。又、本発明の実施形態で適用されるフラ
ッシュメモリの貯蔵容量とそれに従うワードラインの数
は１つの例に過ぎない。又、本発明は正常的なデータ読
み出しのためにワードラインの電圧を昇圧させる低電力
フラッシュメモリ装置に利用される。
【００２０】図６は、本発明によるデコーディング回路
とメモリセルアレイの間の連結関係を示す。図６に示さ
れたメモリセルセクタＭＣＳｉ及びＭＣＳｊは、全体メ
モリセルアレイを複数のセクタに分けたうちの各々ｉ番
目とｊ番目に該当し、各々は１０２４本のワードライン
（ｎ＝１０２３）と５１２本のビットラインで構成さ
れ、６４Ｋｂｙｔｅ（１０２４×５１２＝６４Ｋ ｂｙ
ｔｅ）の貯蔵容量を有すると仮定する。各々のメモリセ
ルセクタに配列された１０２４本のワードラインＷＬ０
〜ＷＬｎ（ｎ＝１０２３）は１０２４本のグローバルワ
ードラインＧＷＬ０〜ＧＷＬｎ（ｎ＝１０２３）にワー
ドライン駆動トランジスタＤＴ０〜ＤＴｎ（ｎ＝１０２
３）を通して連結される。ワードライン及びワードライ
ン駆動トランジスタの符号の末尾に表示された“ｉ”又
は“ｊ”は、それらが含まれるメモリセルセクタを示
す。ワードライン駆動トランジスタＤＴ０〜ＤＴｎの各
グループは、メモリセルセクタＭＣＳｉ及びＭＣＳｊを
各々担当するワードライン駆動ブロックＷＤＢｉ及びＷ
ＤＢｊに各々含まれる。又、ワードライン駆動トランジ
スタＤＴ０〜ＤＴｎはディプリーション型のＮＭＯＳで
形成され、それらのゲートにはセクタ選択回路ＳＳｉ
（又はＳＳｊ）から提供されるセクタ選択信号ＳＷＳｉ
（又はＳＷＳｊ）が共通に印加される。セクタ選択回路
ＳＳｉ及びＳＳｊはメモリセルセクタＭＣＳｉ及びＭＣ
Ｓｊを各々選択するために、該当するメモリセルセクタ
のワードライン駆動トランジスタＤＴ０ｉ〜ＤＴｎｉ及
びＤＴ０ｊ〜ＤＴｎｊを制御する。パーシャルロウデコ
ーダ５５とセクタ選択回路ＳＳｉ及びＳＳｊには第２高
電圧Ｖｂｓｔと第３高電圧Ｖｐｇｍが供給される。
とメモリセルアレイの間の連結関係を示す。図６に示さ
れたメモリセルセクタＭＣＳｉ及びＭＣＳｊは、全体メ
モリセルアレイを複数のセクタに分けたうちの各々ｉ番
目とｊ番目に該当し、各々は１０２４本のワードライン
（ｎ＝１０２３）と５１２本のビットラインで構成さ
れ、６４Ｋｂｙｔｅ（１０２４×５１２＝６４Ｋ ｂｙ
ｔｅ）の貯蔵容量を有すると仮定する。各々のメモリセ
ルセクタに配列された１０２４本のワードラインＷＬ０
〜ＷＬｎ（ｎ＝１０２３）は１０２４本のグローバルワ
ードラインＧＷＬ０〜ＧＷＬｎ（ｎ＝１０２３）にワー
ドライン駆動トランジスタＤＴ０〜ＤＴｎ（ｎ＝１０２
３）を通して連結される。ワードライン及びワードライ
ン駆動トランジスタの符号の末尾に表示された“ｉ”又
は“ｊ”は、それらが含まれるメモリセルセクタを示
す。ワードライン駆動トランジスタＤＴ０〜ＤＴｎの各
グループは、メモリセルセクタＭＣＳｉ及びＭＣＳｊを
各々担当するワードライン駆動ブロックＷＤＢｉ及びＷ
ＤＢｊに各々含まれる。又、ワードライン駆動トランジ
スタＤＴ０〜ＤＴｎはディプリーション型のＮＭＯＳで
形成され、それらのゲートにはセクタ選択回路ＳＳｉ
（又はＳＳｊ）から提供されるセクタ選択信号ＳＷＳｉ
（又はＳＷＳｊ）が共通に印加される。セクタ選択回路
ＳＳｉ及びＳＳｊはメモリセルセクタＭＣＳｉ及びＭＣ
Ｓｊを各々選択するために、該当するメモリセルセクタ
のワードライン駆動トランジスタＤＴ０ｉ〜ＤＴｎｉ及
びＤＴ０ｊ〜ＤＴｎｊを制御する。パーシャルロウデコ
ーダ５５とセクタ選択回路ＳＳｉ及びＳＳｊには第２高
電圧Ｖｂｓｔと第３高電圧Ｖｐｇｍが供給される。
【００２１】グローバルワードラインＧＷＬ０〜ＧＷＬ
ｎを駆動させるために、グローバルワードラインデコー
ディングブロック（グローバルロウデコーダ）５０には
グローバルワードラインの数に相応する自己昇圧ドライ
バＳＢＤ０〜ＳＢＤｎ（ｎ＝１０２３）が配置される。
自己昇圧ドライバＳＢＤ０〜ＳＢＤｎは各々が８個ずつ
でなされた１２８個のグループＳＢＤＧ０〜ＳＢＤＧｋ
（ｋ＝１２７）に分けられる。自己昇圧ドライバグルー
プＳＢＤＧ０〜ＳＢＤＧｋの各々に属する８個ずつの自
己昇圧ドライバ（ＳＢＤ０〜ＳＢＤｎ，．．．．，又は
ＳＢＤｎ−７〜ＳＢＤｎ：ｎ＝１０２３）はパーシャル
ロウデコーダ５５から提供される８個のパーシャルワー
ドライン駆動信号ＰＷＬ０〜ＰＷＬ７を各々入力する。
又、自己昇圧ドライバグループＳＢＤＧ０〜ＳＢＤＧｋ
の各々に属する８個ずつの自己昇圧ドライバ（ＳＢＤ０
〜ＳＢＤｎ，．．．．，又はＳＢＤｎ−７〜ＳＢＤｎ：
ｎ＝１０２３）は１２８個で配置されたチャンネル予備
充電回路ＣＰＣ０〜ＣＰＣｋ（ｋ＝１２７）の各々から
提供されるチャンネル予備充電信号Ａ０〜Ｃ
０，．．．．，Ａｋ〜Ｃｋを各々入力する。チャンネル
予備充電回路ＣＰＣ０〜ＣＰＣｋの各々はデコーディン
グ論理回路ＤＬＣ０〜ＤＬＣｋの各々から提供されるコ
ーディング論理信号を各々入力する。又、チャンネル予
備充電回路ＣＰＣ０〜ＣＰＣｋはスタンバイの間、活性
化される第１高電圧ＶＰＰ１を電源電圧として利用す
る。デコーディング論理回路ＤＬＣ０〜ＤＬＣｋはプリ
デコーダから提供されるプリデコーディング信号Ｐｉ，
Ｑｉ，Ｒｉを入力する。
ｎを駆動させるために、グローバルワードラインデコー
ディングブロック（グローバルロウデコーダ）５０には
グローバルワードラインの数に相応する自己昇圧ドライ
バＳＢＤ０〜ＳＢＤｎ（ｎ＝１０２３）が配置される。
自己昇圧ドライバＳＢＤ０〜ＳＢＤｎは各々が８個ずつ
でなされた１２８個のグループＳＢＤＧ０〜ＳＢＤＧｋ
（ｋ＝１２７）に分けられる。自己昇圧ドライバグルー
プＳＢＤＧ０〜ＳＢＤＧｋの各々に属する８個ずつの自
己昇圧ドライバ（ＳＢＤ０〜ＳＢＤｎ，．．．．，又は
ＳＢＤｎ−７〜ＳＢＤｎ：ｎ＝１０２３）はパーシャル
ロウデコーダ５５から提供される８個のパーシャルワー
ドライン駆動信号ＰＷＬ０〜ＰＷＬ７を各々入力する。
又、自己昇圧ドライバグループＳＢＤＧ０〜ＳＢＤＧｋ
の各々に属する８個ずつの自己昇圧ドライバ（ＳＢＤ０
〜ＳＢＤｎ，．．．．，又はＳＢＤｎ−７〜ＳＢＤｎ：
ｎ＝１０２３）は１２８個で配置されたチャンネル予備
充電回路ＣＰＣ０〜ＣＰＣｋ（ｋ＝１２７）の各々から
提供されるチャンネル予備充電信号Ａ０〜Ｃ
０，．．．．，Ａｋ〜Ｃｋを各々入力する。チャンネル
予備充電回路ＣＰＣ０〜ＣＰＣｋの各々はデコーディン
グ論理回路ＤＬＣ０〜ＤＬＣｋの各々から提供されるコ
ーディング論理信号を各々入力する。又、チャンネル予
備充電回路ＣＰＣ０〜ＣＰＣｋはスタンバイの間、活性
化される第１高電圧ＶＰＰ１を電源電圧として利用す
る。デコーディング論理回路ＤＬＣ０〜ＤＬＣｋはプリ
デコーダから提供されるプリデコーディング信号Ｐｉ，
Ｑｉ，Ｒｉを入力する。
【００２２】プリデコーディング信号Ｐｉ〜Ｒｉからデ
コーディング論理回路ＤＬＣ０及びチャンネル予備充電
回路ＣＰＣ０を経て自己昇圧ドライバグループＳＢＤＧ
０までの回路グループは、１つのグローバルロウデコー
ディングユニットと呼ばれ、このようなユニットが本実
施形態では１２８個が配列される。１２８番目のグロー
バルロウデコーディングユニットはプリデコーディング
信号Ｐｊ〜Ｒｊからデコーディング論理回路ＤＬＣｋ
（ｋ＝１２７）及びチャンネル予備充電回路ＣＰＣｋ
（ｋ＝１２７）経て自己昇圧ドライバグループＳＢＤＧ
ｋ（ｋ＝１２７）までの回路グループに該当する。各グ
ローバルロウデコーディングユニットには８本ずつのグ
ローバルワードラインが属し、合計１０２４本のグロー
バルワードラインを選択するためには、１０個のアドレ
スビットが必要である。１０個のアドレスビット中、７
個は１２８個のグローバルロウデコーディングユニット
を選択するのに割り当てられ、残りの３個のアドレスビ
ットは１個のグローバルロウデコーディングユニットに
属した８本のグローバルワードラインを選択するのに割
り当てられる。
コーディング論理回路ＤＬＣ０及びチャンネル予備充電
回路ＣＰＣ０を経て自己昇圧ドライバグループＳＢＤＧ
０までの回路グループは、１つのグローバルロウデコー
ディングユニットと呼ばれ、このようなユニットが本実
施形態では１２８個が配列される。１２８番目のグロー
バルロウデコーディングユニットはプリデコーディング
信号Ｐｊ〜Ｒｊからデコーディング論理回路ＤＬＣｋ
（ｋ＝１２７）及びチャンネル予備充電回路ＣＰＣｋ
（ｋ＝１２７）経て自己昇圧ドライバグループＳＢＤＧ
ｋ（ｋ＝１２７）までの回路グループに該当する。各グ
ローバルロウデコーディングユニットには８本ずつのグ
ローバルワードラインが属し、合計１０２４本のグロー
バルワードラインを選択するためには、１０個のアドレ
スビットが必要である。１０個のアドレスビット中、７
個は１２８個のグローバルロウデコーディングユニット
を選択するのに割り当てられ、残りの３個のアドレスビ
ットは１個のグローバルロウデコーディングユニットに
属した８本のグローバルワードラインを選択するのに割
り当てられる。
【００２３】図７は、図６に示された１つのグローバル
ロウデコーディングユニット（ＤＬＣ０＋ＣＰＣ０＋Ｓ
ＢＤ０〜ＳＢＤ７）の詳細な構成を示す。デコーディン
グ論理回路ＤＬＣ０は、プリデコーディング信号Ｐｉ〜
Ｒｉを入力するＮＡＮＤゲートＮＤ１と、このＮＡＮＤ
ゲートＮＤ１の出力をインバータＩＮＶ１を通して入力
し、ワードライン放電信号ｎＷＬｄを入力するＮＡＮＤ
ゲートＮＤ２と、インバータＩＮＶ１の出力とワードラ
インＷＬｐを入力するＮＡＮＤゲートＮＤ３とを含む。
チャンネル予備充電回路ＣＰＣ０は第１高電圧ＶＰＰ１
を電源とする２個のレベルシフタＬＳ１及びＬＳ２で構
成される。レベルシフタＬＳ１（又はＬＳ２）はＰＭＯ
ＳトランジスタＰ１及びＰ２（又はＰ３及びＰ４）とＮ
ＭＯＳトランジスタＮ１及びＮ２（又はＮ３及びＮ４）
で構成される普通のレベルシフタである。ＮＡＮＤゲー
トＮＤ２の出力はインバータＩＮＶ２を通してＮＭＯＳ
トランジスタＮ１のゲートに印加され、かつＮＭＯＳト
ランジスタＮ２のゲートに直接に印加される。ＮＡＮＤ
ゲートＮＤ３の出力はインバータＩＮＶ３を通してＮＭ
ＯＳトランジスタＮ３のゲートに印加され、かつＮＭＯ
ＳトランジスタＮ４のゲートに直接に印加される。
ロウデコーディングユニット（ＤＬＣ０＋ＣＰＣ０＋Ｓ
ＢＤ０〜ＳＢＤ７）の詳細な構成を示す。デコーディン
グ論理回路ＤＬＣ０は、プリデコーディング信号Ｐｉ〜
Ｒｉを入力するＮＡＮＤゲートＮＤ１と、このＮＡＮＤ
ゲートＮＤ１の出力をインバータＩＮＶ１を通して入力
し、ワードライン放電信号ｎＷＬｄを入力するＮＡＮＤ
ゲートＮＤ２と、インバータＩＮＶ１の出力とワードラ
インＷＬｐを入力するＮＡＮＤゲートＮＤ３とを含む。
チャンネル予備充電回路ＣＰＣ０は第１高電圧ＶＰＰ１
を電源とする２個のレベルシフタＬＳ１及びＬＳ２で構
成される。レベルシフタＬＳ１（又はＬＳ２）はＰＭＯ
ＳトランジスタＰ１及びＰ２（又はＰ３及びＰ４）とＮ
ＭＯＳトランジスタＮ１及びＮ２（又はＮ３及びＮ４）
で構成される普通のレベルシフタである。ＮＡＮＤゲー
トＮＤ２の出力はインバータＩＮＶ２を通してＮＭＯＳ
トランジスタＮ１のゲートに印加され、かつＮＭＯＳト
ランジスタＮ２のゲートに直接に印加される。ＮＡＮＤ
ゲートＮＤ３の出力はインバータＩＮＶ３を通してＮＭ
ＯＳトランジスタＮ３のゲートに印加され、かつＮＭＯ
ＳトランジスタＮ４のゲートに直接に印加される。
【００２４】自己昇圧ドライバＳＢＤ０〜ＳＢＤ７の各
々は高電圧用ディプリーションＮＭＯＳトランジスタＭ
１（ＳＢＤ１のＭ４又はＳＢＤ７のＭ７）と高電圧用Ｎ
ＭＯＳトランジスタＭ２（ＳＢＤ１のＭ５又はＳＢＤ７
のＭ８）及びＭ３（ＳＢＤ１のＭ６又はＳＢＤ７のＭ
９）で構成される。高電圧用ディプリーションＮＭＯＳ
トランジスタＭ１はレベルシフタＬＳ１の出力端Ａ０と
高電圧用ＮＭＯＳトランジスタＭ２のゲートの間に連結
される。高電圧用ディプリーションＮＭＯＳトランジス
タＭ１のゲートはレベルシフタＬＳ２の出力端Ｃ０に連
結される。高電圧用ＮＭＯＳトランジスタＭ２はパーシ
ャルワードライン駆動信号ＰＷＬ０とグローバルワード
ラインＧＷＬ０の間に連結される。
々は高電圧用ディプリーションＮＭＯＳトランジスタＭ
１（ＳＢＤ１のＭ４又はＳＢＤ７のＭ７）と高電圧用Ｎ
ＭＯＳトランジスタＭ２（ＳＢＤ１のＭ５又はＳＢＤ７
のＭ８）及びＭ３（ＳＢＤ１のＭ６又はＳＢＤ７のＭ
９）で構成される。高電圧用ディプリーションＮＭＯＳ
トランジスタＭ１はレベルシフタＬＳ１の出力端Ａ０と
高電圧用ＮＭＯＳトランジスタＭ２のゲートの間に連結
される。高電圧用ディプリーションＮＭＯＳトランジス
タＭ１のゲートはレベルシフタＬＳ２の出力端Ｃ０に連
結される。高電圧用ＮＭＯＳトランジスタＭ２はパーシ
ャルワードライン駆動信号ＰＷＬ０とグローバルワード
ラインＧＷＬ０の間に連結される。
【００２５】１番目の自己昇圧ドライバＳＢＤ０で、高
電圧用ＮＭＯＳトランジスタＭ３はグローバルワードラ
インＧＷＬ０と接地電圧の間に連結され、デコーディン
グ論理回路ＤＬＣ０のＮＡＮＤゲートＮＤ２の出力Ｂ０
がそのゲートに印加される。ＮＡＮＤゲートＮＤ２の出
力Ｂ０は自己昇圧ドライバＳＢＤ０〜ＳＢＤ７の各々に
設けられた高電圧用ＮＭＯＳトランジスタＭ３，Ｍ６及
びＭ９のゲートに共通に印加される。
電圧用ＮＭＯＳトランジスタＭ３はグローバルワードラ
インＧＷＬ０と接地電圧の間に連結され、デコーディン
グ論理回路ＤＬＣ０のＮＡＮＤゲートＮＤ２の出力Ｂ０
がそのゲートに印加される。ＮＡＮＤゲートＮＤ２の出
力Ｂ０は自己昇圧ドライバＳＢＤ０〜ＳＢＤ７の各々に
設けられた高電圧用ＮＭＯＳトランジスタＭ３，Ｍ６及
びＭ９のゲートに共通に印加される。
【００２６】２番目の自己昇圧ドライバＳＢＤ１で、高
電圧用ディプリーションＮＭＯＳトランジスタＭ４はレ
ベルシフタＬＳ１の出力端Ａ０と高電圧用ＮＭＯＳトラ
ンジスタＭ５のゲートの間に連結される。高電圧用ＮＭ
ＯＳトランジスタＭ５はパーシャルワードライン駆動信
号ＰＷＬ１とグローバルワードラインＧＷＬ１の間に連
結され、高電圧用ＮＭＯＳトランジスタＭ６はグローバ
ルワードラインＧＷＬ１と接地電圧の間に連結される。
電圧用ディプリーションＮＭＯＳトランジスタＭ４はレ
ベルシフタＬＳ１の出力端Ａ０と高電圧用ＮＭＯＳトラ
ンジスタＭ５のゲートの間に連結される。高電圧用ＮＭ
ＯＳトランジスタＭ５はパーシャルワードライン駆動信
号ＰＷＬ１とグローバルワードラインＧＷＬ１の間に連
結され、高電圧用ＮＭＯＳトランジスタＭ６はグローバ
ルワードラインＧＷＬ１と接地電圧の間に連結される。
【００２７】８番目の自己昇圧ドライバＳＢＤ７で、高
電圧用ディプリーションＮＭＯＳトランジスタＭ７はレ
ベルシフタＬＳ１の出力端Ａ０と高電圧用ＮＭＯＳトラ
ンジスタＭ８のゲートの間に連結される。高電圧用ＮＭ
ＯＳトランジスタＭ８はパーシャルワードライン駆動信
号ＰＷＬ７とグローバルワードラインＧＷＬ７の間に連
結され、高電圧用ＮＭＯＳトランジスタＭ９はグローバ
ルワードラインＧＷＬ７と接地電圧の間に連結される。
電圧用ディプリーションＮＭＯＳトランジスタＭ７はレ
ベルシフタＬＳ１の出力端Ａ０と高電圧用ＮＭＯＳトラ
ンジスタＭ８のゲートの間に連結される。高電圧用ＮＭ
ＯＳトランジスタＭ８はパーシャルワードライン駆動信
号ＰＷＬ７とグローバルワードラインＧＷＬ７の間に連
結され、高電圧用ＮＭＯＳトランジスタＭ９はグローバ
ルワードラインＧＷＬ７と接地電圧の間に連結される。
【００２８】第１高電圧ＶＰＰ１はフラッシュメモリ装
置がパワーアップになると発生され、約４．５Ｖの電位
を有する。第１高電圧ＶＰＰ１は自己昇圧ドライバを構
成する高電圧用ＮＭＯＳトランジスタのゲート電圧で使
用される。
置がパワーアップになると発生され、約４．５Ｖの電位
を有する。第１高電圧ＶＰＰ１は自己昇圧ドライバを構
成する高電圧用ＮＭＯＳトランジスタのゲート電圧で使
用される。
【００２９】図８は図６に示されたパーシャルロウデコ
ーダ５５の詳細な構成を示す。図８のパーシャルロウデ
コーダの回路はパーシャルワードライン駆動信号ＰＷＬ
０〜ＰＷＬ７の数（８個）ほど設けられ、３個のレベル
シフタＬＳ１１〜ＬＳ１３を含む。レベルシフタＬＳ１
１は約４．５Ｖの第２高電圧Ｖｂｓｔを電源として使用
し、レベルシフタＬＳ１２及びＬＳ１３は第１高電圧Ｖ
ＰＰ１を電源として使用する。
ーダ５５の詳細な構成を示す。図８のパーシャルロウデ
コーダの回路はパーシャルワードライン駆動信号ＰＷＬ
０〜ＰＷＬ７の数（８個）ほど設けられ、３個のレベル
シフタＬＳ１１〜ＬＳ１３を含む。レベルシフタＬＳ１
１は約４．５Ｖの第２高電圧Ｖｂｓｔを電源として使用
し、レベルシフタＬＳ１２及びＬＳ１３は第１高電圧Ｖ
ＰＰ１を電源として使用する。
【００３０】レベルシフタＬＳ１１のＮＭＯＳトランジ
スタＮ１１のゲートには、予備充電信号ｎＰＲＥとアド
レスデコーディング信号Ｓｉ（ｉは０〜７のうちの１
つ）を入力するＮＡＮＤゲートＮＤ１１の出力が印加さ
れる。又、ＮＡＮＤゲートＮＤ１１の出力はインバータ
ＩＮＶ１１を通してレベルシフタＬＳ１のＮＭＯＳトラ
ンジスタＮ１２のゲートに印加される。レベルシフタＬ
Ｓ１２のＮＭＯＳトランジスタＮ１３のゲートには、書
込み制御信号ｎＷＲとアドレスデコーディング信号Ｓｉ
を入力するＮＡＮＤゲートＮＤ１２の出力がインバータ
ＩＮＶ１２を通して印加される。ＮＡＮＤゲートＮＤ１
２の出力は、又、レベルシフタＬＳ１２のＮＭＯＳトラ
ンジスタＮ１４のゲートに直接に印加される。レベルシ
フタＬＳ１３のＮＭＯＳトランジスタＮ１５のゲートに
は書込み制御信号ＷＲとアドレスデコーディング信号Ｓ
ｉを入力するＮＡＮＤゲートＮＤ１３の出力がインバー
タＩＮＶ１３を通して印加される。又、ＮＡＮＤゲート
ＮＤ１３の出力はレベルシフタＬＳ１３のＮＭＯＳトラ
ンジスタＮ１６のゲートに直接に印加される。
スタＮ１１のゲートには、予備充電信号ｎＰＲＥとアド
レスデコーディング信号Ｓｉ（ｉは０〜７のうちの１
つ）を入力するＮＡＮＤゲートＮＤ１１の出力が印加さ
れる。又、ＮＡＮＤゲートＮＤ１１の出力はインバータ
ＩＮＶ１１を通してレベルシフタＬＳ１のＮＭＯＳトラ
ンジスタＮ１２のゲートに印加される。レベルシフタＬ
Ｓ１２のＮＭＯＳトランジスタＮ１３のゲートには、書
込み制御信号ｎＷＲとアドレスデコーディング信号Ｓｉ
を入力するＮＡＮＤゲートＮＤ１２の出力がインバータ
ＩＮＶ１２を通して印加される。ＮＡＮＤゲートＮＤ１
２の出力は、又、レベルシフタＬＳ１２のＮＭＯＳトラ
ンジスタＮ１４のゲートに直接に印加される。レベルシ
フタＬＳ１３のＮＭＯＳトランジスタＮ１５のゲートに
は書込み制御信号ＷＲとアドレスデコーディング信号Ｓ
ｉを入力するＮＡＮＤゲートＮＤ１３の出力がインバー
タＩＮＶ１３を通して印加される。又、ＮＡＮＤゲート
ＮＤ１３の出力はレベルシフタＬＳ１３のＮＭＯＳトラ
ンジスタＮ１６のゲートに直接に印加される。
【００３１】レベルシフタＬＳ１１の出力端Ｔ１は、ソ
ースが第２高電圧Ｖｂｓｔに連結されたＰＭＯＳトラン
ジスタＰ１３のゲートに連結される。レベルシフタＬＳ
１２の出力端Ｔ２は、高電圧用ディプリーションＮＭＯ
ＳトランジスタＭ１１を通して高電圧用ディプリーショ
ンＮＭＯＳトランジスタＭ１３のゲートに連結される。
レベルシフタＬＳ１３の出力端Ｔ３は、高電圧用ディプ
リーションＮＭＯＳトランジスタＭ１２を通して高電圧
用ＮＭＯＳトランジスタＭ１５のゲートに連結される。
ースが第２高電圧Ｖｂｓｔに連結されたＰＭＯＳトラン
ジスタＰ１３のゲートに連結される。レベルシフタＬＳ
１２の出力端Ｔ２は、高電圧用ディプリーションＮＭＯ
ＳトランジスタＭ１１を通して高電圧用ディプリーショ
ンＮＭＯＳトランジスタＭ１３のゲートに連結される。
レベルシフタＬＳ１３の出力端Ｔ３は、高電圧用ディプ
リーションＮＭＯＳトランジスタＭ１２を通して高電圧
用ＮＭＯＳトランジスタＭ１５のゲートに連結される。
【００３２】高電圧用ＮＭＯＳトランジスタＭ１５は、
約９Ｖの第３高電圧Ｖｐｇｍとパーシャルワードライン
駆動信号出力端ＰＷＬｉ（ｉは０〜７のうちの１つ）の
間に連結される。高電圧用ディプリーションＮＭＯＳト
ランジスタＭ１１及びＭ１２のゲートはレベルシフタＬ
Ｓ１１の出力端Ｔ１に共通に接続される。高電圧用ディ
プリーションＮＭＯＳトランジスタＭ１３はＰＭＯＳト
ランジスタＰ１３とパーシャルワードライン駆動信号出
力端ＰＷＬｉの間に連結される。ゲートがレベルシフタ
ＬＳ１１の出力端Ｔ１に接続された高電圧用ＮＭＯＳト
ランジスタＭ１４はパーシャルワードライン駆動信号出
力端ＰＷＬｉと接地電圧の間に連結される。
約９Ｖの第３高電圧Ｖｐｇｍとパーシャルワードライン
駆動信号出力端ＰＷＬｉ（ｉは０〜７のうちの１つ）の
間に連結される。高電圧用ディプリーションＮＭＯＳト
ランジスタＭ１１及びＭ１２のゲートはレベルシフタＬ
Ｓ１１の出力端Ｔ１に共通に接続される。高電圧用ディ
プリーションＮＭＯＳトランジスタＭ１３はＰＭＯＳト
ランジスタＰ１３とパーシャルワードライン駆動信号出
力端ＰＷＬｉの間に連結される。ゲートがレベルシフタ
ＬＳ１１の出力端Ｔ１に接続された高電圧用ＮＭＯＳト
ランジスタＭ１４はパーシャルワードライン駆動信号出
力端ＰＷＬｉと接地電圧の間に連結される。
【００３３】第１、第２及び第３高電圧の発生について
は、図１０の高電圧発生回路と関連して後述される。
は、図１０の高電圧発生回路と関連して後述される。
【００３４】図９は、セクタ選択回路５６の詳細な回路
構成を示す。レベルシフタに入力される信号の種類を除
いて前述したパーシャルロウデコーダ５５の構成と類似
である。即ち、図９のセクタ選択回路５６は、例えば図
６のセクタ選択回路ＳＳｉとして使用され、メモリセル
セクタＭＣＳｉを選択するためのセクタ選択信号ＳＷＳ
ｉを発生させ、３個のレベルシフタＬＳ２１〜ＬＳ２３
を含む。レベルシフタＬＳ２１は第２高電圧Ｖｂｓｔを
電源として使用し、レベルシフタＬＳ２２及びＬＳ２３
は第１高電圧ＶＰＰ１を電源として使用する。レベルシ
フタＬＳ２１の入力は、予備充電信号ｎＰＲＥとアドレ
スデコーディング信号ＳＡｉ（ｉ番目のメモリセルセク
タを選択するためのアドレスデコーディング信号）を入
力するＮＡＮＤゲートＮＤ２１の出力である。レベルシ
フタＬＳ２２は、書込み制御信号ｎＷＲとアドレスデコ
ーディング信号ＳＡｉを入力するＮＡＮＤゲートＮＤ２
２の出力を入力とする。レベルシフタＬＳ２３は書込み
制御信号ＷＲとアドレスデコーディング信号ＳＡｉを入
力するＮＡＮＤゲートＮＤ１３の出力を入力とする。
構成を示す。レベルシフタに入力される信号の種類を除
いて前述したパーシャルロウデコーダ５５の構成と類似
である。即ち、図９のセクタ選択回路５６は、例えば図
６のセクタ選択回路ＳＳｉとして使用され、メモリセル
セクタＭＣＳｉを選択するためのセクタ選択信号ＳＷＳ
ｉを発生させ、３個のレベルシフタＬＳ２１〜ＬＳ２３
を含む。レベルシフタＬＳ２１は第２高電圧Ｖｂｓｔを
電源として使用し、レベルシフタＬＳ２２及びＬＳ２３
は第１高電圧ＶＰＰ１を電源として使用する。レベルシ
フタＬＳ２１の入力は、予備充電信号ｎＰＲＥとアドレ
スデコーディング信号ＳＡｉ（ｉ番目のメモリセルセク
タを選択するためのアドレスデコーディング信号）を入
力するＮＡＮＤゲートＮＤ２１の出力である。レベルシ
フタＬＳ２２は、書込み制御信号ｎＷＲとアドレスデコ
ーディング信号ＳＡｉを入力するＮＡＮＤゲートＮＤ２
２の出力を入力とする。レベルシフタＬＳ２３は書込み
制御信号ＷＲとアドレスデコーディング信号ＳＡｉを入
力するＮＡＮＤゲートＮＤ１３の出力を入力とする。
【００３５】レベルシフタＬＳ２１の出力端Ｔ５は、ソ
ースが第２高電圧Ｖｂｓｔに連結されたＰＭＯＳトラン
ジスタＰ２３のゲートに連結される。レベルシフタＬＳ
２２の出力端Ｔ６は、高電圧用ディプリーションＮＭＯ
ＳトランジスタＭ２１を通して高電圧用ディプリーショ
ンＮＭＯＳトランジスタＭ２３のゲートに連結される。
レベルシフタＬＳ２３の出力端Ｔ７は、高電圧用ディプ
リーションＮＭＯＳトランジスタＭ２２を通して高電圧
用ＮＭＯＳトランジスタＭ２５のゲートに連結される。
高電圧用ＮＭＯＳトランジスタＭ２５は約９Ｖの第３高
電圧Ｖｐｇｍとセクタ選択信号出力端ＳＷＳｉの間に連
結される。高電圧用ディプリーションＮＭＯＳトランジ
スタＭ２１及びＭ２２のゲートはレベルシフタＬＳ２１
の出力端Ｔ５に共通に接続される。高電圧用ディプリー
ションＮＭＯＳトランジスタＭ２３はＰＭＯＳトランジ
スタＰ２３とセクタ選択信号出力端ＳＷＳｉの間に連結
される。ゲートがレベルシフタＬＳ２１の出力端Ｔ５に
接続された高電圧用ＮＭＯＳトランジスタＭ２４はセク
タ選択信号出力端ＳＷＳｉと接地電圧の間に連結され
る。
ースが第２高電圧Ｖｂｓｔに連結されたＰＭＯＳトラン
ジスタＰ２３のゲートに連結される。レベルシフタＬＳ
２２の出力端Ｔ６は、高電圧用ディプリーションＮＭＯ
ＳトランジスタＭ２１を通して高電圧用ディプリーショ
ンＮＭＯＳトランジスタＭ２３のゲートに連結される。
レベルシフタＬＳ２３の出力端Ｔ７は、高電圧用ディプ
リーションＮＭＯＳトランジスタＭ２２を通して高電圧
用ＮＭＯＳトランジスタＭ２５のゲートに連結される。
高電圧用ＮＭＯＳトランジスタＭ２５は約９Ｖの第３高
電圧Ｖｐｇｍとセクタ選択信号出力端ＳＷＳｉの間に連
結される。高電圧用ディプリーションＮＭＯＳトランジ
スタＭ２１及びＭ２２のゲートはレベルシフタＬＳ２１
の出力端Ｔ５に共通に接続される。高電圧用ディプリー
ションＮＭＯＳトランジスタＭ２３はＰＭＯＳトランジ
スタＰ２３とセクタ選択信号出力端ＳＷＳｉの間に連結
される。ゲートがレベルシフタＬＳ２１の出力端Ｔ５に
接続された高電圧用ＮＭＯＳトランジスタＭ２４はセク
タ選択信号出力端ＳＷＳｉと接地電圧の間に連結され
る。
【００３６】図８のパーシャルロウデコーダ５５又は図
９のセクタ選択回路５６で出力ターミナル側に高電圧用
ＮＭＯＳトランジスタを使用するのは、読み出し又はプ
ログラムの時、電源電圧より高電圧をワードラインに印
加しなければならないためである。又、プルアップ用の
トランジスタをディプリーション型で使用するのは、し
きい値電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）に
よる電圧降下要素を除去するためである。
９のセクタ選択回路５６で出力ターミナル側に高電圧用
ＮＭＯＳトランジスタを使用するのは、読み出し又はプ
ログラムの時、電源電圧より高電圧をワードラインに印
加しなければならないためである。又、プルアップ用の
トランジスタをディプリーション型で使用するのは、し
きい値電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）に
よる電圧降下要素を除去するためである。
【００３７】図１０を参照すると、本発明による高電圧
発生回路はスタンバイ用の小容量のチャージポンプ９１
と、基準電圧発生回路９２と、大容量のアクティブキッ
カ（ａｃｔｉｖｅ ｋｉｃｋｅｒ）９３とで構成され
る。第１高電圧ＶＰＰ１を発生させるスタンバイ用チャ
ージポンプ９１は，従来の構造の図５のチャージポンプ
２１と同一の構成を有する。これに対して、正常動作、
即ち、読み出し又はプログラム動作の間、ワードライン
に供給される第２高電圧Ｖｂｓｔを発生させるアクティ
ブキッカ９３は、図５の従来例と違って、基準電圧発生
回路９２から基準電圧ＶＲＥＦが提供されないばかり
か、スタンバイ用チャージポンプ９１と電気的に分離さ
れている。
発生回路はスタンバイ用の小容量のチャージポンプ９１
と、基準電圧発生回路９２と、大容量のアクティブキッ
カ（ａｃｔｉｖｅ ｋｉｃｋｅｒ）９３とで構成され
る。第１高電圧ＶＰＰ１を発生させるスタンバイ用チャ
ージポンプ９１は，従来の構造の図５のチャージポンプ
２１と同一の構成を有する。これに対して、正常動作、
即ち、読み出し又はプログラム動作の間、ワードライン
に供給される第２高電圧Ｖｂｓｔを発生させるアクティ
ブキッカ９３は、図５の従来例と違って、基準電圧発生
回路９２から基準電圧ＶＲＥＦが提供されないばかり
か、スタンバイ用チャージポンプ９１と電気的に分離さ
れている。
【００３８】アクティブキッカ９３はアドレス遷移検出
信号ＡＴＤを入力するインバータＩＮＶ３１と、このイ
ンバータＩＮＶ３１の出力ノードと第２高電圧出力端Ｖ
ｂｓｔの間に連結されたキャパシタＣ３１と、電源電圧
Ｖｃｃと第２高電圧出力端Ｖｂｓｔの間に連結され、そ
のゲートが予備充電信号ＰＲＥに接続されたＰＭＯＳト
ランジスタＰ３２とで構成される。
信号ＡＴＤを入力するインバータＩＮＶ３１と、このイ
ンバータＩＮＶ３１の出力ノードと第２高電圧出力端Ｖ
ｂｓｔの間に連結されたキャパシタＣ３１と、電源電圧
Ｖｃｃと第２高電圧出力端Ｖｂｓｔの間に連結され、そ
のゲートが予備充電信号ＰＲＥに接続されたＰＭＯＳト
ランジスタＰ３２とで構成される。
【００３９】前述のように、第１高電圧ＶＰＰ１はロウ
デコーダ（グローバルロウデコーダ、パーシャルロウデ
コーダ、又はセクタ選択回路）で、自己昇圧のための電
源として使用される電圧であり、寄生容量成分は大きい
が、電流消耗はほとんどない電圧ノードである。これに
対して、ワードラインに供給される実際の電圧の第２高
電圧Ｖｂｓｔは電流消耗はチャージポンプ９１に比べて
多いが負荷が少ない電圧ノードである。
デコーダ（グローバルロウデコーダ、パーシャルロウデ
コーダ、又はセクタ選択回路）で、自己昇圧のための電
源として使用される電圧であり、寄生容量成分は大きい
が、電流消耗はほとんどない電圧ノードである。これに
対して、ワードラインに供給される実際の電圧の第２高
電圧Ｖｂｓｔは電流消耗はチャージポンプ９１に比べて
多いが負荷が少ない電圧ノードである。
【００４０】本発明は、従来のワードライン昇圧方式す
なわち、高電圧用ＰＭＯＳトランジスタを通して読み出
し又はプログラムに必要なワードライン電圧を伝送する
方式の場合に大きい昇圧負荷を減少させるために、自己
昇圧方式を採用することを特徴とする。これについて、
図１１の電圧波形図と関連回路を参照して説明する。
なわち、高電圧用ＰＭＯＳトランジスタを通して読み出
し又はプログラムに必要なワードライン電圧を伝送する
方式の場合に大きい昇圧負荷を減少させるために、自己
昇圧方式を採用することを特徴とする。これについて、
図１１の電圧波形図と関連回路を参照して説明する。
【００４１】以下の読み出し又はプログラム動作では、
グローバルワードラインＧＷＬ０及びワードラインＷＬ
０ｉが選択され、メモリセルセクタＭＣＳｉが選択され
ると仮定する。先ず、図７のグローバルロウデコーダ５
０で、動作の前にグローバルワードラインＧＷＬ０〜Ｇ
ＷＬ７を放電させるためにワードライン放電信号ｎＷＬ
ｄがローレベルに活性化されることに従って、ＮＡＮＤ
ゲートＮＤ２の出力Ｂ０がハイレベルになる。すると、
チャンネル予備充電回路ＣＰＣ０のレベルシフタＬＳ１
の出力Ａ０がローレベルになる。出力Ｂ０がハイレベル
である間（期間Ｔｗｌｄの間）、自己昇圧ドライバＳＢ
Ｄ０〜ＳＢＤ７のＮＭＯＳトランジスタＭ３、Ｍ６及び
Ｍ９（以下、“ワードライン放電用プルダウントランジ
スタ”と呼ぶ）がターンオンされて、グローバルワード
ラインＧＷＬ０〜ＧＷＬ７を接地電圧のレベルに放電さ
せる。パーシャルワードライン駆動信号ＰＷＬ０〜ＰＷ
Ｌに連結されたＮＭＯＳトランジスタＭ２、Ｍ５及びＭ
８（以下、“ワードラインプルアップトランジスタ”と
呼ぶ）のゲートにはローレベルの出力Ａ０が印加されて
いる状態であるので、トランジスタはターンオンされな
い。
グローバルワードラインＧＷＬ０及びワードラインＷＬ
０ｉが選択され、メモリセルセクタＭＣＳｉが選択され
ると仮定する。先ず、図７のグローバルロウデコーダ５
０で、動作の前にグローバルワードラインＧＷＬ０〜Ｇ
ＷＬ７を放電させるためにワードライン放電信号ｎＷＬ
ｄがローレベルに活性化されることに従って、ＮＡＮＤ
ゲートＮＤ２の出力Ｂ０がハイレベルになる。すると、
チャンネル予備充電回路ＣＰＣ０のレベルシフタＬＳ１
の出力Ａ０がローレベルになる。出力Ｂ０がハイレベル
である間（期間Ｔｗｌｄの間）、自己昇圧ドライバＳＢ
Ｄ０〜ＳＢＤ７のＮＭＯＳトランジスタＭ３、Ｍ６及び
Ｍ９（以下、“ワードライン放電用プルダウントランジ
スタ”と呼ぶ）がターンオンされて、グローバルワード
ラインＧＷＬ０〜ＧＷＬ７を接地電圧のレベルに放電さ
せる。パーシャルワードライン駆動信号ＰＷＬ０〜ＰＷ
Ｌに連結されたＮＭＯＳトランジスタＭ２、Ｍ５及びＭ
８（以下、“ワードラインプルアップトランジスタ”と
呼ぶ）のゲートにはローレベルの出力Ａ０が印加されて
いる状態であるので、トランジスタはターンオンされな
い。
【００４２】ワードライン放電信号ｎＷＬｄがハイレベ
ルに非活性化されることに従って、出力Ｂ０がローレベ
ルになり、プルダウントランジスタＭ３、Ｍ６及びＭ９
がターンオフされることによって、グローバルワードラ
インに対する放電動作が完了される。グローバルワード
ラインＧＷＬ０〜ＧＷＬ７の放電が完了された後、ＮＡ
ＮＤゲートＮＤ２の出力（Ｂ０）がローレベルになる。
すると、レベルシフタＬＳ１のＮＭＯＳトランジスタＮ
１とＰＭＯＳトランジスタＰ２がターンオンされて、出
力Ａ０は第１高電圧ＶＰＰ１に充電される。ハイレベル
のショートパルスに活性化されたワードライン予備充電
信号ＷＬｐを含むＮＡＮＤゲートＮＤ３の入力が全部ハ
イレベルになり、レベルシフタＬＳ２のＮＭＯＳトラン
ジスタＮ３とＰＭＯＳトランジスタＰ４がターンオンさ
れることによって、レベルシフタＬＳ２出力Ｃ０は第１
高電圧ＶＰＰ１に充電される。すると、第１高電圧ＶＰ
Ｐ１に充電された出力Ａ０はディプリーションＮＭＯＳ
トランジスタＭ１、Ｍ４及びＭ７を通してプルアップト
ランジスタＭ２、Ｍ５及びＭ８のゲートに印加される。
プルアップトランジスタＭ２、Ｍ５及びＭ８のゲートを
第１高電圧ＶＰＰ１のレベルに予備充電した後、出力Ｃ
０が第１高電圧ＶＰＰ１から０Ｖに降下されることによ
って、プルアップトランジスタのゲートが第１高電圧Ｖ
ＰＰ１の予備充電レベルに維持されるようになる。予備
充電動作が完了されると、８本のグローバルワードライ
ンのうち、選択されたグローバルワードラインＧＷＬ０
を選択的に駆動させるために、図８のパーシャルロウデ
コーダ５５からパーシャルワードライン駆動信号ＰＷＬ
０が活性化されて、プルアップトランジスタＭ２のドレ
インに印加される。
ルに非活性化されることに従って、出力Ｂ０がローレベ
ルになり、プルダウントランジスタＭ３、Ｍ６及びＭ９
がターンオフされることによって、グローバルワードラ
インに対する放電動作が完了される。グローバルワード
ラインＧＷＬ０〜ＧＷＬ７の放電が完了された後、ＮＡ
ＮＤゲートＮＤ２の出力（Ｂ０）がローレベルになる。
すると、レベルシフタＬＳ１のＮＭＯＳトランジスタＮ
１とＰＭＯＳトランジスタＰ２がターンオンされて、出
力Ａ０は第１高電圧ＶＰＰ１に充電される。ハイレベル
のショートパルスに活性化されたワードライン予備充電
信号ＷＬｐを含むＮＡＮＤゲートＮＤ３の入力が全部ハ
イレベルになり、レベルシフタＬＳ２のＮＭＯＳトラン
ジスタＮ３とＰＭＯＳトランジスタＰ４がターンオンさ
れることによって、レベルシフタＬＳ２出力Ｃ０は第１
高電圧ＶＰＰ１に充電される。すると、第１高電圧ＶＰ
Ｐ１に充電された出力Ａ０はディプリーションＮＭＯＳ
トランジスタＭ１、Ｍ４及びＭ７を通してプルアップト
ランジスタＭ２、Ｍ５及びＭ８のゲートに印加される。
プルアップトランジスタＭ２、Ｍ５及びＭ８のゲートを
第１高電圧ＶＰＰ１のレベルに予備充電した後、出力Ｃ
０が第１高電圧ＶＰＰ１から０Ｖに降下されることによ
って、プルアップトランジスタのゲートが第１高電圧Ｖ
ＰＰ１の予備充電レベルに維持されるようになる。予備
充電動作が完了されると、８本のグローバルワードライ
ンのうち、選択されたグローバルワードラインＧＷＬ０
を選択的に駆動させるために、図８のパーシャルロウデ
コーダ５５からパーシャルワードライン駆動信号ＰＷＬ
０が活性化されて、プルアップトランジスタＭ２のドレ
インに印加される。
【００４３】選択されたグローバルワードラインＧＷＬ
０に対応するパーシャルワードライン駆動信号ＰＷＬ０
を活性化させて発生する過程を説明する。図８のパーシ
ャルロウデコーダ５５で、予備充電信号ｎＰＲＥは読み
出し又はプログラム動作のために第２高電圧Ｖｂｓｔ又
は第３高電圧Ｖｐｇｍのレベルにパーシャルワードライ
ン駆動信号ＰＷＬｉを発生させる前に、経路上にいるト
ランジスタのゲートを予備充電させ、パーシャルワード
ライン駆動信号出力端ＰＷＬｉを放電させるために使用
される。グローバルデコーダで高電圧を電圧降下なしに
伝送するために予備充電過程を実行する。即ち、信号ｎ
ＰＲＥがローレベルに活性化されると、ＮＡＮＤゲート
ＮＤ１１の出力がハイレベルであるので、レベルシフタ
ＬＳ１１の出力Ｔ１がハイレベルになる。出力Ｔ１が高
電圧用ＮＭＯＳディプリーショントランジスタＭ１１及
びＭ１２のゲートと高電圧用ＮＭＯＳディプリーション
トランジスタＭ１４のゲートに印加されるので、ＮＭＯ
ＳディプリーショントランジスタＭ１１及びＭ１２のゲ
ートは第２高電圧Ｖｂｓｔに充電され、ＮＭＯＳトラン
ジスタＭ１４を通してパーシャルワードライン駆動信号
出力端ＰＷＬｉは０Ｖに放電される。以降、予備充電信
号ｎＰＲＥがハイレベルに非活性化されると、ハイレベ
ルに非活性化された信号ｎＰＲＥによってＮＡＮＤゲー
トＮＤ１１の出力はローレベルになり、出力Ｔ１はロー
レベルになる。すると、ローレベルの出力Ｔ１によって
ターンオンされたＰＭＯＳトランジスタＰ１３を通して
高電圧用ディプリーションＮＭＯＳトランジスタＭ１３
のドレインは第２高電圧Ｖｂｓｔに充電される。
０に対応するパーシャルワードライン駆動信号ＰＷＬ０
を活性化させて発生する過程を説明する。図８のパーシ
ャルロウデコーダ５５で、予備充電信号ｎＰＲＥは読み
出し又はプログラム動作のために第２高電圧Ｖｂｓｔ又
は第３高電圧Ｖｐｇｍのレベルにパーシャルワードライ
ン駆動信号ＰＷＬｉを発生させる前に、経路上にいるト
ランジスタのゲートを予備充電させ、パーシャルワード
ライン駆動信号出力端ＰＷＬｉを放電させるために使用
される。グローバルデコーダで高電圧を電圧降下なしに
伝送するために予備充電過程を実行する。即ち、信号ｎ
ＰＲＥがローレベルに活性化されると、ＮＡＮＤゲート
ＮＤ１１の出力がハイレベルであるので、レベルシフタ
ＬＳ１１の出力Ｔ１がハイレベルになる。出力Ｔ１が高
電圧用ＮＭＯＳディプリーショントランジスタＭ１１及
びＭ１２のゲートと高電圧用ＮＭＯＳディプリーション
トランジスタＭ１４のゲートに印加されるので、ＮＭＯ
ＳディプリーショントランジスタＭ１１及びＭ１２のゲ
ートは第２高電圧Ｖｂｓｔに充電され、ＮＭＯＳトラン
ジスタＭ１４を通してパーシャルワードライン駆動信号
出力端ＰＷＬｉは０Ｖに放電される。以降、予備充電信
号ｎＰＲＥがハイレベルに非活性化されると、ハイレベ
ルに非活性化された信号ｎＰＲＥによってＮＡＮＤゲー
トＮＤ１１の出力はローレベルになり、出力Ｔ１はロー
レベルになる。すると、ローレベルの出力Ｔ１によって
ターンオンされたＰＭＯＳトランジスタＰ１３を通して
高電圧用ディプリーションＮＭＯＳトランジスタＭ１３
のドレインは第２高電圧Ｖｂｓｔに充電される。
【００４４】書込み制御信号ＷＲ（ｎＷＲ）は、プログ
ラム動作ではハイレベル（ｎＷＲはローレベル）に活性
化され、読み出しではローレベル（ｎＷＲはハイレベ
ル）に非活性化される信号である。従って、プログラム
動作ではレベルシフタＬＳ１３の出力Ｔ３をハイレベル
にして、高電圧用ＮＭＯＳトランジスタＭ１５のゲート
を第１高電圧ＶＰＰ１のレベルに充電させる。これによ
って、第３高電圧の約９Ｖのプログラム電圧Ｖｐｇｍを
ＮＭＯＳトランジスタＭ１５を通してパーシャルワード
ライン駆動信号ＰＷＬ０の電源として供給する。この
時、信号ｎＷＲはローレベルであるので、レベルシフタ
ＬＳ１２の出力Ｔ２はローレベルになり、ＮＭＯＳトラ
ンジスタＭ１３はターンオフされて、読み出しに使用さ
れる第２高電圧Ｖｂｓｔは出力端ＰＷＬ０に伝送されな
い。これに対して、書込み制御信号ＷＲがローレベル
（ｎＷＲがハイレベル）である時、即ち、読み出し動作
の場合、出力Ｔ２がハイレベルになり、出力Ｔ３がロー
レベルになるので、読み出し動作用電源の第２高電圧Ｖ
ｂｓｔがＮＭＯＳトランジスタＭ１３を通して出力端Ｐ
ＷＬ０に供給される。
ラム動作ではハイレベル（ｎＷＲはローレベル）に活性
化され、読み出しではローレベル（ｎＷＲはハイレベ
ル）に非活性化される信号である。従って、プログラム
動作ではレベルシフタＬＳ１３の出力Ｔ３をハイレベル
にして、高電圧用ＮＭＯＳトランジスタＭ１５のゲート
を第１高電圧ＶＰＰ１のレベルに充電させる。これによ
って、第３高電圧の約９Ｖのプログラム電圧Ｖｐｇｍを
ＮＭＯＳトランジスタＭ１５を通してパーシャルワード
ライン駆動信号ＰＷＬ０の電源として供給する。この
時、信号ｎＷＲはローレベルであるので、レベルシフタ
ＬＳ１２の出力Ｔ２はローレベルになり、ＮＭＯＳトラ
ンジスタＭ１３はターンオフされて、読み出しに使用さ
れる第２高電圧Ｖｂｓｔは出力端ＰＷＬ０に伝送されな
い。これに対して、書込み制御信号ＷＲがローレベル
（ｎＷＲがハイレベル）である時、即ち、読み出し動作
の場合、出力Ｔ２がハイレベルになり、出力Ｔ３がロー
レベルになるので、読み出し動作用電源の第２高電圧Ｖ
ｂｓｔがＮＭＯＳトランジスタＭ１３を通して出力端Ｐ
ＷＬ０に供給される。
【００４５】ここで、読み出し又はプログラム動作でプ
ルアップ用として使用される高電圧用ＮＭＯＳトランジ
スタＭ１３及びＭ１５のドレインは読み出し用電源Ｖｂ
ｓｔ及びプログラム用電源Ｖｐｇｍに各々充電されてい
るので、それらのゲートに第１高電圧ＶＰＰ１の電源が
印加されると、ゲートとドレインの間に存在する容量成
分によって自己昇圧が自動的に発生される。これによっ
て、トランジスタＭ１３及びＭ１５のゲートは第１高電
圧ＶＰＰ１より高い第２高電圧Ｖｂｓｔ又は第３高電圧
Ｖｐｇｍに応じて上昇するので、第２高電圧Ｖｂｓｔ又
は第３高電圧Ｖｐｇｍが電圧降下なしに出力端ＰＷＬ０
に供給される。
ルアップ用として使用される高電圧用ＮＭＯＳトランジ
スタＭ１３及びＭ１５のドレインは読み出し用電源Ｖｂ
ｓｔ及びプログラム用電源Ｖｐｇｍに各々充電されてい
るので、それらのゲートに第１高電圧ＶＰＰ１の電源が
印加されると、ゲートとドレインの間に存在する容量成
分によって自己昇圧が自動的に発生される。これによっ
て、トランジスタＭ１３及びＭ１５のゲートは第１高電
圧ＶＰＰ１より高い第２高電圧Ｖｂｓｔ又は第３高電圧
Ｖｐｇｍに応じて上昇するので、第２高電圧Ｖｂｓｔ又
は第３高電圧Ｖｐｇｍが電圧降下なしに出力端ＰＷＬ０
に供給される。
【００４６】図７で、第２高電圧Ｖｂｓｔ（読み出し動
作用）又は第３高電圧Ｖｐｇｍ（プログラム動作用）の
レベルになるパーシャルワードライン駆動信号ＰＷＬ０
がパーシャルロウデコーダ５５から発生されて、ＮＭＯ
ＳプルアップトランジスタＭ２のドレインに印加され
る。トランジスタＭ２のゲートノードＧＮ０は既に第１
高電圧ＶＰＰ１のレベルに予備充電されているので、ド
レインに印加された第２高電圧Ｖｂｓｔ又は第３高電圧
Ｖｐｇｍに応じてゲートとドレインの間の容量結合（ｃ
ａｐａｃｉｔｉｖｅ ｃｏｕｐｌｉｎｇ）による自己昇
圧が進行する。その結果、図１１に示されたように、ゲ
ートノードＧＮ０は第１高電圧ＶＰＰ１から第２高電圧
Ｖｂｓｔ又は第３高電圧Ｖｐｇｍのレベルまで昇圧さ
れ、第２高電圧Ｖｂｓｔ又は第３高電圧Ｖｐｇｍは電圧
降下なしに、選択されたグローバルワードラインＧＷＬ
０にトランジスタＭ２を通して伝送される。選択されな
い他のプルアップトラジスタＭ５及びＭ８のゲートノー
ドＧＮ１及びＧＮ７は以前の予備充電レベルの第１高電
圧ＶＰＰ１に維持され、選択されない他のグローバルワ
ードラインＧＷＬ１〜ＧＷＬ７は以前に放電された状態
の０Vに維持される。
作用）又は第３高電圧Ｖｐｇｍ（プログラム動作用）の
レベルになるパーシャルワードライン駆動信号ＰＷＬ０
がパーシャルロウデコーダ５５から発生されて、ＮＭＯ
ＳプルアップトランジスタＭ２のドレインに印加され
る。トランジスタＭ２のゲートノードＧＮ０は既に第１
高電圧ＶＰＰ１のレベルに予備充電されているので、ド
レインに印加された第２高電圧Ｖｂｓｔ又は第３高電圧
Ｖｐｇｍに応じてゲートとドレインの間の容量結合（ｃ
ａｐａｃｉｔｉｖｅ ｃｏｕｐｌｉｎｇ）による自己昇
圧が進行する。その結果、図１１に示されたように、ゲ
ートノードＧＮ０は第１高電圧ＶＰＰ１から第２高電圧
Ｖｂｓｔ又は第３高電圧Ｖｐｇｍのレベルまで昇圧さ
れ、第２高電圧Ｖｂｓｔ又は第３高電圧Ｖｐｇｍは電圧
降下なしに、選択されたグローバルワードラインＧＷＬ
０にトランジスタＭ２を通して伝送される。選択されな
い他のプルアップトラジスタＭ５及びＭ８のゲートノー
ドＧＮ１及びＧＮ７は以前の予備充電レベルの第１高電
圧ＶＰＰ１に維持され、選択されない他のグローバルワ
ードラインＧＷＬ１〜ＧＷＬ７は以前に放電された状態
の０Vに維持される。
【００４７】図６を参照すると、第２高電圧Ｖｂｓｔ又
は第３高電圧Ｖｐｇｍのレベルの選択されたグローバル
ワードラインＧＷＬ０はｉ番目のワードライン駆動ブロ
ックＷＤＢｉに含まれた駆動トランジスタＤＴＯｉのド
レインに接続される。
は第３高電圧Ｖｐｇｍのレベルの選択されたグローバル
ワードラインＧＷＬ０はｉ番目のワードライン駆動ブロ
ックＷＤＢｉに含まれた駆動トランジスタＤＴＯｉのド
レインに接続される。
【００４８】ディプリーションの駆動トランジスタＤＴ
Ｏｉのゲートに印加されるセクタ選択信号ＳＷＳｉを発
生させる過程を、図９を参照して説明する。図９のセク
タ選択回路５６で予備充電信号ｎＰＲＥと関連して行わ
れる、高電圧用ＮＭＯＳディプリーショントランジスタ
Ｍ２１及びＭ２２のゲートの充電動作と高電圧用ＮＭＯ
ＳトランジスタＭ２４によるセクタ選択信号出力端ＳＷ
Ｓｉの放電動作は、図８のパーシャルロウデコーダでの
それと同一である。即ち、信号ｎＰＲＥがローレベルに
活性化されることに従ってレベルシフタＬＳ２１の出力
Ｔ５がハイレベルになり、ターンオンされたトランジス
タＭ２４を通してセクタ選択信号出力端ＳＷＳｉは０Ｖ
に放電される。読み出し動作又はプログラム動作の時、
ワードライン駆動電圧がドレインに印加される図６の駆
動トランジスタＤＴ０ｉのゲートに第２高電圧Ｖｂｓｔ
又は第３高電圧Ｖｐｇｍに対応するセクタ選択信号ＳＷ
Ｓｉを印加するために、書込み制御信号ＷＲ（又はプロ
グラム制御信号）がローレベル（ｎＷＲがハイレベル）
である時、即ち、読み出し動作である場合は、高電圧用
ディプリーションＮＭＯＳトランジスタＭ２３を通して
第２高電圧Ｖｂｓｔがセクタ選択信号ＳＷＳｉの電源と
して供給され、書込み制御信号ＷＲがハイレベルである
プログラム動作では、第３高電圧Ｖｐｇｍが高電圧用Ｎ
ＭＯＳトランジスタＭ２５を通してセクタ選択信号ＳＷ
Ｓｉの電源として供給される。
Ｏｉのゲートに印加されるセクタ選択信号ＳＷＳｉを発
生させる過程を、図９を参照して説明する。図９のセク
タ選択回路５６で予備充電信号ｎＰＲＥと関連して行わ
れる、高電圧用ＮＭＯＳディプリーショントランジスタ
Ｍ２１及びＭ２２のゲートの充電動作と高電圧用ＮＭＯ
ＳトランジスタＭ２４によるセクタ選択信号出力端ＳＷ
Ｓｉの放電動作は、図８のパーシャルロウデコーダでの
それと同一である。即ち、信号ｎＰＲＥがローレベルに
活性化されることに従ってレベルシフタＬＳ２１の出力
Ｔ５がハイレベルになり、ターンオンされたトランジス
タＭ２４を通してセクタ選択信号出力端ＳＷＳｉは０Ｖ
に放電される。読み出し動作又はプログラム動作の時、
ワードライン駆動電圧がドレインに印加される図６の駆
動トランジスタＤＴ０ｉのゲートに第２高電圧Ｖｂｓｔ
又は第３高電圧Ｖｐｇｍに対応するセクタ選択信号ＳＷ
Ｓｉを印加するために、書込み制御信号ＷＲ（又はプロ
グラム制御信号）がローレベル（ｎＷＲがハイレベル）
である時、即ち、読み出し動作である場合は、高電圧用
ディプリーションＮＭＯＳトランジスタＭ２３を通して
第２高電圧Ｖｂｓｔがセクタ選択信号ＳＷＳｉの電源と
して供給され、書込み制御信号ＷＲがハイレベルである
プログラム動作では、第３高電圧Ｖｐｇｍが高電圧用Ｎ
ＭＯＳトランジスタＭ２５を通してセクタ選択信号ＳＷ
Ｓｉの電源として供給される。
【００４９】そして、このようにして、選択されたグロ
ーバルワードラインＧＷＬ０と選択されたワードライン
ＷＬ０ｉとを連結してワードラインＷＬ０ｉに駆動電圧
（読み出しの時は第２高電圧Ｖｂｓｔ、プログラムの時
は第３高電圧Ｖｐｇｍ）を供給する駆動トランジスタＤ
ＴＯｉのゲートに、伝送される電圧レベルと同一の電圧
を印加し、駆動トランジスタがディプリーション型であ
るので、最終的に選択されたワードラインＷＬ０ｉには
読み出し又はプログラムに必要な電圧が電圧降下なしに
印加される。
ーバルワードラインＧＷＬ０と選択されたワードライン
ＷＬ０ｉとを連結してワードラインＷＬ０ｉに駆動電圧
（読み出しの時は第２高電圧Ｖｂｓｔ、プログラムの時
は第３高電圧Ｖｐｇｍ）を供給する駆動トランジスタＤ
ＴＯｉのゲートに、伝送される電圧レベルと同一の電圧
を印加し、駆動トランジスタがディプリーション型であ
るので、最終的に選択されたワードラインＷＬ０ｉには
読み出し又はプログラムに必要な電圧が電圧降下なしに
印加される。
【００５０】下記の表は、前述した本発明の実施形態に
従って行われるプログラム、消去及び読み出し動作で印
加される電圧のレベルを示す。表２は選択されたメモリ
セルに印加される電圧状態であり、表３は動作モードに
従う第１、第２及び第３高電圧のレベルを示す。表４は
動作モードで、ワードライン及び選択信号の電圧レベル
を示す。
従って行われるプログラム、消去及び読み出し動作で印
加される電圧のレベルを示す。表２は選択されたメモリ
セルに印加される電圧状態であり、表３は動作モードに
従う第１、第２及び第３高電圧のレベルを示す。表４は
動作モードで、ワードライン及び選択信号の電圧レベル
を示す。
【００５１】
【表２】
【００５２】
【表３】
【００５３】
【表４】
【００５４】表２に示されたように、本発明の実施形態
では、消去動作で従来の場合のように、バルク領域にプ
ラスの高電圧を印加し、ワードラインにマイナスの高電
圧を印加する方式を使用しないで、バルク領域だけに１
８Ｖのプラスの高電圧を印加する。プログラム動作又は
読み出し動作での電圧レベルは従来と同一であるが、前
述した自己昇圧方式を利用するので、高電圧をワードラ
インに印加するためにプルアップトランジスタとしてＰ
ＭＯＳトランジスタを使用しないし、又、ＰＭＯＳトラ
ンジスタのバルク領域に高電圧を印加しないことに注意
しなければならない。
では、消去動作で従来の場合のように、バルク領域にプ
ラスの高電圧を印加し、ワードラインにマイナスの高電
圧を印加する方式を使用しないで、バルク領域だけに１
８Ｖのプラスの高電圧を印加する。プログラム動作又は
読み出し動作での電圧レベルは従来と同一であるが、前
述した自己昇圧方式を利用するので、高電圧をワードラ
インに印加するためにプルアップトランジスタとしてＰ
ＭＯＳトランジスタを使用しないし、又、ＰＭＯＳトラ
ンジスタのバルク領域に高電圧を印加しないことに注意
しなければならない。
【００５５】前述した本発明の自己昇圧ドライバ、パー
シャルロウデコーダ、セクタ選択回路及びワードライン
ドライバブロックの回路構成において、自己昇圧方式を
適用して様々な構造に変更できることは、当業者には周
知である。
シャルロウデコーダ、セクタ選択回路及びワードライン
ドライバブロックの回路構成において、自己昇圧方式を
適用して様々な構造に変更できることは、当業者には周
知である。
【００５６】
【発明の効果】本発明による半導体メモリ装置、特にデ
コーディング回路は、従来のように高電圧用ＰＭＯＳト
ランジスタをプルアップ用に使用せず、高電圧用ＮＭＯ
Ｓトランジスタ及びディプリーショントランジスタを使
用し、自己昇圧方式によって、読み出し又はプログラム
に必要な高電圧を選択されたワードラインに供給するの
で、電圧昇圧のためにバルク領域まで昇圧させる負担が
ない。又、供給される電圧に対応してゲート電圧が上昇
するので、読み出し又はプログラムの時、ワードライン
に供給される高電圧が電圧降下なしに伝送される。
コーディング回路は、従来のように高電圧用ＰＭＯＳト
ランジスタをプルアップ用に使用せず、高電圧用ＮＭＯ
Ｓトランジスタ及びディプリーショントランジスタを使
用し、自己昇圧方式によって、読み出し又はプログラム
に必要な高電圧を選択されたワードラインに供給するの
で、電圧昇圧のためにバルク領域まで昇圧させる負担が
ない。又、供給される電圧に対応してゲート電圧が上昇
するので、読み出し又はプログラムの時、ワードライン
に供給される高電圧が電圧降下なしに伝送される。
【図１】フラッシュメモリ装置で従来使用されたワード
ライン駆動方式を示す回路図である。
ライン駆動方式を示す回路図である。
【図２】フラッシュメモリ装置で従来使用されたワード
ライン駆動方式を示す回路図である。
ライン駆動方式を示す回路図である。
【図３】図１のグローバルロウデコーダとワードライン
ドライバの間の連結関係を示す回路図である。
ドライバの間の連結関係を示す回路図である。
【図４】図１のローカルロウデコーダの回路図である。
【図５】図１で使用される高電圧を発生させる回路図で
ある。
ある。
【図６】本発明の実施形態によるワードライン駆動方式
を示す回路図である。
を示す回路図である。
【図７】図６のグローバルロウデコーディングブロック
とワードラインドライバの間の連結関係を示す回路図で
ある。
とワードラインドライバの間の連結関係を示す回路図で
ある。
【図８】図６のパーシャルロウデコーダの回路図であ
る。
る。
【図９】図６のセクタ選択回路の構成を示す回路図であ
る。
る。
【図１０】図６で使用される高電圧を発生させる回路図
である。
である。
【図１１】図６で使用される信号の間の関係を示す電圧
波形図である。
波形図である。
ＶＰＰ１ 第１高電圧 Ｖｂｓｔ 第２高電圧 Ｖｐｇｍ 第３高電圧 ＷＤＢｉ，ＷＤＢｊ ワードライン駆動ブロック ＭＣＳｉ，ＭＣＳｊ メモリセルセクタ ＣＰＣ０〜ＣＰＣｋ チャンネル予備充電回路 ＳＢＤ０〜ＳＢＤｎ 自己昇圧ドライバ ５０ グローバルワードラインロウデコーディングブロ
ック（グローバルロウデコーダ） ５５ パーシャルロウデコーダ ＳＳｉ，ＳＳｊ，５６ セクタ選択回路
ック（グローバルロウデコーダ） ５５ パーシャルロウデコーダ ＳＳｉ，ＳＳｊ，５６ セクタ選択回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 瀛 湖 大韓民国京畿道水原市八達区靈通洞 ハン グル豊林アパート231棟303号 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD02 AD03 AD04 AD05 AD10 AD11 AE05 AE08
Claims (16)
- 【請求項１】 電気的な消去及びプログラム可能な半導
体メモリ装置において、 複数のワードライン及びビットラインと複数のメモリセ
ルで構成された複数のメモリセルセクタと、 所定の連結手段によって前記ワードラインと電気的に連
結される複数のグローバルワードラインと、 前記メモリセルセクタを選択するために前記連結手段を
制御するセクタ選択回路と、 動作ノードに従う電圧をプルアップトランジスタを通し
て選択的に前記グローバルワードラインに供給するドラ
イバ回路と、 前記動作モードに従う電圧を前記ドライバ回路に選択的
に供給するパーシャルロウデコーダと、 所定の選択信号に応じて前記動作モードに従う電圧が前
記グローバルワードラインに供給される前に前記プルア
ップトランジスタのゲートを所定の電位にする予備充電
回路とを含むことを特徴とする半導体メモリ装置。 - 【請求項２】 前記プルアップトランジスタは高電圧用
のＮＭＯＳトランジスタであることを特徴とする請求項
１に記載の半導体メモリ装置。 - 【請求項３】 前記ドライバ回路は前記グローバルワー
ドラインと接地電圧の間に連結されたプルダウントラン
ジスタを含むことを特徴とする請求項１に記載の半導体
メモリ装置。 - 【請求項４】 前記予備充電回路は前記動作モードに従
う電圧が前記グローバルワードラインに供給される前に
前記プルダウントランジスタをターンオンさせる回路を
含むことを特徴とする請求項３に記載の半導体メモリ装
置。 - 【請求項５】 前記連結手段はディプリーショントラン
ジスタであることを特徴とする請求項１に記載の半導体
メモリ装置。 - 【請求項６】 前記予備充電回路は第１高電圧を電源と
して使用し、前記動作モードに従う電圧が読み出しモー
ドでは第２高電圧になり、プログラム動作モードでは第
３高電圧になることを特徴とする請求項１に記載の半導
体メモリ装置。 - 【請求項７】 前記第１、第２及び第３高電圧は前記半
導体装置の電源電圧より高電圧を有し、前記第１高電圧
を発生させる回路と前記第２高電圧を発生させる回路が
電気的に分離されていることを特徴とする請求項１に記
載の半導体メモリ装置。 - 【請求項８】 電気的な消去及びプログラム可能な半導
体メモリ装置において、 複数のワードライン及びビットラインと複数のメモリセ
ルで構成された複数のメモリセルセクタと、 所定の連結手段によって前記ワードラインと電気的に連
結される複数のグローバルワードラインと、 前記メモリセルセクタを選択するために動作モードに従
う電圧を前記連結手段に印加するセクタ選択回路と、 前記動作モードに従う電圧を供給するためのパーシャル
ワードライン駆動信号を発生させるパーシャルロウデコ
ーダと、 前記動作モードに従う電圧が前記グローバルワードライ
ンに供給される前にプルアップトランジスタのゲートを
予備充電した後、前記パーシャルワードライン駆動信号
を通して供給された動作モードに従う電圧を前記プルア
ップトランジスタを通して選択的に前記グローバルワー
ドラインに印加するグローバルロウデコーダを含むこと
を特徴とする半導体メモリ装置。 - 【請求項９】 前記プルアップトランジスタは高電圧用
のＮＭＯＳトランジスタであることを特徴とする請求項
８に記載の半導体メモリ装置。 - 【請求項１０】 前記連結手段はディプリーショントラ
ンジスタであることを特徴とする請求項８に記載の半導
体メモリ装置。 - 【請求項１１】 前記グローバルロウデコーダは前記グ
ローバルワードラインと接地電圧の間に連結されて、前
記動作モードに従う電圧が前記グローバルワードライン
に供給される前にターンオンされるプルダウントランジ
スタを含むことを特徴とする請求項８に記載の半導体メ
モリ装置。 - 【請求項１２】 前記グローバルロウデコーダは第１高
電圧を電源として使用し、前記動作モードに従う電圧が
読み出しモードでは第２高電圧になり、プログラム動作
モードでは第３高電圧になることを特徴とする請求項８
に記載の半導体メモリ装置。 - 【請求項１３】 前記第１、第２及び第３高電圧は前記
半導体装置の電源電圧より高電圧を有し、前記第１高電
圧を発生させる回路と前記第２高電圧を発生させる回路
が電気的に分離されていることを特徴とする請求項１２
に記載の半導体メモリ装置。 - 【請求項１４】 複数のワードライン及びビットライン
と複数のメモリセルで構成された複数のメモリセルセク
タを有し、電気的な消去及びプログラム可能な半導体メ
モリ装置において前記ワードラインを選択する回路とし
て、 所定の連結手段によって前記ワードラインと連結された
グローバルワードラインと、 前記グローバルワードラインに連結されたプルアップ及
びプルダウントランジスタを有し、動作モードに従う高
電圧が前記グローバルワードラインのうち、選択された
１つのグローバルワードラインに供給される前に、前記
プルダウントランジスタをターンオンさせ、かつ前記プ
ルアップトランジスタのゲートを予備充電するグローバ
ルロウデコーダとを含むことを特徴とする半導体メモリ
装置。 - 【請求項１５】 前記グローバルロウデコーダは第１高
電圧を電源として使用し、前記動作モードに従う電圧が
読み出しモードでは第２高電圧になり、プログラム動作
モードでは第３高電圧になることを特徴とする請求項１
４に記載の半導体メモリ装置。 - 【請求項１６】 前記第１、第２及び第３高電圧は前記
半導体装置の電源電圧より高電圧を有し、前記第１高電
圧を発生させる回路と前記第２高電圧を発生させる回路
が電気的に分離されていることを特徴とする請求項１４
に記載の半導体メモリ装置。
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|---|---|---|---|
| KR10-2000-0045687A KR100381962B1 (ko) | 2000-08-07 | 2000-08-07 | 비휘발성 메모리 장치의 로우 디코더 |
| KR2000P-45687 | 2000-08-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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Family
ID=19682091
Family Applications (1)
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|---|---|---|---|
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| Country | Link |
|---|---|
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| JP (1) | JP4733871B2 (ja) |
| KR (1) | KR100381962B1 (ja) |
| DE (1) | DE10138952B4 (ja) |
| TW (1) | TW519650B (ja) |
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