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JP2002043567A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Publication number
JP2002043567A
JP2002043567A JP2000226959A JP2000226959A JP2002043567A JP 2002043567 A JP2002043567 A JP 2002043567A JP 2000226959 A JP2000226959 A JP 2000226959A JP 2000226959 A JP2000226959 A JP 2000226959A JP 2002043567 A JP2002043567 A JP 2002043567A
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JP
Japan
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region
source
semiconductor device
forming
drain
Prior art date
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Application number
JP2000226959A
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English (en)
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Yuji Abe
雄次 阿部
Narihisa Miura
成久 三浦
Kohei Sugihara
浩平 杉原
Toshiyuki Oishi
敏之 大石
Yasuki Tokuda
安紀 徳田
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Priority to US09/735,656 priority patent/US20020011635A1/en
Publication of JP2002043567A publication Critical patent/JP2002043567A/ja
Priority to US10/173,835 priority patent/US6624034B2/en
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 微細化にともなうパンチスルー等を防止した
上で、接合容量等の増大抑制を可能にする半導体装置お
よびその製造方法を提供する。 【解決手段】 チャネル領域を挟んで配置された第１導
電型のソースおよびドレイン領域１４Ｎ，１４Ｐと、ソ
ースおよびドレイン領域のチャネル領域側の側面部近傍
のみを覆い、当該側面部近傍とのみ接合面をそれぞれ形
成する一対の第２導電型のポケット注入領域１２Ｎ，１
２Ｐとを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電界効果を用いた
ＭＩＳ(Metal Insulator Semiconductor)型の半導体装
置およびその製造方法に関し、より具体的には、微細化
にともなって生じるパンチスルー等を抑制した上で、寄
生容量の増大の抑制をはかった半導体装置およびその製
造方法に関するものである。
【０００２】
【従来の技術】ＣＭＯＳ(Complementary Metal Oxide S
emiconductor)の高性能化のためには、微細化によるイ
ントリンシックな性能向上をはかることが必要である。
微細化に伴って発生する弊害には、パンチスルー、短チ
ャネル効果等がある。これらパンチスルーや短チャネル
効果を抑制するために、第１導電型のソース・ドレイン
領域がチャネル領域に、直接、相対して面しないよう
に、第２導電型不純物領域によってそのソース・ドレイ
ン領域を覆う方法が提案された（Y.Okumura et al., IE
EE Trans.Electron Devices,vol.ED-31,No.4,p.2541(19
92))。
【０００３】上記のOkumuraらの文献に開示された図２
８に示す半導体装置は、ｐ型シリコン基板１０１に形成
されたｐウエル１０２にチャネル領域１０６が設けられ
る。ソース・ドレイン領域１０４から延びるエクステン
ション領域１０５は、直接、チャネル領域１０６に相対
して面しないように、ｐ型不純物領域１０３によって覆
われている。このｐ型不純物領域１０３のことを、本説
明では、ポケット注入領域と呼ぶが、上記文献では、Ｎ
ＵＤＣ(Non-Uniformly Doped Channel)層と呼ばれてい
る。チャネル領域１０６の上には、ゲート絶縁膜１０７
を介してゲート電極１０８が設けられている。
【０００４】上記ポケット注入領域１０３が設けられな
い場合には、ｎ型不純物領域のソース・ドレイン領域１
０４とｐ型ウエル１０２との間に接合面が形成されてお
り、逆バイアス電圧が印加されると、不純物濃度の低い
ｐ型ウエル側に空乏層が拡大していた。すなわち、逆バ
イアス電圧の増大につれ、上記チャネル領域１０６に向
かって空乏層が拡大してゆき、チャネル長の微細化の程
度によっては、容易にパンチスルーが生じていた。ポケ
ット注入領域１０３のｐ型不純物濃度を高くすれば、上
記空乏層はポケット注入領域側に拡大することが抑制さ
れる。したがって、上記ポケット注入領域１０３のｐ型
不純物濃度を高くすることにより、ｎ型不純物領域であ
るソース・ドレイン領域１０４との間で形成される接合
面に発生する空乏層のチャネル領域１０６側への拡大を
防止することができる。この空乏層の拡大抑制は、パン
チスルーの抑制および短チャネル効果の抑制に有効に働
く。この結果、パンチスルー等の問題を生じることな
く、ＣＭＯＳ等の半導体装置を微細化できるようになっ
た。
【０００５】
【発明が解決しようとする課題】しかしながら、図２８
に示すように、不純物注入がなされたポケット注入領域
は、ソース・ドレイン領域の底面１０９と広い範囲で接
している。ｐ型ポケット注入領域と、ｎ型ソース・ドレ
イン領域との接合面には、接合容量が発生する。この接
合容量は、接合面の面積に比例し、接合面が広いほど大
きくなる。また、ポケット注入領域のｐ型不純物濃度を
高くすると、空乏層の幅の減少と濃度自体との両方か
ら、接合容量は増加する。接合容量が増加すると、半導
体装置の動作特性が劣化し、スイッチング速度が低下す
る。このため、パンチスルー等の抑制を目的に、ポケッ
ト注入領域の不純物濃度を適当なレベルにまで高くでき
ない場合が生じる。半導体装置の微細化は、絶えること
のない永続的な目標であり、上記のような微細化への障
害は解決しなければならない。
【０００６】そこで、本発明は、微細化にともなうパン
チスルー等を防止した上で、接合容量等の増大抑制を可
能にする半導体装置およびその製造方法を提供すること
を目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
半導体層の表面部に位置するチャネル領域を挟んで配置
された第１導電型のソースおよびドレイン領域と、ソー
スおよびドレイン領域のそれぞれのチャネル領域側の側
面部近傍のみを覆い、当該側面部近傍との間にのみ接合
面を形成する一対の第２導電型のポケット注入領域とを
備える（請求項１）。
【０００８】上記構成において、ポケット注入領域とソ
ース・ドレイン領域とは、上記側面において接合し導通
状態となり、第２導電型不純物濃度を高められたポケッ
ト注入領域は、上記接合面から当該ポケット注入領域へ
の空乏層の拡大を抑制する。このため、半導体装置の微
細化にともなって発生するパンチスルーや短チャネル効
果等を抑制することができる。また、上記のように、接
合面がソース・ドレインの側面に限定されるので、その
接合面の面積は、従来の半導体装置に比較して非常に小
さくなる。このため、接合面の面積に比例して増大する
接合容量の増大は抑制され、半導体装置の動作特性の劣
化やスイッチング速度の低下を防止することができる。
この結果、半導体装置の微細化に伴って発生するパンチ
スルーや短チャネル効果を防止したうえで、ポケット注
入領域とソース・ドレイン領域との接合面に寄生する接
合容量の増大を抑制することができる。
【０００９】上記本発明の半導体装置では、ソースおよ
びドレイン領域は、チャネル領域に向かって延びる第１
導電型のソースエクステンションおよびドレインエクス
テンション領域を備え、各ポケット注入領域は、ソース
エクステンションおよびドレインエクステンション領域
のチャネル領域側の側面および底面を覆い、接合面を形
成している（請求項２）。
【００１０】エクステンション領域が、ソース・ドレイ
ン領域に設けられている場合には、チャネル領域にエク
ステンション領域表面が露出しないように、ポケット注
入領域は、そのエクステンション領域をチャネル領域側
から底面にかけて全体を下側から覆って、接合面を形成
する。このため、ポケット注入領域の第２導電型不純物
濃度を高めることにより、空乏層の当該ポケット注入領
域への拡大を防止することができる。エクステンション
領域は、ソース・ドレイン領域に比べて非常に狭い範囲
に限られて形成されるので、エクステンション領域のチ
ャネル領域に露出する表面をすべて覆っても、その接合
面の面積は大きくならない。このため、接合容量の増大
は抑制され、半導体装置の動作特性の劣化やスイッチン
グ速度の低下を防止することができる。このため、半導
体装置の微細化に伴って生じるパンチスルー等の弊害を
防止した上で、接合容量の増大を抑制することが可能に
なる。なお、上記ソース・ドレイン領域の側面がすべて
エクステンションの延び出し部分となっている場合に
は、ポケット注入領域は、ソース・ドレイン領域と接合
面を形成しなくてもよい。また、ポケット注入領域がソ
ース・ドレイン領域と接合面を形成する場合には、上記
エクステンション領域の下側のソース・ドレイン領域側
面およびソース・ドレイン領域の下側コーナー付近の底
面部に限定して接合面を形成する。ここで、下側または
下方とはチャネル領域から見て、ゲート電極と反対の方
向の側（がわ）をさし、上側または上方とはゲート電極
と同じ方向の側（がわ）をさす。
【００１１】本発明の半導体装置では、ソースおよびド
レイン領域と、ポケット注入領域との接合面は、ソース
エクステンションおよびドレインエクステンション領域
と当該ポケット注入領域との接合面に連続して位置する
（請求項３）。
【００１２】エクステンションは、チャネル領域と同じ
高さレベルに形成され、ポケット注入領域はそのエクス
テンション領域の底面を下側から覆うように形成され
る。したがって、ポケット注入領域は、エクステンショ
ン領域の側面から底面を覆い、その部分に接合面を形成
し、さらに連続してソース・ドレイン領域の残りの側面
部を覆って接合面を形成する。
【００１３】本発明の半導体装置では、各エクステンシ
ョン領域とポケット注入領域との接合面は、サイドウォ
ールスペーサの下方に位置する（請求項４）。
【００１４】ソース・ドレイン領域の上部領域を形成す
る不純物の移動に対して抵抗となる部分と、ゲート電極
とをマスクに、サイドウォールスペーサを除去した部分
の下方領域に、セルフアライン的に精度良く不純物を注
入してポケット注入領域を形成することができる。この
結果、不純物濃度を高めたポケット領域を必要な部分に
限定して形成することにより、空乏層の拡大を防止し、
さらに接合容量の増大を抑制することが可能となる。
【００１５】本発明の半導体装置では、記ソースおよび
ドレイン領域の上に、それぞれ、チャネル領域よりも上
方にせり上がった位置に配置された半導体の化合物層を
備える（請求項５）。
【００１６】上記のようにソース・ドレイン領域の上部
に不純物の注入または熱拡散に対して抵抗となる半導体
層または半導体の化合物層を設けることにより、ポケッ
ト注入領域が、そのソース・ドレイン領域を越えて深い
位置に形成されることがなくなる。このため、ポケット
注入領域とソース・ドレイン領域とで形成される接合面
は、ソース・ドレイン領域の底面には形成されず、その
側面部のみとなり、接合面の面積は従来より非常に小さ
くなる。さらに、ソース・ドレイン領域の下部領域に
は、上記のポケット注入領域形成の際、ソース・ドレイ
ン領域とは逆の導電型不純物が導入され、この不純物が
第１導電型不純物濃度を相殺する。このため、ソース・
ドレイン領域の下部領域の不純物濃度は低くなる。この
ため、接合面の面積の減少のみでなく、不純物濃度の減
少も寄与して、接合リーク電流や接合容量を小さくする
ことができる。
【００１７】上記本発明の半導体装置では、せり上がっ
た位置に配置された半導体の化合物層が、金属シリサイ
ドである（請求項６）。
【００１８】上記不純物の注入や熱拡散に対して抵抗と
なるせり上がったシリコン層またはシリコン化合物層を
設けることにより、この部分と、ゲート電極とをマスク
として、その間の下方の領域に第２導電型不純物を注入
することができる。このため、ポケット注入領域を、セ
ルフアライン的に精度よく形成することができる。ま
た、パンチスルーや短チャネル効果を防止するためにソ
ース・ドレイン領域を浅い位置に設けても、次に示すよ
うに、問題を生じることはない。すなわち、ポケット注
入領域への不純物注入の際に形成されるそのポケット注
入領域に連続する注入不純物領域は、ソース・ドレイン
領域を越えて深い位置に形成されることがなくなる。こ
のため、ポケット注入領域とソース・ドレイン領域とで
形成される接合面は、ソース・ドレイン領域の底面には
形成されず、その側面部のみとなり、接合面の面積は、
従来に比べて非常に小さくなる。さらに、上記のポケッ
ト注入領域に連続する注入不純物領域は、ソース・ドレ
イン領域とは逆の導電型不純物をソース・ドレイン領域
内に分布させる。この逆の導電型不純物は、ソース・ド
レイン領域の下部の不純物を相殺するので、この部分の
ソース・ドレイン領域の不純物濃度は低くなる。したが
って、接合面の面積の減少のみでなく、不純物濃度の減
少も寄与して、接合容量や接合リーク電流を小さくする
ことができる。
【００１９】上記本発明の半導体装置では、ソースおよ
びドレイン領域の上に、それぞれ、チャネル領域よりも
上方にせり上がった位置に堆積された金属膜を備える
（請求項７）。
【００２０】上記金属膜が、上記せり上げた半導体層や
半導体の酸化膜と同様に不純物の注入や熱拡散に際して
抵抗となり、ソース・ドレイン領域の底面側にポケット
注入領域を形成することが防止される。このため、寄生
抵抗の増大を抑制した上で短チャネル効果等を防止し、
ソース・ドレイン電極に金属シリサイド層を形成するこ
となくソース・ドレイン電極の抵抗を低下させることが
できる。
【００２１】上記本発明の半導体装置では、ソースおよ
びドレイン領域の上部領域に、半導体を構成する元素よ
りも重い不純物元素が注入されている（請求項８）。
【００２２】上記重い不純物が導入された領域は、不純
物のイオン注入や熱拡散に対して抵抗として働く。この
ため、物理的にせり上げ構造を設けることなく、ポケッ
ト注入領域がソース・ドレイン領域の底面側に形成され
るのを防止し、かつソース・ドレイン領域の下層領域の
不純物濃度を相殺して低下させる。このため、コンパク
トな構造により、パンチスルーや短チャネル効果を抑制
したうえで、接合容量や接合リーク電流等を防止するこ
とができる。上記の重い不純物は、第１導電型不純物で
あることが望ましい。
【００２３】本発明の半導体装置の製造方法は、半導体
層の表面から所定の深さにかけて形成されたチャネル領
域の上に、ゲート電極を形成する工程と、ゲート電極の
両側部に一対のサイドウォールスペーサを形成する工程
とを備える。また、この製造方法は、一対のサイドウォ
ールスペーサの外側であって、第１導電型のソースおよ
びドレイン領域が形成されることになる領域の上に、そ
れぞれチャネル領域より上方にせり上げて半導体層を形
成する工程と、一対のサイドウォールスペーサを除去す
る工程とを備える。さらに、この製造方法は、サイドウ
ォールスペーサを除去した後に、サイドウォールスペー
サが形成されていた領域の下方に第２導電型不純物を導
入して、ソースおよびドレイン領域が形成されることに
なる領域のチャネル領域側の側面部近傍のみをそれぞれ
覆って、当該側面部近傍との間にのみ接合面を形成する
一対の第２導電型のポケット注入領域を形成する工程と
を備える（請求項９）。
【００２４】上記の構成により、ポケット注入領域を、
ゲート電極とせり上げて形成された半導体層との間の下
方領域に、イオン注入法や不純物を含むＢＳＧやＰＳＧ
からの固相拡散を用いた方法等により精度よく形成する
ことができる。せり上げて形成された半導体層は、不純
物の注入や拡散に対して抵抗となるので、不純物はソー
ス・ドレイン領域が形成されることになる領域を越えて
深く侵入しない。このため、ソース・ドレイン領域の底
面側にポケット注入領域に連続する注入不純物領域が形
成されることはない。このため、ソース・ドレイン領域
の底面に接合面が形成されることがなく、接合面はソー
ス・ドレイン領域の側部に限定される。また、ソース・
ドレイン領域内に分布するポケット注入領域に連続する
注入不純物領域は、ソース・ドレイン領域の不純物濃度
を相殺して、その濃度を低下させる。この結果、微細化
にともなって生じるパンチスルーや短チャネル効果を抑
制した上で、接合容量や接合リーク電流を抑制すること
が可能となる。なお、「ソース・ドレイン領域が形成さ
れることになる領域」は、不純物が導入される前のソー
ス・ドレイン領域をさすが、混同が生じない場合には、
単に、「ソース・ドレイン領域」という場合もある。
【００２５】上記本発明の半導体装置の製造方法では、
ポケット注入領域の形成において、ゲート電極とせり上
げて形成された半導体層とをマスクとして、サイドウォ
ールスペーサが形成されていた領域の下方の領域に第２
導電型不純物を注入する（請求項１０）。
【００２６】上記の製造方法においてイオン注入法等を
用いる場合、ゲート電極と不純物移動に抵抗となる部分
とをマスクとして、所定の領域に自己整合的にポケット
注入領域を形成することができる。したがって、空乏層
のチャネル領域がわへの拡大を防止するのに必要な領域
には必ずポケット注入領域を形成することが可能にな
る。この結果、不必要に多くの接合面を形成しないの
で、パンチスルー等を防止した上で、接合容量の増大を
防止することができる。
【００２７】上記本発明の半導体装置の製造方法では、
ポケット注入領域の形成の後、引き続いて、ポケット注
入領域におけるソースおよびドレイン領域が形成される
ことになる領域側の表面に接する領域に、第１導電型不
純物をそれぞれ導入し、ソースおよびドレイン領域が形
成されることになる領域から延びる第１導電型のソース
エクステンションおよびドレインエクステンション領域
をそれぞれ形成する工程をさらに備える（請求項１
１）。
【００２８】上記の製造方法により、ポケット注入領域
と、ソースエクステンション・ドレインエクステンショ
ン領域とを同じ工程で製造することができ、工程数の大
幅増加を防止することが可能となる。上記方法では、イ
オンを打ち込むイオン注入法や、不純物を含むＢＳＧ、
ＰＳＧ等からの固相拡散を用いる方法等が対象になるこ
とは言うまでもない。
【００２９】上記本発明の半導体装置の製造方法では、
ソースエクステンションおよびドレインエクステンショ
ン領域をそれぞれ形成する工程の後に、サイドウォール
スペーサが形成されていた領域に、再びサイドウォール
スペーサを形成する工程と、その後、ソースおよびドレ
イン領域が形成されることになる領域に第１導電型不純
物を導入して、ソースおよびドレイン領域を形成する工
程と、せり上げた半導体層を金属シリサイド化する工程
とを備える（請求項１２）。
【００３０】上記の構成により、再製造されたサイドウ
ォールスペーサをマスクとしてソース・ドレイン領域を
形成することができる。通常、このソース・ドレイン領
域の形成には、不純物活性化の加熱処理が行われる。こ
のとき、先にせり上がって形成されているポケット注入
領域に連続する領域が、すべて第１導電型のソース・ド
レイン領域となるように、第１導電型不純物を注入す
る。この結果、半導体装置の微細化にともなって発生す
る短チャネル効果を抑制した上で、接合容量の増大を抑
制することが可能となる。
【００３１】上記本発明の半導体装置の製造方法では、
せり上げた半導体層を形成する工程と、サイドウォール
スペーサを除去する工程との間に、せり上げた半導体層
を通って下方の領域に第１導電型不純物を導入してソー
スおよびドレイン領域を形成する工程を備えている（請
求項１３）。
【００３２】上記製造方法では、ポケット注入領域およ
びソースエクステンション・ドレインエクステンション
領域を形成する工程を、ソース・ドレイン領域形成後に
配する。上記したように、このソース・ドレイン領域の
形成には不純物導入後、不純物活性化のために加熱処理
が行われる。この結果、ポケット注入領域およびソース
エクステンション・ドレインエクステンション領域の不
純物が受ける熱履歴を低減させることができ、上記領域
における不純物プロファイルの急峻な立ち上がり、立下
りを形成することができる。この結果、空乏層の拡大を
効果的に防止してパンチスルーや短チャネル効果を抑制
し、かつ不必要な個所に接合面を形成しないので、寄生
接合容量を抑制することができる。
【００３３】上記本発明の半導体装置の製造方法では、
ソースおよびドレイン領域を形成し、サイドウォールス
ペーサを除去し、ポケット注入領域およびソースエクス
テンションおよびドレインエクステンション領域をそれ
ぞれ形成する工程の後に、サイドウォールスペーサがあ
った領域に再びサイドウォールスペーサを形成する工程
と、せり上げ半導体層の上部を金属シリサイド化する工
程を備えている（請求項１４）。
【００３４】上記の構成により、すでに、ソース・ドレ
イン領域への不純物導入後の加熱処理がポケット領域注
入前に通常行われているので、ポケット注入領域および
ソースエクステンション・ドレインエクステンション領
域における不純物に対する熱履歴を低減することができ
る。この結果、これら領域の不純物濃度の急峻なプロフ
ァイルを形成することができる。
【００３５】上記本発明の半導体装置の製造方法では、
ソースおよびドレイン領域を形成する工程の後、サイド
ウォールスペーサを除去する工程の前に、せり上げ半導
体層を金属シリサイド化する工程を備える（請求項１
５）。
【００３６】上記の構成により、すでに、ソース・ドレ
イン領域への不純物導入後の加熱処理がポケット領域注
入前に通常行われているので、ポケット注入領域および
ソースエクステンション・ドレインエクステンション領
域における不純物に対する熱履歴を低減することができ
る。この結果、これら領域の不純物濃度の急峻なプロフ
ァイルを形成することができる。また、サイドウォール
スペーサの外層を形成しないで済ますことができるた
め、２番目のサイドウォールスペーサ形成の工程数を省
略することが可能となる。
【００３７】上記本発明の半導体装置の製造方法では、
サイドウォールスペーサを形成する工程が、下層のシリ
コン酸化膜と、上層のシリコン窒化膜との２層構造が形
成されるように、サイドウォールスペーサを形成する工
程からなることが望ましい（請求項１６）。また、サイ
ドウォールスペーサを除去する工程が、外層のシリコン
窒化膜を除去し、内層のシリコン酸化膜は残す工程から
なることが望ましい（請求項１７）。
【００３８】上記２層構造を構成する材料は、互いに選
択性よくエッチングできるので、例えば、ポケット注入
領域の形成のために高精度で外層を除去することができ
る。このため、ゲート電極等を製造中の雰囲気にさらす
ことないので、信頼性の高い上記半導体装置を製造する
ことが可能となる。
【００３９】また、低エネルギーでイオン注入してポケ
ット注入領域等を形成することが望ましい場合には、サ
イドウォールスペーサを除去する工程が、外層のシリコ
ン窒化膜および内層のシリコン酸化膜をともに除去する
工程からなる（請求項１８）。
【００４０】ポケット注入領域やエクステンション領域
の上方の半導体層の表面のシリコン酸化膜が除去される
ために、低エネルギーでイオン注入することができる。
このため、急峻な不純物濃度分布を有するポケット注入
領域やエクステンション領域を形成することができる。
なお、上記のサイドウォールスペーサが対象とするの
は、最初に形成されるサイドウォールスペーサだけでな
く、再び形成される２番目のサイドウォールスペーサも
対象とすることは言うまでもない。
【００４１】上記本発明の半導体装置の製造方法では、
ポケット注入領域を形成する工程において、イオン注入
法により第２導電型不純物を導入し、その垂直方向から
の注入角度θをｔａｎ-1（Ls/Te)以下とする（請求項１
９）。ただし、Ls＝除去したサイドウォールの幅、Te＝
ソースおよびドレイン領域をチャネル領域より上にせり
上げた高さである。
【００４２】上記のイオン注入法を用いる製造方法によ
り、ポケット注入領域を、上記サイドウォールを除去し
た部分の領域から所望の方向に向けて、拡張して形成す
ることができる。この結果、設計変更や製造時のばらつ
き等に応じて、注入角度θを変化させて最適化すること
が可能となる。
【００４３】上記本発明の半導体装置の製造方法では、
せり上げ半導体膜のゲート側の上側部において、ファセ
ット面が形成され、ゲートと当該ファセット面との間隔
が、上方に向かって広がるようにそのファセット面が配
置されていることが望ましい（請求項２０）。
【００４４】この構成により、同じせり上げ高さTe、同
じ除去したサイドウォールの幅Lsであっても、イオン注
入角度を大きくすることができる。このため、ポケット
注入領域を意図した位置に容易に形成することができ
る。このため、ポケット注入領域と、エクステンション
領域およびソース・ドレイン領域との接合面を正確に限
定したものとすることができる。
【００４５】上記本発明の半導体装置の製造方法では、
サイドウォールスペーサを除去した後に、第２導電型不
純物を含んだ堆積層を形成し、次いで加熱処理を行うこ
とにより、当該第２導電型不純物を含んだ堆積層からの
熱拡散によって第２導電型不純物を導入してポケット注
入領域を形成する（請求項２１）。
【００４６】上記絶縁膜からの熱拡散によってポケット
注入領域を形成することにより、同領域の不純物分布を
急峻なプロファイルとすることができる。
【００４７】上記本発明の半導体装置の製造方法では、
チャネル領域より上方にせり上げて半導体層を形成する
工程の代わりに、熱酸化法および熱窒化法のいずれかの
方法により、チャネル領域よりも上方にせり上げた、半
導体の酸化膜および窒化膜のいずれかを形成する（請求
項２２）。
【００４８】上記の半導体酸化膜または窒化膜は、不純
物のイオン注入や熱拡散において抵抗となり、このた
め、ポケット注入領域形成の際、そのポケット注入領域
に連続する部分がソース・ドレイン領域を越えて、その
底面側に形成されることがない。このため、ポケット注
入領域はソース・ドレイン領域のチャネル領域側の側面
部近傍とのみ接合面を形成する。この結果、短チャネル
効果を防止した上で、接合容量の増加を抑制することが
できる。上記の酸化膜や窒化膜は、従来より用いられて
きた装置を用いて上記せり上げ酸化層またはせり上げ窒
化層を形成することができるので、製造コストの上昇を
抑制することが可能となる。
【００４９】上記本発明の半導体装置の製造方法では、
チャネル領域より上方にせり上げて半導体層を形成する
工程の代わりに、チャネル領域よりも上方にせり上げた
金属層を形成する（請求項２３）。
【００５０】上記金属膜は、上記のせり上げて形成され
た半導体層、半導体酸化膜、半導体窒化膜と同様の働き
をする。すなわち、上記金属膜は、不純物のイオン注入
や熱拡散に際して抵抗となり、ソース・ドレイン領域を
越えて、その底面側にポケット注入領域を形成すること
が防止される。このため、寄生抵抗の増大を抑制した上
で短チャネル効果等を防止し、ソース・ドレイン領域の
接合面を小さくして接合容量の増大を抑制することがで
きる。さらに、上記金属膜を用いることにより、ソース
・ドレイン電極に金属シリサイド層を形成することなく
ソース・ドレイン電極の抵抗を低下させることができ
る。
【００５１】上記本発明の半導体装置の製造方法では、
チャネル領域より上方にせり上げて半導体層を形成する
工程の代わりに、ソースおよびドレイン領域の上部に半
導体を構成する元素よりも重い不純物元素を導入する
（請求項２４）。
【００５２】上記の重い不純物が導入された領域は、上
記せり上げた半導体層、半導体酸化膜、半導体窒化膜、
金属膜と同様に、不純物のイオン注入や熱拡散に際して
抵抗となる。このため、ソース・ドレイン領域を越え
て、その底面側にポケット注入領域を形成することが防
止される。したがって、寄生抵抗の増大を抑制した上で
短チャネル効果等を防止し、ソース・ドレイン領域の接
合面を小さくして接合容量の増大を抑制することができ
る。また、物理的にせり上げ構造を設けることなく、不
純物の移動に抵抗となる領域を形成することができる。
このため、通常のＭＯＳＦＥＴ製造装置を用いて、通常
の構造のＭＯＳＦＥＴ構造を製造し、微細化に伴って発
生するパンチスルーや短チャネル効果を防止したうえ
で、接合容量の増大を防止することができる。なお、上
記重い不純物元素は、第１導電型不純物であることが望
ましい。
【００５３】
【発明の実施の形態】次に、図面を用いて本発明の実施
の形態について説明する。
【００５４】（実施の形態１）まず、実施の形態１にお
ける半導体装置であるＣＭＯＳの製造方法およびその構
造について説明する。まず、一般的な方法により、(１
００）面のｐ型シリコン基板１Ｐに素子分離領域３を形
成する。次いで、ｎＭＯＳおよびｐＭＯＳ領域１０Ｎ，
１０Ｐのそれぞれに対応して、レジスト５１等を交互に
形成し、それをマスクとして、シリコン基板表面のパッ
ド酸化膜４を通して、イオン注入によりｐウエル２Ｐお
よびｎウエル２Ｎを形成する（図１）。その後、パッド
酸化膜４を除去し、ゲート酸化膜５を形成し、その上に
ノンドープのポリシリコン６の堆積を行い、ｎＭＯＳ領
域１０Ｎのポリシリコンに燐またはヒ素などのイオンを
注入し、ｎ型不純物領域６Ｎとする。次いで、エッチン
グマスクとなるシリコン酸化膜を堆積し、リソグラフィ
によりゲートのパターニングを行い、それをマスクとし
てシリコン酸化膜をエッチングし、さらにそのシリコン
酸化膜をマスクとしてポリシリコンをエッチングしてゲ
ート電極を形成する（図２）。
【００５５】次に、一般的な方法により、シリコン酸化
膜８およびシリコン窒化膜９を堆積後に異方性エッチン
グを行い、サイドウォールスペーサ９を形成する。その
後、シリコン面が出ているソース・ドレイン領域となる
領域上に、減圧の化学的気相成長装置または超高真空の
化学的気相成長装置等により選択的にエピタキシャルシ
リコン膜１１を成長させる（図３）。次に、サイドウォ
ールスペーサ部においてシリコン酸化膜８を残しなが
ら、シリコン窒化膜のサイドウォールスペーサ９Ｓをリ
ン酸などで除去する（図４）。このように、サイドウォ
ールスペーサ部にシリコン酸化膜８を残す場合、その後
のエクステンション領域への不純物注入などのために、
サイドウォールスペーサ部のシリコン酸化膜８の膜厚は
１０ｎｍ以下にしておくのが望ましい。
【００５６】次に、ｎＭＯＳ領域１０Ｎに、ボロンまた
はフッ化ボロンのイオン注入などを用いてｐ型ポケット
注入領域１２Ｐを、また、燐、ヒ素、またはアンチモン
などのイオン注入などを用いてｎ型エクステンション領
域１３Ｎを形成する（図５参照）。上記のようにエピタ
キシャルシリコン膜をせり上げて形成した理由の１つ
は、上記ポケット注入領域への不純物注入に際して、ソ
ース・ドレイン領域下方に生じる不純物注入領域が、せ
り上げた分だけ上方にシフトすることにある。このソー
ス・ドレイン領域下方に生じる不純物注入領域は、最終
的には逆の導電型のソース・ドレイン領域とされるが、
このときソース・ドレイン領域の不純物濃度を相殺し、
ソース・ドレイン領域の不純物濃度を低下させる。な
お、本説明に用いる図において、エクステンション領域
はいずれも実際より誇張して大きいエクステンション領
域としているが、実際は、エクステンション領域はソー
ス・ドレイン領域に比較してはるかに小さい領域であ
る。本実施の形態において、接合容量が小さくなる理由
の１つが、エクステンション領域がソース・ドレイン領
域に比較して非常に小さいことにある。
【００５７】ｐＭＯＳ領域１０Ｐには、同様に、レジス
ト５２をマスクとして、燐、ヒ素またはアンチモンのイ
オン注入などを用いてｎ型ポケット注入領域１２Ｎを形
成し、ボロンまたはフッ化ボロンなどのイオン注入など
を用いてｐ型エクステンション領域１３Ｐを形成する。
図５は、ｐＭＯＳ領域にｐ型エクステンション領域１３
Ｐを形成するために、ｐ型不純物を注入している工程を
示す図である。このｐ型エクステンション領域形成の
際、せり上げ半導体膜の上層部にｐ型不純物が注入さ
れ、せり上げｐ型不純物領域１１Ｐが形成される。この
後に、イオン注入後の活性化のための熱処理を行っても
よい。
【００５８】次いで、シリコン窒化膜などで第２のサイ
ドウォールスペーサ１９Ｓを形成し、この第２のサイド
ウォールスペーサをマスクとして、ｎＭＯＳ領域のソー
ス・ドレイン領域にｎ型不純物を、また、ｐＭＯＳ領域
のソース・ドレイン領域にｐ型不純物を注入する（図
６）。次いで、活性化のための加熱処理を行い、ｎ型お
よびｐ型ソースソースドレイン領域１４Ｎ，１４Ｐを形
成する。ここで、第２のサイドウォールスペーサ１９Ｓ
形成時にゲート電極６Ｎ，６Ｐ上のシリコン酸化膜を除
去することにより、ｐＭＯＳとなる領域１０Ｐのゲート
酸化膜上のポリシリコンにもｐ型不純物を導入してゲー
ト電極６Ｐを形成する。第２のサイドウォールスペーサ
１９Ｓの幅は、最初のサイドウォールスペーサ９Ｓの幅
より厚くしておくほうが、ソース・ドレイン領域１４
Ｎ，１４Ｐが局所的に深くならないので望ましい。
【００５９】最後に、通常の方法によりシリコンおよび
ポリシリコンが露出しているゲート電極およびソース・
ドレイン領域に、図７に示すように、金属シリサイド化
部１５を形成し、その後、層間絶縁膜、コンタクト、配
線形成などを行い、ＣＭＯＳＬＳＩを製造することがで
きる。
【００６０】上記の本実施の形態におけるＣＭＯＳは、
上記のように製造され、パンチスルーを抑制するための
ポケット注入領域を、各エクステンション領域を囲んで
覆って形成するので、パンチスルーや短チャネル効果を
効果的に抑制することができる。一方、ポケット注入領
域１４Ｎ，１４Ｐの形成の際、平面的に見て、ソース・
ドレイン領域１４Ｎ，１４Ｐに重なる部分では、ポケッ
ト注入領域に連続する注入不純物領域が、せり上げエピ
タキシャルシリコン膜の分だけ上方に形成されている。
このため、ソース・ドレイン領域をパンチスルーや短チ
ャネル効果を起こさないように、十分浅く形成しても、
ソース・ドレイン領域内に上記注入不純物領域を分布さ
せることができる。上記注入不純物領域とソース・ドレ
イン領域とは、互いに異なる導電型なので、上記注入不
純物がソース・ドレイン領域の不純物を相殺し、ソース
・ドレイン領域下部の不純物濃度を大きく低下させる。
この結果、ゲート長を微細化するために、ポケット注入
領域の不純物濃度を高くしても、接合リーク電流を大幅
に抑制することができる。さらに、エクステンション領
域およびソース・ドレイン領域と、ポケット注入領域と
の接合面の面積は、従来より大幅に抑制されるので、接
合容量の増大を抑制することができる。このため、微細
化し、かつパンチスルーや短シャネル効果を防止した上
で、接合容量や接合リーク電流を抑制した半導体装置を
提供することができる。
【００６１】（実施の形態２）次に、本発明の実施の形
態２について説明する。実施の形態２においては、実施
の形態１におけるＣＭＯＳの製造方法とは相違する製造
方法を用いる。まず、実施の形態１におけるＣＭＯＳの
製造方法と同様に、シリコン面が出ているソース・ドレ
イン領域上に減圧の化学的気相成長装置または超高真空
の化学的気相成長装置（ＵＨＶ-ＣＶＤ）等により、上
記実施の形態１における図３に示すように、選択的にエ
ピタキシャルシリコン膜１１を成長させる。次に、図８
に示すように、ｎＭＯＳおよびｐＭＯＳ領域にそれぞれ
イオン注入を行い、次いで、活性化のための加熱処理を
行うことにより、ｎ型およびｐ型ソース・ドレイン領域
１４Ｎ，１４Ｐを形成する。ここで、実施の形態１と同
様に、ゲート電極上のシリコン酸化膜を除去し、ｐＭＯ
Ｓ領域１０Ｐのゲート酸化膜５の上のポリシリコンにも
ｐ型不純物を導入してゲート電極６Ｐを形成する。
【００６２】その後、シリコン窒化膜のサイドウォール
スペーサ９Ｓをリン酸などで除去し（図９）、ｎＭＯＳ
領域１０Ｎに、ボロンまたはフッ化ボロンのイオン注入
などを行い、ｐ型ポケット注入領域１２Ｐを形成する。
次いで、そのｐ型ポケット注入領域１２Ｐの上に、燐、
ヒ素またはアンチモンなどのイオン注入などによりｎ型
エクステンション領域１３Ｎを形成する。さらに、ｐＭ
ＯＳ領域１０Ｐに、燐、ヒ素またはアンチモンのイオン
注入を行い、ｎ型ポケット領域１２Ｎを形成し、次い
で、その上にボロンまたはフッ化ボロンのイオン注入な
どを行って、ｐ型エクステンション領域１３Ｐを形成す
る（図１０）。その後、イオン注入後の活性化のための
加熱処理を行う。
【００６３】次に、シリコン窒化膜などで第２のサイド
ウォールスペーサを形成し、一般的な製造工程を用い
て、シリコンおよびポリシリコンが露出しているゲート
およびソース・ドレイン領域の上部に金属シリサイド化
した部分１６，１５を形成する（図１１）。この後、層
間絶縁膜、コンタクト、配線形成などを行い、ＣＭＯＳ
ＬＳＩを形成することができる。ここで、第２のサイド
ウォールスペーサ１９Ｓの幅は、金属シリサイド化領域
が局所的に深くならないようにするために、最初のサイ
ドウォールスペーサ９Ｓの幅より厚くしておくことが望
ましい。
【００６４】上記の製造方法では、ゲートおよびソース
・ドレイン領域の不純物の活性化熱処理後に、ポケット
注入領域１２Ｎ，１２Ｐやエクステンション領域１３
Ｎ，１３Ｐを形成している。このため、上記ポケット注
入領域や各エクステンション領域の部分の不純物に対す
る熱処理を必要最小限にすることができ、不純物濃度分
布の急峻なプロファイルを得ることができる。この結
果、ＣＭＯＳの微細化にともなって生じるパンチスルー
や短チャネル効果を防止した上で、接合容量や接合リー
ク電流を意図した通り、確実に防止することが可能とな
る。
【００６５】（実施の形態３）次に、本発明の実施の形
態３において、上述の実施の形態１、２におけるＣＭＯ
Ｓ製造方法とは異なるＣＭＯＳの製造方法について説明
する。実施の形態２では、ソース・ドレイン領域に不純
物を注入してソース・ドレイン領域を形成した後に、ポ
ケット注入領域を形成し、次いで金属シリサイド化処理
を行っていた。しかし、本実施の形態３では、ソース・
ドレイン領域およびゲート電極の金属シリサイド化処理
後に、ポケット注入領域を形成する。
【００６６】まず、上記実施の形態２における図８に示
すように、ｎＭＯＳおよびｐＭＯＳ領域に、それぞれイ
オン注入を行い、活性化のための加熱処理を行うことに
よりｎ型およびｐ型ソース・ドレイン領域を形成する。
次に、一般的な製造工程を用いて、シリコンおよびポリ
シリコンが露出しているゲート電極およびソース・ドレ
イン領域の上部に金属シリサイド化した部分１５，１６
を形成する（図１２）。
【００６７】その後、シリコン窒化膜のサイドウォール
スペーサ９Ｓをリン酸などで除去し（図１３）、ｎＭＯ
Ｓ領域１０Ｎにボロンまたはフッ化ボロン等をイオン注
してｐ型ポケット注入領域１２Ｐを形成する。次いで、
その上に、燐、ヒ素またはアンチモンなどをイオン注入
してｎ型エクステンション領域１３Ｎを形成する。さら
に、ｐＭＯＳ領域１０Ｐに、燐、ヒ素またはアンチモン
などをイオン注入してｎ型ポケット注入領域１２Ｎを形
成し、次いで、その上にボロンまたはフッ化ボロン等を
イオン注入してｐ型エクステンション領域１３Ｐを形成
する（図１４）。さらに、イオン注入後の活性化のため
の熱処理を行う（図１５）。この実施の形態３では、第
２のサイドウォールスペーサは形成しない。この後、一
般的な製造工程を用いて、層間絶縁膜、コンタクト、配
線形成などを行い、ＣＭＯＳ ＬＳＩを完成させる。
【００６８】上記の製造方法によれば、実施の形態２と
同様に、ゲート電極およびソース・ドレイン領域の不純
物活性化熱処理の後にポケット注入領域やエクステンシ
ョン領域を形成している。このため、ポケット注入領域
やエクステンション領域において急峻な不純物濃度分布
を得ることができる。さらに、本実施の形態では、シリ
コン窒化膜を備えるサイドウォールスペーサを用いない
ので、第２のサイドウォールスペーサを製造する工程を
省略することができる。その結果、製造コスト上昇を抑
制することができる。
【００６９】（実施の形態４）本発明の実施の形態４で
は、サイドウォールスペーサを構成する材料に、上記実
施の形態１〜３の半導体装置のサイドウォールスペーサ
とは異なる材料を用いた例を説明する。上記実施の形態
１〜３では、サイドウォールスペーサ９Ｓの構成材料と
して、内側にシリコン酸化膜を、外側にシリコン窒化膜
を有する２層構造にしていた。
【００７０】しかし、図１６に示すように、内側にシリ
コン窒化膜を配し、外側にシリコン酸化膜を配した構造
であってもよい。このように構成することにより、シリ
コン面が出ているソース・ドレイン領域となる領域上に
選択的にエピタキシャルシリコン膜を成長させるとき
に、シリコン窒化膜よりもシリコン酸化膜のほうが選択
性を確保しやすい。したがって、シリコン酸化膜を外側
に配することにより製造マージンを広げることができ
る。
【００７１】また、工程数を削減することを重視する場
合には、図１７に示すように、シリコン窒化膜またはシ
リコン酸化膜の単層のサイドウォールスペーサにしても
よい。
【００７２】（実施の形態５）本発明の実施の形態５で
は、ゲート電極の側面に保護膜がない状態で、そのゲー
ト電極をマスクとして、ポケット注入領域の形成のため
に不純物を注入する製造法について説明する。上記の実
施の形態１〜３では、サイドウォールスペーサを除去す
る際に、内側またはシリコン基板上の薄いシリコン酸化
膜８を残した状態を保って、ポケット注入領域１２Ｎ，
１２Ｐおよびエクステンション領域１３Ｎ，１３Ｐを形
成していた。しかし、図１８に示すように、内側のシリ
コン酸化膜をも除去した後に、ポケット注入領域１２
Ｎ，１２Ｐおよび各エクステンション領域１３Ｎ，１３
Ｐを形成してもよい。基板面上のシリコン酸化膜を除去
した後に不純物を導入する製造方法により、低エネルギ
ーのイオン注入でシリコン基板中に不純物を導入するこ
とができる。このため、急峻な不純物濃度分布を有する
エクステンション領域を形成することができ、パンチス
ルーや短チャネル効果を効果的に抑制することができ
る。
【００７３】（実施の形態６）本発明の実施の形態６で
は、ポケット注入領域の形成の際の不純物注入角度につ
いて説明する。半導体装置の微細化にともなって発生す
るパンチスルーや短チャネル効果を効果的に抑制するた
めには、ポケット注入領域１２Ｎ，１２Ｐがエクステン
ション領域１３Ｎ，１３Ｐを覆うように形成する必要が
ある。そのためには、図１９に示すように、斜めからの
イオン注入によりポケット注入領域を形成するのが有効
である。このとき、エピタキシャルシリコン膜による遮
蔽効果を少なくするために、エピタキシャルシリコン膜
の膜厚をTe、除去されたサイドウォールスペーサの膜厚
（側方高さ）をLsとすると、注入角度θの範囲は、θ<t
an -1(Ls/Te)とする必要がある。Te＝５０ｎｍ、Ls＝３
０ｎｍのときは、θ<４５°、Te＝４０ｎｍ、Ls＝３０
ｎｍのときは、θ<３７°が望ましい注入角度範囲とな
る。この注入角度範囲を用いることにより、効率的にポ
ケット注入領域を下向き側方に拡大して形成し、エクス
テンション領域のチャネル領域側表面を覆うことができ
る。
【００７４】また、エピタキシャルシリコン膜を成長さ
せるときに成長条件を適当に制御することにより、（１
１１）や（３１１）等のファセット面を出して、図２０
に示すような形状にすることができる。その結果、同じ
Te、Lsの値であっても、エピタキシャルシリコン膜によ
る遮蔽効果を少なくすることができ、θの範囲を広げる
ことが可能となる。すなわち、さらに容易にポケット注
入領域を側方に拡大し、エクステンション領域のチャネ
ル領域側表面を確実に覆うことが可能となる。
【００７５】（実施の形態７）本発明の実施の形態７で
は、不純物を含む堆積膜からの拡散によって、ポケット
注入領域を形成する製造方法について説明する。上記の
実施の形態１〜６では、いずれもイオン注入によってポ
ケット注入領域を形成していた。本実施の形態では、ボ
ロンを１〜２０％含むＢＳＧ(Boro-Silicate Glass)を
堆積後、熱処理を行い、ＢＳＧからボロンを固相拡散さ
せてｎＭＯＳ用のｐ型ポケット注入領域を形成する。ま
た、燐を１〜２０％含むＰＳＧ(Phospho-Silicate Glas
s)を堆積後、熱処理を行い、ＰＳＧから燐を固相拡散さ
せてｐＭＯＳ用のｎ型ポケット注入領域を形成する。
【００７６】上記のような固相拡散を利用する場合、工
程数の増加が懸念される。しかし、図２１に示すよう
に、ＰＳＧを堆積後、ｎＭＯＳ領域のＰＳＧを除去し、
ｐＭＯＳ領域のＰＳＧ３１をマスクとしてｎＭＯＳ領域
に燐、ヒ素、またはアンチモンなどをイオン注入して熱
処理を行う。この製造工程により、ｎ型ポケット注入領
域１２Ｎとｎ型エクステンション領域１３Ｎを、効率的
に形成することができる。さらに、図２２に示すよう
に、ＢＳＧを堆積後、ｐＭＯＳ領域のＢＳＧを除去し、
ｎＭＯＳ領域のＢＳＧ３２をマスクとしてｐＭＯＳ領域
にボロンまたはフッ化ボロンなどをイオン注入し、熱処
理を行う。この製造工程により、ｐ型ポケット注入領域
１２Ｐとｐ型エクステンション領域１３Ｐとを、効率的
に形成することができる。
【００７７】上記の製造方法により、ポケット注入領域
および各エクステンション領域の不純物濃度の急峻なプ
ロフィールを得ることができ、パンチスルーや短チャネ
ル効果を効果的に抑制することができる。なお、上記の
製造方法では、図２１および図２２に示すように、ポケ
ット注入領域を固相拡散により形成し、エクステンショ
ン領域はイオン注入で形成する方法を示した（図２１，
図２２）。しかし、ポケット注入領域をイオン注入によ
って形成し、エクステンション領域を固相拡散により形
成してもよい。
【００７８】（実施の形態８）本発明の実施の形態８で
は、せり上げ半導体層を形成することなしに、せり上げ
層を形成して、ポケット注入領域を適切な位置に形成
し、接合容量を低減する半導体装置の製造方法について
説明する。上記の実施の形態１〜７では、半導体基板上
に選択的にエピタキシャルシリコン膜１１を成長させる
ことによりチャネル領域よりせり上げた半導体層を形成
した。選択的なエピタキシャル膜成長以外の方法を用い
てせり上げ構造を形成しても、接合容量を低減する効果
を得ることができる。
【００７９】ｎＭＯＳおよびｐＭＯＳ領域１０Ｎ，１０
Ｐにおいてソース・ドレインとなる領域にそれぞれイオ
ン注入を行い、次いで、活性化熱処理を行うことにより
ｎ型およびｐ型ソース・ドレイン領域を形成する。次
に、通常の方法により、シリコンおよびポリシリコンが
露出しているソース・ドレイン領域およびゲート電極を
酸化してシリコン酸化膜２１，２２を形成する（図２
３）。このシリコン酸化膜生成の際、体積膨張があるた
め、シリコン酸化膜は半導体基板面よりも上方にせり上
がって形成される。その後、シリコン窒化膜のサイドウ
ォールスペーサをリン酸などにより除去し（図２４）、
ｎＭＯＳ領域１０Ｎに、ボロンまたはフッ化ボロンを用
いてイオン注入し、ｎ型エクステンション領域１３Ｎを
形成する。このとき、上記シリコン酸化膜２１，２２を
通してイオン注入を行うので、ソース・ドレイン領域の
下部領域を越えて深い位置にまで不純物が到達すること
はなく、上記不純物は、ソース・ドレイン領域内に含ま
れる。この結果、ソース・ドレイン領域の底面にポケッ
ト注入領域との接合面が形成されることがないので、接
合容量は大きい値にならない。次いで、ｐＭＯＳ領域１
０Ｐに、リン、ヒ素またはアンチモンなどのイオン注入
を行いｐ型エクステンション領域１３Ｐを形成する（図
２５）。この後、イオン注入後の活性化熱処理を行う。
このイオン注入のときも、上記シリコン酸化膜２１，２
２を通してイオン注入するので、ソース・ドレイン領域
の下部領域を越えて深い位置にまで不純物が到達するこ
とはなく、上記不純物は、ソース・ドレイン領域内に含
まれる。このため、接合容量等が増大することが抑制さ
れる。また、ソース・ドレイン領域の下部領域の不純物
濃度は、上記ポケット注入領域形成の際に注入された不
純物によって相殺され、低い濃度となる。このため、接
合容量、接合リーク電流などが抑制される。
【００８０】上記の製造方法によれば、ポケット注入領
域と、エクステンション領域およびソース・ドレイン領
域との接合面が小さく形成されるので、接合容量や接合
リーク電流を抑制することができる。また、上記の製造
方法によれば、新たに選択エピタキシャル成長装置を備
える必要がなく、従来より用いられているＬＳＩの製造
装置のみで製造することができ、製造コストの上昇を抑
えることができる。
【００８１】（実施の形態９）本発明の実施の形態９で
は、半導体基板の上に金属膜をせり上げて形成する製造
方法について説明する。すなわち、図２６に示すよう
に、シリコンおよびポリシリコンが露出しているソース
・ドレイン領域およびゲート電極に選択的に金属膜２
３，２４を堆積させてもよい。上記製造方法を用いるこ
とにより、ソース・ドレイン領域およびゲート電極の寄
生抵抗を低減することができる。
【００８２】（実施の形態１０）本発明の実施の形態１
０では、せり上げ構造を用いることなく、ポケット注入
領域をソース・ドレイン領域の側面近傍にのみ形成する
製造方法について説明する。すなわち、図２７に示すよ
うに、シリコンより重い元素、例えばゲルマニウムなど
を高濃度（１０15ｃｍ-2以上）にイオン注入した領域２
５，２６を形成しておくと、その後のイオン注入に対し
て不純物イオンの射影飛程度を浅くすることができる。
このため、ポケット注入領域への不純物注入の際、飛来
する不純物のソース・ドレイン領域における分布を浅く
することができる。このため、最終的に、ソース・ドレ
イン領域の底面とポケット注入領域との間に接合面を形
成させないようにできる。この結果、接合容量や接合リ
ーク電流の増大を抑制することが可能となる。
【００８３】（実施の形態１１）本発明の実施の形態１
１では、ゲート電極を構成する材料をポリシリコン以外
のシリコン化合物とする半導体装置の製造方法について
説明する。上記の実施の形態１〜１０は、いずれも、ポ
リシリコンをゲート電極としているＣＭＯＳであった。
しかし、ゲート電極として、例えば、下記の材料構成と
しても、本発明の効果が損なわれることはない。 （ａ）ポリシリコンの上部にタングステンシリサイドま
たはチタンシリサイドなどの金属シリサイド膜を設けた
ポリサイド構造 （ｂ）タングステンなどの金属とポリシリコンとの２層
構造からなるポリメタル構造 （ｃ）金属とポリシリコンとの間にバリアメタルを挿入
した多層構造 上記例示された材料構成の場合、ゲート電極の上部をシ
リサイド化する必要はないので、ソース・ドレイン領域
をシリサイド化するときにゲート電極上を絶縁膜で覆っ
てもよい。上記のゲート電極構造を用いることにより、
より信頼性の高いゲート電極を得ることが可能となる。
【００８４】上記において、本発明の実施の形態につい
て説明を行ったが、上記に開示された本発明の実施の形
態は、あくまで例示であって、本発明の範囲はこれら発
明の実施の形態に限定されない。本発明の範囲は、特許
請求の範囲の記載によって示され、さらに特許請求の範
囲の記載と均等の意味および範囲内でのすべての変更を
含むものである。
【００８５】
【発明の効果】本発明の半導体装置およびその製造方法
を用いることにより、半導体装置の微細化にともなって
生じるパンチスルーや短チャネル効果等を防止したうえ
で、接合容量の増大を抑制することができる。その結
果、ＣＭＯＳ等のＬＳＩを微細化したうえで、キャリア
駆動性を確保した高信頼性の半導体装置およびその製造
方法を提供することが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１におけるＣＭＯＳの製
造方法において、ＮＭＯＳとなる領域にｐ型不純物を注
入してｐウエルを形成した段階の断面図である。
【図２】 図１に示した工程の後、ゲート電極をパター
ニングした段階の断面図である。
【図３】 図２に示した工程の後、せり上げソース・ド
レイン領域の部分となるエピタキシャルシリコン膜を形
成した段階の断面図である。
【図４】 図３に示した工程の後、サイドウォールスペ
ーサの外側の部分であるシリコン窒化膜を除去した段階
の断面図である。
【図５】 サイドウォールスペーサを除去した後、不純
物を注入してポケット注入領域およびエクステンション
領域を形成した段階の断面図である。
【図６】 不純物を注入してソース・ドレイン領域を形
成した段階の断面図である。
【図７】 ソース・ドレイン領域およびゲート領域の上
部を金属シリサイド化した段階の断面図である。
【図８】 実施の形態２において、サイドウォールスペ
ーサを除去する前にソース・ドレイン領域となる領域に
不純物を注入した段階の断面図である。
【図９】 図８に示した工程の後、サイドウォールスペ
ーサを除去した段階の断面図である。
【図１０】 図９に示した工程の後、不純物を注入して
ｎ型ポケット注入領域とｐ型エクステンション領域を形
成した段階の断面図である。
【図１１】 図１０に示した工程の後、ソース・ドレイ
ン領域およびゲート領域の上部を金属シリサイド化した
段階の断面図である。
【図１２】 実施の形態３において、ソース・ドレイン
領域およびゲート領域の上部を金属シリサイド化した段
階の断面図である。
【図１３】 図１２に示した工程の後、サイドウォール
スペーサを除去した段階の断面図である。
【図１４】 図１３に示した工程の後、不純物を注入し
てｎ型ポケット注入領域およびｐ型エクステンション領
域を形成した段階の断面図である。
【図１５】 図１４に示した工程の後、活性化の熱処理
を行った段階の断面図である。
【図１６】 実施の形態４において、外側にシリコン酸
化膜、内側にシリコン窒化膜の２層膜のサイドウォール
スペーサを形成し、ソース・ドレイン領域の上部領域と
なるエピタキシャルシリコン膜を形成した段階の断面図
である。
【図１７】 実施の形態４の変形である、シリコン酸化
膜単層のサイドウォールスペーサを形成し、ソース・ド
レイン領域の上部領域となるエピタキシャルシリコン膜
を形成した段階の断面図である。
【図１８】 実施の形態５において、シリコン基板面上
のシリコン酸化膜を除去した後に不純物を注入する段階
の断面図である。
【図１９】 実施の形態６において、イオン注入角の範
囲を説明するための図である。
【図２０】 エピタキシャルシリコン膜にファセット面
を形成することによりイオン注入角の範囲が拡大するこ
とを説明するための図である。
【図２１】 実施の形態７において、ＰＳＧを用いてｎ
ＭＯＳ用のｎ型エクステンション領域およびｎ型ポケッ
ト領域を形成する段階の断面図である。
【図２２】 実施の形態７において、ＢＳＧを用いてｐ
ＭＯＳ用のｐ型エクステンション領域およびｐ型ポケッ
ト注入領域を形成した段階の断面図である。
【図２３】 実施の形態８において、ソース・ドレイン
領域の上部領域を酸化した段階の断面図である。
【図２４】 図２３の工程の後、サイドウォールスペー
サを除去した段階の断面図である。
【図２５】 図２４の工程の後、ｐＭＯＳ用のｎ型ポケ
ット注入領域とｐ型エクステンション領域を形成した段
階の断面図である。
【図２６】 実施の形態９において、ソース・ドレイン
領域およびゲート領域の上に、金属膜を形成した段階の
断面図である。
【図２７】 実施の形態１０において、ソース・ドレイ
ン領域の上層部にゲルマニウムを注入した段階の断面図
である。
【図２８】 従来の半導体装置におけるポケット注入領
域（ＮＵＤＣ:Non-Uniformly Doped Channel)を示す断
面図である。
【符号の説明】 １Ｐ ｐ型シリコン基板、２Ｎ ｎ型ウエル、２Ｐ ｐ
型ウエル、３ 素子分離領域、５ ゲート絶縁膜、６
ゲートポリシリコン、６Ｎ ｎ型ゲート電極、６Ｐ ｐ
型ゲート電極、８ シリコン酸化膜、８Ｓ サイドウォ
ールスペーサ外層のシリコン酸化膜、９ シリコン窒化
膜、９Ｓ サイドウォールスペーサ外層のシリコン窒化
膜、１０Ｎ ｎＭＯＳ領域、１０Ｐ ｐＭＯＳ領域、１
１ エピタキシャルシリコン膜、１２Ｎ ｎ型ポケット
注入領域、１２Ｐ ｐ型ポケット注入領域、１３Ｎ ｎ
型エクステンション領域、１３Ｐ ｐ型エクステンショ
ン領域、１４Ｎ ｎ型ソース・ドレイン領域、１４Ｐ
ｐ型ソース・ドレイン領域、１５ ソース・ドレイン領
域上の金属シリサイド、１６ ゲート電極上の金属シリ
サイド、１７ ファセット面、１９Ｓ 第２のサイドウ
ォールスペーサ、２１，２２ シリコン酸化膜、２３，
２４ 金属膜、２５，２６ Ｇｅが注入された領域、３
１ ＰＳＧ、３２ ＢＳＧ、５１〜５７ レジスト。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ３０１Ｈ (72)発明者 杉原 浩平 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 大石 敏之 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 徳田 安紀 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F040 DA12 DA18 DB03 EC01 EC07 EC08 EC13 EF02 EK01 EM01 EM03 FA05 FA07 FA10 FA12 FA16 FB02 FB04 FB09 FC06 FC11 FC13 FC15 FC16 FC19 FC21 FC22 5F048 AA01 AA05 AC03 BB06 BB07 BB08 BB09 BC01 BC05 BC06 BD04 BE03 BF06 BG12 DA18 DA25 DA27 DA30 DB02 DB03 DB05

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 半導体層の表面部に位置するチャネル領
    域を挟んで配置された第１導電型のソースおよびドレイ
    ン領域と、 前記ソースおよびドレイン領域のそれぞれの前記チャネ
    ル領域側の側面部近傍のみを覆い、当該側面部近傍との
    間にのみ接合面を形成する一対の第２導電型のポケット
    注入領域とを備えた、半導体装置。
  2. 【請求項２】 前記ソースおよびドレイン領域は、前記
    チャネル領域に向かって延びる第１導電型のソースエク
    ステンションおよびドレインエクステンション領域を備
    え、 前記各ポケット注入領域は、ソースエクステンションお
    よびドレインエクステンション領域の前記チャネル領域
    側の側面および底面を覆い、接合面を形成している、請
    求項１に記載の半導体装置。
  3. 【請求項３】 前記ソースおよびドレイン領域と、前記
    ポケット注入領域との接合面は、前記ソースエクステン
    ションおよびドレインエクステンション領域と当該ポケ
    ット注入領域との接合面に連続して位置する、請求項２
    に記載の半導体装置。
  4. 【請求項４】 前記各エクステンション領域とポケット
    注入領域との接合面は、サイドウォールスペーサの下方
    に位置する、請求項１〜３のいずれかに記載の半導体装
    置。
  5. 【請求項５】 前記ソースおよびドレイン領域の上に、
    それぞれ、前記チャネル領域よりも上方にせり上がった
    位置に配置された半導体の化合物層を備える、請求項１
    〜４のいずれかに記載の半導体装置。
  6. 【請求項６】 前記せり上がった位置に配置された半導
    体の化合物層が、金属シリサイドである、請求項５に記
    載の半導体装置。
  7. 【請求項７】 前記ソースおよびドレイン領域の上に、
    それぞれ、前記チャネル領域よりも上方にせり上がった
    位置に堆積された金属膜を備える、請求項１〜４のいず
    れかに記載の半導体装置。
  8. 【請求項８】 前記ソースおよびドレイン領域の上部領
    域に、前記半導体を構成する元素よりも重い不純物元素
    が注入された、請求項１〜４のいずれかに記載の半導体
    装置。
  9. 【請求項９】 半導体層の表面から所定の深さにかけて
    形成されたチャネル領域の上に、ゲート電極を形成する
    工程と、 前記ゲート電極の両側部に一対のサイドウォールスペー
    サを形成する工程と、 前記一対のサイドウォールスペーサの外側であって、第
    １導電型のソースおよびドレイン領域が形成されること
    になる領域の上に、それぞれ前記チャネル領域より上方
    にせり上げて半導体層を形成する工程と、 前記一対のサイドウォールスペーサを除去する工程と、 前記サイドウォールスペーサを除去した後に、前記サイ
    ドウォールスペーサが形成されていた領域の下方に第２
    導電型不純物を導入して、前記ソースおよびドレイン領
    域が形成されることになる領域の前記チャネル領域側の
    側面部近傍のみをそれぞれ覆って、当該側面部近傍との
    間にのみ接合面を形成する一対の第２導電型のポケット
    注入領域を形成する工程とを備える、半導体装置の製造
    方法。
  10. 【請求項１０】 前記ポケット注入領域の形成におい
    て、前記ゲート電極と前記せり上げて形成された半導体
    層とをマスクとして、前記サイドウォールスペーサが形
    成されていた領域の下方の領域に第２導電型不純物を注
    入する、請求項９に記載の半導体装置の製造方法。
  11. 【請求項１１】 前記ポケット注入領域の形成の後、引
    き続いて、前記ポケット注入領域における前記ソースお
    よびドレイン領域が形成されることになる領域側の表面
    に接する領域に、第１導電型不純物をそれぞれ導入し、
    前記ソースおよびドレイン領域が形成されることになる
    領域から延びる第１導電型のソースエクステンションお
    よびドレインエクステンション領域をそれぞれ形成する
    工程をさらに備える、請求項９または１０に記載の半導
    体装置の製造方法。
  12. 【請求項１２】 前記ソースエクステンションおよびド
    レインエクステンション領域をそれぞれ形成する工程の
    後に、前記サイドウォールスペーサが形成されていた領
    域に、再びサイドウォールスペーサを形成する工程と、
    その後、前記ソースおよびドレイン領域が形成されるこ
    とになる領域に第１導電型不純物を導入して、ソースお
    よびドレイン領域を形成する工程と、前記せり上げた半
    導体層を金属シリサイド化する工程とを備える、請求項
    １１に記載の半導体装置の製造方法。
  13. 【請求項１３】 前記せり上げた半導体層を形成する工
    程と、前記サイドウォールスペーサを除去する工程との
    間に、前記せり上げた半導体層を通って下方の領域に第
    １導電型不純物を導入してソースおよびドレイン領域を
    形成する工程を備える、請求項９〜１１のいずれかに記
    載の半導体装置の製造方法。
  14. 【請求項１４】 前記ソースおよびドレイン領域を形成
    し、前記サイドウォールスペーサを除去し、前記ポケッ
    ト注入領域および前記ソースエクステンションおよびド
    レインエクステンション領域をそれぞれ形成する工程の
    後に、前記サイドウォールスペーサがあった領域に再び
    サイドウォールスペーサを形成する工程と、前記せり上
    げ半導体層の上部を金属シリサイド化する工程を備え
    る、請求項１３に記載の半導体装置の製造方法。
  15. 【請求項１５】 前記ソースおよびドレイン領域を形成
    する工程の後、前記サイドウォールスペーサを除去する
    工程の前に、前記せり上げ半導体層を金属シリサイド化
    する工程を備える、請求項１３に記載の半導体装置の製
    造方法。
  16. 【請求項１６】 前記サイドウォールスペーサを形成す
    る工程が、下層のシリコン酸化膜と、上層のシリコン窒
    化膜との２層構造が形成されるように、サイドウォール
    スペーサを形成する工程からなる、請求項９〜１５のい
    ずれかに記載の半導体装置の製造方法。
  17. 【請求項１７】 前記サイドウォールスペーサを除去す
    る工程が、前記外層のシリコン窒化膜を除去し、内層の
    シリコン酸化膜は残す工程からなる、請求項１６に記載
    の半導体装置の製造方法。
  18. 【請求項１８】 前記サイドウォールスペーサを除去す
    る工程が、前記外層のシリコン窒化膜および内層のシリ
    コン酸化膜をともに除去する工程からなる、請求項１６
    に記載の半導体装置の製造方法。
  19. 【請求項１９】 前記ポケット注入領域を形成する工程
    において、イオン注入法により第２導電型不純物を導入
    し、その垂直方向からの注入角度θをｔａｎ -1（Ls/T
    e）以下とする、請求項９〜１８のいずれかに記載の半
    導体装置の製造方法。ただし、Ls＝除去したサイドウォ
    ールの幅、 Te＝ソースおよびドレイン領域をチャネル領域より上に
    せり上げた高さ。
  20. 【請求項２０】 前記せり上げた半導体層において、ゲ
    ート電極側の上側部にファセット面が形成され、前記ゲ
    ート電極と当該ファセット面との間隔が、上方に向かっ
    て広がるようにそのファセット面が形成されている、請
    求項１９に記載の半導体装置の製造方法。
  21. 【請求項２１】 前記サイドウォールスペーサを除去し
    た後に、第２導電型不純物を含んだ堆積層を形成し、次
    いで加熱処理を行うことにより、当該第２導電型不純物
    を含んだ堆積層からの熱拡散によって前記第２導電型不
    純物を導入して前記ポケット注入領域を形成する、請求
    項９、１１〜１８のいずれかに記載の半導体装置の製造
    方法。
  22. 【請求項２２】 前記チャネル領域より上方にせり上げ
    て半導体層を形成する工程の代わりに、熱酸化法および
    熱窒化法のいずれかの方法により、前記チャネル領域よ
    りも上方にせり上げた、前記半導体の酸化膜および窒化
    膜のいずれかを形成する、請求項９〜２１のいずれかに
    記載の半導体装置の製造方法。
  23. 【請求項２３】 前記チャネル領域より上方にせり上げ
    て半導体層を形成する工程の代わりに、前記チャネル領
    域よりも上方にせり上げた金属層を形成する、請求項９
    〜２１のいずれかに記載の半導体装置の製造方法。
  24. 【請求項２４】 前記チャネル領域より上方にせり上げ
    て半導体層を形成する工程の代わりに、前記ソースおよ
    びドレイン領域の上部に前記半導体を構成する元素より
    も重い不純物元素を導入する、請求項９〜２１のいずれ
    かに記載の半導体装置の製造方法。
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