JP2001502137A - 波形選択用位相誤差フィードバックを有する周波数合成器 - Google Patents

Abstract

(57)【要約】 各波形が他の波形に関して時間的に遅延している、第１の周波数を有する複数の波形を与える固定周波数の発振器（２０３）と、出力波形（Ｆｍｘ）としてこれら複数の波形から一つの波形を連続的に選択するように動作可能な波形セレクタ（２１０）とを含む周波数合成器。一実施形態では、波形の選択は、理想的波形に関して低いジッタを有する出力波形を与えるように行われる。

Description

【発明の詳細な説明】 波形選択用位相誤差フィードバックを有する周波数合成器 発明の背景 １．発明の分野 本発明は、波形合成の分野に関し、更に詳細には低ジッタ波形の合成に関する 。２．関連技術の説明 最近の送信機は一般に、所定の周波数範囲にわたる動作を必要とする。更に単 一の電子的コンポーネント内のディスクリートディジタル回路は、独自周波数の 入力クロック信号を要求することがある。それぞれの場合に、必要とされる種々 の周波数の波形を提供するために複数の水晶発振器を備えることがある。このよ うな解決策は、明らかに非実用的、非効率的である。更によくあるのは、単一の 水晶発振器から提供される単一の固定周波数を有する波形が、所望の周波数を有 する一つ以上の出力波形を生成するために必要に応じて電子的に逓倍および／ま たは分周されることである。出力波形の位相と周波数とを固定周波数発振器の波 形の位相と周波数とに同期させるために、位相同期ループ（ＰＬＬ）を使うこと ができる。 発明の概要 各波形が他の波形に関して時間的に遅延している、第１の周波数を有する複数 の波形を与える固定周波数発振器と、出力波形としてこれら複数の波形から一つ の波形を連続的に選択するように動作可能な波形セレクタとを含む周波数合成器 。 図面の簡単な説明 下記の詳細な説明は、以下の付属図面を参照すれば更に十分に理解されるであ ろう。 図１は、従来技術の周波数合成器のブロック図である。 図２は、本発明の周波数合成器の一実施形態のブロック図である。 図３は、４段リング発振器に関する例示的なタイミング図である。 図４は、本リング発振器クロック（Ｆｏｓｃ）と理想的クロック（Ｆｉｄ）と 同期クロック（Ｆｍｘ）との間の関係を示す詳細なタイミング図である。 詳細な説明 図１は、従来技術のＰＬＬ周波数合成器１００のブロック図を示す。周波数合 成器１００は、固定周波数（Ｆｒｅｆ）を有する波形を生成するための水晶１０ ７を有する水晶発振器１０５を含んでいる。水晶発振器１０５からの波形は、位 相比較器１１５の一つの入力に与えられる。プログラマブル１／Ｎ分周器１３０ からの出力は、位相比較器１１５のもう一つの入力に与えられる。ロックという 条件下で、位相比較器１１５へのこれら二つの入力は、一定の位相関係を有して おり、したがって同一周波数を有していなければならない。出力周波数Ｆｏｕｔ は、Ｎ^*Ｆｒｅｆによって決定される。例えばもしＮの値が減少すれば、分周器 １３０からの周波数はＦｒｅｆを超えて、位相差は低下し、位相比較器１１５か らの出力は減少するであろう。その結果、電圧制御発振器（ＶＣＯ）１２５に対 する同調電圧は減少して出力周波数も減少するであろう。逆も真であってＮの値 は増加する。位相検出器内で発生する好ましくない成分がＶＣＯ１２５上で望ま しくない雑音成分を発生させないように、その位相検出器内で発生する好ましく ない成分を抑制するために、ループフィルタ１２０が存在する。 合成すべき周波数の分解能をより大きくするために、ＰＬＬ周波数合成器１０ ０に追加のコンポーネントを加えてもよい。例えばクロック発振器１０５と位相 比較器１１５との間に１／Ｍ分周器を挿入することができ、この場合、Ｆｏｕｔ は（Ｎ^*Ｆｒｅｆ）／Ｍによって決定される。 一つのシステムクロックから一つ以上の出力クロックを導き出すときに何時で も、ジッタ、すなわちクロック周期の時間的ばらつきが心配になる。例えば図１ に示す位相同期ループ周波数合成器の出力から、１００ピコ秒（ｐｓ）というジ ッタの最大平均二乗平方根（ＲＭＳ）が要求されると仮定しよう。位相比較器１ １５に入力できる最高共通整数周波数は、１１ＫＨｚであって、ｄφ／ｄＶに関 する非常に高いループ利得という結果が得られる。高い利得を得るために必要と される、ＶＣＯ１２５の非常に高い安定性は、オンチップＶＣＯを有するた集積 回路（ＩＣ）周波数合成器を使うと直ちに得られると言うものではない。例えば 位相検出器は、９１マイクロ秒（１／１１ＫＨｚ）毎に単に一回だけＶＣＯ位相 誤差をサンプリングするので、ジッタを１００ｐｓに制限するためには百万分の １．１というオープンルーブＶＣＯ安定性が必要とされる。このような低レベル の安定性は、オンチップＶＣＯでは現実的に達成不可能である。 本発明は、低いジッタを有する出力クロック波形を提供する周波数合成器であ る。出力クロック波形は、従来のＰＬＬ回路を使用する基準入力クロックにロッ クされた発振器から導き出される。一実施形態では各段ごとに既知の一定の遅延 を有する多段差動リングＶＣＯが、システムクロックの基準周波数に位相ロック されるか、またはＰＬＬ回路を用いたシステムクロックの周波数のある倍数周波 数または除数周波数に位相ロックされる。このリング発振器からの典型的な波形 は、Ｆｏｓｃとして識別される周波数を有している。リング発振器内の各段の間 の遅延時間は一定であって、Ｔｄｌ＝（１／Ｆｏｓｃ）／（段数^*２の＃）によ って定義される。後述のように、本発明の合成出力クロック（Ｆｍｘ）の最大位 相ジッタがＴｄｌ／２となるように、本発明はリング発振器から出力される多数 の波形から最も近いエッジを決定できる。均一な位相分布を仮定してランダムノ イズを除外すれば、ＲＭＳ位相ジッタはＴｄｌ／２^*√３である。 図２は、本発明の周波数合成器２００のブロック図である。周波数合成器２０ ０は、システム基準クロック（Ｆｒｅｆ）が入力される位相比較器２０１を含む ＰＬＬ２０５を有している。図示の実施形態においてＰＬＬ２０５は、公称発振 周波数（Ｆｏｓｃ）を有する１６段差動リング発振器２０３を含んでいる。１６ 段リング発振器２０３は、３２個のタップを有しており、これらのタップは各々 がＦｏｓｃの波形を出力する各段からの真のタップと補助タップとからなる。タ ップ（０）から始まって順次に番号付けされた各タップからの波形の立ち上がり エッジは、直前のタップに関してＴｄｌだけ遅れている。したがってＴｄｌは、 タップ（ｎ）とタップ（ｎ＋１）との間の遅延時間に等しい。図示の実施形態で は発振器２０３の隣接タッブからの立ち上がりエッジ出力間の遅延時間（Ｔｄｌ ）は、（１／Ｆｏｓｃ）／（タップ数）＝（１／Ｆｏｓｃ）／３２となる。これ らのタップは、０から３１までの番号付けがなされている。 図示の実施形態においてタップ０からの出力は、分周器２０４を介してフィー ドバックされる。分周器２０４は、リング発振器２０３のタップ０からの波形の 周波数をリング発振器２０３を、Ｆｒｅｆよりも高い周波数で動作できるように する除数で除算する。分周器２０４の出力は、Ｆｒｅｆに等しい周波数を有する 波形である。分周器２０４の出力は、位相比較器２０１の第２の入力に提供され る。 説明のために４段リング発振器のタイミング図を図３に示す。図示のようにＴ ｄｌは、隣接タップからの波形の立ち上がりエッジ間の時間である。どのタップ （Ｔｒ）からの波形の周期は、既知の一定値であって、１／Ｆｏｓｃに等しい。 図３の４段リング発振器について示したタイミング関係は、１６段リング発振器 ２０３に拡張することができる。 リング発振器２０３からの３２個のタップは、３２：１マルチプレクサ（ＭＵ Ｘ）２１０に連結される。多重化は、エッジ選択処理を実現するクロック選択論 理２５０によって制御される。 エッジ選択処理を含めて、本発明は、リング発振器２０３の波形（Ｆｏｓｃ） と理想的クロック（Ｆｉｄ）と同期クロック（Ｆｍｘ）との間の関係を示す図４ の詳細なタイミング図を参照しながら更に説明される。理想的クロックは、ジッ タなしの出力波形を与える。 リング発振器から異なるタップ出力を選択することによって生成される正のク ロックエッジの列を定義して識別するために、Ｆｍｘクロックインデックス（ｉ ）が使われる。Ｆｍｘクロック波形の低レベル部の幅は、固定であって１６^*Ｔ ｄｌに等しい。Ｆｍｘクロック波形の高レベル部の幅は、各サイクルごとに変化 して（１６−ＮＤ（ｉ））^*Ｔｄｌという値に等しいが、ここでＮＤ（ｉ）はイ ンデックス＝ｉにおける正のクロックエッジのために使われるタップを選択する ためにインデックス＝（ｉ−１）におけろ正のクロックエッジの直後のタップ位 置に与えられる減分値である。インデックス＝ｉにおけるＦｍｘの瞬間的周期Ｔ ｍｘ（ｉ）は、インデックス＝ｉ−１とインデックス＝ｉとにおけるＦｍｘの立 ち上がりエッジ間の時間差として定義される。インデックス＝ｉにおける周 期Ｔｍｘ（ｉ）は、（３２−ＮＤ（ｉ））^*Ｔｄｌである。理想クロックの周期 Ｔ（ｉｄ）とリング発振器２０３の周期（Ｔｏｓｃ）とを参考のために示す。 各クロックインデックスｉにおいてＦｍｘとＦｉｄとの間に下記の値を有する 増分位相誤差ＩＰＥ（ｉ）が発生する。 ＩＰＥ（ｉ）＝Ｔｄｉｆ−ＮＤ（ｉ）^*Ｔｄｌ ここでＴｄｉｆ＝Ｔｏｓｃ−Ｔｉｄ等は、リング発振器周期とＦｍｘの理想周期 との間の差である。 ＮＤ（ｉ）に関する選択は、増分位相誤差がＮＤ（ｉ）＝ＮＤＩに関しては正 、ＮＤ（ｉ）＝ＮＤ２に関しては負となるように選択されるＮＤ１とＮＤ２＝Ｎ Ｄ１＋１という二つの値だけに制限することができる。したがってクロックＦｍ ｘの瞬間的周期について可能なこれら二つの値は、理想クロック周期を挟むこと になる。エッジ選択処理は、次式で定義される累積位相誤差（ＣＰＥ）を最小に するように設計される。 エッジ選択論理は、もしＣＰＥ（ｉ）が負であれば正の増分位相誤差ＩＰＥ１ という結果をもたらすＮＤ（ｉ＋１）＝ＮＤ１となり、逆にもしＣＰＥ（ｉ）が 正であれば負の増分位相誤差ＩＰＥ２という結果をもたらすＮＤ（ｉ＋１）＝Ｎ Ｄ２となるように、次のクロックタップ減分値を決定するためにＣＰＥ（ｉ）の 符号を使う。ＩＰＥ１とＩＰＥ２とは、次式によって与えられる。 ＩＰＥ１＝（Ｔｏｓｃ−Ｔｉｄ）−ＮＤ１^*Ｔｄｌ ＩＰＥ２＝（Ｔｏｓｃ−Ｔｉｄ）−ＮＤ２^*Ｔｄｌ ＮＤ１の値は、（Ｔｄｉｆ／Ｔｄｌ）の整数部として決定される。これは結果 として、理想クロックとＦｍｘとの間の一定の位相ずれを表す（ＩＰＥ１＋ＩＰ Ｅ２）／２という平均位相誤差ＡＰＥ（ｉ）になる。平均位相誤差は、次式のよ うに定義される。 変数の表は、下記の表１に示してある。 再び図２、特に図２のエッジ選択論理２５０を参照すれば、増分位相誤差１（ ＩＰＥ１）と増分位相誤差２（ＩＰＥ２）とは、２：１マルチプレクサ（ＭＵＸ ）２５５に与えられる。ＩＰＥ１とＩＰＥ２とは、１個の符号ビットを含む２の 補数形式の１２ビットの数であることが好ましい。ＭＵＸ２５５の出力は、ＭＵ Ｘ２５５から出力された１２ビットの２進値を２の補数形式の１３ビットの２進 数に変換する符号拡張２５７を通過して行く。ラッチ２６０は、例えばインデッ クス＝ｉ−１におけるＣＰＥに関する現在値を格納する１３ビット幅のラッチ である。ラッチ１３の出力は、次ぎに続く例えばインデックス＝ｉのＣＰＥを決 定するためにＩＰＥ１かＩＰＥ２のどちらかが加算される桁上げ先読み加算器２ ６２にフィードバックされる。 ラッチ２６０から出力される１３ビット語の最上位ビット（ＭＳＢ）は、ＭＵ Ｘ２５５を制御するために使われる。符号ビットが（１）である場合、すなわち ラッチ２６０から出力されるＣＰＥが負である場合、ＭＵＸ２５５はＩＰＥ１を 加算器２６２に切り換える。もし符号ビットが（０）である場合、すなわちラッ チ２６０から出力されるＣＰＥが正である場合、ＭＵＸ２５５はＩＰＥ２を加算 器２６２に切り換える。その次のクロックサイクルで加算器２６２は、更新済み ＣＰＥを生成するためにＩＰＥ１またはＩＰＥ２のどちらかに現ＣＰＥを加算す る。 ラッチ２６０から出力される値のＭＳＢはまた、桁上げ加算器２６５に対する 桁上げ値としても使われる。ＮＤ２の負の値に等しいＭＤ２（ＭＤ２＝−（ＮＤ ２））は、桁上げ加算器２６５の入力に与えられる。ラッチ２６０から出力され る２進数のＭＳＢが（０）である場合、ＭＤ２の値は、レジスタ２６７によって 現に出力されている現タップ位置に加算される。ラッチ２６０からのＭＳＢの桁 上げ値が（１）である場合、すなわちラッチ値が負の数である場合、加算器２６ ５に入力される値はＭＤ２＋１＝ＭＤ１となる。したがってＭＤ１＝−（ＮＤ１ ）である。ＮＤ１は、（Ｔｄｉｆ／Ｔｄｌ）の整数部である。現タップ位置とＭ Ｄ１またはＭＤ２のどちらかとは、次のクロックインデックスに関する次タップ 位置設定を定義するために互いに加算され、これは前置複号器２１５によって複 号されて、周波数Ｆｍｘを有する波形が出力されるＭＵＸ２１０からタップを選 択するために使われるであろう。値ＭＤ１とＭＤ２とが負の数であることに注目 されたい。現タップ位置セレクタに負の数を加算することは、そのタップ位置が 次のサイクルで減らされることを保証する。それからリング発振器２０３の周波 数（Ｆｏｓｃ）よりも僅かに高くなるようにＭＵＸ２１０からの出力周波数を選 択することによって、必要とされる新しいタップ位置は、タップが切り換えられ たときにＭＵＸ２１０の出力の状態が変化しないようにリング発振器２０３の波 頭とは反対の方向に進むであろう。 加算器２６５に代わって減算器が使われる別の実施形態では次のタップを選択 するために現タップ位置から値ＮＤ１とＮＤ２とが減算される。 他の種々の実施形態では、広い範囲の低ジッタ出力周波数（Ｆｏｕｔ）の合成 を可能にするために、一つ以上の周波数分周器または逓倍器をＭＵＸ２１０の出 力に連結することができる。 本発明は、これらの処理を実用化するためのコンピュータ化された処理と装置 の形で実現することができる。本発明はまた、フロッピーディスケット、ＣＤ− ＲＯＭ、ハードドライブ、その他いかなるコンピュータ読取可能な記憶媒体等で あってもよい具体的な媒体に実現される、コンピュータプログラムコードの形で 実現することができるが、この場合は、コンピュータプログラムコードがコンピ ュータにロードされて実行されるとき、このコンピュータが本発明を実施する装 置となる。本発明はまた例えば、記憶媒体に格納され、コンピュータにロードさ れ、そして／またはコンピュータによって実行されるか、あるいは電線や電気ケ ーブルの上を、あるいは光ファイバを通って、または電磁放射を介してといった 何らかの伝送媒体上を伝送されるといったコンピュータプログラムコードの形で も実現可能であって、この場合、コンピュータプログラムコードがコンピュータ にロードされて実行されるときこのコンピュータが本発明を実施する装置となる 。 汎用マイクロプロセッサ上で実現されたときに、このコンピュータプログラム コードセグメントは、所定の論理回路を生成するようにそのマイクロプロセッサ を構成する。 本発明の本質を説明するために記述し図示してきた部分の細部と素材と配置と に関する種々の変更が、下記の請求項に記載の本発明の原理と範囲とから逸脱す ることなく、当業者によって可能であるということは理解されるべきである。例 えば本発明に関して、ここでは１６段リング発振器が説明されているが、その代 わりにもっと多いか少ない段数有し、および／または何個でもタップを有する発 振器を使用してもよい。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１０年４月１４日（１９９８．４．１４） 【補正内容】 請求の範囲 １．第１の周波数を有する複数の波形を提供する発振器と、 出力波形として前記複数の波形から一つの波形を連続的に選択するように動作 可能な波形セレクタとを含む周波数合成器であって、 前記波形セレクタは、現累積位相誤差を記憶するための累積位相誤差メモリを 含んでおり、前記記憶された累積位相誤差の極性が前記選択すべき波形を決定す る周波数合成器。 ２． 前記波形の選択が、理想的波形に関して低いジッタを有する出力波形を提 供するように行われる請求項１に記載の周波数合成器。 ３． 前記発振器をその固定周波数にロックする周波数ロックを更に含む請求項 １に記載の周波数合成器。 ４． 前記周波数ロックは位相同期ループである請求項３に記載の周波数合成器 。 ５． 前記発振器は差動リング発振器である請求項１に記載の周波数合成器。 ６． 各波形は他の波形に関して時間的に遅延している請求項１に記載の周波数 合成器。 ７． 前記発振器は複数の出力タップを有しており、前記波形セレクタは更に、 前記出力波形を与えるために前記タップ間の切替えを行う手段を含んでいる請求 項１に記載の周波数合成器。

Claims (1)

1. 【特許請求の範囲】 １．第１の周波数を有する複数の波形を提供する固定周波数の発振器と、 出力波形として前記複数の波形から一つの波形を連続的に選択するように動作 可能な波形セレクタとを含む周波数合成器であって、 前記波形セレクタは、現累積位相誤差を記憶するための累積位相誤差メモリを 含んでおり、前記記憶された累積位相誤差の極性が前記選択すべき波形を決定す る周波数合成器。 ２． 前記波形の選択が、理想的波形に関して低いジッタを有する出力波形を提 供するように行われる請求項１に記載の周波数合成器。 ３． 前記周波数発振器をその固定周波数にロックする周波数ロックを更に含む 請求項１に記載の周波数合成器。 ４． 前記周波数ロックは位相同期ループである請求項３に記載の周波数合成器 。 ５． 前記固定周波数発振器は差動リング発振器である請求項１に記載の周波数 合成器。 ６． 各波形は他の波形に関して時間的に遅延している請求項１に記載の周波数 合成器。 ７． 前記固定周波数発振器は複数の出力タップを有しており、前記波形セレク タは更に、前記出力波形を与えるために前記タップ間の切替えを行う手段を含ん でいる請求項１に記載の周波数合成器。 ８． 前記波形セレクタは、現タップ選択の値に次タップ選択を指定する値を加 算するための加算器を更に含んでいる請求項７に記載の周波数合成器。 ９． 前記累積位相誤差は一連の増分位相誤差の合計であり、また前記現累積位 相誤差の極性は、更新された累積位相誤差を与えるために、複数の可能な増分位 相誤差のうちのどれを現累積位相誤差に加算ずべきかを決定し、前記波形セレク タは更に、 （ａ）前記複数の増分位相誤差の一つを出力として与えるスイッチと、 （ｂ）前記明り換えられた増分位相誤差に現累積位相誤差を加算する加算器とを 含んでいる請求項１に記載の周波数合成器。 １０．周波数を合成する方法であって、 （ａ）第１の周波数を有する複数の波形を与えるステップと、 （ｂ）極性を有する現累積位相誤差を記憶するステップと、 （ｃ）出力波形として前記複数の波形から一つの波形を連続的に選択するために 前記現累積位相誤差の極性を使うステップとを含む方法。 １１． ステップ（ｃ）は、理想的波形に関して低いジッタを有する出力波形を 提供する波形を連続的に選択するステップを含む請求項１０に記載の方法。 １２． ステップ（ｃ）は、現在選択されている波形を定義する値に次の波形を 指定する値を加算するステップを含む請求項１０に記載の方法。 １３． （ｄ）更新された累積位相誤差を提供するために前記現累積位相誤差に 増分位相誤差を加算するステップを更に含む請求項１０に記載の方法。 １４． 前記加算すべき増分位相誤差が相反する極性を有する二つの可能な増分 位相誤差から選択されることと、この選択が前記現累積位相誤差の極性に依存す る請求項１３に記載の方法。 １５． 理想的波形に関して低いジッタを有する合成された波形を提供する方法 であって、 （ａ）各波形が他の波形に関して時間的に遅延している立ち上がりエッジを有す る、第１の周波数を有する複数の波形を提供するステップと、 （ｂ）前記波形の二つの中からの選択であって、前記理想的波形の周期を挟む瞬 間的周期を有する合成された波形を与える二つの波形に限定された選択を行うス テップとからなる方法。 １６． 前記選択のステップ（ｂ）は累積位相誤差値の極性に基づいている請求 項１５に記載の方法。