JP2001338953A - 半導体試験装置、半導体試験方法および半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 試験対象となるチップの面積増加を抑制しつ
つ、ウェハテスト時において同時に並列試験可能なチッ
プ数を多くとれる半導体試験装置を提供する。 【解決手段】 ウェハコンタクタ２０，２２０を介し
て、試験対象ウェハ１０上の複数の試験対象チップＣＰ
と、テストウェハ２１０上の複数のチップＳＣＰとは、
それぞれ同時に電気的に結合される。テストウェハ２１
０上の各チップＳＣＰには、試験対象ウェハ１０上の各
チップＣＰに対して動作テストを実行するための試験回
路が搭載される。試験回路を、試験対象チップＣＰと１
対１に、試験対象ウェハ１０とは別のテストウェハ２１
０上に備えるので、試験対象チップＣＰの面積を増加さ
せることなく、ウェハテスト時において、同時に多数個
のチップＣＰを並列にテストすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体試験装置
に関し、より特定的には、ウェハの状態（以下、ウェハ
レベルとも称する）において半導体装置の動作を評価す
るための半導体試験装置およびそれを用いた半導体試験
方法に関する。

【０００２】

【従来の技術】ウェハ状態のままでパッケージ工程を処
理するウェハレベルＣＳＰ（Chip Size Package）技術
の開発に伴って、ウェハレベルにおける半導体装置の動
作テスト（以下、単にウェハテストと称する）を行なう
半導体試験装置の重要性が高まっている。従来のウェハ
テスト用の半導体試験装置においては、同時に並列試験
可能なチップ数（以下、同測数ともいう）は、主に下記
の２点の理由によって制限されていた。

【０００３】（１） 試験対象となるチップを半導体試
験装置と電気的にコンタクトさせるためのプローブカー
ドの針の構造上、多数個チップに同時にコンタクトする
ことが困難である。

【０００４】（２） 半導体試験装置側の電源、クロッ
クドライバ、および信号の数に制限があり、多数個チッ
プを同時にテストするための信号の発生等が困難であ
る。また、プローブカードの構造上、多数の信号配線を
配置することが困難であるので、これによっても同測数
が制限される。

【０００５】上記の問題点のうち、（１）の問題点に対
しては、ウェハ上の多数個のチップを同時並列に試験す
ることができるようなウェハコンタクタの開発が行なわ
れている。このような、ウェハコンタクタを用いたウェ
ハテストについては、日経マイクロデバイス１９９９年
２月号ｐｐ．４０〜６７に詳述されている。

【０００６】図２３は、ウェハコンタクタを用いたウェ
ハテストを説明する概念図である。図２３を参照して、
試験対象となるチップを有するウェハ１０（以下、単に
試験対象ウェハとも称する）は、チップに対して電気的
な信号を入出力するための複数の電極パッド１２を有す
る。電極パッド１２の各々の上面には、バンプ１４が設
けられる。バンプ１４は、たとえばハンダボールで形成
され、電極パッドと電気的に結合されるべきボード等と
の間における良好な接触状態を確保するために設けられ
る。なお、このようなバンプ１４は、電極パッド１２上
に一体的に形成される。

【０００７】図２４は、ウェハコンタクタと試験対象ウ
ェハとのコンタクトを示す概念図である。

【０００８】図２４を参照して、ウェハコンタクタ２０
は、試験対象であるウェハ１０と電気的にコンタクトす
るための複数のコンタクト端子２２を含む。各コンタク
ト端子２２は、バンプ１４と接触することによって、ウ
ェハ１０上の対応する電極パッド１２との間における電
気的な信号の授受が可能となる。ウェハコンタクタの構
成例としては、日経マイクロデバイス１９９９年２月号
ｐ５２において、スプリングプローブを用いたタイプの
ものが紹介されている。

【０００９】再び、図２３を参照して、コンタクト端子
２２は、テストボード５０上の複数のボード端子５２と
もそれぞれ電気的にコンタクト可能である。

【００１０】このような構成のウェハコンタクタを用い
ることにより、ウェハテスト時において、試験対象とな
るウェハ１０上のすべてのチップに対して必要な電極パ
ッド全体への電気的コンタクトを同時に行なうことがで
きる。これにより、上述の問題点のうち（１）の問題点
を解決することができる。

【００１１】

【発明が解決しようとする課題】しかしながら、上述し
たウェハコンタクタを用いたウェハテストの技術のみで
は、上述の（２）の問題点を解決することはできず、同
測数を向上させることは困難である。ウェハレベルＣＳ
Ｐ技術においては、ウェハ状態のままで、実装および動
作テストを行ない、このまま出荷する形態をとるので、
ウェハテストにおける同測数の向上は、重要な課題であ
る。

【００１２】上述の問題点（１）および（２）の両方を
解決する方法として、試験対象となるウェハ上の各チッ
プごとにＢＩＳＴ（Built In Self Test）機能を内蔵
し、これらを同時に作動させて、ウェハ上の多数チップ
を同時試験する方法も採用される。ＢＩＳＴ機能を用い
ると、外部メモリテスタ等の専用のテスト装置を用いる
ことなくチップごとの動作テストが可能となり、同測数
を向上させることができる。しかしながら、各チップ上
にＢＩＳＴ機能を有する回路を内蔵するため、チップ面
積が増加してコスト増大につながってしまう。

【００１３】また、ウェハレベルＣＳＰ技術において
は、メモリチップ上に予め設けられた予備のラインを使
用した不良メモリセルの置換救済（以下、冗長救済と称
する）を行なうための情報を得るための動作テストを、
ウェハテスト時に実行する必要がある。このような冗長
救済を行なうためのテスト回路は、試験対象チップの良
（ＰＡＳＳ）／否（ＦＡＩＬ）判定のみを行なう一般の
テスト回路よりも大きな面積を必要とするので、このよ
うな回路を内蔵したＢＩＳＴ方式とすると、チップ面積
の増加はさらに大きくなってしまう。

【００１４】冗長救済のためのテスト回路は、動作テス
トの結果に基づいて欠陥救済処置を行なった後に使用さ
れることはないので、このようなテスト回路をチップ内
に内蔵することは無駄が大きい。また、各チップ内に複
数のメモリコアを配置するチップに対しては、それぞれ
のメモリコアに対して、冗長救済を行なうためのテスト
回路を内蔵するため、さらにチップ面積の増加が著しい
ものとなってしまう。

【００１５】また、半導体装置のうちシステムＬＳＩと
呼ばれる製品は、様々な品種を有すし、ＢＩＳＴ機能を
有するテスト回路を必要とする品種と必要としない品種
との両方が存在する。また、冗長救済後はテスト回路を
必要としない品種も存在する。したがって、テスト回路
を内蔵するか否かを柔軟に選択する手段が望まれる。

【００１６】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、試験
対象となるチップの面積増加を抑制しつつ、ウェハテス
ト時における同時に並列試験可能なチップ数を多くとれ
る半導体装置、半導体試験装置および半導体試験方法を
提供することである。

【００１７】

【課題を解決するための手段】請求項１記載の半導体試
験装置は、複数の第１のチップを有する試験対象ウェハ
に対して動作テストを実行する半導体試験装置であっ
て、複数個の各第１のチップに対して、同時に電気的に
結合可能な第１のウェハコンタクタと、複数の第１のチ
ップに対応してそれぞれ設けられ、各々が対応する第１
のチップに対して動作テストを実行する複数の試験回路
とを備え、各試験回路は、動作テストを行なうための信
号群の少なくとも一部を、第１のウェハコンタクタを介
して対応する第１のチップとの間で授受する。

【００１８】請求項２記載の半導体試験装置は、請求項
１記載の半導体試験装置であって、各第１のチップは、
電気信号を入出力するための複数のパッドを含み、半導
体試験装置は、第１のウェハコンタクタと電気的に結合
可能なテストボードをさらに備え、テストボードは、第
１のウェハコンタクタを介して、複数のパッドのそれぞ
れと電気的に結合可能な複数のボード端子を有し、各試
験回路は、複数のボード端子のうちの少なくとも１個と
接続されてテストボード上に実装される。

【００１９】請求項３記載の半導体試験装置は、請求項
１記載の半導体試験装置であって、各第１のチップは、
電気信号を入出力するための複数のパッドと、独立した
複数のアドレス信号に応じてそれぞれが動作する複数の
メモリマットとを含み、各メモリマットは、複数のメモ
リセルを有し、各試験回路は、動作テストを実行するた
めに複数のメモリマットに供給されるテスト信号を生成
するテストパターン発生部と、複数のメモリマットにそ
れぞれ対応して設けられる複数の冗長救済判定部とを含
み、各冗長救済判定部は、対応する複数のメモリマット
のうちの１つからテスト信号に応答して出力されるテス
トデータに基づいて、複数のメモリセル中の欠陥メモリ
セルを検出し、半導体試験装置は、第１のウェハコンタ
クタと電気的に結合可能なテストボードをさらに備え、
テストボードは、第１のウェハコンタクタを介して、複
数のパッドのそれぞれと電気的に結合可能な複数のボー
ド端子を有し、各冗長救済判定部は、複数のボード端子
のうちの少なくとも１個と接続されてテストボード上に
実装され、テストパターン発生部は、対応する第１のチ
ップに内蔵して設けられる。

【００２０】請求項４記載の半導体試験装置は、請求項
１記載の半導体試験装置であって、複数の第１のチップ
に対応してそれぞれ設けられる複数の第２のチップを有
するテストウェハと、複数個の各第２のチップに対し
て、同時に電気的に結合可能な第２のウェハコンタクタ
と、第１のウェハコンタクタと第２のウェハコンタクタ
との間を電気的に接触させるためのテストボードとをさ
らに備え、各試験回路は、動作テストを行なうための信
号群のうちの少なくとも一部を、第１および第２のウェ
ハコンタクタとテストボードとを介して対応する第１の
チップとの間で授受する。

【００２１】請求項５記載の半導体試験装置は、請求項
４記載の半導体試験装置であって、各第１のチップは、
電気信号を入出力するための複数の第１のパッドを含
み、各第２のチップは、電気信号を入出力するための複
数の第２のパッドを含み、各第１のパッドは、対応する
第２のチップに含まれる各第２のパッドと、第１および
第２のウェハコンタクタとテストボードとを介して電気
的に結合可能であり、各試験回路は、複数の第２のパッ
ドのうちの少なくとも１個と接続されて、複数の第２の
チップのうちの対応する１個に搭載される。

【００２２】請求項６記載の半導体試験装置は、請求項
４記載の半導体試験装置であって、各第１のチップは、
電気信号を入出力するための複数の第１のパッドと、複
数のメモリセルを有するメモリマットとを含み、各第２
のチップは、電気信号を入出力するための複数の第２の
パッドを含み、各第１のパッドは、対応する第２のチッ
プに含まれる各第２のパッドと、第１および第２のウェ
ハコンタクタとテストボードとを介して電気的に結合可
能であり、各試験回路は、動作テストを実行するために
メモリマットに供給されるテスト信号を生成するテスト
パターン発生部と、メモリマットに対応して設けられる
冗長救済判定部とを含み、冗長救済判定部は、メモリマ
ットからテスト信号に応答して出力されるテストデータ
に基づいて、複数のメモリセル中の欠陥メモリセルを検
出し、冗長救済判定部は、複数の第２のパッドのうちの
少なくとも１個と接続されて、複数の第２のチップのう
ちの対応する１個に搭載され、テストパターン発生部
は、対応する第１のチップに内蔵して設けられる。

【００２３】請求項７記載の半導体試験装置は、請求項
６記載の半導体試験装置であって、各試験回路は、欠陥
メモリセルを示す不良アドレスを記憶するための不良ア
ドレス格納部をさらに含み、各メモリマットは、不良ア
ドレスを不揮発的に記憶するためのヒューズ素子をさら
に有し、ヒューズ素子は、テストウェハから読出された
不良アドレスに基づいて、動作テスト後にカットされ
る。

【００２４】請求項８記載の半導体試験装置は、請求項
６記載の半導体試験装置であって、各メモリマットは、
不良アドレスを不揮発的に記憶するためのヒューズ素子
をさらに有し、各試験回路は、冗長救済判定部によって
検出された欠陥メモリセルを示す不良アドレスに基づい
て、ヒューズ素子をカットするための電気信号を生成す
るプログラム信号発生部をさらに含む。

【００２５】請求項９記載の半導体試験装置は、請求項
６記載の半導体試験装置であって、各第１のチップは、
独立した複数のアドレス信号に応じてそれぞれが動作す
る複数個のメモリマットを含み、各試験回路は、複数個
のメモリマットにそれぞれ対応して設けられる複数個の
冗長救済判定部を含み、各冗長救済判定部は、複数の第
２のパッドのうちの少なくとも１個と接続されて、複数
の第２のチップのうちの対応する１個に搭載される。

【００２６】請求項１０記載の半導体試験装置は、請求
項４記載の半導体試験装置であって、各第１のチップ
は、第１の機能を有し、各第２のチップは、第１の機能
と異なる第２の機能を有し、複数の第１のチップのうち
の１個と複数の第２のチップのうちの１個とは、マルチ
チップモジュールを構成し、各試験回路は、各第１のチ
ップおよび各第２のチップの少なくとも一方に内蔵され
る。

【００２７】請求項１１記載の半導体試験方法は、ウェ
ハレベルで動作テストを実行する半導体試験方法であっ
て、ウェハコンタクタを介して第１のウェハと第２のウ
ェハとを電気的に結合させるステップと、第１のウェハ
上に形成される複数の第１のチップに対する動作テスト
をそれぞれ行なうための複数のテスト信号を、複数の第
１のチップに対応して第２のウェハ上にそれぞれ形成さ
れる複数の第２のチップによってそれぞれ生成するステ
ップと、複数のテスト信号をウェハコンタクタを介して
第２のウェハから第１のウェハへ伝達するステップと、
複数のテスト信号に応答して、複数の第１のチップから
それぞれ出力される複数のテストデータをウェハコンタ
クタを介して第１のウェハから第２のウェハに伝達する
ステップとを備える。

【００２８】請求項１２記載の半導体試験方法は、請求
項１１記載の半導体試験方法であって、複数のテストデ
ータを第２のウェハから外部へ読出すステップをさらに
備える。

【００２９】請求項１３記載の半導体試験方法は、請求
項１１記載の半導体試験方法であって、複数のテストデ
ータを第２のウェハ上の対応する複数の第２チップに蓄
積するステップをさらに備える。

【００３０】請求項１４記載の半導体試験方法は、請求
項１３記載の半導体試験方法であって、第２のウェハを
複数の第２のチップに切断するステップと、切断された
各第２のチップを対応する各第１のチップと組合せて実
装するステップとをさらに備える。

【００３１】請求項１５記載の半導体装置は、独立した
複数のアドレス信号に応じてそれぞれが動作する複数の
メモリマットを備え、各メモリマットは、行列状に配置
された複数のメモリセルを有する正規メモリアレイを含
み、複数のメモリマットに対する動作テストを実行する
内蔵試験回路をさらに備え、内蔵試験回路は、動作テス
トを実行するために複数のメモリマットに供給されるテ
スト信号を生成するテストパターン発生部と、テスト信
号に応答して各メモリマットから出力されるテストデー
タに基づいて、各メモリマットにおける正規メモリアレ
イ中の欠陥メモリセルを検出する冗長救済判定部と、欠
陥メモリセルを示す不良アドレスを格納する不良アドレ
ス格納部とを含み、各メモリマットは、欠陥メモリセル
を救済するための予備メモリアレイと、不良アドレス格
納部に格納された対応するメモリマットの不良アドレス
と入力されたアドレス信号とが一致する場合において、
予備メモリアレイを選択するための予備デコーダとをさ
らに含む。

【００３２】請求項１６記載の半導体装置は、各々が第
１の機能を有し、第１のウェハ上に複数個形成される第
１のチップのうちの１個と、各々が第１の機能と異なる
第２の機能を有し、第２のウェハ上に複数個形成される
第２のチップのうちの１個とを備え、第２のチップは、
第２のウェハから切り出されて、第１のチップと電気的
に接続される状態で実装される。

【００３３】請求項１７記載の半導体装置は、請求項１
６記載の半導体装置であって、各第１のチップは、第１
の機能を実行するための内部回路を含み、各第２のチッ
プは、内部回路に対する動作テストを実行するための試
験回路を含む。

【００３４】請求項１８記載の半導体装置は、請求項１
６記載の半導体装置であって、第２のチップの面積は、
第１のチップの面積よりも小さく、各第１のチップは、
行列状に配置された複数のメモリセルを有する内部回路
を含み、半導体装置は、内部回路の動作テストを実行す
る試験回路をさらに備え、試験回路は、動作テストを実
行するために内部回路に供給されるテスト信号を生成す
るテストパターン発生部と、テスト信号に応答して内部
回路から出力されるテストデータに基づいて、複数のメ
モリセル中の欠陥メモリセルを検出する冗長救済判定部
と、欠陥メモリセルを示す不良アドレスを不揮発的に記
憶するためのプログラム回路とを含み、内部回路は、欠
陥メモリセルを救済するための予備メモリアレイと、ヒ
ューズ回路に記憶された不良アドレスと入力されたアド
レス信号とが一致する場合において、予備メモリアレイ
を選択するための予備デコーダとをさらに含み、プログ
ラム回路は、第２のチップ上に搭載される。

【００３５】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。

【００３６】［実施の形態１］図１は、本発明の実施の
形態１に従う半導体試験装置１００の構成を説明するた
めの図である。

【００３７】図１を参照して、試験対象であるウェハ１
０は、複数のチップＣＰを有する。図１には、これら複
数のチップのうち第ｎ番目のチップＣＰ−ｎおよび第
（ｎ＋１）番目のチップＣＰ−（ｎ＋１）が示される。
各チップ上には、電気的な信号の入出力が可能な電極パ
ッド１２が設けられ、電極パッド１２と外部との間の電
気的な接触状態を良好に保つためのバンプ１４が設けら
れる。

【００３８】実施の形態１に従う半導体試験装置１００
は、ウェハコンタクタ２０と、テストボード１５０とを
備える。ウェハコンタクタ２０は、複数のバンプ１４に
それぞれ対応して設けられる複数のコンタクト端子２２
を備える。各コンタクト端子２２は、バンプ１４と電気
的に接触することにより、チップＣＰ上の対応する各電
極パッド１２と電気的に結合可能である。バンプ１４を
含む試験対象ウェハ１０およびウェハコンタクタ２０
は、図２３および図２４に示したものと同様であるの
で、これらに関する詳細な説明は繰返さない。

【００３９】テストボード１５０は、コンタクト端子２
２に対応してそれぞれ設けられるボード端子１５２を含
む。テストボード１５０上には、ＢＩＳＴ機能に相当す
るセルフテストを実行することが可能なセルフテスト回
路ＳＴが実装される。図１においては、チップＣＰ−ｎ
およびＣＰ−（ｎ＋１）にそれぞれ対応するセルフテス
ト回路ＳＴ−ｎおよびＳＴ−（ｎ＋１）が示される。セ
ルフテスト回路は、試験対象となるチップごとに設けら
れ、対応するチップに対して動作テストを実行する。

【００４０】図２は、本発明の実施の形態１に従うウェ
ハテストを説明する概念図である。図２を参照して、テ
ストボード１５０上には、試験対象ウェハ１０上の各チ
ップＣＰに対応してセルフテスト回路ＳＴが設けられ
る。セルフテスト回路ＳＴと対応するチップＣＰとは、
ウェハコンタクタ２０を介して１対１に電気的に結合さ
れ、両者の間で動作テストを行なうための電気的信号を
授受することができる。

【００４１】図３は、セルフテスト回路ＳＴの構成を示
すブロック図である。図３を参照して、セルフテスト回
路ＳＴは、試験対象チップに対してテストパターン信号
を発生するテストパターン発生部１６０と、テストパタ
ーン信号に応答して試験対象チップから出力されるテス
トデータを受ける正誤判定部１６４と、正誤判定部１６
４の判定結果を蓄積する判定結果格納部１６５とを含
む。

【００４２】テストパターン発生部１６０は、予め定め
られた動作テストを実行するために用いられるテストパ
ターン信号を生成する。正誤判定部１６４は、テストデ
ータに基づいて、動作テスト結果の良（ＰＡＳＳ）／否
（ＦＡＩＬ）を示す判定結果を出力する。判定結果格納
部１６５は、出力された判定結果を蓄積するために設け
られるが、判定結果を直接外部系に読出す構成とするこ
とによって、省略することも可能である。

【００４３】再び図１を参照して、テストボード１５０
は、さらに、セルフテスト回路ＳＴを接続するために設
けられるボード端子１５４を含む。テストボード１５０
は、両面基板であり、第１／第２面に、ボード端子１５
２および１５４がそれぞれ配置される。さらに、動作テ
スト時にコンタクトが必要な電極パッドに対応するボー
ド端子間に配線経路１５６を有する。

【００４４】このような構成とすることにより、ボード
端子１５２，１５４およびコンタクト端子２２を介し
て、セルフテスト回路ＳＴと試験対象となるチップＣＰ
とは、１対１に電気的に結合され、動作テストに必要な
信号の入出力を行なうことができる。このように、試験
対象ウェハ上の各チップＣＰに対して、ウェハコンタク
タを介して動作テストを実行可能なセルフテスト回路Ｓ
Ｔを、試験対象ウェハ外に１対１に設けることができ
る。この結果、簡易な構成によって、試験対象ウェハ上
の各チップＣＰに対してＢＩＳＴ機能に相当する動作テ
ストを行なって、ウェハテスト時の同測数を向上させる
ことができる。さらに、セルフテスト回路ＳＴは、最終
的には試験対象となるチップ上には残らないので、チッ
プ面積の増加を回避できる。

【００４５】［実施の形態２］実施の形態２において
は、試験対象ウェハ１０に対応して、テスト機能を有す
る回路を搭載したテストウェハを用いて、ウェハ同士を
ウェハコンタクタを経由して接続することによってウェ
ハテストを行なう構成について説明する。

【００４６】図４は、本発明の実施の形態２に従う半導
体試験装置２００の構成を説明するための図である。

【００４７】図４を参照して、実施の形態２に従う半導
体試験装置２００は、図１に示す半導体試験装置１００
と比較して、テストウェハ２１０とウェハコンタクト２
２０とをさらに備える。テストウェハ２１０は、試験対
象ウェハ１０上の複数のチップＣＰにそれぞれ対応する
複数のチップＳＣＰを有する。半導体試験装置２００に
おいては、ＢＩＳＴ機能に相当するセルフテストを行な
うための回路は、ボード上ではなく、テストウェハ２１
０上に設けられる。テストウェハ２１０においても、試
験対象ウェハ１０と同様に電極パッド２１２およびバン
プ２１４が設けられる。

【００４８】ウェハコンタクタ２２０は、テストウェハ
２１０とテストボード１５０との間の電気的コンタクト
を確保するために設けられる。テストボード１５０は、
実施の形態１の場合と同様に、第１／第２面のそれぞれ
にボード端子１５２および１５４を有する。

【００４９】ウェハコンタクタ２２０は、テストボード
の第２面において、テストウェハ２１０上のバンプ２１
４とボード端子１５４との間を電気的に結合する。一
方、ウェハコンタクタ２０は、テストボードの第１面に
おいて、ボード端子１５２と試験対象ウェハ１０上のバ
ンプ１４との間を電気的に結合する。両面基板で構成さ
れるテストボード１５０においては、図１で説明したの
と同様に、必要なボード端子間において、第１／第２面
間を電気的に結合するための配線経路１５６が設けられ
る。

【００５０】図５は、本発明の実施の形態２に従うウェ
ハテストを説明する概念図である。図５を参照して、テ
ストウェハ２１０は、試験対象ウェハ１０上の各チップ
ＣＰに対応して設けられる各チップＳＣＰにセルフテス
ト回路ＳＴを搭載する。対応するセルフテスト回路ＳＴ
およびチップＣＰは、ウェハコンタクタ２００，２２０
およびテストボード１５０を介して電気的に結合され
る。これにより、実施の形態１と同様に、簡易な構成に
よって、ウェハレベルにおける同測数を向上させること
ができる。また、セルフテスト回路ＳＴは、最終的には
試験対象上には残らないので、チップ面積の増加を回避
できる点も同様である。実施の形態２においては、この
ような動作テストを、ウェハ同士の電気的な接続によっ
て実行できる点が特徴である。

【００５１】図６は、本発明の実施の形態２に従う半導
体試験方法の実施例を示すフローチャートである。

【００５２】図６を参照して、ウェハテストが開始され
ると（ステップＳ１００）、試験対象ウェハ１０である
第１のウェハと、たとえばセルフテスト回路が搭載され
たテストウェハ２１０である第２のウェハとは、ウェハ
コンタクタ２０，２２０を介して電気的に結合される
（ステップＳ１１０）。第２のウェハ上に設けられるセ
ルフテスト回路ＳＴ中のテストパターン発生部が、動作
テストを実行するためのテストパターン信号を発生する
（ステップＳ１２０）。テストパターン信号は、ウェハ
コンタクタ２０，２２０およびテストボード１５０を介
して、第１のウェハ上の対応するチップＣＰの電極パッ
ド１２に入力される（ステップＳ１３０）。入力された
テストパターン信号に応答して、チップＣＰにおいて動
作テストが実行され、テスト結果が出力される（ステッ
プＳ１４０）。第１のウェハの動作テスト結果は、再び
電極パッド１２からウェハコンタクタ２０，２２０等を
経由して、第２のウェハに伝達される（ステップＳ１５
０）。その後、第２のウェハに伝達された動作テスト結
果を外部テスタ系に読出すことによって（ステップＳ１
６０）、ウェハテストは、完了する（ステップＳ２０
０）。

【００５３】図７は、本発明の実施の形態２に従う半導
体試験方法の別の実施例を示すフローチャートである。

【００５４】図７に示された半導体試験方法の別の実施
例においては、第１のウェハの動作テスト結果は、図６
に示すフローチャートと同様の手順によって第２のウェ
ハに伝達される（ステップＳ１００〜Ｓ１５０）。

【００５５】その後、第２のウェハに伝達された動作テ
スト結果を、外部テスタ系に読出すのではなく、第２の
ウェハ上の判定結果格納部１６５に蓄積すること（ステ
ップＳ１７０）によっても、ウェハテストは完了する
（ステップＳ２００）。

【００５６】［実施の形態２の変形例］実施の形態２に
おいては、ウェハコンタクタおよびテストボードを介し
て接続される２枚のウェハについて、一方のウェハが試
験対象ウェハであり、他方のウェハが試験対象ウェハに
対応するセルフテスト回路を搭載する構成について説明
したが、ウェハ同士の電気的な接続によって実行される
ウェハテストの適用は、このような構成に限られるもの
ではない。

【００５７】図８は、本発明の実施の形態２の変形例に
従うウェハテストを説明する概念図である。

【００５８】図８を参照して、ウェハ１０上に形成され
る第１のチップＣＰｘと、ウェハ２１０上に形成される
第２のチップＣＰｙとは異なる機能を有し、両者は、後
工程において同一モジュール内に封入されてマルチチッ
プモジュールを構成するものとする。マルチチップモジ
ュールは、異なる機能を有する複数のチップが実装され
た半導体装置として定義される。たとえば、第１のチッ
プがＭＰＵ（Microprocessor Unit）であり、第２のチ
ップがメモリデバイスに相当する場合等が考えられる。
さらに、このような場合において、第１のチップおよび
第２のチップがともに実装工程に送られる場合や、第１
のチップが試験対象であり、第２のチップは第１のチッ
プであるＭＰＵをテストするためのメモリなどを搭載し
たチップである場合等が考えられる。

【００５９】さらに、セルフテスト回路ＳＴを、第１お
よび第２のチップのいずれか一方に搭載して、実施の形
態２で説明したように、ウェハコンタクタおよびテスト
ボードを介して接続することにより、ウェハレベルにお
いて、当該マルチチップモジュールの実装後の接続状態
における動作テストを実行することができる。なお、セ
ルフテスト回路ＳＴの機能を分割し、両チップにまたが
って搭載することも可能である。この場合には、それぞ
れのチップにおけるレイアウト設計の自由度を向上する
こともできる。

【００６０】なお、実施の形態１および２に説明した半
導体試験装置の構成および半導体試験方法は、試験対象
がウェハである場合のみならず、一般的に多数個のチッ
プを同時テストするボード上に配置された実装後の多数
個チップに対するテストを実行する場合についても同様
に適用できる。

【００６１】［実施の形態３］実施の形態３において
は、セルフテスト回路の構成要素の一部を試験対象のチ
ップ上に搭載する構成について説明する。

【００６２】図９は、冗長救済を行なうためのテスト機
能を有するセルフテスト回路ＳＴＲの構成を示すブロッ
ク図である。

【００６３】図９を参照して、セルフテスト回路ＳＴＲ
は、テストパターン信号を発生するテストパターン発生
部１６０と、テストパターン信号に応答して試験対象か
ら出力されるテストデータを受ける正誤判定部１６４と
に加えて、テストデータに基づいて冗長救済に関する判
定を行なう冗長救済判定部１６６をさらに含む。冗長救
済判定部１６６は、テストデータに基づいて、欠陥部分
の有／無および、欠陥個所を解析する。冗長救済判定部
１６６は、欠陥個所を示す不良アドレスを含む冗長救済
データを出力する。図示しないが、冗長救済データを格
納する部分をさらに設ける構成としても良い。

【００６４】欠陥個所が検出された試験対象について
は、動作テストによって得られた冗長救済データに基づ
いて、たとえばレーザ等によるヒューズカットによって
不良アドレス等をプログラムすることにより、冗長救済
を実行することができる。

【００６５】セルフテスト回路ＳＴＲは、動作テストに
必要なテストパターン信号を生成するテストパターン発
生部１６０と、テストパターン信号に応答して得られる
テストデータを解析するための判定部１６２とに区別さ
れる。判定部１６２は、正誤判定部１６４および冗長救
済判定部１６６を含む。

【００６６】一般的に、テストパターン発生部１６０は
比較的小面積であり、チップ上に搭載してもそれほどの
チップ面積の増大を招くことはないが、冗長救済判定部
１６６を含む判定部１６２は、テストパターン発生部１
６０と比較して面積がかなり大きく、これをチップ上に
搭載するとチップ面積が著しく増大してしまう。

【００６７】また、テストパターン発生部１６０は、チ
ップ実装後における動作テスト時に使用することが可能
であるのに対し、判定部１６２は、ヒューズカット等の
冗長救済処理を一旦行なった後においては、使用する機
会のない回路である。特に、チップ実装後においては全
く使用する必要がないので、冗長救済に関連する回路を
チップに搭載することは無駄が大きい。

【００６８】図１０は、本発明の実施の形態３に従うウ
ェハテストを説明する概念図である。

【００６９】図１０を図５と比較して、実施の形態３に
従うウェハテストにおいては、試験対象ウェハ１０上の
チップＣＰａおよびテストウェハ２１０上のチップＳＣ
Ｐａの構成が、図５に示すチップＣＰおよびＳＣＰとそ
れぞれ異なる。図９に示すセルフテスト回路ＳＴＲは、
セルフテスト実行部ＳＴＲｂおよびセルフテスト判定部
ＳＴＲａとに区分されて、試験対象ウェハ上のチップＣ
Ｐａおよびテストウェハ２１０上のチップＳＣＰａの両
方に分割配置される。ウェハ１０およびウェハ２１０の
間を、ウェハテスト時において電気的に結合するための
電極パッド、ウェハコンタクタおよびテストボードの構
成および配置については、実施の形態２で説明したのと
同様であるから詳細な説明は繰り返さない。

【００７０】図１１は、実施の形態３に従う半導体試験
装置における各チップの構成例を示すブロック図であ
る。

【００７１】図１１を参照して、試験対象となるチップ
ＣＰａは、メモリコア３１０とセルフテスト実行部ＳＴ
Ｒｂとを含む。

【００７２】メモリコア３１０は、メモリセルアレイ３
２０と、アドレスによって選択されたメモリセルへのア
クセスを行なうためのデコーダ部３４０と、コマンド制
御信号に応じた動作をメモリセルアレイ３２０に対して
実行する制御回路３４５と、制御回路３４５の指示に応
じてメモリセルアレイ３２０に対するデータ入出力を実
行するデータパス３４７とを有する。

【００７３】メモリセルアレイ３２０は、正規メモリア
レイ３２２と、正規メモリアレイ中の欠陥メモリセルを
置換救済するための予備メモリアレイ３２４とを有す
る。デコーダ部３４０は、正規メモリアレイ３２２中に
アクセスするための正規デコーダ３４２と、スペアメモ
リアレイ３２４に対するアクセスを行なうためのスペア
デコーダ３４４とを含む。スペアデコーダ３４４は、動
作テストによって検出される欠陥メモリセルを示す不良
アドレスを記憶するためのプログラム部３４６を含む。
プログラム部３４６には、たとえばレーザ入力や高電圧
入力によって溶断されるヒューズ素子が適用される。ス
ペアデコーダ３４４は、プログラム部３４６に記憶され
る不良アドレスと入力されたアドレスとの一致比較を実
行し、不良アドレスがメモリアクセスの対象に指定され
る場合、すなわち入力アドレスと不良アドレスが一致す
る場合には、スペアメモリアレイ３２４へのアクセスを
実行する。

【００７４】セルフテスト実行部ＳＴＲｂは、セルフテ
スト回路ＳＴＲのうちテストパターン発生部１６０を有
する。テストパターン発生部１６０はウェハテスト時に
動作テストのためのアドレスおよびコマンド制御信号を
テストパターン信号として生成する。メモリコア３１０
はテストパターン発生部１６０によって生成されたアド
レスおよびコマンド制御信号に応じて動作し、テストデ
ータＴＤを電極パッド１２ａに出力する。

【００７５】テストウェハ２１０上のチップＳＣＰａに
搭載されるセルフテスト判定部ＳＴＲａは、図９に示す
セルフテスト回路ＳＴＲのうちの判定部１６２に相当す
る正誤判定部１６４、冗長救済判定部１６６および判定
結果格納部１６８を有する。セルフテスト回路ＳＴＲａ
は、テストデータが出力されるチップＣＰａの電極パッ
ド１２ａとウェハコンタクタおよびテストボードを介し
て接続される電極パッド２１２ａを有する。これによ
り、ウェハテスト時において試験対象チップＣＰａから
のテストデータＴＤは、ウェハコンタクタを経由して、
セルフテスト判定部ＳＴＲａに伝達される。

【００７６】セルフテスト判定部ＳＴＲａは、伝達され
たテストデータＴＤに基づいて判定を実行し、冗長救済
データを判定結果格納部１６８に格納する。判定結果格
納部１６８に格納された冗長救済データは、ウェハテス
ト後において、テストウェハ２１０上に搭載される複数
のセルフテスト回路から一括して読出され、読出された
冗長救済データに基づいて、試験対象である各チップＣ
Ｐａ中のメモリコア３１０に対する冗長救済を実行する
ために、プログラム部３４６に対するレーザカット処置
等が実行される。

【００７７】このような構成とすることにより、セルフ
テスト回路の構成部分のうち、チップ実装後の動作テス
トにも使用可能なテストパターン発生部をチップ内に搭
載したままで、一旦冗長救済に関する動作テストを実行
した後では使用する必要のない部分をテストウェハ上に
搭載する構成とするので、冗長救済を行なうための動作
テストを効率的に行なうことができる。この結果、チッ
プ面積の増加を抑制しつつ、ウェハレベルでの冗長救済
テストの同測数の向上することが可能となる。

【００７８】図１２は、実施の形態３に従う半導体試験
装置におけるセルフテスト回路の別の構成例を示すブロ
ック図である。

【００７９】図１２を参照して、セルフテスト判定部Ｓ
ＴＲａ′は、図１１に示すセルフテスト回路ＳＴＲａと
比較すると、判定結果格納部１６８に代えて、プログラ
ム部３４６に不良アドレスをプログラムをするための制
御信号ＦＣＴを発生するプログラム信号生成部１６９を
さらに有する点が異なる。

【００８０】プログラム信号生成部１６９は、冗長救済
データに基づいた高電圧信号を制御信号ＦＣＴとして電
極パッド２１２ｂに出力する。一方、試験対象であるチ
ップＣＰａは、制御信号ＦＣＴを受けるための電極パッ
ド１２ｂを有する。テストウェハ上の電極パッド２１２
ｂと、試験対象ウェハ上の電極パッド１２ｂとはウェハ
コンタクタおよびテストボードを介して電気的に結合さ
れる。

【００８１】このような構成とすることにより、プログ
ラム部３４６に高電圧信号の印可によって溶断可能なヒ
ューズ素子を適用すれば、テストウェハ中のプログラム
信号生成部１６９によって制御される高電圧の印加によ
って、チップＣＰａに対する不良アドレスのプログラム
処理を、ヒューズカット等のための後工程を追加するこ
となく、ウェハテスト時に併せて実行することが可能と
なる。

【００８２】さらに、チップＣＰａ内に搭載されたテス
トパターン発生部によって、チップ実装後の動作テスト
においても、メモリテスタを使用することなく動作テス
トを行なうことも可能である。

【００８３】［実施の形態４］実施の形態４において
は、試験対象のチップ上に複数のメモリコアが搭載され
る場合に、効率的にウェハテストを実行できる構成につ
いて説明する。

【００８４】図１３は、本発明の実施の形態４に従うウ
ェハテストを説明する概念図である。

【００８５】図１３を図１０と比較して、実施の形態３
に従うウェハテストにおいては、試験対象ウェハ１０上
のチップＣＰｂおよびテストウェハ２１０上のチップＳ
ＣＰｂの構成が、図１０に示すチップＣＰａおよびＳＣ
Ｐａとそれぞれ異なる。

【００８６】セルフテスト回路ＳＴＲは、セルフテスト
実行部ＳＴＲｂおよびセルフテスト判定部ＳＴＲｃとに
区分されて、試験対象ウェハ上のチップＣＰｂおよびテ
ストウェハ２１０上のチップＳＣＰｂの両方に分割配置
される。ウェハ１０およびウェハ２１０の間を、ウェハ
テスト時において電気的に結合するための電極パッド、
ウェハコンタクタおよびテストボードの構成および配置
については、実施の形態２で説明したのと同様であるか
ら詳細な説明は繰り返さない。

【００８７】図１４は、実施の形態４に従う半導体試験
装置における各チップの構成例を示すブロック図であ
る。

【００８８】図１４を参照して、試験対象ウェハ上のチ
ップＣＰｂは、複数のメモリコア３１０−１，３１０−
２，３１０−３，３１０−４を有する。図１４において
は、チップＣＰｂ上に搭載されるメモリコアが４個の場
合について記載しているが、搭載されるメモリコアの数
は、任意の複数個とすることができる。各メモリコアの
構成は、図１１で説明したメモリコア３１０の構成と同
様である。

【００８９】各メモリコアは、独立のアドレス信号によ
ってアクセスされる。すなわち、メモリコア３１０−
１，３１０−２，３１０−３，３１０−４に対するメモ
リアクセスは、独立のアドレス信号ＡＤ１，ＡＤ２，Ａ
Ｄ３，ＡＤ４によってそれぞれ実行される。

【００９０】チップＣＰｂは、さらに、各メモリコアに
対してコマンド制御信号およびアドレス信号を生成する
ロジック回路３５０と、セルフテスト実行部ＳＴＲｂ
と、ロジック回路３５０、セルフテスト実行部２６０、
および各メモリコアの間で授受されるデータを伝達する
ためのバスＢＳとをさらに含む。セルフテスト実行部Ｓ
ＴＲｂは、図１１で示したのと同様であるので説明は繰
返さない。

【００９１】ウェハテスト時においては、セルフテスト
実行部ＳＴＲｂよりコマンド制御信号およびアドレス信
号が生成されて、バスＢＳを介して各メモリブロックに
伝達される。メモリコア３１０−１〜３１０−４は、そ
れぞれ対応するアドレス信号ＡＤ１〜ＡＤ４に基づいて
メモリアクセスを実行し、テストデータＴＤ１〜ＴＤ４
をそれぞれ出力する。

【００９２】各メモリコアから出力されるテストデータ
は、電極パッドに出力される。たとえば、メモリコア３
１０−１から出力されるテストデータＴＤ１は電極パッ
ド１２−１に出力される。以下同様に各メモリコアに対
応する電極パッドにテストデータが出力される。

【００９３】セルフテスト判定部ＳＴＲｃは、試験対象
であるチップＣＰｂ中の複数のメモリコアにそれぞれ対
応して設けられるセルフテスト判定ユニットを有する。
セルフテスト判定ユニットＳＴＲａ−１，ＳＴＲａ−
２，ＳＴＲａ−３，ＳＴＲａ−４は、チップＣＰｂ中の
メモリコア３１０−１，３１０−２，３１０−３，３１
０−４に対応してそれぞれ設けられ、対応するテストデ
ータＴＤ１，ＴＤ２，ＴＤ３，ＴＤ４をそれぞれ受け
て、冗長救済判定を実行する。各セルフテスト判定ユニ
ットの構成については、図１１で説明したセルフテスト
判定部ＳＴＲａの構成と同一である。各セルフテスト判
定ユニットは、入力されたテストデータに基づいて冗長
救済判定を実行して、冗長救済データを生成する。

【００９４】セルフテスト判定部ＳＴＲｃによってそれ
ぞれのメモリマットに対応して得られた冗長救済データ
については、図１１で説明したように、ウェハテスト後
にテストウェハから一括して読出してヒューズカット等
のプログラムのための処理工程を新たに設けることとし
ても、図１２で説明したように、セルフテスト判定部Ｓ
ＴＲｃによって不良アドレスをプログラムするための高
電圧信号を生成し、ウェハテスト時にヒューズカット等
のプログラム処理を直接実行してもよい。

【００９５】このような構成とすることにより、複数の
メモリコアを内蔵したチップに対しても、ウェハレベル
において、チップ面積の増加を抑制しつつ冗長救済判定
のための動作テストを効率的に、かつ同測数を向上させ
て実行できる。

【００９６】特に、ウェハテスト時においては、実装後
には外部からコンタクト不能な電極パッドを使用して動
作テストを実行できるので、同一チップに内蔵される複
数のメモリコアに対して、冗長救済判定のための動作テ
ストを効率的に並列実行することができる。

【００９７】図１５は、実施の形態４に従う半導体試験
装置の別の構成例を説明する図である。

【００９８】図１５を参照して、図１５に示す構成例に
おいては、セルフテスト判定部ＳＴＲｃがテストウェハ
上ではなくテストボード上１５０に実装されている点
が、図１３に示した構成と異なる。セルフテスト判定部
ＳＴＲｃと試験対象チップＣＰｂとの構成および、冗長
救済判定のための動作テストの内容については図１３お
よび図１４で説明したのと同様であるので説明は繰返さ
ない。また、テストボード１５０と試験対象ウェハ１０
との間を、ウェハテスト時において電気的に結合するた
めの電極パッドおよびウェハコンタクタの構成および配
置については、実施の形態１で説明したのと同様である
から詳細な説明は繰り返さない。

【００９９】このようにセルフテスト判定部ＳＴＲｃを
テストウェハ上でなくテストボード上に実装する構成と
しても、同様の効果を享受することが可能である。

【０１００】［実施の形態５］実施の形態５において
は、さまざまな構成のメモリコアに対応する冗長救済デ
ータを効率的に格納することが可能なセルフテスト回路
の構成について説明する。

【０１０１】図１６は、本発明の実施の形態５に従う半
導体装置４００の構成を説明するための概略図である。

【０１０２】図１６を参照して、ウェハ１０上に複数の
チップＣＰｚが設けられ、各チップＣＰｚは単独の半導
体装置４００を形成する。

【０１０３】半導体装置４００は、複数のメモリコア３
１０−１，３１０−２，３１０−３と、これらのメモリ
コアに対してセルフテストを実行するためのセルフテス
ト回路４６０とを備える。なお、図１６において、メモ
リコアの個数を３個としたのは例示にすぎず、任意の複
数個のメモリコアを配置することが可能である。

【０１０４】図１７は、半導体装置４００の構成を説明
するためのブロック図である。図１７を参照して、メモ
リコア３１０−１は、メモリセルアレイ３２０と、デコ
ーダ部３４０と、制御回路３４５と、データバス３４７
とを含む。メモリコア３１０−１の構成は、図１１に示
したメモリコア３１０と同様であるので詳細な説明は繰
返さない。その他のメモリコア３１０−２，３１０−３
も、メモリコア３１０−１と同様の構成を有する。

【０１０５】半導体装置４００は、さらに、これらのメ
モリコアに対するコマンド制御信号およびアドレス信号
を生成するためのロジック部３５０と、テスト動作時に
おいて、これらのメモリコアに対する動作テストを実行
するセルフテスト回路４６０と、ロジック部３５０、セ
ルフテスト回路４６０およびメモリコア３１０−１，３
１０−２，３１０−３の間で授受される信号を伝達する
ためのデータバスＢＳとを備える。

【０１０６】セルフテスト回路４６０は、半導体装置４
００内に内蔵されるため、いわゆるＢＩＳＴ回路として
機能する。セルフテスト回路４６０は、テストパターン
発生部１６０と、正誤判定部１６４と、冗長救済判定部
１６６と、判定結果格納部１６８とを含む。判定結果格
納部１６８には、各メモリコアに対する動作テストの結
果得られた冗長救済データが格納される。セルフテスト
回路４６０は、図９に示したセルフテスト回路ＳＴＲと
同等の機能を有する。

【０１０７】実使用時においては、判定結果格納部１６
８に格納された冗長救済データは、各メモリマット中の
スペアデコーダ３４４によって参照される。スペアデコ
ーダ３４４は、データバスＢＳを介して伝達される冗長
救済情報に基づいて、対応するメモリマットにおける不
良アドレスを認識する。

【０１０８】なお、スペアデコーダ３４４内に不良アド
レスを不揮発的に記憶するためのプログラム部に代え
て、ラッチ回路４４６を設ける構成として、実動作時に
おいては、スペアデコーダ３４４による不良アドレスの
認識を、たとえば電源投入のたびごとに実行し、電源投
入中は認識した不良アドレスをラッチ回路４４６で保持
すれば、メモリアクセスのたびに判定結果格納部１６６
に対して冗長救済データを参照する必要がなくなるの
で、メモリアクセスの高速化を図ることができる。

【０１０９】スペアデコーダ３４４は、不良アドレスと
ロジック部３５０から入力されるアドレス信号との間の
一致比較を実行し、両者が一致する場合には、正規メモ
リアレイ部３２２に代えてスペアメモリアレイ３２４に
アクセスを行なう。

【０１１０】一方、ロジック部３５０からのアドレス信
号がスペアデコーダ３４４中に格納される不良アドレス
ＦＡＤと不一致の場合には、正規デコーダ３４２によっ
て正規メモリアレイ３２２に対するメモリアクセスが実
行される。

【０１１１】このように、動作テスト時に得られた冗長
救済データをセルフテスト回路内に格納し、実動作時に
おいては、セルフテスト回路内に格納された冗長救済デ
ータを参照することによって冗長救済判定を実行する構
成とすれば、冗長救済データを、半導体装置上の各メモ
リマットのビット数・ワード構成等の仕様の違いによら
ず、一様な冗長救済データとしてセルフテスト回路内に
記憶することができる。この結果、ロジック・ＤＲＡＭ
（Dynamic Random Access Memory）混載方式の半導体装
置をはじめとする、メモリマットの構成が種々存在し、
多品種が構成される半導体装置に対して、冗長救済に関
連するテスト回路の簡略化を図ることが可能となる。

【０１１２】［実施の形態６］実施の形態６において
は、第１のウェハ上に形成された第１の機能を有するチ
ップを切り出して、第２のウェハ上に形成された第２の
機能を有するチップの上に貼り付けることによって構成
される半導体装置について説明する。

【０１１３】図１８は、本発明の実施の形態６に従う半
導体装置５００の構成を概略的に示す図である。

【０１１４】図１８を参照して、半導体装置５００は、
ウェハ５１０上に形成された複数のチップＣＰｄのうち
の１つと、他のウェハ４１０から切り出されたチップＣ
Ｐｅ上に形成されるセルフテスト回路ＳＴとを備える。
チップＣＰｅは、チップＣＰｄに貼り付けられ、電気的
に接続される。

【０１１５】チップＣＰｄ上には少なくとも１個の内部
回路５４０が搭載される。セルフテスト回路ＳＴは、図
２に示したのと同様の構成を有し、内部回路５４０に対
する動作テストを実行する。

【０１１６】このように、ウェハないしチップで構成さ
れる半導体装置において、内部回路に対する動作テスト
を実行するためのセルフテスト回路をチップとして別の
ウェハ上に形成し、これを切り出して半導体装置５００
を構成するチップＣＰｄに貼り付けて電気的に接続する
ことによって、当該半導体装置にＢＩＳＴ機能を具備さ
せることができる。

【０１１７】ＢＩＳＴ機能が不要な品種については、セ
ルフテスト回路を搭載したチップの貼り付けおよび電気
的な接続を実行しなければよい。セルフテスト回路を搭
載したチップの貼り付けは、アセンブリ時に簡易に選択
することができるので、品種に応じてセルフテスト回路
の搭載の有無を柔軟に選択することができ、チップコス
トの低減を図ることができる。

【０１１８】このように、半導体装置を構成するチップ
上に別のウェハから切り出したチップをさらに貼り付け
搭載することによって、新たな機能を具備させる構成と
することによって、当該機能の追加有無を柔軟に選択す
ることが可能な半導体装置を提供することができる。

【０１１９】［実施の形態７］次に、実施の形態６と実
施の形態３もしくは４で示した技術との組合せについて
説明する。

【０１２０】図１９は、実施の形態７に従う半導体装置
６００の構成を示す概略図である。図１９を参照して、
半導体装置６００は、試験対象ウェハ１０上に形成され
て、テストウェハ２１０による動作テストの対象となる
チップＣＰａ′と、テストウェハ２１０から切り出され
るチップＣＰｅ上に形成されるセルフテスト回路ＳＴＲ
ｄとを含む。

【０１２１】試験対象となるチップＣＰａ′の構成は、
図１１で説明したチップＣＰａとほぼ同様であり、チッ
プＣＰａ′は、複数のメモリセルを有するメモリマット
を内部回路として備える。チップＣＰａ′は、不良アド
レスを記憶するためのプログラム部３４６をメモリマッ
ト中に有さない点で、チップＣＰａと異なる。

【０１２２】図２０は、セルフテスト回路ＳＴＲｄの構
成を示すブロック図である。図２０を参照して、セルフ
テスト回路ＳＴＲｄは、図１１で説明したセルフテスト
判定部ＳＴＲａの構成と比較して、判定結果格納回路１
６８に代えて不良アドレスプログラム部５６８を含む点
が異なる。その他の構成は、セルフテスト判定部ＳＴＲ
ａと同様であるので、説明は繰り返さない。

【０１２３】すなわち、セルフテスト回路ＳＴＲｄｂ
は、ヒューズ処理等によって不良アドレスをプログラム
することが可能である。セルフテスト回路ＳＴＲｄは、
テストウェハ２１０から切り出されて、試験対象ウェハ
上のチップＣＰａと一体に実装されるため、このように
不良アドレスプログラム部５６８を内部回路が形成され
るチップとは別のチップ上に設けても、実動作時に内部
回路における冗長救済を実行することができる。

【０１２４】セルフテスト回路ＳＴＲｄのみを搭載した
チップは、半導体装置６００全体を構成するチップに比
較して小面積で構成することができるので、１枚のテス
トウェハ２１０によって、複数枚のテストウェハ１０の
冗長救済データを管理することができる。これにより、
テストウェハからの冗長救済データの読出を効率的に実
行することができる。

【０１２５】このような構成とすれば、試験対象ウェハ
ごとに不良アドレス等の冗長救済データをプログラムす
る場合に比べて、複数個の試験対象ウェハに対応するプ
ログラム処理を一括して実行することができるので、レ
ーザトリマーや電気的ヒューズによるプログラム系のウ
ェハ処理を簡略化することができ、これによるコスト低
減を行なうことができる。

【０１２６】図２１は、本発明の実施の形態７に従う半
導体試験方法の実施例を示すフローチャートである。

【０１２７】図２１を参照して、ウェハテストの開始に
伴って、試験対象ウェハである第１のウェハの動作テス
ト結果がテストウェハである第２のウェハ上に蓄積され
るまでのフロー（ステップＳ１００〜Ｓ１７０）は、図
７で説明したとおりであるので説明は繰返さない。

【０１２８】さらに、この後テスト結果が蓄積された第
２のウェハをチップに切断し、第１のウェハ上の対応す
る試験対象チップと組合わせて実装することによって
（ステップＳ１８０）、ウェハレベルでの動作テストの
結果に基づいて、半導体装置を動作させることが可能と
なる。

【０１２９】［実施の形態７の変形例］図２２は、実施
の形態７の変形例に従う半導体装置７００の構成を説明
する概略図である。

【０１３０】図２２を参照して、半導体装置７００は、
ウェハ７１０上に形成されたチップＣＰｄと、別のウェ
ハ７２０上に形成されたプログラムチップＰＲＧとを貼
り付けて、電気的に接続して実装することによって構成
される。

【０１３１】プログラムチップＰＲＧには、図１９で説
明した冗長救済データに限らず、電圧トリミングのため
のプログラムを含む内部高圧回路を搭載した電源チップ
や、外部電源電圧の切換を含む電源系を搭載した電源チ
ップなどを適用することができる。このような構成とす
ることにより、内部電圧のトリミング情報や外部電源電
圧の切換情報をウェハ７２０側のプログラムチップＰＲ
Ｇに対するプログラム処理によって蓄積することが可能
であるので、図１９で説明したのと同様に、プログラム
系のウェハ処理を簡略化でき、これによるコスト低減を
図ることができる。

【０１３２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１３３】

【発明の効果】請求項１記載の半導体試験装置は、試験
対象ウェハ上の複数のチップに対する動作テストを、第
１のウェハコンタクタを介して同時並列に実行する。し
たがって、被試験対象となるチップのレイアウト面積増
大を抑制しつつ、同一ウェハ上の多数チップを同時並列
に試験することが可能である。

【０１３４】請求項２、４および５に記載の半導体試験
装置は、動作テストを実行する試験回路を試験対象ウェ
ハ外部に配置する。この結果、試験対象ウェハ上の各チ
ップのレイアウト面積増大を招くことなく、同一ウェハ
上の多数チップを同時並列に試験することが可能であ
る。

【０１３５】請求項３および９に記載の半導体試験装置
は、試験対象チップに含まれる複数のメモリコアにそれ
ぞれ対応して、冗長救済判定を実行するための回路を試
験対象ウェハ外部に配置する。この結果、実装前のウェ
ハレベル段階において、効率的な冗長救済判定テストを
同一ウェハ上において同時並列に多数実行することがで
きる。

【０１３６】請求項６および７記載の半導体試験装置
は、動作テスト時に試験対象チップ内の欠陥メモリセル
を検出する冗長救済判定部を試験対象ウェハ外部に配置
する。この結果、被試験対象となるチップのレイアウト
面積増大を抑制しつつ、同一ウェハ上に対するの冗長救
済試験を同時並列に多数実行することが可能である。

【０１３７】請求項８記載の半導体試験装置は、動作テ
スト時において、欠陥メモリセルのアドレスを試験対象
チップ内に不揮発的に記憶させるためプログラム信号を
生成する。したがって、欠陥メモリセルのアドレスをプ
ログラムするための後工程を省略しつつ、欠陥メモリセ
ルを置換救済することができる。

【０１３８】請求項１０記載の半導体試験装置は、マル
チモジュールチップを構成する、互いに異なる機能を有
するチップ同士を、ウェハコンタクタを介して電気的に
結合することができる。したがって、実装前のウェハレ
ベル段階において、マルチチップモジュールの動作テス
トを実行することができる。

【０１３９】請求項１１から１３に記載の半導体試験方
法は、第２のウェハ上の各チップによって生成される信
号をウェハコンタクタを介して伝達することによって、
第１のウェハ上の各チップに対する動作試験を実行する
ことができる。したがって、被試験対象となるチップの
レイアウト面積増大を抑制しつつ、ウェハ同士の電気的
な結合によって、同一ウェハ上の多数チップを同時並列
に試験することが可能である。

【０１４０】請求項１４記載の半導体試験方法は、動作
テスト結果を蓄積したチップを第２のウェハから切り出
して、試験対象である第１のウェハ上の各チップと組合
せて実装するステップを有するので、第１のウェハごと
に動作テスト結果に基づくプログラム処理を実行するこ
となく、動作テスト結果を反映して第１のウェハ上の各
チップを動作させることができる。これにより、動作テ
スト結果をプログラムするためのレーザトリマーや電気
的ヒューズ等によるウェハ処理を簡略化することができ
る。

【０１４１】請求項１５記載の半導体装置は、動作テス
ト時に得られた不良アドレスを内蔵試験回路内に格納
し、実動作時においては、内蔵試験回路内に格納された
不良アドレスを参照することによって冗長救済判定を実
行する。この結果、不良アドレスに代表される冗長救済
データを、半導体装置上の各メモリマットのビット数・
ワード構成等の仕様の違いによらず、一様な冗長救済デ
ータとしてセルフテスト回路内に記憶することができる
ため、メモリマットの構成が種々存在し、多品種が構成
される半導体装置に対して、冗長救済に関連するテスト
回路の簡略化を図ることが可能となる。

【０１４２】請求項１６記載の半導体装置は、第１のチ
ップ上に別のウェハから切り出した、異なる機能を有す
る第２のチップを貼り付けて電気的に接続することによ
って、新たな機能を具備させるので、機能の追加有／無
を柔軟に選択することが可能なである。

【０１４３】請求項１７記載の半導体装置は、第１のチ
ップ内の内部回路に対する動作テストを実行可能な試験
回路を第２のチップ上に有するので、請求項１６記載の
半導体装置が奏する効果に加えて、半導体装置の品種に
応じて試験回路の搭載の有／無を柔軟に選択することが
できる。

【０１４４】請求項１８記載の半導体装置は、不良アド
レスを記憶するプログラム回路を、内部回路が形成され
る第１のチップよりも面積の小さい別の第２のチップ上
に設けても、実動作時に内部回路における冗長救済を実
行することができる。したがって、第２のチップが形成
される１個のウェハによって、第１のチップが形成され
るウェハの複数個に関する不良アドレスをプログラムす
ることができる。この結果、レーザトリマーや電気的ヒ
ューズ等によるプログラム系のウェハ処理を簡略化する
ことができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１に従う半導体試験装置
１００の構成を説明するための図である。

【図２】 本発明の実施の形態１に従うウェハテストを
説明する概念図である。

【図３】 セルフテスト回路ＳＴの構成を示すブロック
図である。

【図４】 本発明の実施の形態２に従う半導体試験装置
２００の構成を説明するための図である。

【図５】 本発明の実施の形態２に従うウェハテストを
説明する概念図である。

【図６】 本発明の実施の形態２に従う半導体試験方法
の実施例を示すフローチャートである。

【図７】 本発明の実施の形態２に従う半導体試験方法
の別の実施例を示すフローチャートである。

【図８】 本発明の実施の形態２の変形例に従うウェハ
テストを説明する概念図である。

【図９】 冗長救済を行なうためのテスト機能を有する
セルフテスト回路ＳＴＲの構成を示すブロック図であ
る。

【図１０】 本発明の実施の形態３に従うウェハテスト
を説明する概念図である。

【図１１】 実施の形態３に従う半導体試験装置におけ
る各チップの構成例を示すブロック図である。

【図１２】 実施の形態３に従う半導体試験装置におけ
るセルフテスト回路の別の構成例を示すブロック図であ
る。

【図１３】 本発明の実施の形態４に従うウェハテスト
を説明する概念図である。

【図１４】 実施の形態４に従う半導体試験装置におけ
る各チップの構成例を示すブロック図である。

【図１５】 実施の形態４に従う半導体試験装置の別の
構成例を説明する図である。

【図１６】 本発明の実施の形態５に従う半導体装置４
００の構成を説明するための概略図である。

【図１７】 半導体装置４００の構成を説明するための
ブロック図である。

【図１８】 本発明の実施の形態６に従う半導体装置５
００の構成を概略的に示す図である。

【図１９】 本発明の実施の形態７に従う半導体装置６
００の構成を概略的に示す図である。

【図２０】 セルフテスト回路ＳＴＲｄの構成を示すブ
ロック図である。

【図２１】 本発明の実施の形態７に従う半導体試験方
法の実施例を示すフローチャートである。

【図２２】 実施の形態７の変形例に従う半導体装置７
００の構成を概略的に示す図である。

【図２３】 ウェハコンタクタを用いたウェハテストを
説明する図である。

【図２４】 ウェハコンタクタと試験対象ウェハとのコ
ンタクトを示す図である。

【符号の説明】

ＳＴ，ＳＴＲ、４６０ セルフテスト回路、ＳＴＲｂ
セルフテスト判定部、ＳＴＲａ，ＳＴＲｃ，ＳＴＲｄ
セルフテスト実行部、ＣＰ，ＣＰａ，ＣＰｂ試験対象チ
ップ、１０ 試験対象ウェハ、２０，２２０ ウェハコ
ンタクタ、１５０ テストボード、１６０ テストパタ
ーン発生部、１６４ 正誤判定部、１６６ 冗長救済判
定部、１６８ 判定結果格納部、１６９ プログラム信
号発生部、２１０ テストウェハ、３１０ メモリコ
ア。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G011 AA01 AA16 AC14 AC31 AD01 AE03 AF07 4M106 AA01 AA02 AA07 AA08 AB07 AC02 AC10 AC13 DA14 DJ17 DJ18 DJ20 DJ32

Claims (18)

【特許請求の範囲】
1. 【請求項１】 複数の第１のチップを有する試験対象ウ
   ェハに対して動作テストを実行する半導体試験装置であ
   って、 複数個の各前記第１のチップに対して、同時に電気的に
   結合可能な第１のウェハコンタクタと、 前記複数の第１のチップに対応してそれぞれ設けられ、
   各々が対応する前記第１のチップに対して前記動作テス
   トを実行する複数の試験回路とを備え、 各前記試験回路は、前記動作テストを行なうための信号
   群の少なくとも一部を、前記第１のウェハコンタクタを
   介して対応する前記第１のチップとの間で授受する、半
   導体試験装置。
2. 【請求項２】 各前記第１のチップは、電気信号を入出
   力するための複数のパッドを含み、 前記半導体試験装置は、前記第１のウェハコンタクタと
   電気的に結合可能なテストボードをさらに備え、 前記テストボードは、前記第１のウェハコンタクタを介
   して、前記複数のパッドのそれぞれと電気的に結合可能
   な複数のボード端子を有し、 各前記試験回路は、前記複数のボード端子のうちの少な
   くとも１個と接続されて前記テストボード上に実装され
   る、請求項１記載の半導体試験装置。
3. 【請求項３】 各前記第１のチップは、 電気信号を入出力するための複数のパッドと、 独立した複数のアドレス信号に応じてそれぞれが動作す
   る複数のメモリマットとを含み、 各前記メモリマットは、複数のメモリセルを有し、 各前記試験回路は、 前記動作テストを実行するために前記複数のメモリマッ
   トに供給されるテスト信号を生成するテストパターン発
   生部と、 前記複数のメモリマットにそれぞれ対応して設けられる
   複数の冗長救済判定部とを含み、 各前記冗長救済判定部は、対応する前記複数のメモリマ
   ットのうちの１つから前記テスト信号に応答して出力さ
   れるテストデータに基づいて、前記複数のメモリセル中
   の欠陥メモリセルを検出し、 前記半導体試験装置は、前記第１のウェハコンタクタと
   電気的に結合可能なテストボードをさらに備え、 前記テストボードは、前記第１のウェハコンタクタを介
   して、前記複数のパッドのそれぞれと電気的に結合可能
   な複数のボード端子を有し、 各前記冗長救済判定部は、前記複数のボード端子のうち
   の少なくとも１個と接続されて前記テストボード上に実
   装され、 前記テストパターン発生部は、対応する前記第１のチッ
   プに内蔵して設けられる、請求項１記載の半導体試験装
   置。
4. 【請求項４】 前記複数の第１のチップに対応してそれ
   ぞれ設けられる複数の第２のチップを有するテストウェ
   ハと、 複数個の各前記第２のチップに対して、同時に電気的に
   結合可能な第２のウェハコンタクタと、 前記第１のウェハコンタクタと前記第２のウェハコンタ
   クタとの間を電気的に接触させるためのテストボードと
   をさらに備え、 各前記試験回路は、前記動作テストを行なうための信号
   群のうちの少なくとも一部を、前記第１および第２のウ
   ェハコンタクタと前記テストボードとを介して対応する
   前記第１のチップとの間で授受する、請求項１記載の半
   導体試験装置。
5. 【請求項５】 各前記第１のチップは、電気信号を入出
   力するための複数の第１のパッドを含み、 各前記サブチップは、電気信号を入出力するための複数
   の第２のパッドを含み、 各前記第１のパッドは、対応する前記第２のチップに含
   まれる各前記第２のパッドと、前記第１および第２のウ
   ェハコンタクタと前記テストボードとを介して電気的に
   結合可能であり、 各前記試験回路は、前記複数の第２のパッドのうちの少
   なくとも１個と接続されて、前記複数の第２のチップの
   うちの対応する１個に搭載される、請求項４記載の半導
   体試験装置。
6. 【請求項６】 各前記第１のチップは、 電気信号を入出力するための複数の第１のパッドと、 複数のメモリセルを有するメモリマットとを含み、 各前記第２のチップは、電気信号を入出力するための複
   数の第２のパッドを含み、 各前記第１のパッドは、対応する前記第２のチップに含
   まれる各前記第２のパッドと、前記第１および第２のウ
   ェハコンタクタと前記テストボードとを介して電気的に
   結合可能であり、 各前記試験回路は、 前記動作テストを実行するために前記メモリマットに供
   給されるテスト信号を生成するテストパターン発生部
   と、 前記メモリマットに対応して設けられる冗長救済判定部
   とを含み、 前記冗長救済判定部は、前記メモリマットから前記テス
   ト信号に応答して出力されるテストデータに基づいて、
   前記複数のメモリセル中の欠陥メモリセルを検出し、 前記冗長救済判定部は、前記複数の第２のパッドのうち
   の少なくとも１個と接続されて、前記複数の第２のチッ
   プのうちの対応する１個に搭載され、 前記テストパターン発生部は、対応する前記第１のチッ
   プに内蔵して設けられる、請求項４記載の半導体試験装
   置。
7. 【請求項７】 各前記試験回路は、前記欠陥メモリセル
   を示す不良アドレスを記憶するための不良アドレス格納
   部をさらに含み、 各前記メモリマットは、前記不良アドレスを不揮発的に
   記憶するためのヒューズ素子をさらに有し、 前記ヒューズ素子は、前記テストウェハから読出された
   前記不良アドレスに基づいて、前記動作テスト後にカッ
   トされる、請求項６記載の半導体試験装置。
8. 【請求項８】 各前記メモリマットは、前記不良アドレ
   スを不揮発的に記憶するためのヒューズ素子をさらに有
   し、 各前記試験回路は、前記冗長救済判定部によって検出さ
   れた欠陥メモリセルを示す不良アドレスに基づいて、前
   記ヒューズ素子をカットするための電気信号を生成する
   プログラム信号発生部をさらに含む、請求項６記載の半
   導体試験装置。
9. 【請求項９】 各前記第１のチップは、独立した複数の
   アドレス信号に応じてそれぞれが動作する複数個の前記
   メモリマットを含み、 各前記試験回路は、前記複数個のメモリマットにそれぞ
   れ対応して設けられる複数個の前記冗長救済判定部を含
   み、 各前記冗長救済判定部は、前記複数の第２のパッドのう
   ちの少なくとも１個と接続されて、前記複数の第２のチ
   ップのうちの対応する１個に搭載される、請求項６記載
   の半導体試験装置。
10. 【請求項１０】 各前記第１のチップは、第１の機能を
    有し、 各前記第２のチップは、前記第１の機能と異なる第２の
    機能を有し、 前記複数の第１のチップのうちの１個と前記複数の第２
    のチップのうちの１個とは、マルチチップモジュールを
    構成し、 各前記試験回路は、各前記第１のチップおよび各前記第
    ２のチップの少なくとも一方に内蔵される、請求項４記
    載の半導体試験装置。
11. 【請求項１１】 ウェハレベルで動作テストを実行する
    半導体試験方法であって、 ウェハコンタクタを介して第１のウェハと第２のウェハ
    とを電気的に結合させるステップと、 前記第１のウェハ上に形成される複数の第１のチップに
    対する前記動作テストをそれぞれ行なうための複数のテ
    スト信号を、前記複数の第１のチップに対応して前記第
    ２のウェハ上にそれぞれ形成される複数の第２のチップ
    によってそれぞれ生成するステップと、 前記複数のテスト信号を前記ウェハコンタクタを介して
    前記第２のウェハから前記第１のウェハへ伝達するステ
    ップと、 前記複数のテスト信号に応答して、前記複数の第１のチ
    ップからそれぞれ出力される複数のテストデータを前記
    ウェハコンタクタを介して前記第１のウェハから前記第
    ２のウェハに伝達するステップとを備える、半導体試験
    方法。
12. 【請求項１２】 前記複数のテストデータを前記第２の
    ウェハから外部へ読出すステップをさらに備える、請求
    項１１記載の半導体試験方法。
13. 【請求項１３】 前記複数のテストデータを前記第２の
    ウェハ上の対応する前記複数の第２チップに蓄積するス
    テップをさらに備える、請求項１１記載の半導体試験方
    法。
14. 【請求項１４】 前記第２のウェハを前記複数の第２の
    チップに切断するステップと、 切断された各前記第２のチップを対応する各前記第１の
    チップと組合せて実装するステップとをさらに備える、
    請求項１３記載の半導体試験方法。
15. 【請求項１５】 独立した複数のアドレス信号に応じて
    それぞれが動作する複数のメモリマットを備え、 各前記メモリマットは、行列状に配置された複数のメモ
    リセルを有する正規メモリアレイを含み、 前記複数のメモリマットに対する動作テストを実行する
    内蔵試験回路をさらに備え、 前記内蔵試験回路は、 前記動作テストを実行するために前記複数のメモリマッ
    トに供給されるテスト信号を生成するテストパターン発
    生部と、 前記テスト信号に応答して各前記メモリマットから出力
    されるテストデータに基づいて、各前記メモリマットに
    おける前記正規メモリアレイ中の欠陥メモリセルを検出
    する冗長救済判定部と、 欠陥メモリセルを示す不良アドレスを格納する不良アド
    レス格納部とを含み、 各前記メモリマットは、 前記欠陥メモリセルを救済するための予備メモリアレイ
    と、 前記不良アドレス格納部に格納された対応する前記メモ
    リマットの前記不良アドレスと入力されたアドレス信号
    とが一致する場合において、前記予備メモリアレイを選
    択するための予備デコーダとをさらに含む、半導体装
    置。
16. 【請求項１６】 各々が第１の機能を有し、第１のウェ
    ハ上に複数個形成される第１のチップのうちの１個と、 各々が前記第１の機能と異なる第２の機能を有し、第２
    のウェハ上に複数個形成される第２のチップのうちの１
    個とを備え、 前記第２のチップは、前記第２のウェハから切り出され
    て、前記第１のチップと電気的に接続される状態で実装
    される、半導体装置。
17. 【請求項１７】 各前記第１のチップは、前記第１の機
    能を実行するための内部回路を含み、 各前記第２のチップは、前記内部回路に対する動作テス
    トを実行するための試験回路を含む、請求項１６記載の
    半導体装置。
18. 【請求項１８】 前記第２のチップの面積は、前記第１
    のチップの面積よりも小さく、 各前記第１のチップは、行列状に配置された複数のメモ
    リセルを有する内部回路を含み、 前記半導体装置は、前記内部回路の動作テストを実行す
    る試験回路をさらに備え、 前記試験回路は、 前記動作テストを実行するために前記内部回路に供給さ
    れるテスト信号を生成するテストパターン発生部と、 前記テスト信号に応答して前記内部回路から出力される
    テストデータに基づいて、前記複数のメモリセル中の欠
    陥メモリセルを検出する冗長救済判定部と、 前記欠陥メモリセルを示す不良アドレスを不揮発的に記
    憶するためのプログラム回路とを含み、 前記内部回路は、 前記欠陥メモリセルを救済するための予備メモリアレイ
    と、 前記ヒューズ回路に記憶された前記不良アドレスと入力
    されたアドレス信号とが一致する場合において、前記予
    備メモリアレイを選択するための予備デコーダとをさら
    に含み、 前記プログラム回路は、前記第２のチップ上に搭載され
    る、請求項１６記載の半導体装置。