JP2001313367A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【課題】 高耐圧高抵抗の抵抗素子を内蔵した半導体装
置の提供。 【解決手段】 メインスイッチ（ＭＳ）トランジスタ
と、このＭＳトランジスタを起動させるスタータースイ
ッチ（ＳＳ）及び起動抵抗（抵抗素子）ＳＲからなる起
動回路を有する駆動パワーＩＣにおいて、フィールド絶
縁膜上に起動抵抗を設ける。ＩＣチップの周辺領域、即
ち前記フィールド絶縁膜の下の半導体基板面にはアクテ
ィブ領域を多重に囲むフィールド・リミッティング・リ
ング（ＦＬＲ）が設けられている。抵抗素子はＦＬＲ群
の内側の始端からＦＬＲ群の外側の終端に向かって蛇行
しながら延在している。抵抗素子の始端と終端を直線的
に結ぶ線分の抵抗素子各部のポテンシャルが、前記始端
と終端を直線的に結ぶ線分に対応する前記半導体基板表
面各部のポテンシャルに一致または近似するようになっ
ている。最外周のＦＬＲ部分の内外で蛇行ピッチが異な
っている。
置の提供。 【解決手段】 メインスイッチ（ＭＳ）トランジスタ
と、このＭＳトランジスタを起動させるスタータースイ
ッチ（ＳＳ）及び起動抵抗（抵抗素子）ＳＲからなる起
動回路を有する駆動パワーＩＣにおいて、フィールド絶
縁膜上に起動抵抗を設ける。ＩＣチップの周辺領域、即
ち前記フィールド絶縁膜の下の半導体基板面にはアクテ
ィブ領域を多重に囲むフィールド・リミッティング・リ
ング（ＦＬＲ）が設けられている。抵抗素子はＦＬＲ群
の内側の始端からＦＬＲ群の外側の終端に向かって蛇行
しながら延在している。抵抗素子の始端と終端を直線的
に結ぶ線分の抵抗素子各部のポテンシャルが、前記始端
と終端を直線的に結ぶ線分に対応する前記半導体基板表
面各部のポテンシャルに一致または近似するようになっ
ている。最外周のＦＬＲ部分の内外で蛇行ピッチが異な
っている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係わり、特に、直流安定化電源であるスイッ
チングレギュレータのＩＣ（Integrated Circuit）化技
術に適用して有効な技術に関するものである。
製造方法に係わり、特に、直流安定化電源であるスイッ
チングレギュレータのＩＣ（Integrated Circuit）化技
術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】パーソナルコンピュータ，携帯電話等の
電子機器（電子回路）を高精度にかつ仕様通りに駆動す
るために直流安定化電源が使用されている。この直流安
定化電源の一つとして、スイッチング方式直流安定化電
源（スイッチングレギュレータ）が知られている。スイ
ッチングレギュレータは、交流入力電圧を一度整流した
後、トランジスタのオン・オフ回路を用いて、交流に変
換し、その後、再び整流回路により直流に変換して出力
電圧とする。スイッチングレギュレータの制御方式に
は、一定時間で発振するパルスの幅を制御するパルス幅
制御方式、負荷に応じて発振するパルス数を変化させる
周波数制御方式等がある。
電子機器（電子回路）を高精度にかつ仕様通りに駆動す
るために直流安定化電源が使用されている。この直流安
定化電源の一つとして、スイッチング方式直流安定化電
源（スイッチングレギュレータ）が知られている。スイ
ッチングレギュレータは、交流入力電圧を一度整流した
後、トランジスタのオン・オフ回路を用いて、交流に変
換し、その後、再び整流回路により直流に変換して出力
電圧とする。スイッチングレギュレータの制御方式に
は、一定時間で発振するパルスの幅を制御するパルス幅
制御方式、負荷に応じて発振するパルス数を変化させる
周波数制御方式等がある。
【０００３】スイッチングレギュレータについては、例
えば、電子情報通信学会発行「電子情報通信ハンドブッ
ク」、昭和63年３月30日発行、P246に記載されている。
また、IEEE Transactions on Electron Devices,vol.,4
4,No.11,November 1997,pp2002-2010 には、スイッチン
グレギュレータの一部を集積回路化した技術について記
載されている。この文献には、スイッチングレギュレー
タの集積回路化に際して、スパイラル状に抵抗素子を形
成し、その中心部分を高電位に接続し、外周部分を接地
電位に接続する構造（ＳＪＴ：Spiral Junction Termin
ation ）が開示されている。このスパイラル状の抵抗素
子はアクティブ領域に形成されている。
えば、電子情報通信学会発行「電子情報通信ハンドブッ
ク」、昭和63年３月30日発行、P246に記載されている。
また、IEEE Transactions on Electron Devices,vol.,4
4,No.11,November 1997,pp2002-2010 には、スイッチン
グレギュレータの一部を集積回路化した技術について記
載されている。この文献には、スイッチングレギュレー
タの集積回路化に際して、スパイラル状に抵抗素子を形
成し、その中心部分を高電位に接続し、外周部分を接地
電位に接続する構造（ＳＪＴ：Spiral Junction Termin
ation ）が開示されている。このスパイラル状の抵抗素
子はアクティブ領域に形成されている。
【０００４】一方、特開平９−１８６３１５号公報に
は、耐圧の低下を抑制するインバータ用絶縁ゲートバイ
ポーラトランジスタ（ＩＧＢＴ）が開示されている。こ
の文献には、半導体チップの周辺（周辺領域）の半導体
基板（ドリフト層）の表層部にＦＬＲ（Field Limittin
g Ring）を設け、このドリフト層上に酸化膜を介して過
電圧抑制ダイオードを形成した例が示されている。この
例では、ＦＬＲの素子寸法を過電圧抑制ダイオードの素
子の寸法の４／５とすることにより、電位分布を最適化
し、耐圧の低下を抑制している。
は、耐圧の低下を抑制するインバータ用絶縁ゲートバイ
ポーラトランジスタ（ＩＧＢＴ）が開示されている。こ
の文献には、半導体チップの周辺（周辺領域）の半導体
基板（ドリフト層）の表層部にＦＬＲ（Field Limittin
g Ring）を設け、このドリフト層上に酸化膜を介して過
電圧抑制ダイオードを形成した例が示されている。この
例では、ＦＬＲの素子寸法を過電圧抑制ダイオードの素
子の寸法の４／５とすることにより、電位分布を最適化
し、耐圧の低下を抑制している。
【０００５】
【発明が解決しようとする課題】現在、商用電源の交流
電圧は国ごとに異なっており、例えば日本では１００Ｖ
または２００Ｖであるが、米国では１１５Ｖ、欧州では
２２０Ｖ〜２４０Ｖとなっている。
電圧は国ごとに異なっており、例えば日本では１００Ｖ
または２００Ｖであるが、米国では１１５Ｖ、欧州では
２２０Ｖ〜２４０Ｖとなっている。
【０００６】スイッチングレギュレータは、メインスイ
ッチと、このメインスイッチを起動させる起動回路を有
している。起動回路はスタータースイッチと起動抵抗
（抵抗素子）で構成されている。２４０Ｖの交流を整流
した直流電源と接続するスイッチングレギュレータで
は、使用されるトランジスタの最大耐圧は７００Ｖ程度
が必要となり、製品値としてこの数字を保証するため
に、メインスイッチとスタータースイッチは最大耐圧７
５０Ｖ程度の設計値が必要となる。
ッチと、このメインスイッチを起動させる起動回路を有
している。起動回路はスタータースイッチと起動抵抗
（抵抗素子）で構成されている。２４０Ｖの交流を整流
した直流電源と接続するスイッチングレギュレータで
は、使用されるトランジスタの最大耐圧は７００Ｖ程度
が必要となり、製品値としてこの数字を保証するため
に、メインスイッチとスタータースイッチは最大耐圧７
５０Ｖ程度の設計値が必要となる。
【０００７】メインスイッチ及びスタータースイッチを
構成するトランジスタの高電圧印加時の降伏は、面積が
大きい素子にてその表面部分以外にて行なわれるのが望
ましい。具体的には、面積が小さく表面で降伏しやすい
起動抵抗素子での降伏を回避し、面積が大きく表面で降
伏し難いパワーＭＩＳＦＥＴ（Metal Insulator Semico
nductor Field Effect Transistor ）やＭＯＳＦＥＴ
（Metal Oxide Semiconductor FET)にて降伏させるのが
望ましい。このため、パワーＭＩＳＦＥＴの耐圧を７５
０Ｖ〜８００Ｖとすれば、起動抵抗の耐圧は８００Ｖ以
上とすることが望ましい。しかし、このような８００Ｖ
以上の高耐圧の起動抵抗は、これまでＩＣ化されておら
ず他に例がないため、新たに開発を進める必要がある。
構成するトランジスタの高電圧印加時の降伏は、面積が
大きい素子にてその表面部分以外にて行なわれるのが望
ましい。具体的には、面積が小さく表面で降伏しやすい
起動抵抗素子での降伏を回避し、面積が大きく表面で降
伏し難いパワーＭＩＳＦＥＴ（Metal Insulator Semico
nductor Field Effect Transistor ）やＭＯＳＦＥＴ
（Metal Oxide Semiconductor FET)にて降伏させるのが
望ましい。このため、パワーＭＩＳＦＥＴの耐圧を７５
０Ｖ〜８００Ｖとすれば、起動抵抗の耐圧は８００Ｖ以
上とすることが望ましい。しかし、このような８００Ｖ
以上の高耐圧の起動抵抗は、これまでＩＣ化されておら
ず他に例がないため、新たに開発を進める必要がある。
【０００８】本出願人においては、前記文献に示されて
いるように抵抗素子を渦巻き状に形成することを検討し
た。しかし、この抵抗素子は印加電圧が高くなると抵抗
値が下がり大きな電流が流れてしまうということを実験
によって知見した。また、この抵抗素子は、ＩＣが形成
される半導体基板の活性領域に形成されるため、ＩＣチ
ップのサイズの拡大を招き、製造コストが高くなる。ま
た、抵抗素子のレイアウトによっては、隣接する他の素
子等との間で寄生動作を起こすことが考えられる。
いるように抵抗素子を渦巻き状に形成することを検討し
た。しかし、この抵抗素子は印加電圧が高くなると抵抗
値が下がり大きな電流が流れてしまうということを実験
によって知見した。また、この抵抗素子は、ＩＣが形成
される半導体基板の活性領域に形成されるため、ＩＣチ
ップのサイズの拡大を招き、製造コストが高くなる。ま
た、抵抗素子のレイアウトによっては、隣接する他の素
子等との間で寄生動作を起こすことが考えられる。
【０００９】そこで、本出願人においては、半導体チッ
プの周辺領域に設けられるフィールド絶縁膜上に半導体
チップの中心から外周に向かう方向に蛇行した抵抗層を
有する抵抗素子を設ける構成とし、高電圧印加時に前記
フィールド絶縁膜が破壊するのを防止する技術を提案
（特願平１１−４７６０７号公報）している。前記蛇行
部分は、半導体チップのアクティブ領域を多重に囲む複
数のＦＬＲの各リング部分を横切るように延在してい
る。
プの周辺領域に設けられるフィールド絶縁膜上に半導体
チップの中心から外周に向かう方向に蛇行した抵抗層を
有する抵抗素子を設ける構成とし、高電圧印加時に前記
フィールド絶縁膜が破壊するのを防止する技術を提案
（特願平１１−４７６０７号公報）している。前記蛇行
部分は、半導体チップのアクティブ領域を多重に囲む複
数のＦＬＲの各リング部分を横切るように延在してい
る。
【００１０】しかし、このような蛇行構造抵抗素子で
は、以下のような問題があることが判明した。図２６
（ａ）〜（ｃ）は既に提案（特願平１１−４７６０７号
公報）した技術を分析検討した結果を示す図表である。
図２６（ａ）は起動抵抗（抵抗素子）ＳＲを構成する抵
抗層の蛇行パターンを示す模式図、図２６（ｂ）は駆動
パワーＩＣのＦＬＲや抵抗層等を含む部分の断面図、図
２６（ｃ）はＦＬＲを含む半導体基板表面のポテンシャ
ルと、抵抗層のポテンシャルを示すグラフである。な
お、この分析検討では、ＦＬＲをＰ１〜Ｐ５で示すよう
に５本として記載してあるが、これに限定されるもので
はない。
は、以下のような問題があることが判明した。図２６
（ａ）〜（ｃ）は既に提案（特願平１１−４７６０７号
公報）した技術を分析検討した結果を示す図表である。
図２６（ａ）は起動抵抗（抵抗素子）ＳＲを構成する抵
抗層の蛇行パターンを示す模式図、図２６（ｂ）は駆動
パワーＩＣのＦＬＲや抵抗層等を含む部分の断面図、図
２６（ｃ）はＦＬＲを含む半導体基板表面のポテンシャ
ルと、抵抗層のポテンシャルを示すグラフである。な
お、この分析検討では、ＦＬＲをＰ１〜Ｐ５で示すよう
に５本として記載してあるが、これに限定されるもので
はない。
【００１１】図２６（ｂ）には、駆動パワーＩＣが形成
された半導体チップの周辺部分の断面を示す。同図には
主面にｎ-型のエピタキシャル層２が設けられたｎ+型シ
リコンからなる半導体基板１が示されている。
された半導体チップの周辺部分の断面を示す。同図には
主面にｎ-型のエピタキシャル層２が設けられたｎ+型シ
リコンからなる半導体基板１が示されている。
【００１２】半導体チップは、トランジスタ等の素子が
形成される半導体基板のアクティブ領域の周辺に周辺領
域が位置し、この周辺領域のエピタキシャル層２の主面
にはＬＯＣＯＳ（Local Oxidation of Silicon）からな
るフィールド絶縁膜３が形成されている。そして、周辺
領域の半導体基板の主面、即ちエピタキシャル層２の主
面には、ｐ型拡散層からなるＰ１〜Ｐ５で示されるフィ
ールド・リミッティング・リング（ＦＬＲ）１３が図示
しないアクティブ領域を囲むように形成されている。な
お、Ｐ１の内側にはグランド（ＧＮＤ）電位にされるｐ
型拡散層（Ｐ０）が形成されている。
形成される半導体基板のアクティブ領域の周辺に周辺領
域が位置し、この周辺領域のエピタキシャル層２の主面
にはＬＯＣＯＳ（Local Oxidation of Silicon）からな
るフィールド絶縁膜３が形成されている。そして、周辺
領域の半導体基板の主面、即ちエピタキシャル層２の主
面には、ｐ型拡散層からなるＰ１〜Ｐ５で示されるフィ
ールド・リミッティング・リング（ＦＬＲ）１３が図示
しないアクティブ領域を囲むように形成されている。な
お、Ｐ１の内側にはグランド（ＧＮＤ）電位にされるｐ
型拡散層（Ｐ０）が形成されている。
【００１３】また、半導体チップの周縁にはガードリン
グ１４が設けられている。このガードリング１４はフィ
ールド絶縁膜３から外れたフィールド絶縁膜３よりも薄
い絶縁膜２４の下のエピタキシャル層２表面に設けられ
ている。このガードリング１４はエピタキシャル層２の
主面に高濃度に不純物を拡散したｎ+型のリング状の拡
散領域で形成されている。
グ１４が設けられている。このガードリング１４はフィ
ールド絶縁膜３から外れたフィールド絶縁膜３よりも薄
い絶縁膜２４の下のエピタキシャル層２表面に設けられ
ている。このガードリング１４はエピタキシャル層２の
主面に高濃度に不純物を拡散したｎ+型のリング状の拡
散領域で形成されている。
【００１４】前記フィールド絶縁膜３上にはポリシリコ
ン層で形成される抵抗層２０が設けられている。この抵
抗層２０はその表面を層間絶縁膜９で被われている。ま
た、前記Ｐ０上の層間絶縁膜９及びフィールド絶縁膜３
の外周部分には、それぞれコンタクト孔２１，２２，２
３が設けられている。コンタクト孔２３はフィールド絶
縁膜３から外れた薄い絶縁膜２４をも貫通するように形
成されている。
ン層で形成される抵抗層２０が設けられている。この抵
抗層２０はその表面を層間絶縁膜９で被われている。ま
た、前記Ｐ０上の層間絶縁膜９及びフィールド絶縁膜３
の外周部分には、それぞれコンタクト孔２１，２２，２
３が設けられている。コンタクト孔２３はフィールド絶
縁膜３から外れた薄い絶縁膜２４をも貫通するように形
成されている。
【００１５】また、層間絶縁膜９上には半導体チップの
周辺に沿って延在するリング状の導体膜２５〜２８が形
成されている。導体膜２５は周辺領域の内側、即ち、ア
クティブ領域側に設けられるとともに、コンタクト孔２
１にも充填されて抵抗層２０に電気的に接続されてい
る。導体膜２６は導体膜２５に近接して設けられ、基準
電位（ＧＮＤ）になるｐ型拡散層（Ｐ０）に電気的に接
続されている。導体膜２７は最外周のＦＬＲ１３上に形
成され、最外周のＦＬＲ１３に電気的に接続されてい
る。導体膜２８はコンタクト孔２２及びコンタクト孔２
３内にも充填され、抵抗層２０とガードリング１４を電
気的に接続している。
周辺に沿って延在するリング状の導体膜２５〜２８が形
成されている。導体膜２５は周辺領域の内側、即ち、ア
クティブ領域側に設けられるとともに、コンタクト孔２
１にも充填されて抵抗層２０に電気的に接続されてい
る。導体膜２６は導体膜２５に近接して設けられ、基準
電位（ＧＮＤ）になるｐ型拡散層（Ｐ０）に電気的に接
続されている。導体膜２７は最外周のＦＬＲ１３上に形
成され、最外周のＦＬＲ１３に電気的に接続されてい
る。導体膜２８はコンタクト孔２２及びコンタクト孔２
３内にも充填され、抵抗層２０とガードリング１４を電
気的に接続している。
【００１６】前記ＦＬＲ１３群では、印加電圧の増加に
つれて、アバランシェ降伏が起きる前に内周のＦＬＲ１
３から外周のＦＬＲ１３に空乏層が延びてパンチスルー
する構成になっており、最終的には最外周のＦＬＲ１３
のｐｎ接合部分で降伏するようになっている。ＦＬＲ１
３を設けることによって、パンチスルー耐圧とＦＬＲ１
３の数との積の分耐圧が向上することになる。従って、
起動抵抗ＳＲの耐圧は前記ＦＬＲ１３部分の耐圧と、フ
ィールド絶縁膜３厚さ等に起因する耐圧との和となり、
総合的な耐圧は８００Ｖ以上とさせるものである。
つれて、アバランシェ降伏が起きる前に内周のＦＬＲ１
３から外周のＦＬＲ１３に空乏層が延びてパンチスルー
する構成になっており、最終的には最外周のＦＬＲ１３
のｐｎ接合部分で降伏するようになっている。ＦＬＲ１
３を設けることによって、パンチスルー耐圧とＦＬＲ１
３の数との積の分耐圧が向上することになる。従って、
起動抵抗ＳＲの耐圧は前記ＦＬＲ１３部分の耐圧と、フ
ィールド絶縁膜３厚さ等に起因する耐圧との和となり、
総合的な耐圧は８００Ｖ以上とさせるものである。
【００１７】コンタクト孔２１に対応する抵抗層部分が
抵抗素子（起動抵抗）ＳＲの始端３１となり、コンタク
ト孔２２に対応する抵抗層部分が起動抵抗ＳＲの終端３
２となる。始端３１から終端３２に至る起動抵抗ＳＲと
しての抵抗層２０のパターンは、図２６（ａ）に示すよ
うに、一定ピッチで一定振幅の蛇行パターンとなってい
る。図２６（ｂ）では特に蛇行状態は明記せず簡略化し
てある。
抵抗素子（起動抵抗）ＳＲの始端３１となり、コンタク
ト孔２２に対応する抵抗層部分が起動抵抗ＳＲの終端３
２となる。始端３１から終端３２に至る起動抵抗ＳＲと
しての抵抗層２０のパターンは、図２６（ａ）に示すよ
うに、一定ピッチで一定振幅の蛇行パターンとなってい
る。図２６（ｂ）では特に蛇行状態は明記せず簡略化し
てある。
【００１８】このように抵抗層２０を蛇行させるパター
ンとすることによって、抵抗層２０を長くして放熱面積
の増大と電界強度の緩和を図っている。従って、抵抗素
子の発熱による破壊及び過電界による破壊を防止するこ
とができる。また、抵抗層２０は、蛇行パターンとする
ことにより、始端３１と終端３２を直線的に結ぶ線分に
置き換えた抵抗素子の単位長さ当たりの抵抗値を大きく
して所定の抵抗値を得る構造になっている。
ンとすることによって、抵抗層２０を長くして放熱面積
の増大と電界強度の緩和を図っている。従って、抵抗素
子の発熱による破壊及び過電界による破壊を防止するこ
とができる。また、抵抗層２０は、蛇行パターンとする
ことにより、始端３１と終端３２を直線的に結ぶ線分に
置き換えた抵抗素子の単位長さ当たりの抵抗値を大きく
して所定の抵抗値を得る構造になっている。
【００１９】このようにＦＬＲ１３が配置される領域を
含むフィールド絶縁膜３上に起動抵抗ＳＲを設けること
によって、起動抵抗ＳＲに高電位が加わった際、起動抵
抗ＳＲに発生する電界とＦＬＲ１３に発生する電界との
差が小さくなり、フィールド絶縁膜３に加わる電界が緩
和され、フィールド絶縁膜３の破壊が防止される。
含むフィールド絶縁膜３上に起動抵抗ＳＲを設けること
によって、起動抵抗ＳＲに高電位が加わった際、起動抵
抗ＳＲに発生する電界とＦＬＲ１３に発生する電界との
差が小さくなり、フィールド絶縁膜３に加わる電界が緩
和され、フィールド絶縁膜３の破壊が防止される。
【００２０】しかし、本発明者等による分析によれば、
起動抵抗ＳＲのポテンシャルと、ＦＬＲ１３が設けられ
る半導体基板表面のポテンシャルは、図２６（ｃ）に示
すように、相互に近似するものではなく、最外周のＦＬ
Ｒ１３部分で最も大きくなることが判明した。これは、
抵抗層２０が始端３１から終端３２に至る同じ太さとな
る抵抗層２０を同一蛇行幅で等ピッチで形成してあるこ
とから、起動抵抗ＳＲの始端３１から終端３２に至る直
線に置き換えた状態での抵抗のポテンシャルは、図２６
（ｃ）に示すように直線になる。しかし、半導体基板の
表面、即ちフィールド絶縁膜３と半導体基板１との界面
でのポテンシャルは、図２６（ｃ）に示すように、ＦＬ
Ｒ１３部分では段階的に変化し、最外周のＦＬＲ１３を
外れた領域では曲線を描くようにポテンシャルが変化す
ることが判明した。
起動抵抗ＳＲのポテンシャルと、ＦＬＲ１３が設けられ
る半導体基板表面のポテンシャルは、図２６（ｃ）に示
すように、相互に近似するものではなく、最外周のＦＬ
Ｒ１３部分で最も大きくなることが判明した。これは、
抵抗層２０が始端３１から終端３２に至る同じ太さとな
る抵抗層２０を同一蛇行幅で等ピッチで形成してあるこ
とから、起動抵抗ＳＲの始端３１から終端３２に至る直
線に置き換えた状態での抵抗のポテンシャルは、図２６
（ｃ）に示すように直線になる。しかし、半導体基板の
表面、即ちフィールド絶縁膜３と半導体基板１との界面
でのポテンシャルは、図２６（ｃ）に示すように、ＦＬ
Ｒ１３部分では段階的に変化し、最外周のＦＬＲ１３を
外れた領域では曲線を描くようにポテンシャルが変化す
ることが判明した。
【００２１】最外周のＦＬＲ１３部分では高電界が発生
する。この電界により、バルクで発生した電子・正孔対
のうちの電子が強く抵抗層２０であるポリシリコン層側
に引き付けられ、その下のフィールド絶縁膜３中に多量
にトラップされる。この電荷により半導体基板の表面の
ＦＬＲ１３間のｎ-型のエピタキシャル層２の表面がｐ
型に反転してチャネルリークが発生して耐圧低下が起き
る。
する。この電界により、バルクで発生した電子・正孔対
のうちの電子が強く抵抗層２０であるポリシリコン層側
に引き付けられ、その下のフィールド絶縁膜３中に多量
にトラップされる。この電荷により半導体基板の表面の
ＦＬＲ１３間のｎ-型のエピタキシャル層２の表面がｐ
型に反転してチャネルリークが発生して耐圧低下が起き
る。
【００２２】本発明者等は、駆動パワーＩＣの測定試験
を行った。図２８は駆動パワーＩＣ（ＰＷ ＭＯＳチッ
プ）の測定回路である。駆動パワーＩＣは、特に限定は
されないが、メインスイッチＭＳ，スタータースイッチ
ＳＳ及び起動抵抗ＳＲがシリコン半導体基板にモノリシ
ックに組み込まれた構造となっている。メインスイッチ
ＭＳは、セル数が２２７０となるメインＭＯＳ（ＭＡＩ
Ｎ−ＭＯＳ）と、セル数が２セルとなる電流検出（Curr
ent Sence ）を行うＣＳ−ＭＯＳで構成されている。ま
た、メインスイッチＭＳの４つの電極はそれぞれドレイ
ン端子（DRAIN），ソース端子（SOURCE），ゲート端子
（GATE），電流検出端子（CS）にそれぞれ接続されてい
る。
を行った。図２８は駆動パワーＩＣ（ＰＷ ＭＯＳチッ
プ）の測定回路である。駆動パワーＩＣは、特に限定は
されないが、メインスイッチＭＳ，スタータースイッチ
ＳＳ及び起動抵抗ＳＲがシリコン半導体基板にモノリシ
ックに組み込まれた構造となっている。メインスイッチ
ＭＳは、セル数が２２７０となるメインＭＯＳ（ＭＡＩ
Ｎ−ＭＯＳ）と、セル数が２セルとなる電流検出（Curr
ent Sence ）を行うＣＳ−ＭＯＳで構成されている。ま
た、メインスイッチＭＳの４つの電極はそれぞれドレイ
ン端子（DRAIN），ソース端子（SOURCE），ゲート端子
（GATE），電流検出端子（CS）にそれぞれ接続されてい
る。
【００２３】スタータースイッチＳＳは、特に限定はさ
れないが、セル数が６０となるＭＯＳ（Start-ＭＯＳ）
からなり、３つの電極はそれぞれドレイン端子，起動回
路用制御端子（Start-ＭＯＳ Gate ），起動回路用ソー
ス端子（Start-ＭＯＳ Source）にそれぞれ接続されて
いる。スタータースイッチＳＳのゲートとドレイン端子
間には起動抵抗ＳＲ（例えば、２ＭΩ）が直列に接続さ
れている。
れないが、セル数が６０となるＭＯＳ（Start-ＭＯＳ）
からなり、３つの電極はそれぞれドレイン端子，起動回
路用制御端子（Start-ＭＯＳ Gate ），起動回路用ソー
ス端子（Start-ＭＯＳ Source）にそれぞれ接続されて
いる。スタータースイッチＳＳのゲートとドレイン端子
間には起動抵抗ＳＲ（例えば、２ＭΩ）が直列に接続さ
れている。
【００２４】このような駆動パワーＩＣのドレイン端子
と他の端子間にＶdsを印加し、電流計でＩdsを測定して
得た特性が図２７のグラフである。図２７は駆動パワー
ＩＣを室温１５０℃，Ｖds＝７５０Ｖなる環境下で試験
した初期（０時間）と試験後（４８時間）の耐圧劣化波
形の比較を示すものである。同グラフは、横軸が電圧
（Ｖds）で、縦軸が電流（Ｉds）である。初期特性で
は、印加電圧が８００Ｖ程度でアバランシェ降伏が発生
しているのに対し、試験後の特性では印加電圧が６００
Ｖ程度を越すとチャネル性のリーク電流が発生して電流
の増大が起き、印加電圧が８００Ｖ程度でアバランシェ
降伏に至ることが判明した。そして、このような不良現
象を防止する構造検討に先立って、抵抗素子のポテンシ
ャルと、半導体基板の表面のポテンシャルをシュミレー
ションによって得たのが、図２６（ｃ）ポテンシャル図
である。
と他の端子間にＶdsを印加し、電流計でＩdsを測定して
得た特性が図２７のグラフである。図２７は駆動パワー
ＩＣを室温１５０℃，Ｖds＝７５０Ｖなる環境下で試験
した初期（０時間）と試験後（４８時間）の耐圧劣化波
形の比較を示すものである。同グラフは、横軸が電圧
（Ｖds）で、縦軸が電流（Ｉds）である。初期特性で
は、印加電圧が８００Ｖ程度でアバランシェ降伏が発生
しているのに対し、試験後の特性では印加電圧が６００
Ｖ程度を越すとチャネル性のリーク電流が発生して電流
の増大が起き、印加電圧が８００Ｖ程度でアバランシェ
降伏に至ることが判明した。そして、このような不良現
象を防止する構造検討に先立って、抵抗素子のポテンシ
ャルと、半導体基板の表面のポテンシャルをシュミレー
ションによって得たのが、図２６（ｃ）ポテンシャル図
である。
【００２５】そこで、本発明者は、起動抵抗（抵抗素
子）ＳＲのポテンシャルと、これに対応する半導体基板
の表面のポテンシャルを一致または近似させることを考
え本発明をなした。
子）ＳＲのポテンシャルと、これに対応する半導体基板
の表面のポテンシャルを一致または近似させることを考
え本発明をなした。
【００２６】本発明の目的は、高耐圧高抵抗の抵抗素子
を内蔵した半導体装置及びその製造方法を提供すること
にある。本発明の他の目的は、スイッチングレギュレー
タ用の高耐圧高抵抗の起動抵抗を内蔵した半導体装置
（駆動パワーＩＣ）及びその製造方法を提供することに
ある。本発明の他の目的は、高耐圧高抵抗の抵抗素子を
半導体装置を大きくすることなく製造できる技術を提供
することにある。本発明の前記ならびにそのほかの目的
と新規な特徴は、本明細書の記述および添付図面からあ
きらかになるであろう。
を内蔵した半導体装置及びその製造方法を提供すること
にある。本発明の他の目的は、スイッチングレギュレー
タ用の高耐圧高抵抗の起動抵抗を内蔵した半導体装置
（駆動パワーＩＣ）及びその製造方法を提供することに
ある。本発明の他の目的は、高耐圧高抵抗の抵抗素子を
半導体装置を大きくすることなく製造できる技術を提供
することにある。本発明の前記ならびにそのほかの目的
と新規な特徴は、本明細書の記述および添付図面からあ
きらかになるであろう。
【００２７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
【００２８】（１）トランジスタが形成されるアクティ
ブ領域及び前記アクティブ領域を囲み表面がフィールド
絶縁膜で被われる周辺領域を有する半導体基板と、前記
周辺領域の半導体基板表面に設けられ前記アクティブ領
域を多重に囲む複数のフィールド・リミッティング・リ
ング（ＦＬＲ）と、前記フィールド絶縁膜上に形成され
前記ＦＬＲ群の内側から外側に向かって延在し、前記Ｆ
ＬＲ群の内側の始端が前記トランジスタの低電位となる
電極に接続され、前記ＦＬＲ群の外側の終端が前記トラ
ンジスタの高電位となる電極に接続される抵抗素子と、
前記抵抗素子を被う層間絶縁膜と、前記最外周のＦＬＲ
に対応して前記層間絶縁膜上に形成され、最外周のＦＬ
Ｒに電気的に接続されるフィールドプレートとを有する
半導体装置であって、前記抵抗素子の始端と終端を直線
的に結ぶ線分に置き換えた抵抗素子の抵抗値は、前記線
分の一部の単位長さ当たりの抵抗値が他の部分の単位長
さ当たりの抵抗値と異なっている。
ブ領域及び前記アクティブ領域を囲み表面がフィールド
絶縁膜で被われる周辺領域を有する半導体基板と、前記
周辺領域の半導体基板表面に設けられ前記アクティブ領
域を多重に囲む複数のフィールド・リミッティング・リ
ング（ＦＬＲ）と、前記フィールド絶縁膜上に形成され
前記ＦＬＲ群の内側から外側に向かって延在し、前記Ｆ
ＬＲ群の内側の始端が前記トランジスタの低電位となる
電極に接続され、前記ＦＬＲ群の外側の終端が前記トラ
ンジスタの高電位となる電極に接続される抵抗素子と、
前記抵抗素子を被う層間絶縁膜と、前記最外周のＦＬＲ
に対応して前記層間絶縁膜上に形成され、最外周のＦＬ
Ｒに電気的に接続されるフィールドプレートとを有する
半導体装置であって、前記抵抗素子の始端と終端を直線
的に結ぶ線分に置き換えた抵抗素子の抵抗値は、前記線
分の一部の単位長さ当たりの抵抗値が他の部分の単位長
さ当たりの抵抗値と異なっている。
【００２９】例えば、前記抵抗素子の始端と終端を直線
的に結ぶ線分の抵抗素子各部のポテンシャルが、前記始
端と終端を直線的に結ぶ線分に対応する前記半導体基板
表面各部のポテンシャルに一致または近似するようにな
っている。抵抗素子のシート抵抗は１０ｋΩ／□以下で
ある。
的に結ぶ線分の抵抗素子各部のポテンシャルが、前記始
端と終端を直線的に結ぶ線分に対応する前記半導体基板
表面各部のポテンシャルに一致または近似するようにな
っている。抵抗素子のシート抵抗は１０ｋΩ／□以下で
ある。
【００３０】半導体装置は、例えば、信号が供給される
第１端子と、基準電位が供給される第２端子と、制御端
子と、電流検出端子と、起動回路用制御端子と、起動回
路用の基準電位が供給される起動回路用第２端子とを有
し、前記第１端子に接続される第１電極と、前記第２端
子に接続される第２電極と、前記制御端子に接続される
制御電極と、前記電流検出端子に接続され前記第１電極
の出力電流を検出する電流検出電極を有するメインスイ
ッチ用トランジスタと、前記第１端子に接続される起動
用第１電極と、前記起動回路用第２端子に接続される起
動用第２電極と、前記起動回路用制御端子に接続される
起動用制御電極とを有するスタータースイッチ用トラン
ジスタと、前記第１端子と前記起動用制御電極との間に
直列に接続される起動抵抗とを有する半導体装置であっ
て、前記起動抵抗が前記構成になっている。
第１端子と、基準電位が供給される第２端子と、制御端
子と、電流検出端子と、起動回路用制御端子と、起動回
路用の基準電位が供給される起動回路用第２端子とを有
し、前記第１端子に接続される第１電極と、前記第２端
子に接続される第２電極と、前記制御端子に接続される
制御電極と、前記電流検出端子に接続され前記第１電極
の出力電流を検出する電流検出電極を有するメインスイ
ッチ用トランジスタと、前記第１端子に接続される起動
用第１電極と、前記起動回路用第２端子に接続される起
動用第２電極と、前記起動回路用制御端子に接続される
起動用制御電極とを有するスタータースイッチ用トラン
ジスタと、前記第１端子と前記起動用制御電極との間に
直列に接続される起動抵抗とを有する半導体装置であっ
て、前記起動抵抗が前記構成になっている。
【００３１】具体的には、前記抵抗素子は、抵抗素子の
始端と終端との間に蛇行部分を有するとともに、前記蛇
行部分の１乃至複数箇所では蛇行ピッチが異なってい
る。また、最外周の前記フィールド・リミッティング・
リング部分を隔ててその内側と外側の前記線分における
単位長さ当たりの抵抗値は相互に異なっている。
始端と終端との間に蛇行部分を有するとともに、前記蛇
行部分の１乃至複数箇所では蛇行ピッチが異なってい
る。また、最外周の前記フィールド・リミッティング・
リング部分を隔ててその内側と外側の前記線分における
単位長さ当たりの抵抗値は相互に異なっている。
【００３２】抵抗素子の他の構成としては、 （ａ）抵抗素子は、蛇行部分を有するとともに、蛇行す
る幅が広い広蛇行部分と、蛇行する幅が狭い狭蛇行部分
とを有する。 （ｂ）抵抗素子は、抵抗素子の始端と終端との間に蛇行
する蛇行部分と、前記線分に沿う直線部分とを有する。 （ｃ）抵抗素子は、１乃至複数箇所で抵抗線幅が異なっ
ている。 （ｄ）抵抗素子は、前記線分に沿う直線形状の抵抗素子
となるとともに、線幅が一部で異なっている。 （ｅ）抵抗素子は不純物が添加されたポリシリコン層で
形成されている。 （ｆ）抵抗素子は、金属部分と、この金属部分に電気的
に接続される不純物が添加されたポリシリコン層で形成
されている。 （ｇ）抵抗素子は、１乃至複数箇所でシート抵抗が異な
っている。 （ｈ）抵抗素子各部と前記半導体基板表面各部の電界が
小さくなるように、前記フィールド絶縁膜の厚さは３〜
５μｍ程度になっている。
る幅が広い広蛇行部分と、蛇行する幅が狭い狭蛇行部分
とを有する。 （ｂ）抵抗素子は、抵抗素子の始端と終端との間に蛇行
する蛇行部分と、前記線分に沿う直線部分とを有する。 （ｃ）抵抗素子は、１乃至複数箇所で抵抗線幅が異なっ
ている。 （ｄ）抵抗素子は、前記線分に沿う直線形状の抵抗素子
となるとともに、線幅が一部で異なっている。 （ｅ）抵抗素子は不純物が添加されたポリシリコン層で
形成されている。 （ｆ）抵抗素子は、金属部分と、この金属部分に電気的
に接続される不純物が添加されたポリシリコン層で形成
されている。 （ｇ）抵抗素子は、１乃至複数箇所でシート抵抗が異な
っている。 （ｈ）抵抗素子各部と前記半導体基板表面各部の電界が
小さくなるように、前記フィールド絶縁膜の厚さは３〜
５μｍ程度になっている。
【００３３】このような半導体装置は以下の方法で製造
される。半導体基板の主面のアクティブ領域にトランジ
スタが設けられるとともに、前記アクティブ領域を囲む
周辺領域に前記アクティブ領域を多重に囲むように複数
のフィールド・リミッティング・リングが設けられた半
導体装置の製造方法であって、前記半導体基板の主面の
周辺領域に前記アクティブ領域を多重に囲むようにフィ
ールド・リミッティング・リングを複数形成する工程
と、前記半導体基板の周辺領域上及び所定箇所にフィー
ルド絶縁膜を形成する工程と、前記フィールド絶縁膜上
に前記トランジスタに接続される抵抗素子を構成するた
めの抵抗層を、前記フィールド・リミッティング・リン
グ群の内側の始端から外側の終端に向かって延在するよ
うに形成する工程とを有する。
される。半導体基板の主面のアクティブ領域にトランジ
スタが設けられるとともに、前記アクティブ領域を囲む
周辺領域に前記アクティブ領域を多重に囲むように複数
のフィールド・リミッティング・リングが設けられた半
導体装置の製造方法であって、前記半導体基板の主面の
周辺領域に前記アクティブ領域を多重に囲むようにフィ
ールド・リミッティング・リングを複数形成する工程
と、前記半導体基板の周辺領域上及び所定箇所にフィー
ルド絶縁膜を形成する工程と、前記フィールド絶縁膜上
に前記トランジスタに接続される抵抗素子を構成するた
めの抵抗層を、前記フィールド・リミッティング・リン
グ群の内側の始端から外側の終端に向かって延在するよ
うに形成する工程とを有する。
【００３４】前記抵抗素子の始端と終端を直線的に結ぶ
線分に置き換えた抵抗素子の抵抗値が、前記線分の一部
の単位長さ当たりの抵抗値が他の部分の単位長さ当たり
の抵抗値と異なるようなパターンに前記抵抗層を形成す
る。前記抵抗素子の始端と終端を直線的に結ぶ線分の抵
抗素子各部のポテンシャルが、前記始端と終端を直線的
に結ぶ線分に対応する前記半導体基板表面各部のポテン
シャルに一致または近似するようなパターンに前記抵抗
層を形成する。
線分に置き換えた抵抗素子の抵抗値が、前記線分の一部
の単位長さ当たりの抵抗値が他の部分の単位長さ当たり
の抵抗値と異なるようなパターンに前記抵抗層を形成す
る。前記抵抗素子の始端と終端を直線的に結ぶ線分の抵
抗素子各部のポテンシャルが、前記始端と終端を直線的
に結ぶ線分に対応する前記半導体基板表面各部のポテン
シャルに一致または近似するようなパターンに前記抵抗
層を形成する。
【００３５】前記抵抗層を導体層形成とパターニングに
より、またはマスクを使用した蒸着法により形成し、そ
の抵抗層パターンを、蛇行パターン，一部で蛇行ピッチ
が異なる蛇行パターン，一部で蛇行幅が異なる蛇行パタ
ーン，前記各蛇行パターンと直線部分との組み合わせパ
ターン，前記各パターンで１乃至複数箇所で抵抗線幅が
異なるパターン，直線でかつ１乃至複数箇所で抵抗線幅
が異なるパターンに形成する。
より、またはマスクを使用した蒸着法により形成し、そ
の抵抗層パターンを、蛇行パターン，一部で蛇行ピッチ
が異なる蛇行パターン，一部で蛇行幅が異なる蛇行パタ
ーン，前記各蛇行パターンと直線部分との組み合わせパ
ターン，前記各パターンで１乃至複数箇所で抵抗線幅が
異なるパターン，直線でかつ１乃至複数箇所で抵抗線幅
が異なるパターンに形成する。
【００３６】前記トランジスタを電界効果トランジスタ
で形成するとともに、トランジスタのゲート電極をポリ
シリコン層で形成する際、前記抵抗層を同時にポリシリ
コン層で形成し、必要に応じて不純物を添加してシート
抵抗を調整する。
で形成するとともに、トランジスタのゲート電極をポリ
シリコン層で形成する際、前記抵抗層を同時にポリシリ
コン層で形成し、必要に応じて不純物を添加してシート
抵抗を調整する。
【００３７】（２）上記（１）の構成において、前記抵
抗素子の始端と終端を直線的に結ぶ線分に置き換えた抵
抗素子の抵抗値が、前記線分における単位長さ当たりの
抵抗値は段階的に変化し、前記抵抗素子の各部のポテン
シャルと前記半導体基板表面各部のポテンシャルは一致
または近似するようになっている。
抗素子の始端と終端を直線的に結ぶ線分に置き換えた抵
抗素子の抵抗値が、前記線分における単位長さ当たりの
抵抗値は段階的に変化し、前記抵抗素子の各部のポテン
シャルと前記半導体基板表面各部のポテンシャルは一致
または近似するようになっている。
【００３８】（３）上記（１）または（２）の構成にお
いて、前記各フィールド・リミッティング・リングと、
各フィールド・リミッティング・リングに重なる前記抵
抗素子部分はそれぞれ電気的に接続されている。
いて、前記各フィールド・リミッティング・リングと、
各フィールド・リミッティング・リングに重なる前記抵
抗素子部分はそれぞれ電気的に接続されている。
【００３９】このような半導体装置の製造においては、
前記フィールド・リミッティング・リングを形成し、前
記フィールド絶縁膜を形成し、前記抵抗層を形成し、前
記抵抗層を被う層間絶縁膜を形成した後、前記層間絶縁
膜にコンタクト孔を開けるとともに、導体を選択的に前
記層間絶縁膜上に形成して前記各フィールド・リミッテ
ィング・リングと、各フィールド・リミッティング・リ
ングに重なる前記抵抗素子部分を電気的に接続する。
前記フィールド・リミッティング・リングを形成し、前
記フィールド絶縁膜を形成し、前記抵抗層を形成し、前
記抵抗層を被う層間絶縁膜を形成した後、前記層間絶縁
膜にコンタクト孔を開けるとともに、導体を選択的に前
記層間絶縁膜上に形成して前記各フィールド・リミッテ
ィング・リングと、各フィールド・リミッティング・リ
ングに重なる前記抵抗素子部分を電気的に接続する。
【００４０】前記（１）の手段によれば、（ａ）抵抗素
子の始端と終端を直線的に結ぶ線分の抵抗素子各部のポ
テンシャルが、前記始端と終端を直線的に結ぶ線分に対
応する前記半導体基板表面各部のポテンシャルに一致ま
たは近似するようになっている。従って、抵抗素子（起
動抵抗）に高電圧が印加された状態でも、バルクで発生
した電子・正孔対も電界によってどこか特定の箇所に引
きつけられることもない。この結果、発生した電子・正
孔対は再結合して電気的に中性化することになり、フィ
ールド・リミッティング・リング間にチャネルができる
こともなく、耐圧は安定し耐圧劣化を抑止することがで
きる。
子の始端と終端を直線的に結ぶ線分の抵抗素子各部のポ
テンシャルが、前記始端と終端を直線的に結ぶ線分に対
応する前記半導体基板表面各部のポテンシャルに一致ま
たは近似するようになっている。従って、抵抗素子（起
動抵抗）に高電圧が印加された状態でも、バルクで発生
した電子・正孔対も電界によってどこか特定の箇所に引
きつけられることもない。この結果、発生した電子・正
孔対は再結合して電気的に中性化することになり、フィ
ールド・リミッティング・リング間にチャネルができる
こともなく、耐圧は安定し耐圧劣化を抑止することがで
きる。
【００４１】（ｂ）起動抵抗を形成する抵抗層のシート
抵抗は１０ｋΩ／□以下とすることにより、温度上昇に
よるシート抵抗の低下を防止できるため、ある印加電圧
における発熱量の一定化ができる。また、抵抗層を蛇行
させて長くすることから放熱面積も増大して熱放散効率
が増大する。これらのことから、高電圧が起動抵抗に印
加されても、発熱に起因する抵抗層であるポリシリコン
層の溶融による破壊事故が防止できる。
抵抗は１０ｋΩ／□以下とすることにより、温度上昇に
よるシート抵抗の低下を防止できるため、ある印加電圧
における発熱量の一定化ができる。また、抵抗層を蛇行
させて長くすることから放熱面積も増大して熱放散効率
が増大する。これらのことから、高電圧が起動抵抗に印
加されても、発熱に起因する抵抗層であるポリシリコン
層の溶融による破壊事故が防止できる。
【００４２】（ｃ）上記（ａ），（ｂ）により、信頼性
の高い半導体装置、即ちスイッチングレギュレータ用の
駆動パワーＩＣを提供することができる。
の高い半導体装置、即ちスイッチングレギュレータ用の
駆動パワーＩＣを提供することができる。
【００４３】（ｄ）起動抵抗はアクティブ領域ではなく
周辺領域のフィールド絶縁膜上に形成されることから、
起動抵抗をアクティブ領域に形成する構造に比較して半
導体チップの小型化が可能になり、半導体装置の製造コ
ストの低減が達成できる。
周辺領域のフィールド絶縁膜上に形成されることから、
起動抵抗をアクティブ領域に形成する構造に比較して半
導体チップの小型化が可能になり、半導体装置の製造コ
ストの低減が達成できる。
【００４４】前記（２）の手段によれば、前記（１）の
手段の場合と同様に耐圧劣化を抑止できるとともに、抵
抗層であるポリシリコン層の発熱に起因する破壊事故を
防止できる。
手段の場合と同様に耐圧劣化を抑止できるとともに、抵
抗層であるポリシリコン層の発熱に起因する破壊事故を
防止できる。
【００４５】前記（３）の手段によれば、各フィールド
・リミッティング・リングと、各フィールド・リミッテ
ィング・リングに重なる前記抵抗素子部分はそれぞれ電
気的に接続されていて、それぞれの部位において等電位
になることから、前記（１）の手段の場合と同様に、抵
抗素子のポテンシャルと半導体基板の表面のポテンシャ
ルは各部で一致または近似するため、耐圧劣化を抑止で
きるとともに、抵抗層であるポリシリコン層の発熱に起
因する破壊事故を防止できる。
・リミッティング・リングと、各フィールド・リミッテ
ィング・リングに重なる前記抵抗素子部分はそれぞれ電
気的に接続されていて、それぞれの部位において等電位
になることから、前記（１）の手段の場合と同様に、抵
抗素子のポテンシャルと半導体基板の表面のポテンシャ
ルは各部で一致または近似するため、耐圧劣化を抑止で
きるとともに、抵抗層であるポリシリコン層の発熱に起
因する破壊事故を防止できる。
【００４６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
【００４７】（実施形態１）図１乃至図１６は本発明の
一実施形態（実施形態１）である半導体装置及びその製
造方法に係わる図である。本実施形態１の半導体装置
は、スイッチングレギュレータの駆動パワーＩＣを構成
するものである。駆動パワーＩＣはメインスイッチＭＳ
と、このメインスイッチＭＳを起動させる起動回路から
なり、起動回路はスタータースイッチＳＳと起動抵抗
（抵抗素子）ＳＲからなる。メインスイッチＭＳ及びス
タータースイッチＳＳはＭＩＳＦＥＴ（ＭＯＳＦＥＴ）
で構成されている。起動抵抗ＳＲはシート抵抗を１０ｋ
Ω／□として発熱量の増加を抑え、かつ蛇行させるなど
して長くし放熱面積の増大を図り、抵抗層を構成するポ
リシリコン層の熱に起因する破壊を防止するようになっ
ている。
一実施形態（実施形態１）である半導体装置及びその製
造方法に係わる図である。本実施形態１の半導体装置
は、スイッチングレギュレータの駆動パワーＩＣを構成
するものである。駆動パワーＩＣはメインスイッチＭＳ
と、このメインスイッチＭＳを起動させる起動回路から
なり、起動回路はスタータースイッチＳＳと起動抵抗
（抵抗素子）ＳＲからなる。メインスイッチＭＳ及びス
タータースイッチＳＳはＭＩＳＦＥＴ（ＭＯＳＦＥＴ）
で構成されている。起動抵抗ＳＲはシート抵抗を１０ｋ
Ω／□として発熱量の増加を抑え、かつ蛇行させるなど
して長くし放熱面積の増大を図り、抵抗層を構成するポ
リシリコン層の熱に起因する破壊を防止するようになっ
ている。
【００４８】図２はスイッチングレギュレータの回路図
である。この回路は必要箇所だけ簡単に説明すると、商
用電源（例えば交流２４０Ｖ）が供給される入力端子
（ＡＣＩＮＰＵＴ）とトランス４０の１次側コイル４１
との間には、ダイオードブリッジ整流回路４２と平滑コ
ンデンサ４３等によって全波整流回路が形成されてい
る。トランス４０の２次側コイル４４にはダイオード４
５と平滑コンデンサ４６等によって構成される半波整流
回路が接続され出力端子（ＯＵＴＰＵＴ）から直流電圧
を出力する。
である。この回路は必要箇所だけ簡単に説明すると、商
用電源（例えば交流２４０Ｖ）が供給される入力端子
（ＡＣＩＮＰＵＴ）とトランス４０の１次側コイル４１
との間には、ダイオードブリッジ整流回路４２と平滑コ
ンデンサ４３等によって全波整流回路が形成されてい
る。トランス４０の２次側コイル４４にはダイオード４
５と平滑コンデンサ４６等によって構成される半波整流
回路が接続され出力端子（ＯＵＴＰＵＴ）から直流電圧
を出力する。
【００４９】１次側コイル４１はパルス幅制御回路（コ
ントロールＩＣ）５０のドレイン（Ｄｒａｉｎ）端子に
接続されている。パルス幅制御回路５０は、他に電源
（ＶDD）端子，ソース（Ｓｏｕｒｃｅ）端子，コンパレ
ータ（ＣＯＭＰ）端子，キャパシタオブタイミング（Ｃ
Ｔ）端子，フィードバック（ＦＢ）端子を有する。Ｄｒ
ａｉｎ端子とＳｏｕｒｃｅ端子との間には、メインスイ
ッチＭＳが接続される。Ｄｒａｉｎ端子とＶDD端子との
間にはスタータースイッチＳＳが接続されるとともに、
スタータースイッチＳＳのゲート電極とＤｒａｉｎ端子
との間には起動抵抗ＳＲが接続され、起動回路を構成し
ている。ドレイン電圧がある程度上昇すると起動回路が
動作を開始する。
ントロールＩＣ）５０のドレイン（Ｄｒａｉｎ）端子に
接続されている。パルス幅制御回路５０は、他に電源
（ＶDD）端子，ソース（Ｓｏｕｒｃｅ）端子，コンパレ
ータ（ＣＯＭＰ）端子，キャパシタオブタイミング（Ｃ
Ｔ）端子，フィードバック（ＦＢ）端子を有する。Ｄｒ
ａｉｎ端子とＳｏｕｒｃｅ端子との間には、メインスイ
ッチＭＳが接続される。Ｄｒａｉｎ端子とＶDD端子との
間にはスタータースイッチＳＳが接続されるとともに、
スタータースイッチＳＳのゲート電極とＤｒａｉｎ端子
との間には起動抵抗ＳＲが接続され、起動回路を構成し
ている。ドレイン電圧がある程度上昇すると起動回路が
動作を開始する。
【００５０】また、スタータースイッチＳＳの出力電極
にはＵＶＬ（Under Voltage Lockout ）回路が接続され
ている。このＵＶＬ回路は前記スタータースイッチＳＳ
のゲート電極に接続されたＵＶＬスイッチに接続され、
ＵＶＬ回路が動作するとＵＶＬスイッチが動作してスタ
ータースイッチがオフ状態となる。
にはＵＶＬ（Under Voltage Lockout ）回路が接続され
ている。このＵＶＬ回路は前記スタータースイッチＳＳ
のゲート電極に接続されたＵＶＬスイッチに接続され、
ＵＶＬ回路が動作するとＵＶＬスイッチが動作してスタ
ータースイッチがオフ状態となる。
【００５１】ＣＴ端子には発振器（Ｏｓｃ．）が接続さ
れている。また、ＦＢ端子とＣＯＭＰ端子との間にはエ
ラーアンプ（Ｅ−ＡＭＰ）が接続されている。このＥ−
ＡＭＰの出力信号と、メインスイッチＭＳの検出信号Ｃ
Ｓは比較増幅器（Ｃ−ＡＭＰ）に入力される。検出信号
ＣＳは抵抗ＲCSに電流として入力され、電圧に変換され
る。バックアップ出力電圧（≒ＶDD端子電圧）をエラー
アンプのＦＢ端子で帰還をかける構成になっている。
れている。また、ＦＢ端子とＣＯＭＰ端子との間にはエ
ラーアンプ（Ｅ−ＡＭＰ）が接続されている。このＥ−
ＡＭＰの出力信号と、メインスイッチＭＳの検出信号Ｃ
Ｓは比較増幅器（Ｃ−ＡＭＰ）に入力される。検出信号
ＣＳは抵抗ＲCSに電流として入力され、電圧に変換され
る。バックアップ出力電圧（≒ＶDD端子電圧）をエラー
アンプのＦＢ端子で帰還をかける構成になっている。
【００５２】発振器（Ｏｓｃ．）とＣ−ＡＭＰの出力信
号はフリップフロップ回路（ＦＦ）に入力される。フリ
ップフロップ回路の出力信号はメインスイッチＭＳのゲ
ート電極に印加されてメインスイッチＭＳをオン・オフ
制御する。
号はフリップフロップ回路（ＦＦ）に入力される。フリ
ップフロップ回路の出力信号はメインスイッチＭＳのゲ
ート電極に印加されてメインスイッチＭＳをオン・オフ
制御する。
【００５３】パルス幅制御回路５０のＶＤＤ端子は、バ
ックアップ電源回路に接続されている。このバックアッ
プ電源回路は、トランス４０の３次側コイル（バックア
ップコイル）４７に直列に接続されるダイオードＤc ，
抵抗Ｒc とコンデンサＣc で構成されている。この電位
チャージ回路は、１次側コイル４１に直流電圧が印加さ
れることにより、パルス幅制御回路５０の起動回路（St
arter Circuit ）が動作しコンデンサＣc を充電する。
コンデンサＣc の充電が続き、解除電圧に達すると、Ｕ
ＶＬ回路が動作し、ＵＶＬスイッチをオンさせてスター
タースイッチＳＳをオフにするとともにメインスイッチ
ＭＳのオン・オフが開始する。それと同時にバックアッ
プコイル４７に電圧が誘起され、これが電源となってパ
ルス幅制御回路５０の動作が継続する。
ックアップ電源回路に接続されている。このバックアッ
プ電源回路は、トランス４０の３次側コイル（バックア
ップコイル）４７に直列に接続されるダイオードＤc ，
抵抗Ｒc とコンデンサＣc で構成されている。この電位
チャージ回路は、１次側コイル４１に直流電圧が印加さ
れることにより、パルス幅制御回路５０の起動回路（St
arter Circuit ）が動作しコンデンサＣc を充電する。
コンデンサＣc の充電が続き、解除電圧に達すると、Ｕ
ＶＬ回路が動作し、ＵＶＬスイッチをオンさせてスター
タースイッチＳＳをオフにするとともにメインスイッチ
ＭＳのオン・オフが開始する。それと同時にバックアッ
プコイル４７に電圧が誘起され、これが電源となってパ
ルス幅制御回路５０の動作が継続する。
【００５４】このフライバック方式のバックアップ出力
電圧帰還型の特徴は、バックアップ出力電圧と２次側出
力電圧がトランス４０の１次側コイルとそれぞれのコイ
ルの巻数比に比例しているという特性を利用したもので
ある。
電圧帰還型の特徴は、バックアップ出力電圧と２次側出
力電圧がトランス４０の１次側コイルとそれぞれのコイ
ルの巻数比に比例しているという特性を利用したもので
ある。
【００５５】パルス幅制御回路５０がカレントモードの
場合、エラーアンプの出力端子電圧に応じてパワーＭＯ
ＳＦＥＴの電流検出レベルを調整してパルスデューティ
を制御する。
場合、エラーアンプの出力端子電圧に応じてパワーＭＯ
ＳＦＥＴの電流検出レベルを調整してパルスデューティ
を制御する。
【００５６】図３は全波整流回路によって得られる電圧
Ｖｂ+を始めとするＤｒａｉｎ，Ｉstart,ＶDD,ＣＴ,Ｃ
ＯＭＰ，ＤＣ ＯＵＴＰＵＴ部分の電圧変化を示す起動
タイミング図である。このようなスイッチングレギュレ
ータでは、商用電源２４０Ｖの交流を整流して得られた
Ｖｂ+により、パルス幅制御回路５０を、図３の起動タ
イミング図で示すように動作させて所定の直流電圧を出
力する。図２にはＤｒａｉｎ端子部分でのドレイン電圧
波形の１例を示してある。
Ｖｂ+を始めとするＤｒａｉｎ，Ｉstart,ＶDD,ＣＴ,Ｃ
ＯＭＰ，ＤＣ ＯＵＴＰＵＴ部分の電圧変化を示す起動
タイミング図である。このようなスイッチングレギュレ
ータでは、商用電源２４０Ｖの交流を整流して得られた
Ｖｂ+により、パルス幅制御回路５０を、図３の起動タ
イミング図で示すように動作させて所定の直流電圧を出
力する。図２にはＤｒａｉｎ端子部分でのドレイン電圧
波形の１例を示してある。
【００５７】図４は本実施形態１による半導体装置、即
ち、スイッチングレギュレータの高電圧部を構成するメ
インスイッチＭＳ，スタータースイッチＳＳ及び起動抵
抗ＳＲをシリコン半導体基板１にモノリシックに形成し
た駆動パワーＩＣ（半導体装置）の模式的平面図であ
る。駆動パワーＩＣが形成された半導体チップにおい
て、周辺領域の内側がアクティブ領域になり、このアク
ティブ領域にメインスイッチＭＳ及びスタータースイッ
チＳＳが形成されている。周辺領域と、メインスイッチ
ＭＳとスタータースイッチＳＳとの間にはＬＯＣＯＳ膜
によるフィールド絶縁膜３が設けられている。また、フ
ィールド絶縁膜３の下の半導体基板１の主面にはアクテ
ィブ領域を多重に囲む複数のＦＬＲ１３が設けられてい
る。そして、起動抵抗（抵抗素子）ＳＲは多重に設けら
れたＦＬＲ１３群の内側の始端から外側の終端に向けて
延在するように設けられている。
ち、スイッチングレギュレータの高電圧部を構成するメ
インスイッチＭＳ，スタータースイッチＳＳ及び起動抵
抗ＳＲをシリコン半導体基板１にモノリシックに形成し
た駆動パワーＩＣ（半導体装置）の模式的平面図であ
る。駆動パワーＩＣが形成された半導体チップにおい
て、周辺領域の内側がアクティブ領域になり、このアク
ティブ領域にメインスイッチＭＳ及びスタータースイッ
チＳＳが形成されている。周辺領域と、メインスイッチ
ＭＳとスタータースイッチＳＳとの間にはＬＯＣＯＳ膜
によるフィールド絶縁膜３が設けられている。また、フ
ィールド絶縁膜３の下の半導体基板１の主面にはアクテ
ィブ領域を多重に囲む複数のＦＬＲ１３が設けられてい
る。そして、起動抵抗（抵抗素子）ＳＲは多重に設けら
れたＦＬＲ１３群の内側の始端から外側の終端に向けて
延在するように設けられている。
【００５８】図６は駆動パワーＩＣの等価回路図であ
る。駆動パワーＩＣは〜で示されるように６個の端
子を有している。即ち、信号が出力される第１端子（ド
レイン端子：DRAIN ）と、制御端子（ゲート端子：GA
TE）と、基準電位（ＧＮＤ）が供給される第２端子
（ソース端子：SOURCE）と、電流検出端子（CS端子：
Current Sence ）と、制御回路の起動を行う起動回路
用第２端子（Start-ＭＯＳSource 端子）と、起動回
路用制御端子（Start-ＭＯＳ Gate 端子）とを有して
いる。
る。駆動パワーＩＣは〜で示されるように６個の端
子を有している。即ち、信号が出力される第１端子（ド
レイン端子：DRAIN ）と、制御端子（ゲート端子：GA
TE）と、基準電位（ＧＮＤ）が供給される第２端子
（ソース端子：SOURCE）と、電流検出端子（CS端子：
Current Sence ）と、制御回路の起動を行う起動回路
用第２端子（Start-ＭＯＳSource 端子）と、起動回
路用制御端子（Start-ＭＯＳ Gate 端子）とを有して
いる。
【００５９】メインスイッチＭＳ及びスタータースイッ
チＳＳは、図５，図７，図８に示すように、多数のセル
を配置した縦型ＭＩＳＦＥＴ（ＭＯＳＦＥＴ）で構成さ
れている。そして、例えば、セル構造はメッシュゲート
構造となっている。
チＳＳは、図５，図７，図８に示すように、多数のセル
を配置した縦型ＭＩＳＦＥＴ（ＭＯＳＦＥＴ）で構成さ
れている。そして、例えば、セル構造はメッシュゲート
構造となっている。
【００６０】メインスイッチＭＳは、特に限定はされな
いが、セル数が２２７０となるメインＭＯＳ（ＭＡＩＮ
−ＭＯＳ）と、セル数が２セルとなる電流検出（Curren
t Sence ）を行うＣＳ−ＭＯＳで構成されている。ドレ
イン電極（第１電極）はドレイン端子に接続され、ＭＡ
ＩＮ−ＭＯＳのソース電極（第２電極）はソース端子に
接続され、ＣＳ−ＭＯＳのソース電極は電流検出端子
（CS端子）に接続され、ゲート電極はゲート端子に接続
されている。
いが、セル数が２２７０となるメインＭＯＳ（ＭＡＩＮ
−ＭＯＳ）と、セル数が２セルとなる電流検出（Curren
t Sence ）を行うＣＳ−ＭＯＳで構成されている。ドレ
イン電極（第１電極）はドレイン端子に接続され、ＭＡ
ＩＮ−ＭＯＳのソース電極（第２電極）はソース端子に
接続され、ＣＳ−ＭＯＳのソース電極は電流検出端子
（CS端子）に接続され、ゲート電極はゲート端子に接続
されている。
【００６１】スタータースイッチＳＳは、特に限定はさ
れないが、セル数が６０となるＭＯＳ（Start-ＭＯＳ）
からなり、ドレイン電極（起動用第１電極）はドレイン
端子に接続され、ソース電極（起動用第２電極）はStar
t-ＭＯＳ Source 端子に接続され、ゲート電極（起動用
制御電極）はStart-ＭＯＳ Gate 端子に接続されてい
る。起動抵抗ＳＲ（例えば、２ＭΩ）はドレイン端子と
スタータースイッチＳＳのゲート電極に接続されてい
る。
れないが、セル数が６０となるＭＯＳ（Start-ＭＯＳ）
からなり、ドレイン電極（起動用第１電極）はドレイン
端子に接続され、ソース電極（起動用第２電極）はStar
t-ＭＯＳ Source 端子に接続され、ゲート電極（起動用
制御電極）はStart-ＭＯＳ Gate 端子に接続されてい
る。起動抵抗ＳＲ（例えば、２ＭΩ）はドレイン端子と
スタータースイッチＳＳのゲート電極に接続されてい
る。
【００６２】つぎに、図５，図７及び図８を参照しなが
ら駆動パワーＩＣの構造について説明する。図５は駆動
パワーＩＣ全体の断面図であり、図７はメインスイッチ
ＭＳが設けられる図５の左半分の断面図、図８はスター
タースイッチＳＳと起動抵抗（抵抗素子）ＳＲが設けら
れる図５の右半分の断面図である。なお、図５では符号
は一部にのみ示す。
ら駆動パワーＩＣの構造について説明する。図５は駆動
パワーＩＣ全体の断面図であり、図７はメインスイッチ
ＭＳが設けられる図５の左半分の断面図、図８はスター
タースイッチＳＳと起動抵抗（抵抗素子）ＳＲが設けら
れる図５の右半分の断面図である。なお、図５では符号
は一部にのみ示す。
【００６３】これらの図に示すように、ｎ+型のシリコ
ンからなる半導体基板１はその主面にｎ-型のエピタキ
シャル層２を有している。そして、前記エピタキシャル
層２に所定の不純物を選択的に順次形成すること等によ
ってメインスイッチＭＳ，スタータースイッチＳＳが形
成される。即ち、アクティブ領域にはプレーナ構造のセ
ルを規則的に複数配置し、半導体基板１の主面にゲート
絶縁膜４を介して設けた隣接するセルの各ゲート５が互
いに接続され、各セルを並列接続したメッシュゲート構
造で構成される。外周のセルの各ゲート５はセル領域の
外周部にて、例えば多結晶珪素（ポリシリコン）を用い
たゲート配線６と接続され、このゲート配線６がゲート
５の接続領域であるゲートパッドと接続されている。
ンからなる半導体基板１はその主面にｎ-型のエピタキ
シャル層２を有している。そして、前記エピタキシャル
層２に所定の不純物を選択的に順次形成すること等によ
ってメインスイッチＭＳ，スタータースイッチＳＳが形
成される。即ち、アクティブ領域にはプレーナ構造のセ
ルを規則的に複数配置し、半導体基板１の主面にゲート
絶縁膜４を介して設けた隣接するセルの各ゲート５が互
いに接続され、各セルを並列接続したメッシュゲート構
造で構成される。外周のセルの各ゲート５はセル領域の
外周部にて、例えば多結晶珪素（ポリシリコン）を用い
たゲート配線６と接続され、このゲート配線６がゲート
５の接続領域であるゲートパッドと接続されている。
【００６４】各セルでは、エピタキシャル層２がドレイ
ン領域となり、半導体基板主面に形成されたｐ型層７が
チャネルの形成されるベース領域となり、ｐ型層７内に
形成されたｎ+型層８がソース領域となり、ＭＯＳＦＥ
Ｔは縦型ＦＥＴ構造となっている。半導体基板１はドレ
インとなることから、図示しないが半導体基板１の裏面
全体にドレイン電極が形成される。このドレイン電極
は、例えばニッケル，チタン，ニッケル，銀を積層した
積層膜で形成される。
ン領域となり、半導体基板主面に形成されたｐ型層７が
チャネルの形成されるベース領域となり、ｐ型層７内に
形成されたｎ+型層８がソース領域となり、ＭＯＳＦＥ
Ｔは縦型ＦＥＴ構造となっている。半導体基板１はドレ
インとなることから、図示しないが半導体基板１の裏面
全体にドレイン電極が形成される。このドレイン電極
は、例えばニッケル，チタン，ニッケル，銀を積層した
積層膜で形成される。
【００６５】ゲート配線６は、層間絶縁膜９を介して上
層に形成され、例えばシリコンを含有させたアルミニウ
ムを用いたゲートガードリング１０と電気的に接続され
ている。ソースとなるｎ+型層８は、例えばシリコンを
含有させたアルミニウムを用いたソース配線１１と電気
的に接続されており、ソース配線１１は半導体基板主面
上に層間絶縁膜９を介して形成されている。このソース
配線１１は、ソースとなるｎ+型層８の他に、ベース電
位を一定とするために、ｐ型層７に設けられたｐ+型の
コンタクト層１２にも電気的に接続されている。
層に形成され、例えばシリコンを含有させたアルミニウ
ムを用いたゲートガードリング１０と電気的に接続され
ている。ソースとなるｎ+型層８は、例えばシリコンを
含有させたアルミニウムを用いたソース配線１１と電気
的に接続されており、ソース配線１１は半導体基板主面
上に層間絶縁膜９を介して形成されている。このソース
配線１１は、ソースとなるｎ+型層８の他に、ベース電
位を一定とするために、ｐ型層７に設けられたｐ+型の
コンタクト層１２にも電気的に接続されている。
【００６６】フィールド絶縁膜３の下部には、半導体基
板の外周に沿って角部を円弧状とした矩形環状に設けら
れた、ｐ型拡散層からなるフィールド・リミッティング
・リング（ＦＬＲ）１３が同心環状に複数配置されてい
る。このＦＬＲは、印加電圧の増加に連れて、アバラン
シェ降伏が起きる前に内周のＦＬＲ１３から外周のＦＬ
Ｒ１３に空乏層が延びてパンチスルーする構成となって
おり、最終的には最外周のＦＬＲ１３の接合部分にて降
伏する。
板の外周に沿って角部を円弧状とした矩形環状に設けら
れた、ｐ型拡散層からなるフィールド・リミッティング
・リング（ＦＬＲ）１３が同心環状に複数配置されてい
る。このＦＬＲは、印加電圧の増加に連れて、アバラン
シェ降伏が起きる前に内周のＦＬＲ１３から外周のＦＬ
Ｒ１３に空乏層が延びてパンチスルーする構成となって
おり、最終的には最外周のＦＬＲ１３の接合部分にて降
伏する。
【００６７】また、前述の如く、高電圧印加時の降伏
は、面積が大きい素子にてその表面部分以外にて行なわ
れるのが望ましい。このため、面積が小さく表面で降伏
しやすいＦＬＲでの降伏を回避し、面積が大きく表面で
降伏し難いパワーＭＩＳＦＥＴ（ＭＯＳＦＥＴ）にて降
伏させるため、パワーＭＩＳＦＥＴの耐圧を７５０Ｖ〜
８００Ｖとすれば、ＦＬＲの耐圧は８００Ｖ以上とす
る。
は、面積が大きい素子にてその表面部分以外にて行なわ
れるのが望ましい。このため、面積が小さく表面で降伏
しやすいＦＬＲでの降伏を回避し、面積が大きく表面で
降伏し難いパワーＭＩＳＦＥＴ（ＭＯＳＦＥＴ）にて降
伏させるため、パワーＭＩＳＦＥＴの耐圧を７５０Ｖ〜
８００Ｖとすれば、ＦＬＲの耐圧は８００Ｖ以上とす
る。
【００６８】このＦＬＲの降伏電圧は、理論上各ＦＬＲ
１３間のパンチスルー耐圧及び最外周リングの降伏電圧
の和となるため、ＦＬＲ１３の本数を増やすことによっ
て高耐圧化することができるが、ターミネーション長を
考慮して本数を決定する。ＦＬＲ１３は図１では５本、
他の図では４本としてあるがこれに限定されない。
１３間のパンチスルー耐圧及び最外周リングの降伏電圧
の和となるため、ＦＬＲ１３の本数を増やすことによっ
て高耐圧化することができるが、ターミネーション長を
考慮して本数を決定する。ＦＬＲ１３は図１では５本、
他の図では４本としてあるがこれに限定されない。
【００６９】ＦＬＲ１３が形成されたフィールド絶縁膜
３上の一部分には起動抵抗ＳＲが形成されている。図１
（ａ）に示すように、起動抵抗ＳＲを構成する抵抗層２
０は、ＦＬＲ１３群の内側の始端３１から外側の終端３
２に向けて延在するように設けられ、かつ放熱面積を大
きくして熱放散性を高めるべく蛇行させて長くなるよう
になっている。ＦＬＲ１３はＰ１〜Ｐ５で示すように５
本としてあるが、これに限定されるものではない。
３上の一部分には起動抵抗ＳＲが形成されている。図１
（ａ）に示すように、起動抵抗ＳＲを構成する抵抗層２
０は、ＦＬＲ１３群の内側の始端３１から外側の終端３
２に向けて延在するように設けられ、かつ放熱面積を大
きくして熱放散性を高めるべく蛇行させて長くなるよう
になっている。ＦＬＲ１３はＰ１〜Ｐ５で示すように５
本としてあるが、これに限定されるものではない。
【００７０】図１（ａ）は起動抵抗（抵抗素子）ＳＲを
構成する抵抗層の蛇行パターンを示す模式図、図１
（ｂ）は駆動パワーＩＣのＦＬＲや抵抗層等を含む部分
の断面図、図１（ｃ）はＦＬＲを含む半導体基板表面の
ポテンシャルと、抵抗層のポテンシャルを示すグラフで
ある。
構成する抵抗層の蛇行パターンを示す模式図、図１
（ｂ）は駆動パワーＩＣのＦＬＲや抵抗層等を含む部分
の断面図、図１（ｃ）はＦＬＲを含む半導体基板表面の
ポテンシャルと、抵抗層のポテンシャルを示すグラフで
ある。
【００７１】ここで、図１（ｂ）を参照しながら駆動パ
ワーＩＣが形成された半導体チップの周辺部分の断面部
分について簡単に説明する。周辺領域のエピタキシャル
層２の表面には、アクティブ領域側から周辺領域に向か
ってｐ型拡散層からなるＰ１〜Ｐ５で示されるフィール
ド・リミッティング・リング（ＦＬＲ）１３が図示しな
いアクティブ領域を囲むように形成されている。なお、
Ｐ１の内側にはグランド（ＧＮＤ）電位にされるｐ型拡
散層（Ｐ０）が形成されている。
ワーＩＣが形成された半導体チップの周辺部分の断面部
分について簡単に説明する。周辺領域のエピタキシャル
層２の表面には、アクティブ領域側から周辺領域に向か
ってｐ型拡散層からなるＰ１〜Ｐ５で示されるフィール
ド・リミッティング・リング（ＦＬＲ）１３が図示しな
いアクティブ領域を囲むように形成されている。なお、
Ｐ１の内側にはグランド（ＧＮＤ）電位にされるｐ型拡
散層（Ｐ０）が形成されている。
【００７２】また、半導体チップの周縁にはガードリン
グ１４が設けられている。このガードリング１４はフィ
ールド絶縁膜３から外れたフィールド絶縁膜３よりも薄
い絶縁膜２４の下のエピタキシャル層２表面に設けられ
ている。このガードリング１４はエピタキシャル層２の
主面に高濃度に不純物を拡散したｎ+型のリング状の拡
散領域で形成されている。
グ１４が設けられている。このガードリング１４はフィ
ールド絶縁膜３から外れたフィールド絶縁膜３よりも薄
い絶縁膜２４の下のエピタキシャル層２表面に設けられ
ている。このガードリング１４はエピタキシャル層２の
主面に高濃度に不純物を拡散したｎ+型のリング状の拡
散領域で形成されている。
【００７３】前記フィールド絶縁膜３上にはポリシリコ
ン層で形成される抵抗層２０が設けられている。この抵
抗層２０はその表面を層間絶縁膜９で被われている。ま
た、前記Ｐ０上の層間絶縁膜９及びフィールド絶縁膜３
の外周部分には、それぞれコンタクト孔２１，２２，２
３が設けられている。コンタクト孔２３はフィールド絶
縁膜３から外れた薄い絶縁膜２４をも貫通するように形
成されている。
ン層で形成される抵抗層２０が設けられている。この抵
抗層２０はその表面を層間絶縁膜９で被われている。ま
た、前記Ｐ０上の層間絶縁膜９及びフィールド絶縁膜３
の外周部分には、それぞれコンタクト孔２１，２２，２
３が設けられている。コンタクト孔２３はフィールド絶
縁膜３から外れた薄い絶縁膜２４をも貫通するように形
成されている。
【００７４】また、層間絶縁膜９上には半導体チップの
周辺に沿って延在するリング状の導体膜２５〜２８が形
成されている。導体膜２５は周辺領域の内側、即ち、ア
クティブ領域側に設けられるとともに、コンタクト孔２
１にも充填されて抵抗層２０に電気的に接続されてい
る。導体膜２６は導体膜２５に近接して設けられ、メイ
ンスイッチＭＳのソース端子に接続されている。導体膜
２７は最外周のＦＬＲ１３上に形成され、最外周のＦＬ
Ｒ１３に電気的に接続されている。導体膜２８はコンタ
クト孔２２及びコンタクト孔２３内にも充填され、抵抗
層２０とガードリング１４を電気的に接続している。
周辺に沿って延在するリング状の導体膜２５〜２８が形
成されている。導体膜２５は周辺領域の内側、即ち、ア
クティブ領域側に設けられるとともに、コンタクト孔２
１にも充填されて抵抗層２０に電気的に接続されてい
る。導体膜２６は導体膜２５に近接して設けられ、メイ
ンスイッチＭＳのソース端子に接続されている。導体膜
２７は最外周のＦＬＲ１３上に形成され、最外周のＦＬ
Ｒ１３に電気的に接続されている。導体膜２８はコンタ
クト孔２２及びコンタクト孔２３内にも充填され、抵抗
層２０とガードリング１４を電気的に接続している。
【００７５】前記ＦＬＲ１３群では、印加電圧の増加に
つれて、アバランシェ降伏が起きる前に内周のＦＬＲ１
３から外周のＦＬＲ１３に空乏層が延びてパンチスルー
する構成になっており、最終的には最外周のＦＬＲ１３
のｐｎ接合部分で降伏するようになっている。ＦＬＲ１
３を設けることによって、パンチスルー耐圧とＦＬＲ１
３の数との積の分耐圧が向上することになる。従って、
起動抵抗ＳＲの耐圧は前記ＦＬＲ１３部分の耐圧と、フ
ィールド絶縁膜３の厚さ等に起因する耐圧との和とな
り、総合的な耐圧は８００Ｖ以上とさせるものである。
つれて、アバランシェ降伏が起きる前に内周のＦＬＲ１
３から外周のＦＬＲ１３に空乏層が延びてパンチスルー
する構成になっており、最終的には最外周のＦＬＲ１３
のｐｎ接合部分で降伏するようになっている。ＦＬＲ１
３を設けることによって、パンチスルー耐圧とＦＬＲ１
３の数との積の分耐圧が向上することになる。従って、
起動抵抗ＳＲの耐圧は前記ＦＬＲ１３部分の耐圧と、フ
ィールド絶縁膜３の厚さ等に起因する耐圧との和とな
り、総合的な耐圧は８００Ｖ以上とさせるものである。
【００７６】コンタクト孔２１に対応する抵抗層部分が
抵抗素子（起動抵抗）ＳＲの始端３１となり、コンタク
ト孔２２に対応する抵抗層部分が起動抵抗ＳＲの終端３
２となる。始端３１から終端３２に至る起動抵抗ＳＲと
しての抵抗層２０のパターンは、図１（ａ）に示すよう
に、蛇行パターンとなっている。図１（ｂ）では特に蛇
行状態は明記せず簡略化してある。
抵抗素子（起動抵抗）ＳＲの始端３１となり、コンタク
ト孔２２に対応する抵抗層部分が起動抵抗ＳＲの終端３
２となる。始端３１から終端３２に至る起動抵抗ＳＲと
しての抵抗層２０のパターンは、図１（ａ）に示すよう
に、蛇行パターンとなっている。図１（ｂ）では特に蛇
行状態は明記せず簡略化してある。
【００７７】このように抵抗層２０を蛇行させるパター
ンとすることによって、抵抗層２０を長くして放熱面積
の増大を図っている。また、抵抗層２０のシート抵抗を
１０ｋΩ／□とすることによって、ある電圧における発
熱量の一定化を図り、抵抗層２０を形成するポリシリコ
ン層の溶けによる破壊を防止するようにもなっている。
抵抗層２０は放熱を考慮して断面面積に対して表面積を
増加させるために扁平形状となっている。抵抗層２０
は、例えば、ポリシリコン層からなり、抵抗値（シート
抵抗）を調整するため、ｐ導電型用の不純物であるボロ
ンやｎ導電型用の不純物であるリン等を含有させる。
ンとすることによって、抵抗層２０を長くして放熱面積
の増大を図っている。また、抵抗層２０のシート抵抗を
１０ｋΩ／□とすることによって、ある電圧における発
熱量の一定化を図り、抵抗層２０を形成するポリシリコ
ン層の溶けによる破壊を防止するようにもなっている。
抵抗層２０は放熱を考慮して断面面積に対して表面積を
増加させるために扁平形状となっている。抵抗層２０
は、例えば、ポリシリコン層からなり、抵抗値（シート
抵抗）を調整するため、ｐ導電型用の不純物であるボロ
ンやｎ導電型用の不純物であるリン等を含有させる。
【００７８】本発明は、抵抗素子（起動抵抗）の始端と
終端を直線的に結ぶ線分における抵抗素子各部のポテン
シャルが、前記始端と終端を直線的に結ぶ線分に対応す
る前記半導体基板表面各部のポテンシャルに一致または
近似するようにして耐圧劣化を抑止するものである。
終端を直線的に結ぶ線分における抵抗素子各部のポテン
シャルが、前記始端と終端を直線的に結ぶ線分に対応す
る前記半導体基板表面各部のポテンシャルに一致または
近似するようにして耐圧劣化を抑止するものである。
【００７９】従って、最も望ましい形態は、抵抗素子を
形成する抵抗層においては、材質（シート抵抗），パタ
ーン，幅，厚さを変え、フィールド絶縁膜では厚さを変
える等を行い、抵抗素子の始端と終端を直線的に結ぶ線
分における抵抗素子各部のポテンシャルが、前記始端と
終端を直線的に結ぶ線分に対応する前記半導体基板表面
各部のポテンシャルに一致するようにすることである。
形成する抵抗層においては、材質（シート抵抗），パタ
ーン，幅，厚さを変え、フィールド絶縁膜では厚さを変
える等を行い、抵抗素子の始端と終端を直線的に結ぶ線
分における抵抗素子各部のポテンシャルが、前記始端と
終端を直線的に結ぶ線分に対応する前記半導体基板表面
各部のポテンシャルに一致するようにすることである。
【００８０】本実施形態１では抵抗層２０の蛇行ピッチ
を一部で変えた構造になっている。即ち、図１（ａ）に
示すように、始端３１から最外周のＦＬＲ１３に至る領
域Ａの抵抗層２０の蛇行ピッチを、最外周のＦＬＲ１３
から終端３２に至る領域Ｂの蛇行のピッチよりも広く形
成した構造になっている。
を一部で変えた構造になっている。即ち、図１（ａ）に
示すように、始端３１から最外周のＦＬＲ１３に至る領
域Ａの抵抗層２０の蛇行ピッチを、最外周のＦＬＲ１３
から終端３２に至る領域Ｂの蛇行のピッチよりも広く形
成した構造になっている。
【００８１】このような構造にすると、図１（ｃ）に示
すように、抵抗素子の始端と終端を直線的に結ぶ線分に
おける抵抗素子各部のポテンシャル曲線が、始端３１か
ら最外周のＦＬＲ１３に至る間の緩い勾配の直線ｅと、
最外周のＦＬＲ１３から終端３２に至る前記緩い勾配の
直線ｅよりも勾配が急になる急な勾配の直線ｆとなり、
半導体基板の表面のポテンシャル曲線ｄに一部で一致
し、一部で近接するようになる。また、抵抗素子に高電
圧が印加された場合でも、不一致の箇所においても電位
差が、例えば、５０Ｖ程度以下と低くなる。この結果、
フィールド絶縁膜の高電界に起因する破壊が防止でき
る。
すように、抵抗素子の始端と終端を直線的に結ぶ線分に
おける抵抗素子各部のポテンシャル曲線が、始端３１か
ら最外周のＦＬＲ１３に至る間の緩い勾配の直線ｅと、
最外周のＦＬＲ１３から終端３２に至る前記緩い勾配の
直線ｅよりも勾配が急になる急な勾配の直線ｆとなり、
半導体基板の表面のポテンシャル曲線ｄに一部で一致
し、一部で近接するようになる。また、抵抗素子に高電
圧が印加された場合でも、不一致の箇所においても電位
差が、例えば、５０Ｖ程度以下と低くなる。この結果、
フィールド絶縁膜の高電界に起因する破壊が防止でき
る。
【００８２】この点について、さらに説明を加える。抵
抗素子の始端と終端を直線的に結ぶ線分の抵抗素子各部
のポテンシャルが、前記始端と終端を直線的に結ぶ線分
に対応する前記半導体基板表面各部のポテンシャルに一
致または近似するようになっている。従って、抵抗素子
（起動抵抗）に高電圧が印加された状態でも、バルクで
発生した電子・正孔対も電界によってどこか特定の箇所
に引きつけられることもない。この結果、発生した電子
・正孔対は再結合して電気的に中性化することになり、
フィールド・リミッティング・リング間にチャネルがで
きることもなく、耐圧は安定し耐圧劣化を抑止すること
ができる。
抗素子の始端と終端を直線的に結ぶ線分の抵抗素子各部
のポテンシャルが、前記始端と終端を直線的に結ぶ線分
に対応する前記半導体基板表面各部のポテンシャルに一
致または近似するようになっている。従って、抵抗素子
（起動抵抗）に高電圧が印加された状態でも、バルクで
発生した電子・正孔対も電界によってどこか特定の箇所
に引きつけられることもない。この結果、発生した電子
・正孔対は再結合して電気的に中性化することになり、
フィールド・リミッティング・リング間にチャネルがで
きることもなく、耐圧は安定し耐圧劣化を抑止すること
ができる。
【００８３】本実施形態１では、先に提案した技術に係
わる図２６（ｃ）に示すように、高電界の発生箇所は、
最外周のＦＬＲ１３（Ｐ５）部分であることから、この
最外周のＦＬＲ１３（Ｐ５）部分で、抵抗素子ポテンシ
ャルと半導体基板の表面のポテンシャルが一致するよう
にして、抵抗素子ポテンシャルと半導体基板の表面のポ
テンシャルの一致及び近似を図っている。即ち、最外周
のＦＬＲ１３部分を隔ててその内側と外側の前記線分に
おける単位長さ当たりの抵抗値を相互に異なるようにし
ている。
わる図２６（ｃ）に示すように、高電界の発生箇所は、
最外周のＦＬＲ１３（Ｐ５）部分であることから、この
最外周のＦＬＲ１３（Ｐ５）部分で、抵抗素子ポテンシ
ャルと半導体基板の表面のポテンシャルが一致するよう
にして、抵抗素子ポテンシャルと半導体基板の表面のポ
テンシャルの一致及び近似を図っている。即ち、最外周
のＦＬＲ１３部分を隔ててその内側と外側の前記線分に
おける単位長さ当たりの抵抗値を相互に異なるようにし
ている。
【００８４】また、本実施形態１では、抵抗層２０のシ
ート抵抗を小さくして、熱による溶断を防止するように
なっている。即ち、抵抗層２０のシート抵抗を小さくし
て発熱量の増加を防止するとともに、抵抗層２０を蛇行
させて全長を長くして放熱面積の増大を図り、熱による
溶断を防止している。
ート抵抗を小さくして、熱による溶断を防止するように
なっている。即ち、抵抗層２０のシート抵抗を小さくし
て発熱量の増加を防止するとともに、抵抗層２０を蛇行
させて全長を長くして放熱面積の増大を図り、熱による
溶断を防止している。
【００８５】図９は、シート抵抗を変えて本発明の抵抗
素子を形成し、電圧−電流特性を測定した結果を示すグ
ラフである。シート抵抗が高い場合には、印加電圧が高
くなるに連れて、抵抗素子の発熱によって抵抗値が下降
する。従って、電圧−電流特性をリニアにするために
は、シート抵抗を１０ｋΩ／□以下にする必要がある。
素子を形成し、電圧−電流特性を測定した結果を示すグ
ラフである。シート抵抗が高い場合には、印加電圧が高
くなるに連れて、抵抗素子の発熱によって抵抗値が下降
する。従って、電圧−電流特性をリニアにするために
は、シート抵抗を１０ｋΩ／□以下にする必要がある。
【００８６】図１０は、不純物濃度を変えて本発明の抵
抗素子を形成し、温度−シート抵抗特性を測定した結果
を示すグラフである。このグラフからシート抵抗が大き
な抵抗素子が負の温度特性をもち、シート抵抗が高いほ
ど温度による抵抗変化が大きくなることが分かる。
抗素子を形成し、温度−シート抵抗特性を測定した結果
を示すグラフである。このグラフからシート抵抗が大き
な抵抗素子が負の温度特性をもち、シート抵抗が高いほ
ど温度による抵抗変化が大きくなることが分かる。
【００８７】また、本実施形態では、スイッチングレギ
ュレータの高電圧部を集積回路化し、制御回路について
は別チップとする半導体装置について説明を行なった。
この構成によって、高電圧部と制御回路のそれぞれに適
した半導体基板を用いることが可能となる。しかし、よ
り集積回路化を進める場合には、図１１に示すように、
制御回路を一体化したスイッチングレギュレータの半導
体装置として、本発明を適用することも可能である。
ュレータの高電圧部を集積回路化し、制御回路について
は別チップとする半導体装置について説明を行なった。
この構成によって、高電圧部と制御回路のそれぞれに適
した半導体基板を用いることが可能となる。しかし、よ
り集積回路化を進める場合には、図１１に示すように、
制御回路を一体化したスイッチングレギュレータの半導
体装置として、本発明を適用することも可能である。
【００８８】つぎに、駆動パワーＩＣ（半導体装置）の
製造方法を図１２乃至図１６を用いて説明する。各図に
おいて、左側にはＭＯＳＦＥＴ部分を示し、右側には同
一工程での抵抗素子（起動抵抗）部分を示す。
製造方法を図１２乃至図１６を用いて説明する。各図に
おいて、左側にはＭＯＳＦＥＴ部分を示し、右側には同
一工程での抵抗素子（起動抵抗）部分を示す。
【００８９】先ず、例えばヒ素（Ａｓ）が導入された単
結晶珪素（シリコン）からなるｎ+型半導体基板１上
に、エピタキシャル成長によってｎ-型からなるエピタ
キシャル層２を形成する。そして、このエピタキシャル
層２の周辺領域にアクティブ領域を囲むようにｐ型ウエ
ルを多重に形成してＦＬＲ１３を形成し、この半導体基
板の主面に酸化珪素膜を、例えば熱酸化法で形成し、こ
の酸化珪素膜上に窒化珪素（ＳｉＮ）膜のマスクを形成
し、この窒化珪素膜をマスクとした選択的熱酸化により
フィールド絶縁膜３を形成する。この状態を図１２に示
す。
結晶珪素（シリコン）からなるｎ+型半導体基板１上
に、エピタキシャル成長によってｎ-型からなるエピタ
キシャル層２を形成する。そして、このエピタキシャル
層２の周辺領域にアクティブ領域を囲むようにｐ型ウエ
ルを多重に形成してＦＬＲ１３を形成し、この半導体基
板の主面に酸化珪素膜を、例えば熱酸化法で形成し、こ
の酸化珪素膜上に窒化珪素（ＳｉＮ）膜のマスクを形成
し、この窒化珪素膜をマスクとした選択的熱酸化により
フィールド絶縁膜３を形成する。この状態を図１２に示
す。
【００９０】つぎに、半導体基板主面に、熱酸化膜或い
は熱酸化膜にＣＶＤ（Chemical VaporDiposition）によ
る酸化珪素膜を積層したゲート絶縁膜４を形成し、半導
体基板主面全面にゲート５或いは抵抗素子ＳＲの導電膜
となる多結晶珪素膜（ポリシリコン膜）５’をＣＶＤに
より形成し、この多結晶珪素膜５’に、ゲート５となる
領域には例えばリンを、抵抗素子ＳＲの導電膜となる領
域には例えばボロンを導入する。この状態を図１３に示
す。
は熱酸化膜にＣＶＤ（Chemical VaporDiposition）によ
る酸化珪素膜を積層したゲート絶縁膜４を形成し、半導
体基板主面全面にゲート５或いは抵抗素子ＳＲの導電膜
となる多結晶珪素膜（ポリシリコン膜）５’をＣＶＤに
より形成し、この多結晶珪素膜５’に、ゲート５となる
領域には例えばリンを、抵抗素子ＳＲの導電膜となる領
域には例えばボロンを導入する。この状態を図１３に示
す。
【００９１】つぎに、多結晶珪素膜５’を、選択的にエ
ッチング除去してパターニングし、ゲート５及び抵抗素
子ＳＲの抵抗層２０を形成し、ＭＩＳＦＥＴのｐ型層
７、ｎ +型層８，コンタクト層１２をホトリソグラフィ
によるマスクを用いたイオン注入によって形成する。こ
の際に抵抗素子ＳＲの導電膜の両端に接続抵抗を低減す
るためのｐ+型層（導電膜がｎ型の場合には、ｎ+型層）
を形成する。この状態を図１４に示す。前記多結晶珪素
膜５’の選択エッチング時、所定のマスクを使用して、
図１（ａ）に示すような蛇行ピッチが最外周のＦＬＲ１
３で変わる抵抗層２０を形成する。
ッチング除去してパターニングし、ゲート５及び抵抗素
子ＳＲの抵抗層２０を形成し、ＭＩＳＦＥＴのｐ型層
７、ｎ +型層８，コンタクト層１２をホトリソグラフィ
によるマスクを用いたイオン注入によって形成する。こ
の際に抵抗素子ＳＲの導電膜の両端に接続抵抗を低減す
るためのｐ+型層（導電膜がｎ型の場合には、ｎ+型層）
を形成する。この状態を図１４に示す。前記多結晶珪素
膜５’の選択エッチング時、所定のマスクを使用して、
図１（ａ）に示すような蛇行ピッチが最外周のＦＬＲ１
３で変わる抵抗層２０を形成する。
【００９２】つぎに、半導体基板主面上の全面に例えば
ＰＳＧ（Phosphorus Silicate Glass）膜を堆積させ、
ＳＯＧ（Spin On Glass ）膜を塗布形成して層間絶縁膜
９を形成し、この層間絶縁膜９に、ソース領域となるｎ
+型層８，ゲート配線６，抵抗素子ＳＲの接続領域を露
出させる開口を設ける。この状態を図１５に示す。
ＰＳＧ（Phosphorus Silicate Glass）膜を堆積させ、
ＳＯＧ（Spin On Glass ）膜を塗布形成して層間絶縁膜
９を形成し、この層間絶縁膜９に、ソース領域となるｎ
+型層８，ゲート配線６，抵抗素子ＳＲの接続領域を露
出させる開口を設ける。この状態を図１５に示す。
【００９３】つぎに、前記開口内を含む半導体基板主面
上の全面に例えばシリコンを含むアルミニウムからなる
導電膜（金属膜）を形成し、この金属膜をパターニング
して、ゲートガードリング１０，ソース配線１１，ガー
ドリング１４を形成し、例えばソースガスの主体として
テトラエトキシシラン（ＴＥＯＳ）ガスを用いたプラズ
マＣＶＤによる酸化珪素膜にポリイミドを塗布積層し、
半導体基板主面の全面を覆う保護絶縁膜１５を形成し、
ｎ+型半導体基板１の裏面に研削処理を施し、この裏面
に例えば蒸着によりニッケル，チタン，ニッケル，銀を
順次積層したドレイン電極１６を形成する。この状態を
図１６に示す。その後、説明は省略するが、常用の工程
を経て駆動パワーＩＣを形成する。
上の全面に例えばシリコンを含むアルミニウムからなる
導電膜（金属膜）を形成し、この金属膜をパターニング
して、ゲートガードリング１０，ソース配線１１，ガー
ドリング１４を形成し、例えばソースガスの主体として
テトラエトキシシラン（ＴＥＯＳ）ガスを用いたプラズ
マＣＶＤによる酸化珪素膜にポリイミドを塗布積層し、
半導体基板主面の全面を覆う保護絶縁膜１５を形成し、
ｎ+型半導体基板１の裏面に研削処理を施し、この裏面
に例えば蒸着によりニッケル，チタン，ニッケル，銀を
順次積層したドレイン電極１６を形成する。この状態を
図１６に示す。その後、説明は省略するが、常用の工程
を経て駆動パワーＩＣを形成する。
【００９４】このように、本実施形態１では、起動抵抗
（抵抗素子）ＳＲは、その製造においてはメインスイッ
チＭＳやスタータースイッチＳＳの形成工程を利用して
形成することができるので、工程数を増加させることが
ない。また、起動抵抗ＳＲはアクティブ領域に設けるこ
となく既存のフィールド絶縁膜上に形成することから、
駆動パワーＩＣのチップサイズの小型化が図れる。
（抵抗素子）ＳＲは、その製造においてはメインスイッ
チＭＳやスタータースイッチＳＳの形成工程を利用して
形成することができるので、工程数を増加させることが
ない。また、起動抵抗ＳＲはアクティブ領域に設けるこ
となく既存のフィールド絶縁膜上に形成することから、
駆動パワーＩＣのチップサイズの小型化が図れる。
【００９５】本発明における抵抗素子の製造において
は、抵抗素子の始端と終端を直線的に結ぶ線分の抵抗素
子各部のポテンシャルが、前記始端と終端を直線的に結
ぶ線分に対応する前記半導体基板表面各部のポテンシャ
ルに一致するように製造することが望ましいが、便宜的
方法として、一部で一致させ一部が近似するようにする
便法が考えられる。そこで、変形例について図１７乃至
図２３を参照しながら説明する。
は、抵抗素子の始端と終端を直線的に結ぶ線分の抵抗素
子各部のポテンシャルが、前記始端と終端を直線的に結
ぶ線分に対応する前記半導体基板表面各部のポテンシャ
ルに一致するように製造することが望ましいが、便宜的
方法として、一部で一致させ一部が近似するようにする
便法が考えられる。そこで、変形例について図１７乃至
図２３を参照しながら説明する。
【００９６】図１７は変形例１であり、蛇行パターンの
蛇行幅は始端３１から終端３２に至るまで一定である
が、始端３１から最外周のＦＬＲ１３（Ｐ５）に至る部
分の蛇行ピッチ及び抵抗層幅（抵抗線幅）が、最外周の
ＦＬＲ１３（Ｐ５）から終端３２に至る部分の蛇行ピッ
チ及び抵抗層幅に比較して広くかつ太くした例である。
この例においても高電界に対する耐圧劣化を防止するこ
とができる。
蛇行幅は始端３１から終端３２に至るまで一定である
が、始端３１から最外周のＦＬＲ１３（Ｐ５）に至る部
分の蛇行ピッチ及び抵抗層幅（抵抗線幅）が、最外周の
ＦＬＲ１３（Ｐ５）から終端３２に至る部分の蛇行ピッ
チ及び抵抗層幅に比較して広くかつ太くした例である。
この例においても高電界に対する耐圧劣化を防止するこ
とができる。
【００９７】図１８は変形例２であり、蛇行パターンの
蛇行幅及び蛇行ピッチは始端３１から終端３２に至るま
で一定であるが、シート抵抗をＰ５のＦＬＲ１３の内外
で変えた例である。始端３１からＰ５のＦＬＲ１３に至
る部分のシート抵抗を低くし、Ｐ５のＦＬＲ１３から終
端３２に至る部分のシート抵抗を高くした例である。こ
の例においても高電界に対する耐圧劣化を防止すること
ができる。
蛇行幅及び蛇行ピッチは始端３１から終端３２に至るま
で一定であるが、シート抵抗をＰ５のＦＬＲ１３の内外
で変えた例である。始端３１からＰ５のＦＬＲ１３に至
る部分のシート抵抗を低くし、Ｐ５のＦＬＲ１３から終
端３２に至る部分のシート抵抗を高くした例である。こ
の例においても高電界に対する耐圧劣化を防止すること
ができる。
【００９８】図１９は変形例３であり、蛇行ピッチは始
端３１から終端３２に至るまで一定であるが、蛇行幅を
Ｐ５のＦＬＲ１３の内外で変えた例である。始端３１か
らＰ５のＦＬＲ１３に至る部分の蛇行幅を狭くし、Ｐ５
のＦＬＲ１３から終端３２に至る部分の蛇行幅を高くし
た例である。この例においても高電界に対する耐圧劣化
を防止することができる。
端３１から終端３２に至るまで一定であるが、蛇行幅を
Ｐ５のＦＬＲ１３の内外で変えた例である。始端３１か
らＰ５のＦＬＲ１３に至る部分の蛇行幅を狭くし、Ｐ５
のＦＬＲ１３から終端３２に至る部分の蛇行幅を高くし
た例である。この例においても高電界に対する耐圧劣化
を防止することができる。
【００９９】図２０は変形例４であり、Ｐ５のＦＬＲ１
３の内外で蛇行ピッチを変えるとともに、始端３１から
Ｐ５に至る部分では抵抗素子のポテンシャルが階段状に
変化するようにし、Ｐ５から終端３２に至る部分では蛇
行幅が順次狭くなるようにして、図１（ｃ）の半導体基
板の表面のポテンシャル曲線ｄに一致させるようにした
ものである。この例においては高電界に対する耐圧劣化
は防止できる。
３の内外で蛇行ピッチを変えるとともに、始端３１から
Ｐ５に至る部分では抵抗素子のポテンシャルが階段状に
変化するようにし、Ｐ５から終端３２に至る部分では蛇
行幅が順次狭くなるようにして、図１（ｃ）の半導体基
板の表面のポテンシャル曲線ｄに一致させるようにした
ものである。この例においては高電界に対する耐圧劣化
は防止できる。
【０１００】図２１は変形例５であり、始端３１からＰ
５に至る部分は直線とさせて、図１（ｃ）の始端３１か
ら最外周のＦＬＲ１３に至る間の緩い勾配の直線ｅのよ
うにし、Ｐ５から終端３２に至る部分では蛇行パターン
とした例である。この例においても高電界に対する耐圧
劣化を防止することができる。
５に至る部分は直線とさせて、図１（ｃ）の始端３１か
ら最外周のＦＬＲ１３に至る間の緩い勾配の直線ｅのよ
うにし、Ｐ５から終端３２に至る部分では蛇行パターン
とした例である。この例においても高電界に対する耐圧
劣化を防止することができる。
【０１０１】図２２は変形例６であり、始端３１から終
端３２までを直線パターンとするが、始端３１からＰ５
に至る部分の抵抗層幅は太く、Ｐ５から終端３２に至る
部分の抵抗層幅は細くした例である。抵抗層幅を適宜選
択することにより、高電界に対する耐圧劣化を防止する
ことができる。
端３２までを直線パターンとするが、始端３１からＰ５
に至る部分の抵抗層幅は太く、Ｐ５から終端３２に至る
部分の抵抗層幅は細くした例である。抵抗層幅を適宜選
択することにより、高電界に対する耐圧劣化を防止する
ことができる。
【０１０２】図２３は変形例７であり、始端３１から終
端３２までを抵抗層幅が一定の直線パターンとするが、
始端３１からＰ５に至る部分のシート抵抗を低くし、Ｐ
５から終端３２に至る部分のシート抵抗を高くした例で
ある。シート抵抗を適宜選択することにより、高電界に
対する耐圧劣化を防止することができる。また、以上の
各変形例同士の組み合わせも可能である。
端３２までを抵抗層幅が一定の直線パターンとするが、
始端３１からＰ５に至る部分のシート抵抗を低くし、Ｐ
５から終端３２に至る部分のシート抵抗を高くした例で
ある。シート抵抗を適宜選択することにより、高電界に
対する耐圧劣化を防止することができる。また、以上の
各変形例同士の組み合わせも可能である。
【０１０３】これら抵抗層２０は、その製造において、
導体層を形成した後、エッチングによってパターニン
グして形成するか、マスクを使用した選択的な蒸着法
等によって形成する。また、ＭＯＳＦＥＴの製造におけ
るポリシリコンによるゲート電極形成時に抵抗層２０を
形成することができる。
導体層を形成した後、エッチングによってパターニン
グして形成するか、マスクを使用した選択的な蒸着法
等によって形成する。また、ＭＯＳＦＥＴの製造におけ
るポリシリコンによるゲート電極形成時に抵抗層２０を
形成することができる。
【０１０４】シート抵抗は不純物の添加量によって制御
可能である。また、抵抗層２０を長さ域を分けて異なる
材料で形成してもよい。例えば、金属線とポリシリコン
層を途中で接続する構造でもよい。
可能である。また、抵抗層２０を長さ域を分けて異なる
材料で形成してもよい。例えば、金属線とポリシリコン
層を途中で接続する構造でもよい。
【０１０５】また、抵抗素子の始端と終端を直線的に結
ぶ線分の抵抗素子各部のポテンシャルが、前記始端と終
端を直線的に結ぶ線分に対応する前記半導体基板表面各
部のポテンシャルに近似するようにフィールド絶縁膜の
厚さを従来の〜１．５μｍに比較して、３〜５μｍと厚
くするようにしてもよい。
ぶ線分の抵抗素子各部のポテンシャルが、前記始端と終
端を直線的に結ぶ線分に対応する前記半導体基板表面各
部のポテンシャルに近似するようにフィールド絶縁膜の
厚さを従来の〜１．５μｍに比較して、３〜５μｍと厚
くするようにしてもよい。
【０１０６】本実施形態１によれば以下の効果を有す
る。 （１）抵抗素子（起動抵抗）ＳＲの始端３１と終端３２
を直線的に結ぶ線分の抵抗素子各部のポテンシャルが、
前記始端と終端を直線的に結ぶ線分に対応する前記半導
体基板表面各部のポテンシャルに一致または近似するよ
うになっている。従って、抵抗素子に高電圧が印加され
た状態でも、バルクで発生した電子・正孔対も電界によ
ってどこか特定の箇所に引きつけられることもない。こ
の結果、発生した電子・正孔対は再結合して電気的に中
性化することになり、フィールド・リミッティング・リ
ング間にチャネルができることもなく、耐圧は安定し耐
圧劣化を抑止することができる。
る。 （１）抵抗素子（起動抵抗）ＳＲの始端３１と終端３２
を直線的に結ぶ線分の抵抗素子各部のポテンシャルが、
前記始端と終端を直線的に結ぶ線分に対応する前記半導
体基板表面各部のポテンシャルに一致または近似するよ
うになっている。従って、抵抗素子に高電圧が印加され
た状態でも、バルクで発生した電子・正孔対も電界によ
ってどこか特定の箇所に引きつけられることもない。こ
の結果、発生した電子・正孔対は再結合して電気的に中
性化することになり、フィールド・リミッティング・リ
ング間にチャネルができることもなく、耐圧は安定し耐
圧劣化を抑止することができる。
【０１０７】（２）起動抵抗を形成する抵抗層のシート
抵抗は１０ｋΩ／□以下と低いことから発熱量の一定化
ができる。また、抵抗層を蛇行させて長くすることから
放熱面積も増大して熱放散効率が増大する。これらのこ
とから、高電圧が起動抵抗に印加されても、発熱に起因
する抵抗層であるポリシリコン層の溶融による破壊事故
が防止できる。
抵抗は１０ｋΩ／□以下と低いことから発熱量の一定化
ができる。また、抵抗層を蛇行させて長くすることから
放熱面積も増大して熱放散効率が増大する。これらのこ
とから、高電圧が起動抵抗に印加されても、発熱に起因
する抵抗層であるポリシリコン層の溶融による破壊事故
が防止できる。
【０１０８】（３）上記（１），（２）により、信頼性
の高い半導体装置、即ちスイッチングレギュレータ用の
駆動パワーＩＣを提供することができる。
の高い半導体装置、即ちスイッチングレギュレータ用の
駆動パワーＩＣを提供することができる。
【０１０９】（４）起動抵抗はアクティブ領域ではなく
周辺領域のフィールド絶縁膜上に形成されることから、
起動抵抗をアクティブ領域に形成する構造に比較して半
導体チップの小型化が可能になり、半導体装置の製造コ
ストの低減が達成できる。
周辺領域のフィールド絶縁膜上に形成されることから、
起動抵抗をアクティブ領域に形成する構造に比較して半
導体チップの小型化が可能になり、半導体装置の製造コ
ストの低減が達成できる。
【０１１０】（実施形態２）図２４及び図２５は本発明
の他の実施形態（実施形態２）に係わる図であり、図２
４はスタータースイッチと起動抵抗部分を示す模式的断
面図、図２５は抵抗素子の模式的平面図と一部の断面図
である。
の他の実施形態（実施形態２）に係わる図であり、図２
４はスタータースイッチと起動抵抗部分を示す模式的断
面図、図２５は抵抗素子の模式的平面図と一部の断面図
である。
【０１１１】本実施形態１の駆動パワーＩＣは、前記実
施形態１の駆動パワーＩＣにおいて、図２４に示すよう
に、各ＦＬＲ１３をその上の抵抗層２０部分に電気的に
接続させた構成になっている。図２４は概念的な図であ
り、抵抗層２０の下のフィールド絶縁膜３に直接コンタ
クト孔を設け、抵抗層２０をこのコンタクト孔に埋め込
んでＦＬＲ１３と電気的に接続させた図としてあるが、
フィールド絶縁膜３が厚く微細加工が難しいことから、
実際には図２５に示すように、層間絶縁膜９とＦＬＲ１
３が延在する箇所で薄い絶縁膜が存在する部分にそれぞ
れコンタクト孔を設け、このコンタクト孔部分を含め両
者のコンタクト孔間に配線１７を設けてＦＬＲ１３と対
応する抵抗層２０を電気的に接続するようになる。図２
５は起動抵抗ＳＲ部分を示す平面図であり、この図のＡ
−Ａ’，Ｂ−Ｂ’，Ｃ−Ｃ’に沿う部分の断面を右側に
それぞれ示してある。
施形態１の駆動パワーＩＣにおいて、図２４に示すよう
に、各ＦＬＲ１３をその上の抵抗層２０部分に電気的に
接続させた構成になっている。図２４は概念的な図であ
り、抵抗層２０の下のフィールド絶縁膜３に直接コンタ
クト孔を設け、抵抗層２０をこのコンタクト孔に埋め込
んでＦＬＲ１３と電気的に接続させた図としてあるが、
フィールド絶縁膜３が厚く微細加工が難しいことから、
実際には図２５に示すように、層間絶縁膜９とＦＬＲ１
３が延在する箇所で薄い絶縁膜が存在する部分にそれぞ
れコンタクト孔を設け、このコンタクト孔部分を含め両
者のコンタクト孔間に配線１７を設けてＦＬＲ１３と対
応する抵抗層２０を電気的に接続するようになる。図２
５は起動抵抗ＳＲ部分を示す平面図であり、この図のＡ
−Ａ’，Ｂ−Ｂ’，Ｃ−Ｃ’に沿う部分の断面を右側に
それぞれ示してある。
【０１１２】本実施形態２によれば、各ＦＬＲ１３と、
各ＦＬＲ１３に重なる前記抵抗層２０はそれぞれ電気的
に接続されていて、それぞれの部位において等電位にな
ることから、前記実施形態１の場合と同様に、抵抗素子
のポテンシャルと半導体基板の表面のポテンシャルは各
部で一致または近似するため、耐圧劣化を抑止すること
ができる。
各ＦＬＲ１３に重なる前記抵抗層２０はそれぞれ電気的
に接続されていて、それぞれの部位において等電位にな
ることから、前記実施形態１の場合と同様に、抵抗素子
のポテンシャルと半導体基板の表面のポテンシャルは各
部で一致または近似するため、耐圧劣化を抑止すること
ができる。
【０１１３】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【０１１４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 （１）抵抗素子の始端と終端を直線的に結ぶ線分の抵抗
素子各部のポテンシャルが、前記始端と終端を直線的に
結ぶ線分に対応する前記半導体基板表面各部のポテンシ
ャルに一致または近似するようになっていることから抵
抗素子（起動抵抗）に高電圧が印加された状態でも、耐
圧劣化を抑止することができる。 （２）起動抵抗を構成する抵抗層のシート抵抗は１０ｋ
Ω／□以下と低く発熱量の変動が小さいとともに、抵抗
層を蛇行して長くなっていることから放熱面積も増大す
るため、効率的な熱放散が可能になることから、発熱に
起因する抵抗層であるポリシリコン層の溶融による破壊
事故が防止できる。 （３）上記（１），（２）により、信頼性の高い半導体
装置、即ちスイッチングレギュレータ用の駆動パワーＩ
Ｃを提供することができる。 （４）起動抵抗はアクティブ領域ではなく周辺領域のフ
ィールド絶縁膜上に形成されることから、起動抵抗をア
クティブ領域に形成する構造に比較して半導体チップの
小型化が可能になり、半導体装置の製造コストの低減が
達成できる。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 （１）抵抗素子の始端と終端を直線的に結ぶ線分の抵抗
素子各部のポテンシャルが、前記始端と終端を直線的に
結ぶ線分に対応する前記半導体基板表面各部のポテンシ
ャルに一致または近似するようになっていることから抵
抗素子（起動抵抗）に高電圧が印加された状態でも、耐
圧劣化を抑止することができる。 （２）起動抵抗を構成する抵抗層のシート抵抗は１０ｋ
Ω／□以下と低く発熱量の変動が小さいとともに、抵抗
層を蛇行して長くなっていることから放熱面積も増大す
るため、効率的な熱放散が可能になることから、発熱に
起因する抵抗層であるポリシリコン層の溶融による破壊
事故が防止できる。 （３）上記（１），（２）により、信頼性の高い半導体
装置、即ちスイッチングレギュレータ用の駆動パワーＩ
Ｃを提供することができる。 （４）起動抵抗はアクティブ領域ではなく周辺領域のフ
ィールド絶縁膜上に形成されることから、起動抵抗をア
クティブ領域に形成する構造に比較して半導体チップの
小型化が可能になり、半導体装置の製造コストの低減が
達成できる。
【図１】本発明の一実施形態（実施形態１）による半導
体装置（駆動パワーＩＣ）の起動抵抗及び起動抵抗部分
のポテンシャルを示す図表である。
体装置（駆動パワーＩＣ）の起動抵抗及び起動抵抗部分
のポテンシャルを示す図表である。
【図２】実施形態１の駆動パワーＩＣが組み込まれたス
イッチングレギュレータを示す回路図である。
イッチングレギュレータを示す回路図である。
【図３】実施形態１のスイッチングレギュレータの起動
タイミングを示すタイムチャートである。
タイミングを示すタイムチャートである。
【図４】実施形態１の駆動パワーＩＣの模式的平面図で
ある。
ある。
【図５】前記駆動パワーＩＣの模式的断面図である。
【図６】前記駆動パワーＩＣの等価回路図である。
【図７】前記駆動パワーＩＣのメインスイッチ用トラン
ジスタを含む一部の断面図である。
ジスタを含む一部の断面図である。
【図８】前記駆動パワーＩＣのスタータースイッチ及び
起動抵抗を含む一部の断面図である。
起動抵抗を含む一部の断面図である。
【図９】実施形態１の抵抗素子の特性を示すグラフであ
る。
る。
【図１０】実施形態１の抵抗素子の温度特性を示すグラ
フである。
フである。
【図１１】実施形態１の駆動パワーＩＣをスイッチング
レギュレータのコントロールＩＣにモノリシックに組み
込んだ例を示す模式図である。
レギュレータのコントロールＩＣにモノリシックに組み
込んだ例を示す模式図である。
【図１２】実施形態１の駆動パワーＩＣの製造におい
て、半導体基板表面にＦＬＲ等やフィールド絶縁膜を形
成した状態を示す要部の模式的断面図である。
て、半導体基板表面にＦＬＲ等やフィールド絶縁膜を形
成した状態を示す要部の模式的断面図である。
【図１３】実施形態１の駆動パワーＩＣの製造におい
て、トランジスタのゲート電極や抵抗素子の抵抗層とな
るポリシリコン層を形成した状態を示す要部の模式的断
面図である。
て、トランジスタのゲート電極や抵抗素子の抵抗層とな
るポリシリコン層を形成した状態を示す要部の模式的断
面図である。
【図１４】実施形態１の駆動パワーＩＣの製造におい
て、トランジスタのゲート電極やソース領域及び抵抗層
を形成した状態を示す要部の模式的断面図である。
て、トランジスタのゲート電極やソース領域及び抵抗層
を形成した状態を示す要部の模式的断面図である。
【図１５】実施形態１の駆動パワーＩＣの製造におい
て、層間絶縁膜及びコンタクト孔を形成した状態を示す
要部の模式的断面図である。
て、層間絶縁膜及びコンタクト孔を形成した状態を示す
要部の模式的断面図である。
【図１６】実施形態１の駆動パワーＩＣの製造におい
て、保護絶縁膜を形成した状態を示す要部の模式的断面
図である。
て、保護絶縁膜を形成した状態を示す要部の模式的断面
図である。
【図１７】実施形態１の駆動パワーＩＣにおける抵抗層
の変形例１の模式図である。
の変形例１の模式図である。
【図１８】実施形態１の駆動パワーＩＣにおける抵抗層
の変形例２の模式図である。
の変形例２の模式図である。
【図１９】実施形態１の駆動パワーＩＣにおける抵抗層
の変形例３の模式図である。
の変形例３の模式図である。
【図２０】実施形態１の駆動パワーＩＣにおける抵抗層
の変形例４の模式図である。
の変形例４の模式図である。
【図２１】実施形態１の駆動パワーＩＣにおける抵抗層
の変形例５の模式図である。
の変形例５の模式図である。
【図２２】実施形態１の駆動パワーＩＣにおける抵抗層
の変形例６の模式図である。
の変形例６の模式図である。
【図２３】実施形態１の駆動パワーＩＣにおける抵抗層
の変形例７の模式図である。
の変形例７の模式図である。
【図２４】本発明の他の実施形態（実施形態２）による
スタータースイッチと起動抵抗部分を示す模式的断面図
である。
スタータースイッチと起動抵抗部分を示す模式的断面図
である。
【図２５】実施形態２による抵抗素子の模式的平面図と
一部の断面図である。
一部の断面図である。
【図２６】本出願人の提案による半導体装置（駆動パワ
ーＩＣ）の起動抵抗及び起動抵抗部分のポテンシャルを
示す図表である。
ーＩＣ）の起動抵抗及び起動抵抗部分のポテンシャルを
示す図表である。
【図２７】前記提案による駆動パワーＩＣの耐圧劣化波
形比較を示すグラフである。
形比較を示すグラフである。
【図２８】耐圧測定回路図である。
１…半導体基板、２…エピタキシャル層、３…フィール
ド絶縁膜、４…ゲート絶縁膜、５…ゲート、６…ゲート
配線、７…ｐ型層、８…ｎ+型層、９…層間絶縁膜、１
０…ゲートガードリング、１１…ソース配線、１２…ｐ
+型のコンタクト層、１３…フィールド・リミッティン
グ・リング（ＦＬＲ）、１４…ガードリング、１５…保
護絶縁膜、１６…ドレイン電極、１７…配線、２０…抵
抗層、２１，２２，２３…コンタクト孔、２４…絶縁
膜、２５〜２８…導体膜、３１…始端、３２…終端、４
０…トランス、４１…１次側コイル、４２…ダイオード
ブリッジ整流回路、４３…平滑コンデンサ、４４…２次
側コイル、４６…平滑コンデンサ、４７…３次側コイ
ル、５０…パルス幅制御回路（コントロールＩＣ）。
ド絶縁膜、４…ゲート絶縁膜、５…ゲート、６…ゲート
配線、７…ｐ型層、８…ｎ+型層、９…層間絶縁膜、１
０…ゲートガードリング、１１…ソース配線、１２…ｐ
+型のコンタクト層、１３…フィールド・リミッティン
グ・リング（ＦＬＲ）、１４…ガードリング、１５…保
護絶縁膜、１６…ドレイン電極、１７…配線、２０…抵
抗層、２１，２２，２３…コンタクト孔、２４…絶縁
膜、２５〜２８…導体膜、３１…始端、３２…終端、４
０…トランス、４１…１次側コイル、４２…ダイオード
ブリッジ整流回路、４３…平滑コンデンサ、４４…２次
側コイル、４６…平滑コンデンサ、４７…３次側コイ
ル、５０…パルス幅制御回路（コントロールＩＣ）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０２Ｍ 3/28 Ｈ０１Ｌ 27/04 Ｆ Ｈ (72)発明者 中沢 芳人 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 谷ッ田 雄司 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5F038 AR09 AR10 AR12 AR23 AV06 BH02 BH09 BH15 BH16 DF01 EZ20 5H730 AA17 BB43 BB57 CC01 DD04 EE02 EE07 FD24 FD51 FG05 VV01
Claims (29)
- 【請求項１】 半導体基板と、 前記半導体基板の周辺領域の内側になるアクティブ領域
に形成されるトランジスタと、 前記周辺領域の前記半導体基板主面に設けられ前記アク
ティブ領域を多重に囲む複数のフィールド・リミッティ
ング・リングと、 前記半導体基板主面の前記周辺領域を被うフィールド絶
縁膜と、 前記フィールド絶縁膜上に形成され前記フィールド・リ
ミッティング・リング群の内側から外側に向かって延在
し、フィールド・リミッティング・リング群の内側の始
端が前記トランジスタの低電位となる電極に接続され、
フィールド・リミッティング・リングの外側の終端が前
記トランジスタの高電位となる電極に接続される抵抗素
子と、 前記抵抗素子を被う層間絶縁膜と、 前記最外周のフィールド・リミッティング・リングに対
応して前記層間絶縁膜上に形成され、前記最外周のフィ
ールド・リミッティング・リングに電気的に接続される
フィールドプレートとを有する半導体装置であって、 前記抵抗素子の始端と終端を直線的に結ぶ線分に置き換
えた抵抗素子の抵抗値は、前記線分の一部の単位長さ当
たりの抵抗値が他の部分の単位長さ当たりの抵抗値と異
なっていることを特徴とする半導体装置。 - 【請求項２】 前記抵抗素子の始端と終端を直線的に結
ぶ線分の抵抗素子各部のポテンシャルが、前記始端と終
端を直線的に結ぶ線分に対応する前記半導体基板表面各
部のポテンシャルに一致または近似するようになってい
ることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 最外周の前記フィールド・リミッティン
グ・リング部分を隔ててその内側と外側の前記線分にお
ける単位長さ当たりの抵抗値は相互に異なり、前記抵抗
素子の各部のポテンシャルと前記半導体基板表面各部の
ポテンシャルは一致または近似するようになっているこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項４】 前記線分における単位長さ当たりの抵抗
値は段階的に変化し、前記抵抗素子の各部のポテンシャ
ルと前記半導体基板表面各部のポテンシャルは一致また
は近似するようになっていることを特徴とする請求項１
に記載の半導体装置。 - 【請求項５】 前記抵抗素子は、抵抗素子の始端と終端
との間に蛇行部分を有することを特徴とする請求項１に
記載の半導体装置。 - 【請求項６】 前記抵抗素子は、抵抗素子の始端と終端
との間に蛇行部分を有するとともに、前記蛇行部分の１
乃至複数箇所では蛇行ピッチが異なっていることを特徴
とする請求項１に記載の半導体装置。 - 【請求項７】 前記抵抗素子は、蛇行部分を有するとと
もに、蛇行する幅が広い広蛇行部分と、蛇行する幅が狭
い狭蛇行部分とを有することを特徴とする請求項１に記
載の半導体装置。 - 【請求項８】 前記抵抗素子は、抵抗素子の始端と終端
との間に蛇行する蛇行部分と、前記線分に沿う直線部分
とを有することを特徴とする請求項１に記載の半導体装
置。 - 【請求項９】 前記抵抗素子は、１乃至複数箇所で抵抗
線幅が異なっていることを特徴とする請求項１に記載の
半導体装置。 - 【請求項１０】 前記抵抗素子は、前記線分に沿う直線
形状の抵抗素子となるとともに、線幅が一部で異なって
いることを特徴とする請求項１に記載の半導体装置。 - 【請求項１１】 前記抵抗素子は不純物が添加されたポ
リシリコン層で形成されていることを特徴とする請求項
１に記載の半導体装置。 - 【請求項１２】 前記抵抗素子は、金属部分と、この金
属部分に電気的に接続される不純物が添加されたポリシ
リコン層で形成されていることを特徴とする請求項１に
記載の半導体装置。 - 【請求項１３】 前記抵抗素子は、１乃至複数箇所でシ
ート抵抗が異なっていることを特徴とする請求項１に記
載の半導体装置。 - 【請求項１４】 前記抵抗素子のシート抵抗は１０ｋΩ
／□以下であることを特徴とする請求項１に記載の半導
体装置。 - 【請求項１５】 前記抵抗素子各部のポテンシャルと前
記半導体基板表面各部のポテンシャルの差を小さくする
ように前記フィールド絶縁膜の厚さは３〜５μｍ程度に
なっていることを特徴とする請求項１に記載の半導体装
置。 - 【請求項１６】 前記各フィールド・リミッティング・
リングと、各フィールド・リミッティング・リングに重
なる前記抵抗素子部分はそれぞれ電気的に接続されてい
ることを特徴とする請求項１に記載の半導体装置。 - 【請求項１７】 信号が供給される第１端子と、 基準電位が供給される第２端子と、 制御端子と、 起動回路用制御端子と、 起動回路用の基準電位が供給される起動回路用第２端子
とを有し、 前記第１端子に接続される第１電極と、前記第２端子に
接続される第２電極と、前記制御端子に接続される制御
電極とを有するメインスイッチ用トランジスタと、 前記第１端子に接続される起動用第１電極と、前記起動
回路用第２端子に接続される起動用第２電極と、前記起
動回路用制御端子に接続される起動用制御電極とを有す
るスタータースイッチ用トランジスタと、 前記第１端子と前記起動用制御電極との間に直列に接続
される起動抵抗とを有する半導体装置であって、 前記起動抵抗は請求項１の構造になっていることを特徴
とする半導体装置。 - 【請求項１８】 信号が供給される第１端子と、 基準電位が供給される第２端子と、 制御端子と、 電流検出端子と、 起動回路用制御端子と、 起動回路用の基準電位が供給される起動回路用第２端子
とを有し、 前記第１端子に接続される第１電極と、前記第２端子に
接続される第２電極と、前記制御端子に接続される制御
電極と、前記電流検出端子に接続され前記第１電極の出
力電流を検出する電流検出電極を有するメインスイッチ
用トランジスタと、 前記第１端子に接続される起動用第１電極と、前記起動
回路用第２端子に接続される起動用第２電極と、前記起
動回路用制御端子に接続される起動用制御電極とを有す
るスタータースイッチ用トランジスタと、 前記第１端子と前記起動用制御電極との間に直列に接続
される起動抵抗とを有する半導体装置であって、 前記起動抵抗は請求項１の構造になっていることを特徴
とする半導体装置。 - 【請求項１９】 半導体基板の主面のアクティブ領域に
トランジスタが設けられるとともに、前記アクティブ領
域を囲む周辺領域に前記アクティブ領域を多重に囲むよ
うに複数のフィールド・リミッティング・リングが設け
られた半導体装置の製造方法であって、 前記半導体基板の主面の周辺領域に前記アクティブ領域
を多重に囲むようにフィールド・リミッティング・リン
グを複数形成する工程と、 前記半導体基板の周辺領域上及び所定箇所にフィールド
絶縁膜を形成する工程と、 前記フィールド絶縁膜上に前記トランジスタに接続され
る抵抗素子を構成するための抵抗層を、前記フィールド
・リミッティング・リング群の内側の始端から外側の終
端に向かって延在するように形成する工程とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２０】 前記抵抗素子の始端と終端を直線的に
結ぶ線分に置き換えた抵抗素子の抵抗値が、前記線分の
一部の単位長さ当たりの抵抗値が他の部分の単位長さ当
たりの抵抗値と異なるようなパターンに前記抵抗層を形
成することを特徴とする請求項１９に記載の半導体装置
の製造方法。 - 【請求項２１】 前記抵抗素子の始端と終端を直線的に
結ぶ線分の抵抗素子各部のポテンシャルが、前記始端と
終端を直線的に結ぶ線分に対応する前記半導体基板表面
各部のポテンシャルに一致または近似するようなパター
ンに前記抵抗層を形成することを特徴とする請求項１９
に記載の半導体装置の製造方法。 - 【請求項２２】 前記抵抗素子の始端と終端を直線的に
結ぶ線分に置き換えた抵抗素子の抵抗値が、前記線分に
おける単位長さ当たりの抵抗値が段階的に変化し、前記
抵抗素子の各部のポテンシャルと前記半導体基板表面各
部のポテンシャルが、一致または近似するようなパター
ンに前記抵抗層を形成することを特徴とする請求項１９
に記載の半導体装置の製造方法。 - 【請求項２３】 前記抵抗層を導体層形成とパターニン
グにより、またはマスクを使用した蒸着法により形成
し、その抵抗層パターンを、蛇行パターン，一部で蛇行
ピッチが異なる蛇行パターン，一部で蛇行幅が異なる蛇
行パターン，前記各蛇行パターンと直線部分との組み合
わせパターン，前記各パターンで１乃至複数箇所で抵抗
線幅が異なるパターン，直線でかつ１乃至複数箇所で抵
抗線幅が異なるパターンに形成することを特徴とする請
求項１９に記載の半導体装置の製造方法。 - 【請求項２４】 前記トランジスタを電界効果トランジ
スタで形成するとともに、トランジスタのゲート電極を
ポリシリコン層で形成する際、前記抵抗層を同時にポリ
シリコン層で形成し、必要に応じて不純物を添加してシ
ート抵抗を調整することを特徴とする請求項１９に記載
の半導体装置の製造方法。 - 【請求項２５】 前記抵抗素子を金属層の形成と、この
金属層に電気的に接続するように形成する不純物を添加
して形成するポリシリコン層で形成することを特徴とす
る請求項１９に記載の半導体装置の製造方法。 - 【請求項２６】 前記フィールド絶縁膜を３〜５μｍ程
度の厚さに形成することを特徴とする請求項１９に記載
の半導体装置の製造方法。 - 【請求項２７】 前記フィールド・リミッティング・リ
ングを形成し、前記フィールド絶縁膜を形成し、前記抵
抗層を形成し、前記抵抗層を被う層間絶縁膜を形成した
後、前記層間絶縁膜にコンタクト孔を開けるとともに、
導体を選択的に前記層間絶縁膜上に形成して前記各フィ
ールド・リミッティング・リングと、各フィールド・リ
ミッティング・リングに重なる前記抵抗素子部分を電気
的に接続することを特徴とする請求項１９に記載の半導
体装置の製造方法。 - 【請求項２８】 信号が供給される第１端子と、 基準電位が供給される第２端子と、 制御端子と、 起動回路用制御端子と、 起動回路用の基準電位が供給される起動回路用第２端子
とを有し、 前記第１端子に接続される第１電極と、前記第２端子に
接続される第２電極と、前記制御端子に接続される制御
電極とを有するメインスイッチ用トランジスタと、 前記第１端子に接続される起動用第１電極と、前記起動
用第２端子に接続される起動用第２電極と、前記起動回
路用制御端子に接続される起動用制御電極とを有するス
タータースイッチ用トランジスタと、 前記第１端子と前記起動用制御電極との間に直列に接続
される起動抵抗とを有する半導体装置の製造方法であっ
て、 前記起動抵抗の抵抗層を請求項１９の方法によって製造
することを特徴とする半導体装置の製造方法。 - 【請求項２９】 信号が供給される第１端子と、 基準電位が供給される第２端子と、 制御端子と、 電流検出端子と、 起動回路用制御端子と、 起動回路用の基準電位が供給される起動回路用第２端子
とを有し、 前記第１端子に接続される第１電極と、前記第２端子に
接続される第２電極と、前記制御端子に接続される制御
電極と、前記電流検出端子に接続され前記第１電極の出
力電流を検出する電流検出電極を有するメインスイッチ
用トランジスタと、 前記第１端子に接続される起動用第１電極と、前記起動
用第２端子に接続される起動用第２電極と、前記起動回
路用制御端子に接続される起動用制御電極とを有するス
タータースイッチ用トランジスタと、 前記第１端子と前記起動用制御電極との間に直列に接続
される起動抵抗とを有する半導体装置の製造方法であっ
て、 前記起動抵抗の抵抗層を請求項１９の方法によって製造
することを特徴とする半導体装置の製造方法。
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005268249A (ja) * | 2004-03-16 | 2005-09-29 | Philtech Inc | 半導体装置およびその製造方法 |
| JP2008017620A (ja) * | 2006-07-06 | 2008-01-24 | Renesas Technology Corp | 半導体装置 |
| JP2008131764A (ja) * | 2006-11-21 | 2008-06-05 | Rohm Co Ltd | スイッチング電源の制御回路、それを用いたスイッチングレギュレータ、およびそれらを用いた電子機器、ならびに電流検出回路 |
| JP2010239832A (ja) * | 2009-03-31 | 2010-10-21 | Panasonic Corp | 電流制限回路 |
| JP2012105412A (ja) * | 2010-11-09 | 2012-05-31 | Honda Motor Co Ltd | 電源装置 |
| US8283705B2 (en) | 2006-03-24 | 2012-10-09 | Fuji Electric Co., Ltd. | Junction field effect transistor, integrated circuit for switching power supply, and switching power supply |
| JP5104878B2 (ja) * | 2007-12-14 | 2012-12-19 | 富士電機株式会社 | 集積回路および半導体装置 |
| US8680622B2 (en) | 2006-11-20 | 2014-03-25 | Fuji Electric Co., Ltd. | Semiconductor device, integrated circuit including the semiconductor device, control IC for switching power supply and the switching power supply |
| CN103746002A (zh) * | 2013-12-17 | 2014-04-23 | 西安理工大学 | 一种台阶形沟槽-场限环复合终端结构 |
| DE102014209932A1 (de) | 2013-06-07 | 2014-12-11 | Mitsubishi Electric Corporation | Verfahren zum Testen einer Halbleitervorrichtung |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100535062B1 (ko) * | 2001-06-04 | 2005-12-07 | 마츠시타 덴끼 산교 가부시키가이샤 | 고내압 반도체장치 |
| US6552597B1 (en) * | 2001-11-02 | 2003-04-22 | Power Integrations, Inc. | Integrated circuit with closely coupled high voltage output and offline transistor pair |
| US20040235258A1 (en) * | 2003-05-19 | 2004-11-25 | Wu David Donggang | Method of forming resistive structures |
| TW200634375A (en) * | 2005-03-28 | 2006-10-01 | Elan Microelectronics Corp | Power line structure for liquid crystal display panel |
| JP4762663B2 (ja) * | 2005-10-14 | 2011-08-31 | 三菱電機株式会社 | 半導体装置 |
| KR100734328B1 (ko) * | 2006-07-24 | 2007-07-02 | 삼성전자주식회사 | 파워 게이팅 트랜지스터 스위치의 레이 아웃 구조 및 레이아웃 방법 |
| US8897039B2 (en) * | 2007-06-12 | 2014-11-25 | Bcd Semiconductor Manufacturing Limited | Method and system for pulse frequency modulated switching mode power supplies |
| KR100887884B1 (ko) * | 2007-10-01 | 2009-03-06 | 주식회사 동부하이텍 | 반도체 소자 |
| TWM351555U (en) * | 2008-05-06 | 2009-02-21 | Bcd Semiconductor Mfg Ltd | Method and apparatus for reducing standby power of switching mode power supplies |
| US8125799B2 (en) * | 2009-10-23 | 2012-02-28 | Bcd Semiconductor Manufacturing Limited | Control circuits and methods for switching mode power supplies |
| US8045348B2 (en) * | 2009-04-09 | 2011-10-25 | Bcd Semiconductor Manufacturing Limited | Switching mode power supply controller with high voltage startup circuits |
| US8242013B2 (en) * | 2010-03-30 | 2012-08-14 | Alpha & Omega Semiconductor Inc. | Virtually substrate-less composite power semiconductor device and method |
| US8482029B2 (en) * | 2011-05-27 | 2013-07-09 | Infineon Technologies Austria Ag | Semiconductor device and integrated circuit including the semiconductor device |
| CN102354703B (zh) * | 2011-10-19 | 2013-01-23 | 扬州杰利半导体有限公司 | 一种平面结构型超高压二极管芯片 |
| JP5637154B2 (ja) * | 2012-02-22 | 2014-12-10 | トヨタ自動車株式会社 | 半導体装置 |
| CN106104780B (zh) * | 2014-03-06 | 2018-12-21 | 三菱电机株式会社 | 半导体装置以及其试验方法 |
| DE102016120301A1 (de) * | 2016-10-25 | 2018-04-26 | Infineon Technologies Ag | Leistungshalbleitervorrichtungs-Abschlussstruktur |
| US11509225B2 (en) * | 2017-09-28 | 2022-11-22 | Rohm Co., Ltd. | Power IC including a feedback resistor, and a switching power supply and electronic appliance including the power IC |
| DE102021117826A1 (de) | 2021-07-09 | 2023-01-12 | Infineon Technologies Ag | Leistungshalbleitervorrichtung Verfahren zur Herstellung einer Leistungshalbleitervorrichtung |
| CN117116915B (zh) * | 2023-10-25 | 2024-01-19 | 合肥晶合集成电路股份有限公司 | 半导体结构及其制备方法、方块电阻的测量方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2167229B (en) * | 1984-11-21 | 1988-07-20 | Philips Electronic Associated | Semiconductor devices |
| JPH0612654B2 (ja) * | 1985-04-29 | 1994-02-16 | ソニー株式会社 | 陰極線管の内蔵抵抗器 |
| GB9207860D0 (en) * | 1992-04-09 | 1992-05-27 | Philips Electronics Uk Ltd | A semiconductor component |
| JP3207615B2 (ja) * | 1992-06-24 | 2001-09-10 | 株式会社東芝 | 半導体装置 |
| JP2850694B2 (ja) * | 1993-03-10 | 1999-01-27 | 株式会社日立製作所 | 高耐圧プレーナ型半導体装置 |
| JPH07297368A (ja) * | 1994-04-25 | 1995-11-10 | Rohm Co Ltd | 抵抗体および半導体素子 |
| JP3331846B2 (ja) | 1995-12-28 | 2002-10-07 | 株式会社日立製作所 | 半導体装置 |
| JPH10163429A (ja) * | 1996-11-29 | 1998-06-19 | Mitsubishi Electric Corp | 半導体装置 |
-
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Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005268249A (ja) * | 2004-03-16 | 2005-09-29 | Philtech Inc | 半導体装置およびその製造方法 |
| US8283705B2 (en) | 2006-03-24 | 2012-10-09 | Fuji Electric Co., Ltd. | Junction field effect transistor, integrated circuit for switching power supply, and switching power supply |
| US9461115B2 (en) | 2006-03-24 | 2016-10-04 | Fuji Electric Co., Ltd. | Junction field effect transistor, integrated circuit for switching power supply, and switching power supply |
| JP2008017620A (ja) * | 2006-07-06 | 2008-01-24 | Renesas Technology Corp | 半導体装置 |
| US8680622B2 (en) | 2006-11-20 | 2014-03-25 | Fuji Electric Co., Ltd. | Semiconductor device, integrated circuit including the semiconductor device, control IC for switching power supply and the switching power supply |
| US8860145B2 (en) | 2006-11-20 | 2014-10-14 | Fuji Electric Co., Ltd. | Semiconductor device, integrated circuit including the semiconductor device, control IC for switching power supply and the switching power supply |
| JP2008131764A (ja) * | 2006-11-21 | 2008-06-05 | Rohm Co Ltd | スイッチング電源の制御回路、それを用いたスイッチングレギュレータ、およびそれらを用いた電子機器、ならびに電流検出回路 |
| US9411346B2 (en) | 2007-12-14 | 2016-08-09 | Fuji Electric Co., Ltd. | Integrated circuit and semiconductor device |
| JP5104878B2 (ja) * | 2007-12-14 | 2012-12-19 | 富士電機株式会社 | 集積回路および半導体装置 |
| US8638160B2 (en) | 2007-12-14 | 2014-01-28 | Fuji Electric Co., Ltd. | Integrated circuit and semiconductor device |
| JP2010239832A (ja) * | 2009-03-31 | 2010-10-21 | Panasonic Corp | 電流制限回路 |
| JP2012105412A (ja) * | 2010-11-09 | 2012-05-31 | Honda Motor Co Ltd | 電源装置 |
| KR20140143703A (ko) | 2013-06-07 | 2014-12-17 | 미쓰비시덴키 가부시키가이샤 | 반도체장치의 검사방법 |
| US9401314B2 (en) | 2013-06-07 | 2016-07-26 | Mitsubishi Electric Corporation | Method of testing semiconductor device |
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| CN103746002A (zh) * | 2013-12-17 | 2014-04-23 | 西安理工大学 | 一种台阶形沟槽-场限环复合终端结构 |
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