JP2001268944A - ハーフブリッジ形インバータ回路 - Google Patents
ハーフブリッジ形インバータ回路Info
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Landscapes
- Circuit Arrangements For Discharge Lamps (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】
【課題】ハーフブリッジ形インバータ回路のドライブ回
路２ではデッドタイムコントロール回路２２、２３で作
られるデッドタイムが大きな温度依存性を有し、使用温
度によってはメインスイッチング素子Ｑ１、Ｑ２が同時
にオンになる問題がある。 【解決手段】デッドタイムコントロール回路２２、２３
の遅延回路に用いられる抵抗体Ｒ１Ｄを正の温度係数の
第１抵抗体と負の温度係数の第２抵抗体で構成し、その
抵抗比をほぼ４５：５５に設定することにより抵抗体Ｒ
１Ｄの温度特性および抵抗変化率特性を最小限に抑え、
デッドタイムＤＴ１、ＤＴ２の温度係数を最小限にする
ことに特徴を有する。
路２ではデッドタイムコントロール回路２２、２３で作
られるデッドタイムが大きな温度依存性を有し、使用温
度によってはメインスイッチング素子Ｑ１、Ｑ２が同時
にオンになる問題がある。 【解決手段】デッドタイムコントロール回路２２、２３
の遅延回路に用いられる抵抗体Ｒ１Ｄを正の温度係数の
第１抵抗体と負の温度係数の第２抵抗体で構成し、その
抵抗比をほぼ４５：５５に設定することにより抵抗体Ｒ
１Ｄの温度特性および抵抗変化率特性を最小限に抑え、
デッドタイムＤＴ１、ＤＴ２の温度係数を最小限にする
ことに特徴を有する。
Description
【０００１】
【発明の属する技術分野】本発明はハーフブリッジ形イ
ンバータ回路に関し、特に高電圧で駆動される負荷を接
続されるハーフブリッジ形インバータ回路に関する。
ンバータ回路に関し、特に高電圧で駆動される負荷を接
続されるハーフブリッジ形インバータ回路に関する。
【０００２】
【従来の技術】図１に照明用のハーフブリッジ形インバ
ータ回路の構成を示す。Ｑ１、Ｑ２はパワーＭＯＳＦＥ
Ｔで構成されるメインスイッチング素子であり、Ｄ１、
Ｄ２はパワーＭＯＳＦＥＴのドレイン・ソース間の寄生
ダイオードで構成される共振電流の転流ダイオードであ
る。バラスト回路のＬは共振用リアクトル、Ｃ１は直流
成分カット用コンデンサ、Ｃ２はフィラメント予熱用コ
ンデンサであり、蛍光ランプはフィラメント予熱用コン
デンサＣ２と並列に接続される回路構成となっている。
ータ回路の構成を示す。Ｑ１、Ｑ２はパワーＭＯＳＦＥ
Ｔで構成されるメインスイッチング素子であり、Ｄ１、
Ｄ２はパワーＭＯＳＦＥＴのドレイン・ソース間の寄生
ダイオードで構成される共振電流の転流ダイオードであ
る。バラスト回路のＬは共振用リアクトル、Ｃ１は直流
成分カット用コンデンサ、Ｃ２はフィラメント予熱用コ
ンデンサであり、蛍光ランプはフィラメント予熱用コン
デンサＣ２と並列に接続される回路構成となっている。
【０００３】図２はランプ点灯時の動作波形を示してい
る。ＶＧＳ１、ＶＧＳ２はメインスイッチング素子Ｑ
１、Ｑ２のゲート・ソース間電圧である。動作中、メイ
ンスイッチング素子Ｑ１、Ｑ２は交互にオン、オフを繰
り返すとともに、メインスイッチング素子Ｑ１、Ｑ２が
同時にオンになることを防ぐために、メインスイッチン
グ素子Ｑ１、Ｑ２が共にオフとなるデッドタイム期間を
有している。
る。ＶＧＳ１、ＶＧＳ２はメインスイッチング素子Ｑ
１、Ｑ２のゲート・ソース間電圧である。動作中、メイ
ンスイッチング素子Ｑ１、Ｑ２は交互にオン、オフを繰
り返すとともに、メインスイッチング素子Ｑ１、Ｑ２が
同時にオンになることを防ぐために、メインスイッチン
グ素子Ｑ１、Ｑ２が共にオフとなるデッドタイム期間を
有している。
【０００４】ハイサイド側メインスイッチング素子Ｑ１
はＶＧＳ１がハイとなるとオンし、ＩＤ１に示すドレイ
ン電流が流れる。これにより、Ｌ、Ｃ１、Ｃ２および蛍
光ランプで構成されるバラスト回路に方形波の電圧が印
可され、正弦波状のバラスト電流Ｉ１が流れる。ランプ
の点灯中のバラスト電流Ｉ１はフィラメント電流Ｉ２と
ランプ電流Ｉ３の合成電流である。
はＶＧＳ１がハイとなるとオンし、ＩＤ１に示すドレイ
ン電流が流れる。これにより、Ｌ、Ｃ１、Ｃ２および蛍
光ランプで構成されるバラスト回路に方形波の電圧が印
可され、正弦波状のバラスト電流Ｉ１が流れる。ランプ
の点灯中のバラスト電流Ｉ１はフィラメント電流Ｉ２と
ランプ電流Ｉ３の合成電流である。
【０００５】ローサイド側メインスイッチング素子Ｑ２
はＶＧＳ２がハイになるとオンし、ドレイン電流ＩＤ２
が流れる。これにより、バラスト回路に蓄積されたエネ
ルギーが放出され、バラスト電流Ｉ１、フィラメント電
流Ｉ２およびランプ電流Ｉ３はマイナス方向に減少す
る。
はＶＧＳ２がハイになるとオンし、ドレイン電流ＩＤ２
が流れる。これにより、バラスト回路に蓄積されたエネ
ルギーが放出され、バラスト電流Ｉ１、フィラメント電
流Ｉ２およびランプ電流Ｉ３はマイナス方向に減少す
る。
【０００６】通常のハーフブリッジ形インバータ回路で
は、バラスト回路の共振周波数より高い遅相領域の周波
数で動作させる。従って、バラスト電流Ｉ１はメインス
イッチング素子Ｑ１、Ｑ２のスイッチング周波数により
変化させてことができるので、明るさの調整が可能とな
る。
は、バラスト回路の共振周波数より高い遅相領域の周波
数で動作させる。従って、バラスト電流Ｉ１はメインス
イッチング素子Ｑ１、Ｑ２のスイッチング周波数により
変化させてことができるので、明るさの調整が可能とな
る。
【０００７】図１より、制御回路１からの入力信号をド
ライブ回路２で所定のドライブ信号（例えば、ＶＧＳ
１、ＶＧＳ２）に変換して、メインスイッチング素子Ｑ
１、Ｑ２が駆動されている。
ライブ回路２で所定のドライブ信号（例えば、ＶＧＳ
１、ＶＧＳ２）に変換して、メインスイッチング素子Ｑ
１、Ｑ２が駆動されている。
【０００８】図３にこのドライブ回路２の具体的な回路
ブロックを示す。すなわち、信号入力回路２１と、ハイ
サイド側およびローサイド側のデッドタイムコントロー
ルを行うデッドタイムコントロール回路２２、２３と、
パルス発生回路２４と、レベルシフト回路２５と、パル
スフィルター回路２６と、記憶回路となるフリップフロ
ップ回路２７と、ハイサイド側およびローサイド側のメ
インスイッチング素子Ｑ１、Ｑ２を駆動するドライブ信
号を供給する出力回路２８、２９より構成される。
ブロックを示す。すなわち、信号入力回路２１と、ハイ
サイド側およびローサイド側のデッドタイムコントロー
ルを行うデッドタイムコントロール回路２２、２３と、
パルス発生回路２４と、レベルシフト回路２５と、パル
スフィルター回路２６と、記憶回路となるフリップフロ
ップ回路２７と、ハイサイド側およびローサイド側のメ
インスイッチング素子Ｑ１、Ｑ２を駆動するドライブ信
号を供給する出力回路２８、２９より構成される。
【０００９】かかるドライブ回路２は制御回路１からの
出力信号を信号入力回路２１で整形した後、ハイサイド
側およびローサイド側のデッドタイムコントロールを行
うデッドタイムコントロール回路２２、２３に入力さ
れ、図４に示すように入力信号（制御回路１の出力信
号）から遅延させたハイサイド出力信号ＨＯとハイサイ
ド出力信号ＨＯが立ち上がる前に立ち下がるローサイド
出力信号ＬＯが形成される。ハイサイド出力信号ＨＯと
ローサイド出力信号ＬＯにはメインスイッチング素子Ｑ
１、Ｑ２が同時にオンしないように共にローレベルとな
るデッドタイムが作られている。
出力信号を信号入力回路２１で整形した後、ハイサイド
側およびローサイド側のデッドタイムコントロールを行
うデッドタイムコントロール回路２２、２３に入力さ
れ、図４に示すように入力信号（制御回路１の出力信
号）から遅延させたハイサイド出力信号ＨＯとハイサイ
ド出力信号ＨＯが立ち上がる前に立ち下がるローサイド
出力信号ＬＯが形成される。ハイサイド出力信号ＨＯと
ローサイド出力信号ＬＯにはメインスイッチング素子Ｑ
１、Ｑ２が同時にオンしないように共にローレベルとな
るデッドタイムが作られている。
【００１０】ハイサイド側のドライブ回路２はメインス
イッチング素子Ｑ１が約６００ボルトの電圧で駆動され
るので、ハイサイド出力信号ＨＯを約６００ボルトまで
高圧にシフトしてドライブ信号ＶＧＳ１を作る必要があ
る。パルス発生回路２４にはハイサイド出力信号ＨＯが
入力され、セット出力信号ＯＵＴ（Ｓｅｔ）とリセット
出力信号ＯＵＴ（Ｒｅｓｅｔ）を出力する。これらの信
号は次の高電圧へのレベルシフト回路２５に入力され
て、高電圧のセット出力信号ＯＵＴ（Ｓｅｔ）とリセッ
ト出力信号ＯＵＴ（Ｒｅｓｅｔ）に変換される。これら
の信号はパルスフィルター回路２６で一定のパルス幅以
上の信号を通過させて、フリップフロップ回路２７のセ
ットおよびリセットを行い、出力回路２８からハイサイ
ド出力信号ＨＯを出力してハイサイド側のメインスイッ
チング素子Ｑ１を駆動する。
イッチング素子Ｑ１が約６００ボルトの電圧で駆動され
るので、ハイサイド出力信号ＨＯを約６００ボルトまで
高圧にシフトしてドライブ信号ＶＧＳ１を作る必要があ
る。パルス発生回路２４にはハイサイド出力信号ＨＯが
入力され、セット出力信号ＯＵＴ（Ｓｅｔ）とリセット
出力信号ＯＵＴ（Ｒｅｓｅｔ）を出力する。これらの信
号は次の高電圧へのレベルシフト回路２５に入力され
て、高電圧のセット出力信号ＯＵＴ（Ｓｅｔ）とリセッ
ト出力信号ＯＵＴ（Ｒｅｓｅｔ）に変換される。これら
の信号はパルスフィルター回路２６で一定のパルス幅以
上の信号を通過させて、フリップフロップ回路２７のセ
ットおよびリセットを行い、出力回路２８からハイサイ
ド出力信号ＨＯを出力してハイサイド側のメインスイッ
チング素子Ｑ１を駆動する。
【００１１】図９に、かかるデッドタイムコントロール
回路２２、２３の具体的ブロック図を示す。制御回路１
からの入力信号ＩＮを波形整形するインバータ回路２１
１、２１２を２段継続接続した信号入力回路２１の出力
をハイサイド側のデッドタイムコントロール回路２２と
反転した出力をローサイド側のデッドタイムコントロー
ル回路２３に入力される。デッドタイムコントロール回
路２２、２３は抵抗とコンデンサで構成される時定数を
有し、ハイサイド側のデッドタイムコントロール回路２
２では入力信号ＩＮより立ち上がりと立ち下がり遅延さ
れたハイサイド出力信号ＤＨＯを出力し、ローサイド側
のデッドタイムコントロール回路２３では反転した入力
信号ＩＮ（ＩＮバー）より立ち下がりと立ち上がり遅延
されたハイサイド出力信号ＤＬＯを出力する。デッドタ
イムを作るには、ハイサイド側の立ち上がり遅れ時間Ｈ
ｔｏｎよりローサイド側の立ち下がり遅れ時間Ｌｔｏｆ
ｆを小さく設定し、またハイサイド側の立ち下がり遅れ
時間Ｈｔｏｆｆよりローサイド側の立ち上がり遅れ時間
Ｌｔｏｎを大きく設定する必要がある。
回路２２、２３の具体的ブロック図を示す。制御回路１
からの入力信号ＩＮを波形整形するインバータ回路２１
１、２１２を２段継続接続した信号入力回路２１の出力
をハイサイド側のデッドタイムコントロール回路２２と
反転した出力をローサイド側のデッドタイムコントロー
ル回路２３に入力される。デッドタイムコントロール回
路２２、２３は抵抗とコンデンサで構成される時定数を
有し、ハイサイド側のデッドタイムコントロール回路２
２では入力信号ＩＮより立ち上がりと立ち下がり遅延さ
れたハイサイド出力信号ＤＨＯを出力し、ローサイド側
のデッドタイムコントロール回路２３では反転した入力
信号ＩＮ（ＩＮバー）より立ち下がりと立ち上がり遅延
されたハイサイド出力信号ＤＬＯを出力する。デッドタ
イムを作るには、ハイサイド側の立ち上がり遅れ時間Ｈ
ｔｏｎよりローサイド側の立ち下がり遅れ時間Ｌｔｏｆ
ｆを小さく設定し、またハイサイド側の立ち下がり遅れ
時間Ｈｔｏｆｆよりローサイド側の立ち上がり遅れ時間
Ｌｔｏｎを大きく設定する必要がある。
【００１２】すなわち、 デッドタイムＤＴ１＝Ｈｔｏｎ − Ｌｔｏｆｆ デッドタイムＤＴ２＝Ｌｔｏｎ − Ｈｔｏｆｆ で表される。両デッドタイムＤＴ１、ＤＴ２はデッドタ
イムコントロール回路２２、２３の抵抗とコンデンサで
構成される時定数に大きく影響される。
イムコントロール回路２２、２３の抵抗とコンデンサで
構成される時定数に大きく影響される。
【００１３】
【発明が解決しようとする課題】かかるハーフブリッジ
形インバータ回路では、メインスイッチング素子Ｑ１、
Ｑ２が同時にオンになることを防ぐために、ドライブ信
号（例えば、ＶＧＳ１、ＶＧＳ２）が共にオフとなるデ
ッドタイム期間を設けている。
形インバータ回路では、メインスイッチング素子Ｑ１、
Ｑ２が同時にオンになることを防ぐために、ドライブ信
号（例えば、ＶＧＳ１、ＶＧＳ２）が共にオフとなるデ
ッドタイム期間を設けている。
【００１４】しかしながら、ドライブ回路２のデッドタ
イムコントロール回路２２、２３の遅延時間を決める時
定数の温度依存性が大きく、外付けの制御回路１等で温
度設計にマージンを持たせて、必ずデッドタイム期間を
設けなくてはならない問題がある。
イムコントロール回路２２、２３の遅延時間を決める時
定数の温度依存性が大きく、外付けの制御回路１等で温
度設計にマージンを持たせて、必ずデッドタイム期間を
設けなくてはならない問題がある。
【００１５】
【課題を解決するための手段】本発明はかかる問題点に
鑑みてなされ、ハイサイド側のメインスイッチング素子
とローサイド側のメインスイッチング素子で構成される
ハーフブリッジ形のスイッチング回路と、スイッチング
回路を駆動するデッドタイム期間を設けた出力信号を出
力するドライブ回路とを備えたハーフブリッジ形インバ
ータ回路において、前記ドライブ回路に制御回路から入
力される入力信号からデッドタイム期間を作るハイサイ
ド側とローサイド側のデッドタイムコントロール回路を
設け、前記デッドタイムコントロール回路の遅延時間を
決める抵抗体を温度係数の少ない抵抗体で構成すること
に特徴を有する。
鑑みてなされ、ハイサイド側のメインスイッチング素子
とローサイド側のメインスイッチング素子で構成される
ハーフブリッジ形のスイッチング回路と、スイッチング
回路を駆動するデッドタイム期間を設けた出力信号を出
力するドライブ回路とを備えたハーフブリッジ形インバ
ータ回路において、前記ドライブ回路に制御回路から入
力される入力信号からデッドタイム期間を作るハイサイ
ド側とローサイド側のデッドタイムコントロール回路を
設け、前記デッドタイムコントロール回路の遅延時間を
決める抵抗体を温度係数の少ない抵抗体で構成すること
に特徴を有する。
【００１６】
【発明の実施の形態】本発明の実施の形態について図１
から図８を参照して説明する。
から図８を参照して説明する。
【００１７】図１に照明用のハーフブリッジ形インバー
タ回路の構成を示す。Ｑ１、Ｑ２はパワーＭＯＳＦＥＴ
で構成されるメインスイッチング素子であり、Ｄ１、Ｄ
２はパワーＭＯＳＦＥＴのドレイン・ソース間の寄生ダ
イオードで構成される共振電流の転流ダイオードであ
る。バラスト回路のＬは共振用リアクトル、Ｃ１は直流
成分カット用コンデンサ、Ｃ２はフィラメント予熱用コ
ンデンサであり、蛍光ランプはフィラメント予熱用コン
デンサＣ２と並列に接続される回路構成となっている。
タ回路の構成を示す。Ｑ１、Ｑ２はパワーＭＯＳＦＥＴ
で構成されるメインスイッチング素子であり、Ｄ１、Ｄ
２はパワーＭＯＳＦＥＴのドレイン・ソース間の寄生ダ
イオードで構成される共振電流の転流ダイオードであ
る。バラスト回路のＬは共振用リアクトル、Ｃ１は直流
成分カット用コンデンサ、Ｃ２はフィラメント予熱用コ
ンデンサであり、蛍光ランプはフィラメント予熱用コン
デンサＣ２と並列に接続される回路構成となっている。
【００１８】図２に動作波形を示し、図３にドライブ回
路の回路ブロックを示す。基本的な動作原理および回路
構成は従来の技術の欄で説明したものと同じであるの
で、ここでは説明を省略する。
路の回路ブロックを示す。基本的な動作原理および回路
構成は従来の技術の欄で説明したものと同じであるの
で、ここでは説明を省略する。
【００１９】図４は入力信号（制御回路１の出力信号）
から遅延させたハイサイド出力信号ＨＯとハイサイド出
力信号ＨＯが立ち上がる前に立ち下がるローサイド出力
信号ＬＯの波形を示す。ハイサイド出力信号ＨＯとロー
サイド出力信号ＬＯにはメインスイッチング素子Ｑ１、
Ｑ２が同時にオンしないように共にローレベルとなるデ
ッドタイムが作られている。
から遅延させたハイサイド出力信号ＨＯとハイサイド出
力信号ＨＯが立ち上がる前に立ち下がるローサイド出力
信号ＬＯの波形を示す。ハイサイド出力信号ＨＯとロー
サイド出力信号ＬＯにはメインスイッチング素子Ｑ１、
Ｑ２が同時にオンしないように共にローレベルとなるデ
ッドタイムが作られている。
【００２０】図５に本発明に依るデッドタイムコントロ
ール回路２２、２３の具体的回路ブロック図を示す。制
御回路１からの入力信号ＩＮを波形整形するインバータ
回路２１１、２１２を２段継続接続した信号入力回路２
１の出力をハイサイド側のデッドタイムコントロール回
路２２とインバータ回路２３１で反転した出力をローサ
イド側のデッドタイムコントロール回路２３に入力され
る。
ール回路２２、２３の具体的回路ブロック図を示す。制
御回路１からの入力信号ＩＮを波形整形するインバータ
回路２１１、２１２を２段継続接続した信号入力回路２
１の出力をハイサイド側のデッドタイムコントロール回
路２２とインバータ回路２３１で反転した出力をローサ
イド側のデッドタイムコントロール回路２３に入力され
る。
【００２１】ハイサイド側のデッドタイムコントロール
回路２２はＰチャネルＭＯＳトランジスタＴ１とＮチャ
ネルＭＯＳトランジスタＴ２より成るＣＭＯＳインバー
タ回路と、ＮチャネルＭＯＳトランジスタＴ２のドレイ
ン・出力端子間に接続された抵抗Ｒ１Ｄと、出力端子・
共通電位ＣＯＭ間に接続されたコンデンサＣ１とで構成
されている。かかるデッドタイムコントロール回路２２
は抵抗Ｒ１ＤとコンデンサＣ１で決まる時定数で入力信
号ＩＮの遅延を行う遅延回路として働く。なお遅延され
た出力はインバータ回路２２１で反転してハイサイド出
力信号ＤＨＯを出力する。
回路２２はＰチャネルＭＯＳトランジスタＴ１とＮチャ
ネルＭＯＳトランジスタＴ２より成るＣＭＯＳインバー
タ回路と、ＮチャネルＭＯＳトランジスタＴ２のドレイ
ン・出力端子間に接続された抵抗Ｒ１Ｄと、出力端子・
共通電位ＣＯＭ間に接続されたコンデンサＣ１とで構成
されている。かかるデッドタイムコントロール回路２２
は抵抗Ｒ１ＤとコンデンサＣ１で決まる時定数で入力信
号ＩＮの遅延を行う遅延回路として働く。なお遅延され
た出力はインバータ回路２２１で反転してハイサイド出
力信号ＤＨＯを出力する。
【００２２】ローサイド側のデッドタイムコントロール
回路２３はＰチャネルＭＯＳトランジスタＴ３とＮチャ
ネルＭＯＳトランジスタＴ４より成るＣＭＯＳインバー
タ回路と、ＮチャネルＭＯＳトランジスタＴ４のドレイ
ン・出力端子間に接続された抵抗Ｒ１Ｄ、Ｒ２Ｄと、Ｐ
チャネルＭＯＳトランジスタＴ3のドレイン・出力端子
間に接続された抵抗Ｒ２Ｄと、出力端子・共通電位ＣＯ
Ｍ間に接続されたコンデンサＣ２と、出力端子とコンデ
ンサＣ２間接続された抵抗Ｒ３Ｄとで構成されている。
かかるデッドタイムコントロール回路２３は抵抗Ｒ１
Ｄ、Ｒ２Ｄ、Ｒ３ＤとコンデンサＣ１で決まる時定数で
反転した入力信号ＩＮバーの遅延を行う遅延回路として
働く。なお遅延された出力はインバータ回路２３２で反
転してハイサイド出力信号ＤＬＯを出力する。
回路２３はＰチャネルＭＯＳトランジスタＴ３とＮチャ
ネルＭＯＳトランジスタＴ４より成るＣＭＯＳインバー
タ回路と、ＮチャネルＭＯＳトランジスタＴ４のドレイ
ン・出力端子間に接続された抵抗Ｒ１Ｄ、Ｒ２Ｄと、Ｐ
チャネルＭＯＳトランジスタＴ3のドレイン・出力端子
間に接続された抵抗Ｒ２Ｄと、出力端子・共通電位ＣＯ
Ｍ間に接続されたコンデンサＣ２と、出力端子とコンデ
ンサＣ２間接続された抵抗Ｒ３Ｄとで構成されている。
かかるデッドタイムコントロール回路２３は抵抗Ｒ１
Ｄ、Ｒ２Ｄ、Ｒ３ＤとコンデンサＣ１で決まる時定数で
反転した入力信号ＩＮバーの遅延を行う遅延回路として
働く。なお遅延された出力はインバータ回路２３２で反
転してハイサイド出力信号ＤＬＯを出力する。
【００２３】図６を参照して具体的動作を説明する。
【００２４】ハイサイド側のデッドタイムコントロール
回路２２では、入力信号ＩＮがローレベルのときコンデ
ンサＣ１にはＰチャネルＭＯＳトランジスタＴ１を介し
て電源電圧Ｖｃｃにより充電され、遅延回路の出力ＶＨ
はハイレベルにある。入力信号ＩＮがハイレベルに立ち
上がると、ＮチャネルＭＯＳトランジスタＴ２がオンし
コンデンサＣ１の電荷は時定数Ｃ１・Ｒ１Ｄに従って放
電される。この期間にハイサイド側のプロパゲーション
遅延時間ＰＤ（Ｈ）を加えた期間がＨｔｏｎとなる。こ
こでプロパゲーション遅延時間はデッドタイムコントロ
ール回路での遅延時間を除いた回路全体の遅延時間をい
う。更に入力信号ＩＮがローレベルになると、Ｐチャネ
ルＭＯＳトランジスタＴ１がオンしコンデンサＣ１に充
電され、遅延回路の出力はハイレベルに向かう。この期
間にハイサイド側のプロパゲーション遅延時間ＰＤ
（Ｈ）を加えた期間がＨｔｏｆｆである。遅延回路から
の出力はインバータ回路２２１のスレショルド電位ＴＨ
で整形されてハイサイド出力信号ＤＨＯとなる。
回路２２では、入力信号ＩＮがローレベルのときコンデ
ンサＣ１にはＰチャネルＭＯＳトランジスタＴ１を介し
て電源電圧Ｖｃｃにより充電され、遅延回路の出力ＶＨ
はハイレベルにある。入力信号ＩＮがハイレベルに立ち
上がると、ＮチャネルＭＯＳトランジスタＴ２がオンし
コンデンサＣ１の電荷は時定数Ｃ１・Ｒ１Ｄに従って放
電される。この期間にハイサイド側のプロパゲーション
遅延時間ＰＤ（Ｈ）を加えた期間がＨｔｏｎとなる。こ
こでプロパゲーション遅延時間はデッドタイムコントロ
ール回路での遅延時間を除いた回路全体の遅延時間をい
う。更に入力信号ＩＮがローレベルになると、Ｐチャネ
ルＭＯＳトランジスタＴ１がオンしコンデンサＣ１に充
電され、遅延回路の出力はハイレベルに向かう。この期
間にハイサイド側のプロパゲーション遅延時間ＰＤ
（Ｈ）を加えた期間がＨｔｏｆｆである。遅延回路から
の出力はインバータ回路２２１のスレショルド電位ＴＨ
で整形されてハイサイド出力信号ＤＨＯとなる。
【００２５】ローサイド側のデッドタイムコントロール
回路２３では、反転入力信号ＩＮバーがハイレベルのと
きコンデンサＣ２はＮチャネルＭＯＳトランジスタＴ４
を介して放電され、遅延回路の出力はローレベルにあ
る。反転入力信号ＩＮバーがローレベルに立ち下がる
と、ＰチャネルＭＯＳトランジスタＴ３がオンしコンデ
ンサＣ2に電荷が時定数Ｃ２・（Ｒ２Ｄ＋Ｒ３Ｄ）に従っ
て充電される。この期間にローサイド側のプロパゲーシ
ョン遅延時間ＰＤ（Ｌ）を加えた期間がＬｔｏｆｆであ
る。更に反転入力信号ＩＮバーがハイレベルになると、
ＮチャネルＭＯＳトランジスタＴ４がオンしコンデンサ
Ｃ２の電荷が時定数Ｃ２・（Ｒ１Ｄ＋Ｒ２Ｄ＋Ｒ３Ｄ）
に従って放電され、遅延回路の出力はローレベルに向か
う。この期間にローサイド側のプロパゲーション遅延時
間ＰＤ（Ｌ）を加えた期間がＬｔｏｎである。遅延回路
からの出力はインバータ回路２３２のスレショルド電位
ＴＨで整形されてローサイド出力信号ＤＬＯとなる。
回路２３では、反転入力信号ＩＮバーがハイレベルのと
きコンデンサＣ２はＮチャネルＭＯＳトランジスタＴ４
を介して放電され、遅延回路の出力はローレベルにあ
る。反転入力信号ＩＮバーがローレベルに立ち下がる
と、ＰチャネルＭＯＳトランジスタＴ３がオンしコンデ
ンサＣ2に電荷が時定数Ｃ２・（Ｒ２Ｄ＋Ｒ３Ｄ）に従っ
て充電される。この期間にローサイド側のプロパゲーシ
ョン遅延時間ＰＤ（Ｌ）を加えた期間がＬｔｏｆｆであ
る。更に反転入力信号ＩＮバーがハイレベルになると、
ＮチャネルＭＯＳトランジスタＴ４がオンしコンデンサ
Ｃ２の電荷が時定数Ｃ２・（Ｒ１Ｄ＋Ｒ２Ｄ＋Ｒ３Ｄ）
に従って放電され、遅延回路の出力はローレベルに向か
う。この期間にローサイド側のプロパゲーション遅延時
間ＰＤ（Ｌ）を加えた期間がＬｔｏｎである。遅延回路
からの出力はインバータ回路２３２のスレショルド電位
ＴＨで整形されてローサイド出力信号ＤＬＯとなる。
【００２６】ここで抵抗Ｒ１Ｄが最も大きい抵抗値を有
し、長い遅延時間のＨｔｏｎおよびＬｔｏｎに大きく影
響をする。デッドタイムＤＴ１、ＤＴ２は温度依存性を
持つが、その特性は抵抗Ｒ１Ｄの温度依存性に比例して
いる。
し、長い遅延時間のＨｔｏｎおよびＬｔｏｎに大きく影
響をする。デッドタイムＤＴ１、ＤＴ２は温度依存性を
持つが、その特性は抵抗Ｒ１Ｄの温度依存性に比例して
いる。
【００２７】本発明の特徴はこの抵抗体Ｒ１Ｄの温度依
存性を小さくすることにある。抵抗体Ｒ１Ｄを正の温度
係数を持つ第１抵抗体と負の温度係数を持つ第２抵抗体
で構成する。第１抵抗体としてはイオン注入あるいは熱
拡散でシリコン基板に形成する拡散抵抗であり、第２抵
抗体はポリシリコン層に不純物をイオン注入か熱拡散し
たポリシリコン抵抗である。すでに拡散抵抗は正の温度
係数を有し、ポリシリコン抵抗は負の温度係数を持つこ
とは知られている。
存性を小さくすることにある。抵抗体Ｒ１Ｄを正の温度
係数を持つ第１抵抗体と負の温度係数を持つ第２抵抗体
で構成する。第１抵抗体としてはイオン注入あるいは熱
拡散でシリコン基板に形成する拡散抵抗であり、第２抵
抗体はポリシリコン層に不純物をイオン注入か熱拡散し
たポリシリコン抵抗である。すでに拡散抵抗は正の温度
係数を有し、ポリシリコン抵抗は負の温度係数を持つこ
とは知られている。
【００２８】図７Ａ、Ｂに抵抗体Ｒ１Ｄを第１抵抗体と
第２抵抗体で構成したときの抵抗値温度特性と抵抗変化
率温度特性を示す。第１抵抗体を４５．８０ＫΩ（温度
２５℃）、第２抵抗体を５８．００ＫΩ（温度２５℃）
に設定し、全抵抗値（ＴＯＴＡＬ）を１０３．８０ＫΩ
（温度２５℃）としたときに両抵抗体の温度係数が相殺
して温度係数を一番少なくできる。このときの両抵抗体
の抵抗比は４５：５５となる。
第２抵抗体で構成したときの抵抗値温度特性と抵抗変化
率温度特性を示す。第１抵抗体を４５．８０ＫΩ（温度
２５℃）、第２抵抗体を５８．００ＫΩ（温度２５℃）
に設定し、全抵抗値（ＴＯＴＡＬ）を１０３．８０ＫΩ
（温度２５℃）としたときに両抵抗体の温度係数が相殺
して温度係数を一番少なくできる。このときの両抵抗体
の抵抗比は４５：５５となる。
【００２９】すなわち、図７Ａから第１抵抗体の抵抗値
は３２．４１ＫΩ（温度−４０℃）から８１．９１ＫΩ
（温度１５０℃）まで変化し、第２抵抗体の抵抗値は９
６．０６ＫΩ（温度−４０℃）から２９．８４ＫΩ（温
度１５０℃）まで変化する。しかし、全抵抗値は１２
８．４７ＫΩ（温度−４０℃）から１０１．４６ＫΩ
（温度７５℃）の範囲にその変化は押さえ込むことがで
きる。
は３２．４１ＫΩ（温度−４０℃）から８１．９１ＫΩ
（温度１５０℃）まで変化し、第２抵抗体の抵抗値は９
６．０６ＫΩ（温度−４０℃）から２９．８４ＫΩ（温
度１５０℃）まで変化する。しかし、全抵抗値は１２
８．４７ＫΩ（温度−４０℃）から１０１．４６ＫΩ
（温度７５℃）の範囲にその変化は押さえ込むことがで
きる。
【００３０】図７Ｂから第１抵抗体の抵抗変化率は０．
７１（温度−４０℃）から１．７９（温度１５０℃）ま
で変化し、第２抵抗体の抵抗変化率は１．６６（温度−
４０℃）から０．５１（温度１５０℃）まで変化する。
しかし、全抵抗変化率は０．９８（温度７５℃）から
１．２３（温度−４０℃）の範囲に押さえ込むことがで
きる。
７１（温度−４０℃）から１．７９（温度１５０℃）ま
で変化し、第２抵抗体の抵抗変化率は１．６６（温度−
４０℃）から０．５１（温度１５０℃）まで変化する。
しかし、全抵抗変化率は０．９８（温度７５℃）から
１．２３（温度−４０℃）の範囲に押さえ込むことがで
きる。
【００３１】図８Ａ、Ｂにデッドタイムの温度特性およ
び温度変化率特性を示す。ここではコンデンサＣ１を８
ｐＦしたときのデッドタイムＤＴ１の特性を示す。デッ
ドタイムＤＴ２についても抵抗Ｒ１Ｄが支配的であり、
ほぼデッドタイムＤＴ１と変わらない特性である。図８
Ａから明白なように、デッドタイムＤＴ１の温度特性は
９００ｎＳから７６０ｎＳの範囲にあり、図８Ｂに示す
ように変化率は１から１．２以内に抑えられている。な
お点線で示す特性は、第１抵抗体を７５．６８ＫΩ（温
度２５℃）、第２抵抗体を２３．７６ＫΩ（温度２５
℃）に設定し、全抵抗値（ＴＯＴＡＬ）を９９．４４Ｋ
Ω（温度２５℃）に設定したときの特性であり、これか
らも本発明の改善が著しいことが分かる。
び温度変化率特性を示す。ここではコンデンサＣ１を８
ｐＦしたときのデッドタイムＤＴ１の特性を示す。デッ
ドタイムＤＴ２についても抵抗Ｒ１Ｄが支配的であり、
ほぼデッドタイムＤＴ１と変わらない特性である。図８
Ａから明白なように、デッドタイムＤＴ１の温度特性は
９００ｎＳから７６０ｎＳの範囲にあり、図８Ｂに示す
ように変化率は１から１．２以内に抑えられている。な
お点線で示す特性は、第１抵抗体を７５．６８ＫΩ（温
度２５℃）、第２抵抗体を２３．７６ＫΩ（温度２５
℃）に設定し、全抵抗値（ＴＯＴＡＬ）を９９．４４Ｋ
Ω（温度２５℃）に設定したときの特性であり、これか
らも本発明の改善が著しいことが分かる。
【００３２】
【発明の効果】本発明に依れば、デッドタイムコントロ
ール回路２２、２３の遅延回路を構成する抵抗体Ｒ１Ｄ
を正の温度係数を持つ第１抵抗体と負の温度係数を持つ
第２抵抗体で構成することにより、その温度係数を小さ
くすることが出来、デッドタイムＤＴ１、ＤＴ２の温度
特性を小さくできる利点を有する。
ール回路２２、２３の遅延回路を構成する抵抗体Ｒ１Ｄ
を正の温度係数を持つ第１抵抗体と負の温度係数を持つ
第２抵抗体で構成することにより、その温度係数を小さ
くすることが出来、デッドタイムＤＴ１、ＤＴ２の温度
特性を小さくできる利点を有する。
【００３３】また抵抗体Ｒ１Ｄを第１抵抗体と第２抵抗
体との抵抗比はほぼ４５：５５に設定することで、その
温度特性および変化率特性を最小限まで押さえ込め、デ
ッドタイムＤＴ１、ＤＴ２の温度特性および変化率特性
も最小限までできる。これにより外付けの制御回路１等
で温度設計にマージンを持たせる必要がなくなり、メイ
ンスイッチング素子Ｑ１、Ｑ２が同時オンになることも
防止することができる誤動作を完全に回避したハーフブ
リッジ形インバータ回路を提供できる。
体との抵抗比はほぼ４５：５５に設定することで、その
温度特性および変化率特性を最小限まで押さえ込め、デ
ッドタイムＤＴ１、ＤＴ２の温度特性および変化率特性
も最小限までできる。これにより外付けの制御回路１等
で温度設計にマージンを持たせる必要がなくなり、メイ
ンスイッチング素子Ｑ１、Ｑ２が同時オンになることも
防止することができる誤動作を完全に回避したハーフブ
リッジ形インバータ回路を提供できる。
【図１】本発明および従来のハーフブリッジ形インバー
タ回路を説明する図である。
タ回路を説明する図である。
【図２】本発明および従来のハーフブリッジ形インバー
タ回路の動作波形を説明する図である。
タ回路の動作波形を説明する図である。
【図３】本発明および従来のハーフブリッジ形インバー
タ回路のドライブ回路を説明する図である。
タ回路のドライブ回路を説明する図である。
【図４】本発明および従来のハーフブリッジ形インバー
タ回路のデッドタイムコントロール回路の動作波形を説
明する図である。
タ回路のデッドタイムコントロール回路の動作波形を説
明する図である。
【図５】本発明のハーフブリッジ形インバータ回路のデ
ッドタイムコントロール回路を説明する図である。
ッドタイムコントロール回路を説明する図である。
【図６】本発明のハーフブリッジ形インバータ回路のデ
ッドタイムコントロール回路の動作を説明する図であ
る。
ッドタイムコントロール回路の動作を説明する図であ
る。
【図７】Ａは本発明のハーフブリッジ形インバータ回路
のデッドタイムコントロール回路の遅延回路に用いた抵
抗体の温度特性を説明する図であり、Ｂは本発明のハー
フブリッジ形インバータ回路のデッドタイムコントロー
ル回路の遅延回路に用いた抵抗体の温度変化率特性を説
明する図である。
のデッドタイムコントロール回路の遅延回路に用いた抵
抗体の温度特性を説明する図であり、Ｂは本発明のハー
フブリッジ形インバータ回路のデッドタイムコントロー
ル回路の遅延回路に用いた抵抗体の温度変化率特性を説
明する図である。
【図８】Ａは本発明のハーフブリッジ形インバータ回路
のデッドタイムコントロール回路のデッドタイムの温度
特性を説明する図であり、Ｂは本発明のハーフブリッジ
形インバータ回路のデッドタイムコントロール回路のデ
ッドタイムの温度変化率特性を説明する図である。
のデッドタイムコントロール回路のデッドタイムの温度
特性を説明する図であり、Ｂは本発明のハーフブリッジ
形インバータ回路のデッドタイムコントロール回路のデ
ッドタイムの温度変化率特性を説明する図である。
【図９】本発明および従来のハーフブリッジ形インバー
タ回路のデッドタイムコントロール回路を説明する図で
ある。
タ回路のデッドタイムコントロール回路を説明する図で
ある。
Ｑ１、Ｑ２ メインスイッチング素子 Ｄ１、Ｄ２ 共振電流の転流ダイオード Ｌ 共振用リアクトル Ｃ１ 直流成分カット用コンデンサ Ｃ２ フィラメント予熱用コンデンサ
Claims (3)
- 【請求項１】 ハイサイド側のメインスイッチング素子
とローサイド側のメインスイッチング素子で構成される
ハーフブリッジ形のスイッチング回路と、該スイッチン
グ回路を駆動するデッドタイム期間を設けた出力信号を
出力するドライブ回路とを備えたハーフブリッジ形イン
バータ回路において、 前記ドライブ回路に制御回路から入力される入力信号か
らデッドタイム期間を作るハイサイド側とローサイド側
のデッドタイムコントロール回路を設け、前記デッドタ
イムコントロール回路の遅延時間を決める抵抗体を温度
係数の少ない抵抗体で構成することを特徴とするハーフ
ブリッジ形インバータ回路。 - 【請求項２】 前記抵抗体は正の温度係数を持つ拡散抵
抗と負の温度係数を持つポリシリコン抵抗で構成される
ことを特徴とする請求項１記載のハーフブリッジ形イン
バータ回路。 - 【請求項３】 前記抵抗体は正の温度係数を持つ拡散抵
抗と負の温度係数を持つポリシリコン抵抗で構成しその
抵抗比をほぼ４５：５５とすることを特徴とする請求項
２記載のハーフブリッジ形インバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000075024A JP3594528B2 (ja) | 2000-03-17 | 2000-03-17 | ハーフブリッジ形インバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000075024A JP3594528B2 (ja) | 2000-03-17 | 2000-03-17 | ハーフブリッジ形インバータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001268944A true JP2001268944A (ja) | 2001-09-28 |
| JP3594528B2 JP3594528B2 (ja) | 2004-12-02 |
Family
ID=18592974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000075024A Expired - Fee Related JP3594528B2 (ja) | 2000-03-17 | 2000-03-17 | ハーフブリッジ形インバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3594528B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017092812A (ja) * | 2015-11-13 | 2017-05-25 | 富士電機株式会社 | 半導体集積回路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10468974B2 (en) * | 2017-03-15 | 2019-11-05 | Hong Kong Applied Science and Technology Research Institute Company Limited | Method and apparatus of dead time tuning in an inverter |
| US10230311B2 (en) * | 2017-03-15 | 2019-03-12 | Hong Kong Applied Science And Technology Research Institute Co. Ltd. | Method and apparatus of dead time tuning in an inverter |
-
2000
- 2000-03-17 JP JP2000075024A patent/JP3594528B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017092812A (ja) * | 2015-11-13 | 2017-05-25 | 富士電機株式会社 | 半導体集積回路 |
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| JP3594528B2 (ja) | 2004-12-02 |
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