JP2001118808A - Manufacturing method of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路
（ＩＣ）やＬＳＩのように微細配線が形成される半導体
装置の製法に関する。さらに詳しくは、微細化に伴って
も配線抵抗を小さく抑えられる銅被膜を所定のパターン
で効率よく形成する半導体装置の製法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device on which fine wiring is formed, such as a semiconductor integrated circuit (IC) or an LSI. More specifically, the present invention relates to a method of manufacturing a semiconductor device in which a copper film capable of suppressing wiring resistance even with miniaturization is efficiently formed in a predetermined pattern.
【０００２】[0002]
【従来の技術】近年半導体装置の高集積化に伴い、配線
も非常に細く微細なものが要求されてきており、半導体
装置用配線として従来のＡｌなどに代えて抵抗の小さい
銅被膜を用いることが検討されている。しかし、銅はエ
ッチングが困難であるため、全面に被膜してパターニン
グすることにより形成するのが困難である。そのため、
このような銅被膜の成膜法として、無電解メッキ法が考
えられる。しかし、無電解メッキ法を利用して前記銅被
膜を成膜する場合、下地層として反応開始層となるパラ
ジウム被膜などのシード層が予め基板上に設けられてい
ることが必要である。2. Description of the Related Art With the recent increase in the degree of integration of semiconductor devices, very fine and fine wiring has been required. For a semiconductor device wiring, a copper film having a small resistance is used in place of conventional Al or the like. Is being considered. However, since copper is difficult to etch, it is difficult to form it by coating and patterning the entire surface. for that reason,
As a method of forming such a copper film, an electroless plating method is considered. However, when the copper film is formed by using the electroless plating method, it is necessary that a seed layer such as a palladium film serving as a reaction initiation layer is previously provided on the substrate as a base layer.
【０００３】従来、パラジウム被膜などの反応開始層は
スパッタ法により形成されることが一般的である。ま
た、たとえば特開平７−３２１１１１号公報に、半導体
装置用配線を無電解メッキ法により形成する場合に、酸
化亜鉛層を形成し、この酸化亜鉛よりもイオン化傾向の
小さい金属、たとえばパラジウムを溶解した溶液中で無
電解メッキをして酸化亜鉛層を導電体としての金属層と
し、その上面に銅などの配線を無電解メッキ法により形
成する方法が開示されている。しかし、これらの場合で
も、銅被膜を形成してからパターニングをすることはで
きず、反応開始層の状態でパターニングをしなければな
らない。一方、反応開始層を精度よくエッチングするに
はある程度の厚さが必要となる。Conventionally, a reaction initiation layer such as a palladium film is generally formed by a sputtering method. Further, for example, in Japanese Patent Application Laid-Open No. 7-321111, when a wiring for a semiconductor device is formed by an electroless plating method, a zinc oxide layer is formed, and a metal having a lower ionization tendency than zinc oxide, such as palladium, is dissolved. A method is disclosed in which electroless plating is performed in a solution to form a zinc oxide layer as a metal layer as a conductor, and wiring such as copper is formed on the upper surface thereof by an electroless plating method. However, even in these cases, patterning cannot be performed after forming the copper film, and patterning must be performed in the state of the reaction initiation layer. On the other hand, in order to etch the reaction initiating layer accurately, a certain thickness is required.
【０００４】[0004]
【発明が解決しようとする課題】前述のように、無電解
メッキをするためには反応開始層を設ける必要があ
り、、反応開始層としてスパッタ法などによりパラジウ
ム層などを設けると、その厚さが厚くなってしまう。ま
た、一方において精度よくパターニングをするために
は、ある程度の膜厚が必要となる。しかし、膜厚の厚い
反応開始層を用いて、無電解メッキ法により銅被膜を成
膜すると、銅被膜の成膜工程において、この銅被膜中に
反応開始層を構成するパラジウムなどの元素が多量に拡
散してしまう。このパラジウムなどの反応開始層を構成
する元素は銅に比べて比抵抗が大きく、せっかく比抵抗
の小さい銅被膜を用いても拡散したパラジウムなどによ
り、この銅被膜の電気抵抗率を引上げてしまい、微細化
する配線膜の低抵抗化を充分に満たすことができず、配
線を細くすることができない。そのため、高集積化に限
界があるという問題がある。As described above, it is necessary to provide a reaction initiating layer in order to perform electroless plating. If a palladium layer or the like is provided as a reaction initiating layer by a sputtering method or the like, the thickness of the palladium layer is reduced. Becomes thicker. On the other hand, for accurate patterning, a certain film thickness is required. However, when a copper film is formed by an electroless plating method using a thick reaction start layer, a large amount of elements such as palladium constituting the reaction start layer are contained in the copper film in the copper film formation process. Will spread to. Elements constituting the reaction initiating layer such as palladium have a large specific resistance compared to copper, and even if a copper film having a small specific resistance is used, the electric resistivity of the copper film is increased by the diffused palladium, The low resistance of the wiring film to be miniaturized cannot be sufficiently satisfied, and the wiring cannot be made thin. Therefore, there is a problem that there is a limit to high integration.
【０００５】一方、この種の高集積度の半導体装置にお
いては、配線による盛り上がりを防止し平坦化するため
配線パターンの部分にエッチングにより配線用溝を形成
し、その溝内に配線を形成する方法が採られる場合があ
る。このような場合、絶縁膜に配線用溝を形成するパタ
ーニング工程が必要で、しかも配線のパターニングが必
要となり、両者のマスクずれのマージンを必要とする。
そのため配線の微細化の妨げになると共に、別々にパタ
ーニングをしなければならないため、工数増になってコ
スト高になるという問題がある。On the other hand, in this type of highly integrated semiconductor device, a wiring groove is formed by etching in a wiring pattern in order to prevent swelling due to wiring and to make the wiring flat, and a wiring is formed in the groove. May be adopted. In such a case, a patterning step of forming a wiring groove in the insulating film is required, and furthermore, wiring must be patterned, which requires a margin for mask misalignment between the two.
This hinders the miniaturization of the wiring and also requires separate patterning, resulting in an increase in man-hours and an increase in cost.
【０００６】本発明は、このような状況に鑑みてなされ
たもので、半導体装置の製造工程で、絶縁膜に配線用溝
を形成し、その溝内に銅被膜配線を形成する場合に、パ
ターニングの工程数を少なくしてマスクずれの問題を生
じることなく、微細なパターンを正確に形成することが
でき、高集積化することができる半導体装置の製法を提
供することにある。また、工程の簡略化と共に、反応開
始層の金属の銅被膜中への拡散を防止し、抵抗が小さく
導電性に優れた銅被膜配線を信頼性よく成膜し、配線の
一層の微細化により、さらなる高集積化をなし得るよう
にする。SUMMARY OF THE INVENTION The present invention has been made in view of such a situation. In the process of manufacturing a semiconductor device, a wiring groove is formed in an insulating film and a copper film wiring is formed in the groove. It is an object of the present invention to provide a method of manufacturing a semiconductor device capable of accurately forming a fine pattern and achieving high integration without reducing the number of steps and causing a problem of mask shift. In addition, with the simplification of the process, the metal of the reaction initiation layer is prevented from diffusing into the copper film, and a copper film wiring with low resistance and excellent conductivity is formed with high reliability. , So that higher integration can be achieved.
【０００７】[0007]
【課題を解決するための手段】本発明の半導体装置の製
法は、基板上の絶縁膜にコンタクト孔を設けると共に配
線の形成場所の前記絶縁膜の一部をエッチングして配線
用溝を形成し、該コンタクト孔により露出する部分に接
続すると共に前記絶縁膜の配線用溝内に配線を形成する
場合に、前記絶縁膜上にレジスト膜を設けてパターニン
グしエッチングをすることにより前記コンタクト孔およ
び配線用溝を形成し、全面に銅の無電解メッキ用の反応
開始層を成膜し、前記レジスト膜上の前記反応開始層を
該レジスト膜と共に除去することにより前記配線の形成
場所のみに前記反応開始層を残存させ、ついで無電解メ
ッキ法により前記反応開始層上に銅被膜を形成すること
を特徴とする。According to a method of manufacturing a semiconductor device of the present invention, a contact hole is formed in an insulating film on a substrate, and a part of the insulating film at a place where a wiring is formed is etched to form a wiring groove. When connecting to a portion exposed by the contact hole and forming a wiring in a wiring groove of the insulating film, a resist film is provided on the insulating film, patterned and etched to form the contact hole and the wiring. Forming a reaction initiating layer for electroless plating of copper on the entire surface, and removing the reaction initiating layer on the resist film together with the resist film, thereby forming the reaction only in the place where the wiring is formed. The method is characterized in that the starting layer is left, and then a copper film is formed on the reaction starting layer by an electroless plating method.
【０００８】この方法によると、配線パターンの溝を絶
縁膜に形成するためのレジスト膜をそのまま使用して、
無電解メッキの下地となる反応開始層を形成することが
できるため、パターニングの工程を増やすことなく、し
かもマスクずれのマージンも必要とすることなく、少な
い工数でパターン精度よく反応開始層を形成することが
できる。さらにその反応開始層の上に無電解メッキによ
り銅被膜を設けるため、反応開始層のない部分には銅被
膜が形成されず最初のパターニングのままで正確に銅被
膜を形成することができる。According to this method, the resist film for forming the groove of the wiring pattern in the insulating film is used as it is,
Since the reaction initiation layer serving as a base for electroless plating can be formed, the reaction initiation layer can be formed with high pattern accuracy with a small number of steps without increasing the number of patterning steps and without requiring a margin for mask misalignment. be able to. Further, since a copper film is provided on the reaction initiating layer by electroless plating, a copper film is not formed in a portion where no reaction initiating layer is formed, and a copper film can be accurately formed with the original patterning.
【０００９】前記反応開始層の形成を、スズの被膜を形
成し、ついで該スズ被膜の形成された部分をパラジウム
イオン（Ｐｄ2+）を含む溶液に浸漬することにより、表
面にパラジウム被膜を形成することにより行えば、スズ
被膜の表面のスズと置換してパラジウム被膜が設けられ
るため、非常に薄い層として形成される。そのため、そ
の表面に銅被膜を無電解メッキにより形成しても、その
形成中にパラジウムが銅被膜中に拡散することが殆どな
く、低抵抗の銅被膜を成膜することができる。The reaction initiation layer is formed by forming a tin film and then immersing the tin film-formed portion in a solution containing palladium ions (Pd 2+ ) to form a palladium film on the surface. By doing so, a palladium coating is provided in place of tin on the surface of the tin coating, so that it is formed as a very thin layer. Therefore, even if a copper film is formed on the surface by electroless plating, palladium hardly diffuses into the copper film during the formation, and a low-resistance copper film can be formed.
【００１０】前記スズ被膜の形成を、スズイオン（Ｓｎ
2+）を含む溶液中に前記コンタクト孔および配線溝が形
成された基板を浸漬してスズを吸着させることにより行
えば、前記配線形成場所にスズ被膜をモノレイヤーに近
い薄い層で形成しやすいため好ましい。[0010] The formation of the tin film is carried out by using tin ions (Sn).
If the substrate having the contact holes and the wiring grooves is immersed in a solution containing 2+ ) to absorb tin, the tin film can be easily formed in a thin layer close to a monolayer at the wiring forming place. Therefore, it is preferable.
【００１１】[0011]
【発明の実施の形態】つぎに、図面を参照しながら本発
明の半導体装置の製法について説明をする。Next, a method of manufacturing a semiconductor device according to the present invention will be described with reference to the drawings.
【００１２】本発明の半導体装置の製法は、通常の製造
工程でトランジスタなどの半導体素子を種々形成すると
共に、その素子間を接続したり、その素子と電極パッド
などとを接続するため、絶縁膜上に配線を形成する場合
の配線の形成方法に特徴がある。したがって、この配線
を形成する工程について説明をするが、それ以外の半導
体素子の製造法などについては通常の製法を種々採用す
ることができる。According to the method of manufacturing a semiconductor device of the present invention, various types of semiconductor elements such as transistors are formed in a normal manufacturing process, and an insulating film is formed for connecting the elements and connecting the elements to electrode pads and the like. There is a feature in a method for forming a wiring when a wiring is formed thereon. Therefore, the process of forming the wiring will be described, but various other normal manufacturing methods can be adopted for the other semiconductor element manufacturing methods and the like.
【００１３】図１には、本発明の製法の一実施形態の配
線の形成工程を示す断面説明図が示されている。図１に
示される例では、絶縁膜２が第１〜第３の絶縁膜からな
る３層で形成された例である。まず、たとえば半導体基
板１の上にＳｉＯｘからなる第１の絶縁膜２１、ＳｉＮ
ｘからなる第２の絶縁膜２２を形成してコンタクト孔２
ａを形成する。そして、その上にさらにＳｉＯｘからな
る第３の絶縁膜２３を形成し、その表面にレジスト膜８
を形成する。そして、コンタクト孔２ａおよび配線形成
用の溝部２ｂ部分を目抜くパターニングをし、図１
（ａ）に示されるように、第３の絶縁膜２３をエッチン
グしてコンタクト孔２ａ部の半導体基板１を露出させる
と共に、配線形成用溝２ｂを形成する。この絶縁膜２を
３層にして、一旦コンタクト孔２ａを形成した後に、再
度第３の絶縁膜２３を設けて配線用溝２ｂと共にコンタ
クト孔２ａをパターニングする方法は、配線を絶縁膜２
に設ける配線用溝２ｂ内に形成する構造の場合に従来行
われている１つの方法で、他の方法によってもよい。FIG. 1 is an explanatory cross-sectional view showing a wiring forming step according to an embodiment of the manufacturing method of the present invention. The example shown in FIG. 1 is an example in which the insulating film 2 is formed of three layers including first to third insulating films. First, for example, a first insulating film 21 made of SiO x and a SiN
x and a contact hole 2 is formed.
a is formed. Then, a third insulating film 23 made of SiO x is further formed thereon, and a resist film 8 is formed on the surface thereof.
To form Then, patterning is performed by punching out the contact hole 2a and the trench 2b for forming a wiring.
As shown in (a), the third insulating film 23 is etched to expose the semiconductor substrate 1 in the contact hole 2a, and the wiring forming groove 2b is formed. The method of forming the insulating film 2 into three layers and once forming the contact hole 2a, and then providing the third insulating film 23 again and patterning the contact hole 2a together with the wiring groove 2b is as follows.
In the case of the structure formed in the wiring groove 2b provided in the above, one method conventionally used may be used, and another method may be used.
【００１４】半導体基板１としては、たとえばシリコン
基板などが用いられ、その導電形は製造される半導体素
子に応じてｎ形やｐ形に形成されている。また、絶縁膜
２１〜２３としては、通常の半導体装置の製造工程によ
り用いられるＳｉＯｘやＳｉＮｘなどの組合せなど、エ
ッチングレートの異なる材料の積層構造にすることによ
り、配線用溝２ｂを深さの精度よく簡単に形成すること
ができる。また、ＳｉＮｘが用いられることにより、銅
の拡散を防止することができ、バリアメタル層がなくて
も半導体層への影響をなくすることができる。As the semiconductor substrate 1, for example, a silicon substrate or the like is used, and its conductivity type is formed to be n-type or p-type according to the semiconductor element to be manufactured. The insulating films 21 to 23 have a laminated structure of materials having different etching rates such as a combination of SiO x and SiN x used in a normal semiconductor device manufacturing process, so that the wiring groove 2 b has a depth. It can be easily formed with high precision. In addition, by using SiN x , diffusion of copper can be prevented, and the effect on the semiconductor layer can be eliminated even without the barrier metal layer.
【００１５】つぎに、図１（ｂ）に示されるように、半
導体基板１をスズイオン（Ｓｎ2+）を含む溶液に浸漬
し、表面にスズを吸着させてスズ被膜（図示せず）を非
常に薄く形成する。さらに、パラジウムイオン（Ｐ
ｄ2+）を含む溶液に浸漬することにより、スズとパラジ
ウムイオンとの間に起こるイオン交換反応によりパラジ
ウムを析出させ、パラジウム被膜５をモノレイヤー程度
に形成する。この場合、スズ被膜がモノレイヤーになっ
ておればそのままモノレイヤーのパラジウム被膜５が形
成されるが、スズ被膜がモノレイヤーになっていなくて
も、パラジウムイオン（Ｐｄ2+）を含む溶液に浸漬する
時間を制御することにより、パラジウムのモノレイヤー
に近い非常に薄いパラジウム被膜５を形成することがで
きる。Next, as shown in FIG. 1B, the semiconductor substrate 1 is immersed in a solution containing tin ions (Sn 2+ ), and tin is adsorbed on the surface to form a tin coating (not shown). Formed thinly. Furthermore, palladium ion (P
By dipping in a solution containing d 2+ ), palladium is deposited by an ion exchange reaction that occurs between tin and palladium ions, and the palladium coating 5 is formed into a monolayer. In this case, the tin coating is palladium film 5 of intact monolayers If I becomes monolayer is formed, without the tin coating has become a monolayer, immersed in a solution containing palladium ions (Pd 2+) By controlling the length of time, a very thin palladium coating 5 close to a palladium monolayer can be formed.
【００１６】スズイオン（Ｓｎ2+）を含む溶液として
は、たとえば塩化スズ（ＳｎＣｌ2 ）などの水溶液を用
いることができる。このＳｎ2+を含む溶液に浸漬するこ
とにより、吸着作用によりＳｎのモノレイヤー（単原子
層）などの薄い被膜を形成しやすいためとくに好まし
い。しかし、スパッタ法など他の方法により形成しても
よい。パラジウムイオン（Ｐｄ2+）を含む溶液として
は、塩化パラジウム（ＰｄＣｌ2 ）などの水溶液を用い
ることができる。As the solution containing tin ions (Sn 2+ ), for example, an aqueous solution such as tin chloride (SnCl 2 ) can be used. Immersion in the solution containing Sn 2+ is particularly preferable because a thin film such as a Sn monolayer (monoatomic layer) can be easily formed by the adsorption action. However, it may be formed by another method such as a sputtering method. As the solution containing palladium ion (Pd 2+ ), an aqueous solution such as palladium chloride (PdCl 2 ) can be used.
【００１７】つぎに、酸素プラズマまたは溶剤などによ
りレジスト膜８を除去する。この際、レジスト膜８上に
付着したスズおよびそのスズと置換されたパラジウムも
一緒に除去されて、図１（ｃ）に示されるように、コン
タクト孔２ａおよび配線用溝２ｂの部分に薄いパラジウ
ム被膜５が形成された構造が得られる。Next, the resist film 8 is removed by oxygen plasma or a solvent. At this time, the tin adhering to the resist film 8 and the palladium substituted for the tin are also removed, and as shown in FIG. 1C, the thin palladium is formed in the contact hole 2a and the wiring groove 2b. A structure with the coating 5 is obtained.
【００１８】つぎに、このパラジウム被膜５を反応開始
層として、銅イオンを含むメッキ液を用いて無電解メッ
キを施すことにより、図１（ｄ）に示されるように、コ
ンタクト孔と配線用溝の部分にのみ銅がメッキされて銅
被膜６をパラジウム被膜５の表面に形成することができ
る。Next, by using the palladium coating 5 as a reaction initiation layer and performing electroless plating using a plating solution containing copper ions, contact holes and wiring grooves are formed as shown in FIG. The copper coating 6 can be formed on the surface of the palladium coating 5 only by plating copper on the portion.
【００１９】前記銅イオンを含むメッキ液としては、硫
酸銅溶液などを用いることができる。また、還元剤とし
ては、通常、ホルムアルデヒドなどのアルデヒド類が好
適に使用される。As the plating solution containing copper ions, a copper sulfate solution or the like can be used. As the reducing agent, usually, aldehydes such as formaldehyde are preferably used.
【００２０】本発明の半導体装置の製法によれば、配線
を形成する場所の絶縁膜をパターニングするためにレジ
スト膜が用いられるが、そのレジスト膜をそのまま用い
て、反応開始層のパターニングをしている。そして、そ
の反応開始層をシードとして無電解メッキにより銅被膜
を形成しているため、反応開始層のない部分には銅は成
膜されず、１回のマスクパターンで絶縁膜のエッチング
と銅被膜配線を所望の形状に形成することができる。そ
の結果、マスクずれが生じることがなく、微細化された
配線を最小限の幅で形成することができ、高密度化に貢
献することができる。According to the method of manufacturing a semiconductor device of the present invention, a resist film is used to pattern an insulating film at a place where a wiring is to be formed. I have. Since the copper film is formed by electroless plating using the reaction initiating layer as a seed, copper is not formed on the portion without the reaction initiating layer, and the insulating film is etched and the copper film is formed by one mask pattern. The wiring can be formed in a desired shape. As a result, there is no occurrence of mask displacement, and fine wiring can be formed with a minimum width, which can contribute to higher density.
【００２１】さらに、反応開始層をパラジウムイオン溶
液によりスズと置換して形成することにより、モノレイ
ヤー程度の非常に薄い被膜として形成することができ、
銅を無電解メッキにより形成している最中に反応開始層
の元素が銅被膜中に拡散することがなく、銅の抵抗を上
げないで非常に低抵抗の銅被膜を形成することができ
る。その結果、配線を非常に細くすることができ、一層
高集積化に寄与する。Further, by forming the reaction initiating layer by substituting tin with a palladium ion solution, it is possible to form a very thin film of the order of a monolayer,
During the formation of copper by electroless plating, the elements of the reaction initiation layer do not diffuse into the copper film, and a very low-resistance copper film can be formed without increasing the resistance of copper. As a result, the wiring can be made very thin, which contributes to higher integration.
【００２２】前述のパラジウム被膜の厚さは薄いほど銅
被膜への拡散を抑制することができるため好ましく、モ
ノレイヤーに形成されることが好ましい。このパラジウ
ム被膜の薄い層を形成するには、前述のようにＰｄ2+溶
液への浸漬時間を制御することにより行えるが、スズ被
膜をモノレイヤー程度の薄さに形成することにより、確
実にパラジウムの薄い層を形成することができる。その
点からもスズ被膜の形成を、Ｓｎ2+溶液への浸漬による
吸着法を用いることにより、Ｓｎ2+の性質によりモノレ
イヤー程度の薄いスズ被膜を形成することができるため
好ましい。The thinner the palladium coating is, the more preferable it is because the diffusion into the copper coating can be suppressed, and the palladium coating is preferably formed in a monolayer. Although a thin layer of this palladium film can be formed by controlling the immersion time in the Pd 2+ solution as described above, the formation of the tin film to a thickness of about a monolayer ensures the palladium Can be formed. From this point, it is preferable to form a tin film by using an adsorption method by immersion in a Sn 2+ solution because a tin film as thin as a monolayer can be formed due to the properties of Sn 2+ .
【００２３】前述の例では、スズ被膜を非常に薄い層で
形成し、その全体をパラジウムに置換してパラジウム被
膜にする例であったが、スズ被膜の表面の一部のみをパ
ラジウムに置換して表面のみをパラジウムのモノレイヤ
ーにすることもできる。また、前述の例では、半導体層
にコンタクトする配線の形成例であったが、多層配線が
形成される半導体装置などで、下層配線の上に上層配線
を形成する場合などの下層配線とコンタクトする配線に
ついても同様である。この場合、バリアメタル層を必要
としない場合もある。In the above-mentioned example, the tin film is formed as a very thin layer, and the whole is replaced with palladium to form a palladium film. However, only a part of the surface of the tin film is replaced with palladium. Alternatively, only the surface can be a palladium monolayer. Further, in the above-described example, the wiring is formed in contact with the semiconductor layer. However, in a semiconductor device or the like in which a multilayer wiring is formed, the wiring is in contact with the lower wiring such as when an upper wiring is formed on the lower wiring. The same applies to the wiring. In this case, the barrier metal layer may not be needed.
【００２４】[0024]
【発明の効果】本発明によれば、非常に低抵抗の配線を
非常に精密なパターン精度で形成することができるた
め、マスクずれのマージンを取る必要がなく、極微細な
配線パターンを形成することができる。しかも、配線用
溝の形成のパターニングと配線のパターニングとを１回
のパターニング工程で行うことができ、工程数を減らす
ことができる。その結果、近年とくに進展が著しい高集
積化による極微細な配線パターンの半導体装置を安価に
得ることができる。According to the present invention, a very low-resistance wiring can be formed with very precise pattern accuracy, so that it is not necessary to take a margin for mask misalignment, and an extremely fine wiring pattern is formed. be able to. In addition, the patterning for forming the wiring groove and the patterning for the wiring can be performed in one patterning step, and the number of steps can be reduced. As a result, a semiconductor device having an extremely fine wiring pattern due to high integration, which has been particularly remarkable in recent years, can be obtained at low cost.
【図１】本発明の製法の配線形成工程の工程説明図であ
る。FIG. 1 is a process explanatory diagram of a wiring forming process of a manufacturing method of the present invention.
１ 半導体基板 ２ 絶縁膜 ５ パラジウム被膜 ６ 銅被膜 Reference Signs List 1 semiconductor substrate 2 insulating film 5 palladium film 6 copper film
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4K022 AA05 AA37 AA41 BA08 BA35 CA06 CA08 CA18 CA21 CA29 DA01 EA03 4M104 AA01 BB04 CC01 DD16 DD17 DD53 DD68 HH14 HH16 5F004 AA01 AA04 DB12 DB13 DB15 EA01 EB01 5F033 HH07 HH11 JJ07 JJ11 KK01 PP28 PP35 QQ09 QQ35 QQ37 QQ41 RR04 RR06 ──────────────────────────────────────────────────続 き Continued on the front page F-term (reference) 4K022 AA05 AA37 AA41 BA08 BA35 CA06 CA08 CA18 CA21 CA29 DA01 EA03 4M104 AA01 BB04 CC01 DD16 DD17 DD53 DD68 HH14 HH16 5F004 AA01 AA04 DB12 DB13 DB15 EA01 EB01 5F033JJ01 PP35 QQ09 QQ35 QQ37 QQ41 RR04 RR06
Claims (1)
と共に配線の形成場所の前記絶縁膜の一部をエッチング
して配線用溝を形成し、該コンタクト孔により露出する
部分に接続すると共に前記絶縁膜の配線用溝内に配線を
形成する半導体装置の製法であって、前記絶縁膜上にレ
ジスト膜を設けてパターニングしエッチングをすること
により前記コンタクト孔および配線用溝を形成し、全面
に銅の無電解メッキ用の反応開始層を成膜し、前記レジ
スト膜上の前記反応開始層を該レジスト膜と共に除去す
ることにより前記配線の形成場所のみに前記反応開始層
を残存させ、ついで無電解メッキ法により前記反応開始
層上に銅被膜を形成することを特徴とする半導体装置の
製法。A contact hole is provided in an insulating film on a substrate, a part of the insulating film at a location where a wiring is formed is etched to form a wiring groove, and the wiring is connected to a portion exposed by the contact hole. A method of manufacturing a semiconductor device in which wiring is formed in a wiring groove of an insulating film, wherein a resist film is provided on the insulating film, and the contact hole and the wiring groove are formed by patterning and etching. A reaction initiation layer for copper electroless plating is formed, and the reaction initiation layer on the resist film is removed together with the resist film, so that the reaction initiation layer remains only at the place where the wiring is formed. A method of manufacturing a semiconductor device, comprising forming a copper film on the reaction initiation layer by an electrolytic plating method.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29859199A JP2001118808A (en) | 1999-10-20 | 1999-10-20 | Manufacturing method of semiconductor device |
| US09/691,037 US6451689B1 (en) | 1999-10-20 | 2000-10-19 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29859199A JP2001118808A (en) | 1999-10-20 | 1999-10-20 | Manufacturing method of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001118808A true JP2001118808A (en) | 2001-04-27 |
Family
ID=17861730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29859199A Pending JP2001118808A (en) | 1999-10-20 | 1999-10-20 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001118808A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012505553A (en) * | 2008-11-25 | 2012-03-01 | インテル コーポレイション | Method for enabling selective substrate area plating |
-
1999
- 1999-10-20 JP JP29859199A patent/JP2001118808A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012505553A (en) * | 2008-11-25 | 2012-03-01 | インテル コーポレイション | Method for enabling selective substrate area plating |
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