JP2001110906A - Manufacturing method of semiconductor device - Google Patents
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 29
- 229920005591 polysilicon Polymers 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 239000012535 impurity Substances 0.000 claims abstract description 20
- 230000000149 penetrating effect Effects 0.000 claims abstract description 5
- 238000005468 ion implantation Methods 0.000 claims description 20
- 230000003647 oxidation Effects 0.000 claims description 13
- 238000007254 oxidation reaction Methods 0.000 claims description 13
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 18
- 150000002500 ions Chemical class 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 59
- 230000001133 acceleration Effects 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- -1 phosphorus ions Chemical class 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置の製造方
法及び半導体装置に関し、さらに詳しく言えば、ＭＯＳ
トランジスタ、特に、高いソース／ドレイン耐圧及び高
いゲート耐圧を有するＭＯＳトランジスタ（以下、高耐
圧トランジスタという。）と抵抗素子とを同一半導体基
板上に形成する際に工程数を削減する技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device and a semiconductor device.
The present invention relates to a technique for reducing the number of steps when forming a transistor, particularly a MOS transistor having a high source / drain breakdown voltage and a high gate breakdown voltage (hereinafter referred to as a high breakdown voltage transistor) and a resistor on the same semiconductor substrate.
【０００２】[0002]
【従来の技術】抵抗素子は、基準電圧発生回路、オペア
ンプや発振器の帰還抵抗等に広く用いられている。その
ため、集積回路においては、ＭＯＳトランジスタと抵抗
素子を同一チップ上に集積化することが必要である。2. Description of the Related Art Resistive elements are widely used in reference voltage generating circuits, feedback resistors of operational amplifiers and oscillators, and the like. Therefore, in an integrated circuit, it is necessary to integrate a MOS transistor and a resistor on the same chip.
【０００３】ここで、ＭＯＳトランジスタ、特に高耐圧
トランジスタのゲート酸化膜は耐圧を確保するためには
厚くする必要がある。特に、ＬＣＤやＬＥＤ等の駆動用
ＩＣにおいて、数十Ｖ以上で動作する駆動回路部分を高
耐圧トランジスタで構成しており、１００ｎｍ（ナノメ
ートル）程度の膜厚が必要である。Here, the gate oxide film of a MOS transistor, particularly a high withstand voltage transistor, needs to be thick in order to ensure a withstand voltage. In particular, in a driving IC such as an LCD or an LED, a driving circuit portion operating at several tens of volts or more is formed of a high-breakdown-voltage transistor, and requires a film thickness of about 100 nm (nanometer).
【０００４】一方、抵抗素子は、ＭＯＳトランジスタ、
特に５Ｖ程度の通常耐圧ＭＯＳトランジスタと回路を構
成するために、１５ｎｍ程度の薄い酸化膜領域に形成す
ることが望ましい。そこで、半導体基板に薄い酸化膜と
厚い酸化膜を形成することが必要となる。On the other hand, a resistance element is a MOS transistor,
In particular, in order to form a circuit with a normal withstand voltage MOS transistor of about 5 V, it is desirable to form it in a thin oxide film region of about 15 nm. Therefore, it is necessary to form a thin oxide film and a thick oxide film on a semiconductor substrate.
【０００５】このような抵抗素子とＭＯＳトランジスタ
を備える半導体装置の製造工程は、一般的には以下のよ
うである。 １） 薄い酸化膜と厚い酸化膜の形成。 ２） 薄い酸化膜を第１のホトレジストで覆う。 ３） 厚い酸化膜を貫通して、ＭＯＳしきい値制御用の
第１のイオン注入。 ４） 厚い酸化膜を第２のホトレジストで覆う。 ５） 薄い酸化膜を貫通して、抵抗素子を形成する第２
のイオン注入。The manufacturing process of a semiconductor device having such a resistance element and a MOS transistor is generally as follows. 1) Formation of a thin oxide film and a thick oxide film. 2) Cover the thin oxide film with a first photoresist. 3) First ion implantation for controlling the MOS threshold through the thick oxide film. 4) Cover the thick oxide film with a second photoresist. 5) The second step of forming a resistive element through a thin oxide film
Ion implantation.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上記の
製造方法によれば、第１、第２のイオン注入毎に１枚ず
つマスク工程が必要となるという問題があった。そこ
で、本発明は、第１、第２のイオン注入を１枚のマスク
工程で行えるようにすることで、製造工程を削減するこ
とを目的とする。However, according to the above-mentioned manufacturing method, there is a problem that one mask step is required for each of the first and second ion implantations. Therefore, an object of the present invention is to reduce the number of manufacturing steps by enabling the first and second ion implantations to be performed in one mask step.
【０００７】[0007]
【課題を解決するための手段】上記課題を解決するため
に、半導体基板上に抵抗層及びＭＯＳトランジスタを備
えた半導体装置の製造方法において、前記半導体基板上
の異なる領域に、前記第１の酸化膜及びその第１の酸化
膜より厚い第２の酸化膜を形成する工程と、前記第１及
び第２の酸化膜を貫通して、第１導型の不純物を前記基
板に注入する第１のイオン注入工程と、前記第１の酸化
膜のみを貫通して、第１導電型の不純物を前記基板に注
入する第２のイオン注入工程と、を有し、前記第１の酸
化膜下の前記基板表面に、第２導電型の不純物層から成
る抵抗層を形成することを特徴とする。According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device having a resistive layer and a MOS transistor on a semiconductor substrate. Forming a film and a second oxide film thicker than the first oxide film, and a first step of implanting a first conductivity type impurity into the substrate through the first and second oxide films. An ion implantation step, and a second ion implantation step of penetrating only the first oxide film and implanting a first conductivity type impurity into the substrate, wherein the second ion implantation step is performed under the first oxide film. A resistance layer comprising a second conductivity type impurity layer is formed on the surface of the substrate.
【０００８】かかる手段によれば、第１のイオン注入に
ついては、第１、第２の酸化膜の両方を貫通して第１導
電型の不純物を導入し、第２のイオン注入については、
それらの膜厚差を利用して、前記第１の酸化膜のみを貫
通して第１導電型の不純物を導入しているので、１回の
マスク工程で、ＭＯＳトランジスタのしきい値制御と、
所望の抵抗値を有する抵抗層の形成が可能になる。According to this means, for the first ion implantation, a first conductivity type impurity is introduced through both the first and second oxide films, and for the second ion implantation,
Utilizing the difference in film thickness, impurities of the first conductivity type are introduced through only the first oxide film, so that the threshold control of the MOS transistor can be performed in one masking step.
A resistance layer having a desired resistance value can be formed.
【０００９】[0009]
【発明の実施の形態】次に、本発明の実施の形態に係る
半導体装置の製造方法ついて、図１及び図２を参照しな
がら説明する。Next, a method for manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS.
【００１０】図１（ａ）に示すように、Ｎ型半導体基板
１１１上に、選択酸化法によってフィールド酸化膜（ロ
コス酸化膜）１１２が形成され、さらに第１の酸化膜
（薄い酸化膜）１３と第２の酸化膜（厚い酸化膜）１１
４が形成される。また、選択酸化時にバッファ膜として
用いた第１のポリシリコン層１１５ａ，１１５ｂは、そ
のまま第１の酸化膜（薄い酸化膜）１３と第２の酸化膜
（厚い酸化膜）１１４上に残す。As shown in FIG. 1A, a field oxide film (locos oxide film) 112 is formed on an N-type semiconductor substrate 111 by a selective oxidation method, and a first oxide film (thin oxide film) 13 is formed. And second oxide film (thick oxide film) 11
4 are formed. In addition, the first polysilicon layers 115a and 115b used as the buffer films during the selective oxidation are left on the first oxide film (thin oxide film) 13 and the second oxide film (thick oxide film) 114 as they are.
【００１１】ここで、フィールド酸化工程、第１の酸化
膜（薄い酸化膜）１１３と第２の酸化膜（厚い酸化膜）
１１４の形成工程の順序はどちらが先でもよい。Here, a field oxidation step, a first oxide film (thin oxide film) 113 and a second oxide film (thick oxide film)
Either of the steps of the formation step 114 may be performed first.
【００１２】次に、図１（ｂ）に示すように、第１の酸
化膜（薄い酸化膜）１１３と第２の酸化膜（厚い酸化
膜）１１４が形成された領域を露出するように、ホトレ
ジスト層１１６を形成する。Next, as shown in FIG. 1B, a region where a first oxide film (thin oxide film) 113 and a second oxide film (thick oxide film) 114 are formed is exposed. A photoresist layer 116 is formed.
【００１３】そして、図１（ｃ）に示すように、ホトレ
ジスト層１１６をマスクとして、第１のポリシリコン層
１１５ａ，１１５ｂ、第１の酸化膜（薄い酸化膜）１１
３と第２の酸化膜（厚い酸化膜）１１４を貫通して、第
１のイオン注入を行う。ここで、第１のポリシリコン層
１１５ａ，１１５ｂがないときは、第１の酸化膜（薄い
酸化膜）１１３と第２の酸化膜（厚い酸化膜）１１４を
貫通するような加速エネルギーで、ｐ型不純物をイオン
注入する（第１のイオン注入）。これにより、Ｐ型半導
体基板１１１表面にｐ型層１１７ａ，１１７ｂが形成さ
れる。ここで、ｐ型層１１７ｂはＭＯＳトランジスタの
しきい値電圧を制御するのに用いられる。Then, as shown in FIG. 1C, using the photoresist layer 116 as a mask, the first polysilicon layers 115a and 115b, the first oxide film (thin oxide film) 11
The first ion implantation is performed through the third and second oxide films (thick oxide film) 114. Here, when the first polysilicon layers 115a and 115b are not present, p energy is accelerated so as to penetrate the first oxide film (thin oxide film) 113 and the second oxide film (thick oxide film) 114. Type impurities are ion-implanted (first ion implantation). Thus, p-type layers 117a and 117b are formed on the surface of P-type semiconductor substrate 111. Here, the p-type layer 117b is used to control the threshold voltage of the MOS transistor.
【００１４】次に、図２（ａ）に示すように、同一のホ
トレジスト層１１６をマスクとして、第１のポリシリコ
ン層１１５ｂ及び第１の酸化膜１１３を貫通し、第２の
酸化膜１１４を貫通しないような加速エネルギーで、ｐ
型不純物をイオン注入する（第２のイオン注入）。これ
により、ｐ型不純物は、ｐ型層１１７ｂに重畳されて注
入され、その注入量を調節することによって所望の抵抗
値を有するｐ型抵抗層１１８が形成される。Next, as shown in FIG. 2A, using the same photoresist layer 116 as a mask, the first polysilicon layer 115b and the first oxide film 113 are penetrated, and the second oxide film 114 is formed. With acceleration energy that does not penetrate, p
Type impurities are ion-implanted (second ion implantation). As a result, the p-type impurity is injected while being superimposed on the p-type layer 117b, and the p-type resistance layer 118 having a desired resistance value is formed by adjusting the injection amount.
【００１５】このようにして、一枚のマスクによって、
ＭＯＳトランジスタのしきい値制御と容量素子の下部電
極の形成が可能になる。In this way, with one mask,
It becomes possible to control the threshold value of the MOS transistor and to form the lower electrode of the capacitor.
【００１６】この後、図２（ｂ）に示すように、第２の
ポリシリコン層１１９を堆積し、パターニングをするこ
とによって、ＭＯＳトランジスタのゲート電極１２０が
形成される。第２の酸化膜１１４上のＭＯＳトランジス
タのゲート電極１２０は、第１のポリシリコン層１１５
ａ，１１５ｂと第２のポリシリコン層１１９の積層構造
となる。一方、フィールド酸化膜１１２上に延在したゲ
ート電極１２１ａ部分は、第２のポリシリコン層１１９
の単層で形成されるので、フィールド酸化膜１１２があ
ることによる段差が平坦化され、さらに上層配線を形成
するときに、加工精度を向上できる。Thereafter, as shown in FIG. 2B, a second polysilicon layer 119 is deposited and patterned to form a gate electrode 120 of the MOS transistor. The gate electrode 120 of the MOS transistor on the second oxide film 114 is formed by a first polysilicon layer 115
a, 115 b and the second polysilicon layer 119. On the other hand, the portion of the gate electrode 121a extending on the field oxide film 112 is the second polysilicon layer 119
, The step due to the presence of the field oxide film 112 is flattened, and the processing accuracy can be improved when forming the upper layer wiring.
【００１７】[0017]
【実施例】次に、本発明の実施例に係る半導体装置の製
造方法ついて、図３乃至図１３を参照しながら詳細に説
明する。この製造方法は、抵抗素子とＰチャネル型の高
耐圧トランジスタ同一半導体基板上に形成する方法に関
する。Next, a method for manufacturing a semiconductor device according to an embodiment of the present invention will be described in detail with reference to FIGS. This manufacturing method relates to a method of forming a resistive element and a P-channel high-voltage transistor on the same semiconductor substrate.
【００１８】図３に示すように、Ｐ型シリコン基板１の
表面に、第１のウエル２が形成されており、熱酸化法に
よって、１０００Å程度の膜厚を有する厚い酸化膜（第
２の酸化膜）３を形成する。そして、厚いゲート酸化膜
３にホトレジスト層４を塗布形成し、露光現像すること
によってホトレジスト４に開口部４ａを設け、この開口
部４ａから、リンイオン（31Ｐ＋）をイオン注入するこ
とによって、後に低濃度のソース／ドレイン層となるＮ
型層５ａ（第１のＮ型層）を形成する。このときのイオ
ン注入量は、７×１０12／ｃｍ2、加速エネルギーは１
６０ＫｅＶである。As shown in FIG. 3, a first well 2 is formed on a surface of a P-type silicon substrate 1, and a thick oxide film (a second oxide film) having a thickness of about 1000 ° is formed by a thermal oxidation method. (Film) 3 is formed. Then, a thick gate oxide film 3 using the photoresist layer 4 is formed by coating, an opening 4a in the photoresist 4 by exposure and development is provided, through the opening 4a, by ion-implanting phosphorus ions (31 P +), later low N serving as a source / drain layer with a high concentration
A mold layer 5a (first N-type layer) is formed. At this time, the ion implantation amount is 7 × 10 12 / cm 2 and the acceleration energy is 1
60 KeV.
【００１９】ホトレジスト４には、さらに、開口部４ｂ
（第２の開口部）を形成しておく。開口部４ｂから、リ
ンイオン（31Ｐ＋）が同時にイオン注入され、後に第２
のウエルとなるＮ型層５ｂ（第２のＮ型層）が形成され
る。The photoresist 4 further includes an opening 4b.
(Second opening) is formed in advance. From the opening 4b, phosphorus ion (31 P +) is ion-implanted simultaneously, after the second
N-type layer 5b (second N-type layer) is formed.
【００２０】そして、図４に示すように、このホトレジ
スト層４をそのまま用いて、希釈ＨＦのようなエッチャ
ントによってエッチングを行い、開口部４ａ、４ｂに露
出された厚い酸化膜３を除去する。Then, as shown in FIG. 4, using the photoresist layer 4 as it is, etching is performed by an etchant such as diluted HF to remove the thick oxide film 3 exposed in the openings 4a and 4b.
【００２１】次に、図５に示すように、ホトレジスト層
４を除去後に、熱酸化法によって全面酸化を行い、１５
０Å程度の膜厚を有する薄い酸化膜６（第１の酸化膜）
を厚い酸化膜３が除去されたＮ型層５ａ，５ｂ上に形成
する。この酸化によって、厚い酸化膜３はさらに厚くな
る。Next, as shown in FIG. 5, after removing the photoresist layer 4, the whole surface is oxidized by a thermal oxidation method to
Thin oxide film 6 having a thickness of about 0 ° (first oxide film)
Is formed on the N-type layers 5a and 5b from which the thick oxide film 3 has been removed. By this oxidation, the thick oxide film 3 becomes even thicker.
【００２２】次に、図６に示すように、全面に第１のポ
リシリコン層７、シリコン窒化膜（Ｓｉ3Ｎ4）８をＬＰ
ＣＶＤ法によって形成する。第１のポリシリコン層７の
膜厚は、５００Å〜１０００Å程度、シリコン窒化膜８
の膜厚は、７００Å〜１０００Å程度である。ここで、
第１のポリシリコン層７は、ＬＯＣＯＳ酸化時のバッフ
ァ層であり、バーズビークを抑制する。シリコン窒化膜
８はＬＯＣＯＳ酸化時の耐酸化膜である。Next, as shown in FIG. 6, a first polysilicon layer 7 and a silicon nitride film (Si 3 N 4) 8
It is formed by a CVD method. The first polysilicon layer 7 has a thickness of about 500 ° to 1000 ° and a silicon nitride film 8.
Has a thickness of about 700 ° to 1000 °. here,
The first polysilicon layer 7 is a buffer layer at the time of LOCOS oxidation, and suppresses bird's beak. The silicon nitride film 8 is an oxidation-resistant film at the time of LOCOS oxidation.
【００２３】そして、ＭＯＳトランジスタ形成領域以外
の第１ポリシリコン層７／シリコン窒化膜８をドライエ
ッチングによって除去し、１０００℃程度の温度下で熱
酸化（ＬＯＣＯＳ酸化工程）を行い、図７に示すよう
に、トランジスタ間の分離を行うフィールド酸化膜（Ｌ
ＯＣＯＳ酸化膜）９を形成する。ここで、第１のポリシ
リコン層７は除去することなく、そのまま後に形成する
ゲート電極の一部として用いるとよい。これにより、第
１のポリシリコン層７の除去工程を省略できる。Then, the first polysilicon layer 7 / silicon nitride film 8 other than the MOS transistor formation region is removed by dry etching, and thermal oxidation (LOCOS oxidation step) is performed at a temperature of about 1000 ° C., as shown in FIG. As described above, the field oxide film (L
An OCOS oxide film 9 is formed. Here, the first polysilicon layer 7 may be used as a part of a gate electrode to be formed later without being removed. Thus, the step of removing the first polysilicon layer 7 can be omitted.
【００２４】そして、図８において、抵抗素子形成領域
をホトレジスト層１０によって覆い、Ｐウエル形成領域
（不図示）及びＮ型層５ａ，５ｂにボロンイオン（11Ｂ
＋）をイオン注入する。このときのイオン注入量は、
１．４×１０13／ｃｍ2、加速エネルギーは１６０Ｋｅ
Ｖである。[0024] Then, in FIG. 8, the resistor region covered by the photoresist layer 10, P-well formation region (not shown) and the N-type layer 5a, 5b to the boron ion (11 B
+) Are ion-implanted. The ion implantation amount at this time is
1.4 × 10 13 / cm 2 , acceleration energy 160 Ke
V.
【００２５】次に、ホトレジスト層１０を除去し、１１
００℃で３時間程度の熱拡散を行う。そうすると、図９
に示すように、Ｎ型層５ｂは、深く拡散されて第２のウ
エル１１となり、Ｎ型層５ａはボロンによってコンペン
セートされ、Ｐチャネル型の高耐圧トランジスタのＰ−
型ソース層１２、Ｐ−型ドレイン層１３となる。Next, the photoresist layer 10 is removed and 11
Thermal diffusion is performed at 00 ° C. for about 3 hours. Then, FIG. 9
As shown in FIG. 7, the N-type layer 5b is diffused deeply to form the second well 11, and the N-type layer 5a is compensated by boron.
The source layer 12 becomes the P-type drain layer 13.
【００２６】次に、図１０に示すように、ホトレジスト
層１４を形成する。ホトレジスト層１４には、開口部１
４ａ，１４ｂを形成する。開口部１４ａは、厚い酸化膜
３上に、開口部１４ｂは、薄い酸化膜６上に、形成す
る。そして、この開口部１４ａ，１４ｂからボロンイオ
ン（11Ｂ＋）をイオン注入する。このときの加速エネル
ギーは例えば、６０ＫｅＶである。これにより、Ｐ型シ
リコン基板１の表面に、ｐ型注入層１５ａ，１５ｂが形
成される。ｐ型注入層１５ａは、しきい値電圧制御用で
あり、チャネル領域１６に形成される。Next, as shown in FIG. 10, a photoresist layer 14 is formed. The photoresist layer 14 has an opening 1
4a and 14b are formed. The opening 14a is formed on the thick oxide film 3, and the opening 14b is formed on the thin oxide film 6. Then, the opening 14a, a boron ion (11 B +) from 14b by ion implantation. The acceleration energy at this time is, for example, 60 KeV. Thereby, p-type injection layers 15a and 15b are formed on the surface of P-type silicon substrate 1. The p-type injection layer 15 a is for controlling a threshold voltage, and is formed in the channel region 16.
【００２７】その後、図１１に示すように、同一のホト
レジスト層１４をマスクとして、第１のポリシリコン層
７及び薄い酸化膜６を貫通し、厚い酸化膜３を貫通しな
いような加速エネルギーで、ｐ型不純物をイオン注入す
る。このときの加速エネルギーは例えば、２０ＫｅＶで
ある。Then, as shown in FIG. 11, using the same photoresist layer 14 as a mask, the acceleration energy is set so as to penetrate through the first polysilicon layer 7 and the thin oxide film 6 but not through the thick oxide film 3. P-type impurities are ion-implanted. The acceleration energy at this time is, for example, 20 KeV.
【００２８】これにより、ｐ型不純物の注入量を調節す
ることによって、所望の抵抗値を有するｐ型抵抗層１７
が形成される。Thus, the p-type impurity layer 17 having a desired resistance value is adjusted by controlling the amount of the p-type impurity to be implanted.
Is formed.
【００２９】次に、図１２に示すように、ホトレジスト
層１４を除去し、ＬＰＣＶＤ法により第２のポリシリコ
ン層１８を堆積し、リンドープを行う。その後、図１３
に示すように、パターニングを行いのゲート電極１９を
形成する。ここで、厚い酸化膜３上のＭＯＳトランジス
タのゲート電極１９は、第１のポリシリコン層７と第２
のポリシリコン層１８の積層構造となる。Next, as shown in FIG. 12, the photoresist layer 14 is removed, a second polysilicon layer 18 is deposited by LPCVD, and phosphorus doping is performed. Then, FIG.
As shown in FIG. 7, a gate electrode 19 is formed by patterning. Here, the gate electrode 19 of the MOS transistor on the thick oxide film 3 is formed between the first polysilicon layer 7 and the second polysilicon layer 7.
Of the polysilicon layer 18.
【００３０】一方、フィールド酸化膜９上に延在した上
部電極の部分１９（不図示）は、第２のポリシリコン層
１８の単層で形成されるので、フィールド酸化膜９があ
ることによる段差が平坦化され、さらに上層配線を形成
するときに、加工精度を向上できる。On the other hand, since the upper electrode portion 19 (not shown) extending on the field oxide film 9 is formed of a single layer of the second polysilicon layer 18, a step due to the presence of the field oxide film 9 is formed. Is flattened, and the processing accuracy can be improved when an upper layer wiring is formed.
【００３１】次に、砒素イオン（75Ａｓ＋）をイオン注
入することによって、高耐圧トランジスタのＮ＋型ソー
ス層２０、Ｎ＋型ドレイン層２１を形成する。Next, by ion implantation of arsenic ions (75 As +), to form the N + -type source layer 20, N + -type drain layer 21 of the high voltage transistor.
【００３２】[0032]
【発明の効果】以上説明したように、本発明によれば、
１回のマスク工程で、ＭＯＳトランジスタのしきい値制
御と、抵抗素子の形成が可能になる。As described above, according to the present invention,
With one mask process, the threshold value control of the MOS transistor and the formation of the resistance element can be performed.
【００３３】また、本発明によれば、選択酸化時にバッ
ファ膜として用いた第１のポリシリコン膜をそのまま残
し、ＭＯＳトランジスタのゲート電極の一部として用い
ているので、選択酸化を含めた全体の製造工程が短縮さ
れる。Further, according to the present invention, the first polysilicon film used as the buffer film during the selective oxidation is left as it is and is used as a part of the gate electrode of the MOS transistor. The manufacturing process is shortened.
【図１】本発明の実施の形態に係る半導体装置の製造方
法を説明するための断面図である。FIG. 1 is a cross-sectional view for explaining a method for manufacturing a semiconductor device according to an embodiment of the present invention.
【図２】本発明の実施の形態に係る半導体装置の製造方
法を説明するための断面図である。FIG. 2 is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the embodiment of the present invention.
【図３】本発明の実施例に係る半導体装置の製造方法を
説明するための断面図である。FIG. 3 is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the embodiment of the present invention.
【図４】本発明の実施例に係る半導体装置の製造方法を
説明するための断面図である。FIG. 4 is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the embodiment of the present invention.
【図５】本発明の実施例に係る半導体装置の製造方法を
説明するための断面図である。FIG. 5 is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the embodiment of the present invention.
【図６】本発明の実施例に係る半導体装置の製造方法を
説明するための断面図である。FIG. 6 is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the embodiment of the present invention.
【図７】本発明の実施例に係る半導体装置の製造方法を
説明するための断面図である。FIG. 7 is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the embodiment of the present invention.
【図８】本発明の実施例に係る半導体装置の製造方法を
説明するための断面図である。FIG. 8 is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the embodiment of the present invention.
【図９】本発明の実施例に係る半導体装置を説明するた
めの断面図である。FIG. 9 is a cross-sectional view illustrating a semiconductor device according to an example of the present invention.
【図１０】本発明の実施例に係る半導体装置の製造方法
を説明するための断面図である。FIG. 10 is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the embodiment of the present invention.
【図１１】本発明の実施例に係る半導体装置の製造方法
を説明するための断面図である。FIG. 11 is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the embodiment of the present invention.
【図１２】本発明の実施例に係る半導体装置の製造方法
を説明するための断面図である。FIG. 12 is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the embodiment of the present invention.
【図１３】本発明の実施例に係る半導体装置の製造方法
を説明するための断面図である。FIG. 13 is a cross-sectional view for explaining the method for manufacturing the semiconductor device according to the embodiment of the present invention.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 榎本 伸也 新潟県小千谷市千谷甲3000番地 新潟三洋 電子株式会社内 (72)発明者 片桐 敬泰 新潟県小千谷市千谷甲3000番地 新潟三洋 電子株式会社内 Ｆターム(参考） 5F048 AA05 AA09 AC06 AC10 BA01 BB05 BB12 BB15 BD04 BE02 BE05 BG12 DA00 DA09 DB04 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Shinya Enomoto 3000 Niigata Sanyo Electronics Co., Ltd., Niigata Prefecture Niigata Sanyo Electronics Co., Ltd. F term (reference) 5F048 AA05 AA09 AC06 AC10 BA01 BB05 BB12 BB15 BD04 BE02 BE05 BG12 DA00 DA09 DB04
Claims (2)
ジスタを備えた半導体装置の製造方法において、 前記半導体基板上の異なる領域に、前記第１の酸化膜及
びその第１の酸化膜より厚い第２の酸化膜を形成する工
程と、 前記第１及び第２の酸化膜を貫通して、第１導型の不純
物を前記基板に注入する第１のイオン注入工程と、 前記第１の酸化膜のみを貫通して、第１導電型の不純物
を前記基板に注入する第２のイオン注入工程と、を有
し、前記第１の酸化膜下の前記基板表面に、第２導電型
の不純物層から成る抵抗層を形成することを特徴とする
半導体装置の製造方法。1. A method of manufacturing a semiconductor device having a resistive layer and a MOS transistor on a semiconductor substrate, wherein the first oxide film and the second oxide film thicker than the first oxide film are formed in different regions on the semiconductor substrate. A first ion implantation step of penetrating the first and second oxide films and implanting a first conductivity type impurity into the substrate; and forming only the first oxide film. And a second ion implantation step of implanting a first conductivity type impurity into the substrate by penetrating the first conductivity type impurity from the second conductivity type impurity layer on the substrate surface under the first oxide film. A method for manufacturing a semiconductor device, comprising forming a resistance layer comprising:
ジスタを備えた半導体装置の製造方法において、 前記半導体基板上の異なる領域に、前記第１の酸化膜及
びその第１の酸化膜より厚い第２の酸化膜を形成する工
程と、 前記第１の酸化膜及び第２の酸化膜の間の領域に、第１
のポリシリコン層をバッファ膜として用いた選択酸化法
によってフィールド酸化膜を形成すると共に該第１のポ
リシリコン層を第１の酸化膜及び第２の酸化膜上に残す
工程と、 前記第１、第２の酸化膜及び第１のポリシリコン層を貫
通して、第１導型の不純物を前記基板に注入する第１の
イオン注入工程と、 前記第１の酸化膜及び第１のポリシリコン層を貫通し
て、第１導電型の不純物を前記基板に注入する第２のイ
オン注入工程と、を有し、 前記第１の酸化膜下の前記基板表面に、第１導電型の不
純物層から成る抵抗層を形成し、 その後、第２のポリシリコン層を全面に堆積し、前記第
１及び第２のポリシリコン層をエッチングすることによ
って、前記第２の酸化膜上にＭＯＳトランジスタのゲー
ト電極を形成する工程と、を有することを特徴とする半
導体装置の製造方法。2. A method of manufacturing a semiconductor device having a resistive layer and a MOS transistor on a semiconductor substrate, wherein the first oxide film and a second film thicker than the first oxide film are formed in different regions on the semiconductor substrate. Forming a first oxide film; and forming a first oxide film in a region between the first oxide film and the second oxide film.
Forming a field oxide film by a selective oxidation method using the polysilicon layer as a buffer film, and leaving the first polysilicon layer on the first oxide film and the second oxide film; A first ion implantation step of implanting a first conductivity type impurity into the substrate through the second oxide film and the first polysilicon layer; and the first oxide film and the first polysilicon layer. A second ion implantation step of implanting a first conductivity type impurity into the substrate by penetrating the first conductivity type impurity layer from the first conductivity type impurity layer on the substrate surface under the first oxide film. A second polysilicon layer is deposited on the entire surface, and the first and second polysilicon layers are etched to form a gate electrode of a MOS transistor on the second oxide film. Having a step of forming A method for manufacturing a semiconductor device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29271799A JP2001110906A (en) | 1999-10-14 | 1999-10-14 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP29271799A JP2001110906A (en) | 1999-10-14 | 1999-10-14 | Manufacturing method of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
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| JP2001110906A true JP2001110906A (en) | 2001-04-20 |
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ID=17785410
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| JP29271799A Pending JP2001110906A (en) | 1999-10-14 | 1999-10-14 | Manufacturing method of semiconductor device |
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| JP (1) | JP2001110906A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2317541A2 (en) | 2009-10-22 | 2011-05-04 | Sanyo Electric Co., Ltd. | A method of manufacturing semiconductor device |
-
1999
- 1999-10-14 JP JP29271799A patent/JP2001110906A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2317541A2 (en) | 2009-10-22 | 2011-05-04 | Sanyo Electric Co., Ltd. | A method of manufacturing semiconductor device |
| US8138040B2 (en) | 2009-10-22 | 2012-03-20 | Semiconductor Components Industries, Llc | Method of manufacturing semiconductor device |
| EP2317541A3 (en) * | 2009-10-22 | 2014-05-07 | Sanyo Electric Co., Ltd. | A method of manufacturing semiconductor device |
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