JP2001096869A - 記録装置、半導体装置および記録ヘッド装置 - Google Patents

Abstract

(57)【要約】 【課題】 プリンタ本体側制御部とインクカートリッジ
側に設けられた不揮発性メモリとの間に、プリンタ本体
側制御部から供給される命令に基づいて不揮発性メモリ
へのアクセスを制御するメモリアクセス制御部を設ける
ことで、プリンタ本体側制御部側の処理を軽減する。 【解決手段】 装置本体制御部２とメモリアクセス制御
部３とはシリアルデータ通信によってデータの送受信を
行なう。メモリアクセス制御部３は、各不揮発性メモリ
４，５に格納されている各種の情報（インク残量，使用
開始年月等）を読み出してメモリアクセス制御部３内の
ＲＡＭに格納する。装置本体制御部２は、ＲＡＭへのア
クセス要求命令を発行することで、情報の読み出しなら
びに更新を行なう。プリンタの電源オフに際して、装置
本体制御部２は情報の書き戻し命令を発行する。メモリ
アクセス制御部３は、ＲＡＭ内の情報を不揮発性メモリ
４，５へ書き戻す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、記録材料収容カ
ートリッジに不揮発性メモリを設け、この不揮発性メモ
リにカートリッジに関する各種データ（残量データ、使
用開始日時データ、記録材料種別データ、製造管理デー
タ等）を格納しておくことで、カートリッジ毎に使用状
態等を管理できるようにした記録装置等に係り、詳しく
は、記録装置本体側の制御部と不揮発性メモリとの間に
インタフェース回路（メモリアクセス制御回路）を設け
ることで、不揮発性メモリへアクセスする際の制御部側
の処理を軽減するようにした記録装置、ならびに、イン
タフェース用の半導体装置およびインタフェース用の半
導体装置を備えた記録ヘッド装置に関するものである。

【０００２】

【従来の技術】特開昭６２−１８４８５６号公報（特許
第２５９４９１２号公報）には、インクカートリッジに
不揮発性メモリを設け、この不揮発性メモリにインク残
量に相当するデータを記憶しておくことで、インクカー
トリッジ毎にインク残量の管理を行なえるようにしたイ
ンクカートリッジおよび記録装置が記載されている。

【０００３】特開平８−１９７７４８号公報には、イン
クカートリッジに設けた不揮発性メモリに識別情報を記
憶させておき、プリンタ本体側では不揮発性メモリから
読み出したインクカートリッジの識別情報とインク残量
とを対応付けて管理することで、同一の識別情報を有す
るインクカートリッジが再装着された際にインク残量の
再検知を不要にしたインクジェットプリンタが記載され
ている。

【０００４】

【発明が解決しようとする課題】従来の記録装置等で
は、データの書き込みならびに読み出しをビットシリア
ルに行なういわゆるビットシーケンシャルアクセス型の
不揮発性メモリを用いることで、プリンタ本体側の制御
部と不揮発性メモリとの間の信号線数の削減を図ってい
る。しかしながら、上記不揮発性メモリに対するアクセ
スはビットシリアルであるため、書き込み処理ならびに
読み出し処理に時間がかかる。このため、プリンタ本体
側の制御部（ＣＰＵ等）によって不揮発性メモリに対す
るアクセスを直接制御する構成とした場合、不揮発性メ
モリに対してアクセスを行なっている間は、制御部（Ｃ
ＰＵ等）は他の処理をすることができない。このため、
印刷処理に遅れが生じたり、操作部からの操作入力に対
する応答が遅れたりすることがある。

【０００５】この発明はこのような課題を解決するため
なされたもので、記録装置本体側の制御部と不揮発性メ
モリとの間にメモリアクセス制御部を設けることで、不
揮発性メモリへアクセスする際の制御部側の処理を軽減
できるようにした記録装置、ならびに、そのための半導
体装置および記録ヘッド装置を提供することを目的とす
る。

【０００６】

【課題を解決するための手段】前記課題を解決するため
この発明に係る記録装置は、記録装置本体側に設けられ
た装置本体制御部と記録材料収容カートリッジ側に設け
られた不揮発性メモリとの間に、装置本体制御部から供
給される命令に基づいて不揮発性メモリに対する書き込
みならびに読み出しを制御するメモリアクセス制御部を
設けたことを特徴とする。

【０００７】この発明に係る記録装置は、メモリアクセ
ス制御部を介して不揮発性メモリに対する書き込みなら
びに読み出しを行なう構成としたので、不揮発性メモリ
へアクセスする際の装置本体制御部側の処理を軽減でき
る。

【０００８】なお、メモリアクセス制御部は、装置本体
制御部とシリアルデータ通信を行なうシリアルデータ通
信部と、このシリアルデータ通信部を介して装置本体制
御部から供給された命令を解釈して実行する命令実行部
と、不揮発性メモリの格納データを一時記憶するランダ
ムアクセスメモリと、不揮発性メモリに対する書き込み
ならびに読み出しを行なう不揮発性メモリ書き込み読み
出し制御部とを備える構成としてもよい。

【０００９】シリアルデータ通信部を設け、装置本体制
御部とメモリアクセス制御部との間のデータ通信をシリ
アルに行なう構成にすることで、装置本体制御部とメモ
リアクセス制御部との間の信号線数を少なくすることが
できる。

【００１０】ランダムアクセスメモリを設け、このラン
ダムアクセスメモリに不揮発性メモリから読み出したデ
ータを全て格納しておき、装置本体制御部側からのデー
タ読み出し要求に対してランダムアクセスメモリに格納
したデータを読み出して回答することで、データ読み出
し要求に対して高速な応答ができる。

【００１１】装置本体制御部は、データ書き込み要求を
発生してランダムアクセスメモリ内のデータを更新した
後に、不揮発性メモリに対する書き込み要求を発生して
更新されたデータを不揮発性メモリに書き込ませること
ができる。よって、更新すべきデータが複数項目ある場
合でも、１回の書き込み動作で不揮発性メモリに複数の
データを書き込ませることができる。

【００１２】メモリアクセス制御部用の半導体装置（集
積回路装置）を用いることで、記録装置の小型化を図る
ことができる。また、記録材料収容カートリッジの収納
部を備えたキャリッジにメモリアクセス制御部を設ける
ことが容易になる。

【００１３】

【発明の実施の形態】以下、この発明の実施の形態を添
付図面に基づいて説明する。

【００１４】図１はこの発明に係る記録装置の全体構成
を示すブロック構成図である。記録装置１は、記録装置
本体側に設けられた装置本体制御部２と、インクカート
リッジ装着部を備えたキャリッジに設けられたメモリア
クセス制御部３と、ブラック用インクカートリッジに設
けられた不揮発性メモリ４と、カラー用インクカートリ
ッジに設けられた不揮発性メモリ５と、図示しない記録
制御機構（用紙送り，キャリッジ移動，インク吐出等の
制御機構）とからなる。各不揮発性メモリ４，５は、例
えばＥＥＰＲＯＭ等の電気的に書き込み・読み出しが可
能なものを用いている。図１では２個の不揮発性メモリ
４，５を備えた構成を示したが、不揮発性メモリの個数
は何個であっても構わない。

【００１５】装置本体制御部２は、記録装置１の全体動
作を制御するもので、マイクロコンピュータシステムを
利用して構成している。装置本体制御部２とメモリアク
セス制御部３との間は、シリアルデータ通信によって各
種命令ならびにデータの送受を行なう構成としている。
各不揮発性メモリ４，５は、データの書き込みならびに
読み出しをビットシリアルに行なういわゆるビットシー
ケンシャルアクセス型のものを用いている。メモリアク
セス制御部３は、各不揮発性メモリ４，５から読み出し
た各種データをメモリアクセス制御部３内のＲＡＭに格
納している。

【００１６】装置本体制御部２は、メモリアクセス制御
部３内のＲＡＭに対する読み出し命令（コマンド）を発
行することで各種データを読み出す。装置本体制御部２
は、メモリアクセス制御部３内のＲＡＭに対する書き込
み命令を発行することで各種データの書き込みを行な
う。装置本体制御部２は、メモリアクセス制御部３に不
揮発性メモリへの書き込み命令を発行することで、メモ
リアクセス制御部３内のＲＡＭに格納されているデータ
を各不揮発性メモリ４，５に記憶させる。

【００１７】このようにこの発明に係る記録装置１は、
装置本体制御部２と各不揮発性メモリ４，５との間にメ
モリアクセス制御部３を設け、メモリアクセス制御部３
によって各不揮発性メモリ４，５に対する書き込みなら
びに読み出しを行なう構成としているので、装置本体制
御部２が各不揮発性メモリ４，５を直接アクセスする必
要がない。このため、装置本体制御部２の処理を軽減す
ることができる。さらに、メモリアクセス制御部３は各
不揮発性メモリ４，５に格納されているデータを読み出
してＲＡＭに格納している。そして、装置本体制御部２
側からの読み出し要求に対してＲＡＭに格納しているデ
ータを読み出して回答するので、読み出し要求に対する
回答を高速に行なうことができる。

【００１８】図２は不揮発性メモリの一具体例を示すブ
ロック構成図である。不揮発性メモリ４，５は、メモリ
セル４１と、リード／ライト制御部４２と、アドレスカ
ウンタ４３とを備える。チップセレクト信号ＣＳがＬレ
ベルである場合、アドレスカウンタ４３はリセット状態
となり、アドレスカウンタ４３のカウント値は０とな
る。チップセレクト信号ＣＳがＨレベルである場合、ア
ドレスカウンタ４３はクロック信号ＣＫに基づいてアッ
プカウント動作を行なう。したがって、チップセレクト
信号ＣＳをＨレベルに変化させた時点でアドレス０が設
定され、クロック信号ＣＫを供給するたびにアドレスを
歩進させることができる。リード／ライト制御部４２
は、リード／ライト信号ＷＲがＬレベルである場合は、
アドレスカウンタ４３によって指定されたアドレスのメ
モリセル４１に記憶されているデータ（１ビット）を読
み出し、読み出したデータをデータ入出力端子ＩＯに出
力する。リード／ライト制御部４２は、リード／ライト
信号ＷＲがＨレベルである場合は、データ入出力端子Ｉ
Ｏに供給されたデータ（１ビット）をアドレスカウンタ
４３によって指定されたアドレスのメモリセル４１に書
き込む。

【００１９】図３は不揮発性メモリの格納情報を示す説
明図である。本実施形態において、各不揮発性メモリ
４，５は、２５６ビットの記憶容量を有するものを用い
ている。そして、各不揮発性メモリ４，５にそれぞれ３
５項目の情報を格納している。各情報項目のビット長は
可変長である。そして、不揮発性メモリ４，５には、可
変長のデータがビットシリアルに格納される。これによ
り、限られた記憶容量内に多数の情報を格納できるよう
にしている。

【００２０】図３に示す番号１〜９（情報番号０〜８，
情報番号３５〜４３）の範囲に、インク残量に係るデー
タやインクカートリッジの使用開始年，月等のデータ、
すなわちユーザ側でインクカートリッジを使用したこと
に伴った更新する必要のあるデータを格納するようにし
ている。これにより、インクカートリッジが実際に使用
される状況では、不揮発性メモリ４，５の若番側アドレ
スに対してのみデータの書き込み（更新）を行なえばよ
いようにしている。したがって、記録装置１の使用が終
了して記録装置１の電源をオフする際には、図３に示す
番号１〜９（情報番号０〜８，情報番号３５〜４３）の
範囲のデータを各不揮発性メモリ４，５に書き込むだけ
でよい。

【００２１】ブラック用インクカートリッジに設けられ
た不揮発性メモリ４には、黒インク残量データ、使用開
始年，月等のデータが格納されている。カラー用インク
カートリッジに設けられた不揮発性メモリ５には、各イ
ンク色毎の残量データ、使用開始年，月等のデータが格
納されている。

【００２２】図３に示す番号１０〜３５（情報番号９〜
３４，情報番号４４〜６９）の範囲には、ユーザ側でデ
ータを更新する必要のない各種のデータが格納されてい
る。具体的には、インクカートリッジのバージョンデー
タ、インクの種類データ、製造年データ、製造月デー
タ、製造日データ、インクカートリッジのシリアルナン
バーデータ、製造場所等に係るデータ、カートリッジの
リサイクルに関するデータ等である。

【００２３】図４はブラック用インクカートリッジに設
けられた不揮発性メモリに格納される情報の一例を示す
説明図である。図４において、符号４１０は書き換えデ
ータが格納される第１の記憶領域、符号４２０は読み出
し専用データが格納される第２の記憶領域である。第１
の記憶領域４１０は、不揮発性メモリ４へのアクセス時
に第２の記憶領域４２０よりも先にアクセスされるアド
レスに配置している。

【００２４】第１の記憶領域４１０に記憶される書き換
えデータは、アクセスされる順からいえば、各記憶領域
４１１，４１２に対してそれぞれ割り当てられた第１の
黒インク残量データおよび第２の黒インク残量データで
ある。黒インク残量データが２つの記憶領域４１１，４
１２に割り当てられているのは、これらの領域に対して
交互に書き換えを行なうためである。したがって、最後
に書き換えられた黒インク残量データが記憶領域４１１
に記憶されているデータであれば、記憶領域４１２に記
憶されている黒インク残量データはその１回前のデータ
であり、次回の書き換えはこの記憶領域４１２に対して
行なわれる。

【００２５】第２の記憶領域４２０に記憶される読み出
し専用データは、アクセスされる順からいえば、各記憶
領域４２１〜４３０に対して割り当てられたインクカー
トリッジの開封時期データ（年）、インクカートリッジ
の開封時期データ（月）、インクカートリッジのバージ
ョンデータ、顔料系または染料系などといったインクの
種類データ、インクカートリッジの製造年データ、イン
クカートリッジの製造月データ、インクカートリッジの
製造日データ、インクカートリッジの製造ラインデー
タ、インクカートリッジのシリアルナンバーデータ、イ
ンクカートリッジが新品であるかリサイクル品であるか
を示すリサイクル有無データである。

【００２６】図５はカラー用インクカートリッジに設け
られた不揮発性メモリに格納される情報の一例を示す説
明図である。図５において、符号５１０は書き換えデー
タが格納される第１の記憶領域、符号５５０は読み出し
専用データが格納される第２の記憶領域である。第１の
記憶領域５１０は、不揮発性メモリ５へのアクセス時に
第２の記憶領域５５０よりも先にアクセスされるアドレ
スに配置している。

【００２７】第１の記憶領域５１０に記憶される書き換
えデータは、アクセスされる順からいえば、各記憶領域
５１１〜５２０に対してそれぞれ割り当てられた第１の
シアンインク残量データ、第２のシアンインク残量デー
タ、第１のマゼンダインク残量データ、第２のマゼンダ
インク残量データ、第１のイエローインク残量データ、
第２のイエローインク残量データ、第１のライトシアン
インク残量データ、第２のライトシアンインク残量デー
タ、第１のライトマゼンダインク残量データ、第２のラ
イトマゼンダインク残量データである。各色のインク残
量データが２つの記憶領域に割り当てられているのは、
黒用のインクカートリッジと同様に、これらの領域に対
して交互にデータの書き換えを行なうためである。

【００２８】第２の記憶領域５５０に記憶される読み出
し専用データは、アクセスされる順からいえば、各記憶
領域５５１〜５６０に対して割り当てられたインクカー
トリッジの開封時期データ（年）、インクカートリッジ
の開封時期データ（月）、インクカートリッジのバージ
ョンデータ、顔料系または染料系などといったインクの
種類データ、インクカートリッジの製造年データ、イン
クカートリッジの製造月データ、インクカートリッジの
製造日データ、インクカートリッジの製造ラインデー
タ、インクカートリッジのシリアルナンバーデータ、イ
ンクカートリッジが新品であるかリサイクル品であるか
を示すリサイクル有無データである。これらのデータ
は、色にかかわらず共通であるため、各色間で共通のデ
ータとして１種類のみ記憶される。

【００２９】図６はメモリアクセス制御部の一具体例を
示すブロック構成図である。メモリアクセス制御部３
は、シリアルデータ通信部１１と、受信制御部１２と、
送信制御部１３と、命令実行部１４と、モードレジスタ
１５と、制御レジスタ群１６と、第１のＲＡＭ１７と、
第２のＲＡＭ１８と、不揮発性メモリ書き込み読み出し
制御部１９と、出力制御部２０と、有効ビット長データ
テーブル２１と、クロック生成部２２と、発振回路部２
３と、リセット回路部２４と、テスト用制御部２５、情
報−アドレス対応テーブル２６とからなる。

【００３０】本実施の形態において、メモリアクセス制
御部３はＣＭＯＳゲートアレーを用いて１チップの集積
回路（半導体装置）として実現している。なお、メモリ
アクセス制御部３は、シリアル通信機能を内蔵した１チ
ップマイクロコンピュータを利用して、プログラム制御
によって構成するようにしてもよい。

【００３１】図７はメモリアクセス制御部用集積回路の
端子名（信号名）と機能を示す説明図である。ＲＸＤは
装置本体制御部２から供給されるシリアルデータ信号の
入力端子である。ＳＥＬは装置本体制御部２から供給さ
れる命令モード指定信号（コマンド選択信号）の入力端
子である。ＴＸＤは装置本体制御部２へ供給するシリア
ルデータ信号の出力端子である。ＣＳ１は第１の不揮発
性メモリの選択信号（チップイネーブル信号）の出力端
子、ＣＳ２は第２の不揮発性メモリの選択信号（チップ
イネーブル信号）の出力端子である。ＩＯ１は第１の不
揮発性メモリのデータ入出力端子、ＩＯ２は第２の不揮
発性メモリのデータ入出力端子である。ＲＷ１は第１の
不揮発性メモリの読み出し／書き込み信号の出力端子、
ＲＷ２は第２の不揮発性メモリの読み出し／書き込み信
号の出力端子である。ＣＫ１は第１の不揮発性メモリに
対するクロック信号の出力端子、ＣＫ２は第２の不揮発
性メモリに対するクロック信号の出力端子である。ＰＷ
１は第１の不揮発性メモリに対する電源供給端子、ＰＷ
２は第２の不揮発性メモリに対する電源供給端子であ
る。ＯＳＣ１，ＯＳＣ２はセラミック発振子，水晶振動
子等の接続端子である。ＲＳＴはイニシャルリセット信
号の入力端子である。ＥＳは不揮発性メモリの書き込み
時間を選択するための入力端子である。Ｍ１〜Ｍ４はモ
ニタ出力を選択するためのテスト用信号の入力端子であ
る。ＶＣＣ１は＋５ボルトの電源端子、ＶＣＣ２は＋
３．３ボルトの電源端子、ＶＳＳはグランド（ＧＮＤ）
端子である。

【００３２】図７において、入出力の欄に示した記号の
意味は次のとおりである。ＩＮは入力、ＯＵＴは出力、
Ｔｒｉはトライステート側の出力である。初期値の欄
は、このメモリアクセス制御部集積回路がイニシャルリ
セットされた状態おける論理レベルを示している。ま
た、初期値欄の括弧内は、後述する不揮発性メモリアク
セス許可設定レジスタにアクセス許可の設定がなされ、
不揮発性メモリに対する各出力がアクティブ状態にされ
た直後の各出力端子のレベルを示している。なお、Ｈは
ハイレベル、Ｌはローレベル、ＨｉＺは高インピーダン
ス状態の略である。

【００３３】図６に示すメモリアクセス制御部３と装置
本体制御部２（図１参照）との間は３本の信号線で接続
される。符号ＲＸＤは受信データ（装置本体制御部２側
から送信されたデータ）、符号ＴＸＤは送信データ（装
置本体制御部２側が受信するデータ）、符号ＳＥＬは装
置本体制御部２側が送出した命令が固定長命令であるか
可変長命令であるかを示す命令モード指定信号である。
この命令モード指定信号ＳＥＬがＬレベルの場合は８ビ
ット固定長命令を、Ｈレベルの場合は可変長命令を示し
ている。

【００３４】シリアルデータ通信の方式は、ＵＡＲＴ
（ユニバーサル・アシンクロナス・レシーバ・トランス
ミッタ）方式を用いている。データ長は８ビット、スタ
ートビット長は１ビット、ストップビット長は１ビッ
ト、パリティビットは無しである。データの転送順は、
ＬＳＢ（最下位ビット）からＭＳＢ（最上位ビット）の
順である。ボーレートは１２５ｋｂｐｓである。

【００３５】シリアルデータ通信部１１内の受信部１１
ａは、クロック生成部２２から供給される周波数２ＭＨ
ｚのクロックＴＣＬＫに基づいて、０．５マイクロ秒の
周期で受信データＲＸＤの論理レベルを監視している。
これにより１ビットのデータに対して１６回のレベル検
出を行なうようにしている。受信部１１ａは、受信デー
タＲＸＤの論理レベルがＨレベルからＬレベルに変化し
たことに基づいてスタートビットを認識すると、そのス
タートビット認識時点から８番目のクロックＴＣＬＫを
起点にして以降１６クロック周期で受信データＲＸＤの
論理レベルのサンプリングを繰り返す。これにより、各
ビットのほぼ中央で受信データＲＸＤの論理レベルをサ
ンプリングするようにしている。

【００３６】受信部１１ａは、スタートビットを認識を
した後に、次のクロックで受信データＲＸＤの論理レベ
ルがＨレベルに戻っていた場合には、先に検出されたＬ
レベルをノイズとみなして、スタートビットの検出動作
を再開する。また、受信部１１ａは、スタートビット認
識時点から８番目のクロックＴＣＬＫでサンプリングさ
れたスタートビットの論理レベルがＬレベルでなかった
場合には、それ以降のデータサンプリングを中止して、
スタートビットの検出動作を再開する。さらに、受信部
１１ａは、ストップビットのサンプリングレベルがＨレ
ベルでなかった場合には、それまでサンプリングしたデ
ータを全て無効にする。これにより、送信側と受信側と
でボーレートが相違している等の原因で正常でないデー
タを受信することがないようにしている。受信部１１ａ
はスタートビット、８ビットのデータ、ストップビット
を全て正常に受信すると、受信したシリアル８ビットの
データをパラレルデータへ変換し、パラレル受信データ
ＲＤとして受信制御部１２へ出力する。

【００３７】シリアルデータ通信部１１内の送信部１１
ｂは、送信制御部１３から供給されるパラレル送信デー
タＴＤをシリアルデータに変換するとともに、スタート
ビット、ストップビットを付加して送信データＴＸＤを
生成し、生成した送信データＴＸＤを所定のボーレート
で送出する。

【００３８】図８は装置本体制御部から供給される各種
の命令の説明図である。図８（ａ）は命令モード指定信
号ＳＥＬがＬレベルのときに装置本体制御部から供給さ
れる８ビット固定長の命令を示している。８ビット固定
長の命令として、パワーオフ処理、初期化、モード設定
の３種類の命令を用いている。パワーオフ処理命令は、
記録装置１の電源オフに際して、各ＲＡＭ１７，１８に
格納している各種データを各不揮発性メモリ４，５へ書
き込むことと、書き込み終了後に不揮発性メモリ４，５
に対する全出力を電源投入直後のリセット状態に初期化
することを要求するものである。初期化命令は、メモリ
アクセス制御部３内の全回路を電源投入直後のリセット
状態に初期化することを要求する命令である。モード設
定命令は、命令モード指定信号ＳＥＬがＨレベルとなっ
た際の動作モードを設定する命令である。モード設定命
令は下位４ビットで動作モードが指定される。例えば、
下位４ビットが００１０である場合には動作モード２の
設定が要求されていることになる。

【００３９】装置本体制御部２は、４ビットのモード情
報を利用して、モード０からモード１５にわたる複数の
動作モードを管理できるようにしている。例えば、モー
ド０で記録装置の全体動作を共通に制御し、モード１で
印刷データの制御を行なうようにしている。モード２で
メモリアクセス制御部を介して各不揮発性メモリに対す
るアクセスを行なえるようにしている。モード３ではヘ
ッドセンサ系の制御を行なうようにしている。そして、
装置本体制御部２側から送信されたデータが複数の制御
部（例えば、インク吐出制御部、キャリッジ移動制御
部、用紙送り制御部等）に供給された場合であっても、
動作モードを指定することで動作モードに合致する制御
部のみが装置本体制御部２側から送信されたデータに基
づいて動作を行なうようにしている。

【００４０】本実施形態において、メモリアクセス制御
部３は２個の不揮発性メモリ４，５へのアクセスを行な
う構成としている。したがって、メモリアクセス制御部
３を複数個設け、それぞれのメモリアクセス制御部３に
異なる動作モードを割り当てることで、多数の不揮発性
メモリに対してアクセスを行なうことが可能となる。例
えば、シアン，ライトシアン，マゼンダ，ライトマゼン
ダ，イエロー，ブラック等の各インク色毎に独立したカ
ートリッジとし、各カートリッジ毎に不揮発性メモリを
備える構成とした場合でも、メモリアクセス制御部３を
例えば３個用いることで、例えば６個の不揮発性メモリ
に対してアクセスを行なうことができる。このように動
作モードを利用することで記録装置の構成を拡張するこ
とが容易となる。

【００４１】図８（ｂ）は命令モード指定信号ＳＥＬが
Ｈレベルのときに装置本体制御部から供給される可変長
の命令を示してる。可変長の命令は、複数バイトで構成
している。最初のバイトは、上位４ビットが動作モード
を指定するデータ、下位４ビットがこの命令のバイト長
を指定するデータである。メモリアクセス制御部３に対
する命令では、動作モードとしてモード２（００１０）
が原則として指定されることになる。下位４ビットのバ
イト長は、第２バイト目以降のバイト長を表すデータで
ある（最初のバイトを除いて後続するバイト長を表すデ
ータである）。

【００４２】第２バイト目は、上位４ビットがコマンド
を指定するデータ、下位４ビットがデータ長を指定する
データである。第２バイト目の上位４ビットが００００
でデータの読み出しを要求するコマンドを、１０００で
データの書き込みを要求するコマンドを表す。第２バイ
ト目の下位４ビットは、データの書き込みを要求するコ
マンドの際には、アドレスデータに後続して供給される
書き込みデータのバイト長を指定するデータであり、デ
ータの読み出しを要求するコマンドの際には、読み出す
データのバイト長を指定するデータである。本実施の形
態では、１回の書き込み要求命令で最大４バイトのデー
タを供給できるようにしている。

【００４３】第３バイト目ならびに第４バイト目は、読
み出しまたは書き込みを要求するアドレスを指定するデ
ータである。ここでは、第３バイト目でアドレスの下位
８ビットを、第４バイト目でアドレスの上位８ビットを
指定する例を示している。これにより、最大１６ビット
の広いアドレス範囲を指定できるようにしている。な
お、本実施の形態ではデータの読み書きの対象となるア
ドレス範囲は８ビットのアドレスで指定可能であるた
め、アドレスデータの下位８ビットのみを使用するよう
にしている。ここで指定されるアドレスは、ＲＡＭなら
びに制御レジスタのアドレスである（不揮発性メモリの
アドレスを指定するものではない）。

【００４４】第５バイト目以降は書き込みデータを指定
するためのものである。第５バイト目で指定されたデー
タはアドレスデータによって指定されたアドレスへ書き
込まれることになり、第６バイト目以降の各データはア
ドレスデータによって指定されたアドレスを＋１ずつし
たアドレスにそれぞれ書き込まれることになる。

【００４５】図９は受信制御部のブロック構成図であ
る。受信制御部１２は、シリアルデータ通信部１１から
供給されるパラレル８ビットの受信データＲＤをラッチ
するデータラッチ回路１２ａ〜１２ｈを８組備えるとと
もに、命令モード指定信号ＳＥＬならびに受信データＲ
Ｄに基づいて受信データＲＤのデータラッチ回路への書
き込みならびに命令実行部への転送を制御する転送制御
部１２ｉを備える。

【００４６】転送制御部１２ｉは、命令モード指定信号
ＳＥＬがＬレベルである場合（８ビット固定長命令であ
る場合）には、シリアルデータ通信部１１から供給され
た受信データＲＤを命令実行部１４へ供給する。

【００４７】転送制御部１２ｉは、命令モード指定信号
ＳＥＬがＨレベルである場合（可変長命令である場合）
には、シリアルデータ通信部１１から供給された受信デ
ータＲＤを第１のデータラッチ回路１２ａに格納する。
そして、転送制御部１２ｉは、第１のデータラッチ回路
１２ａの格納したデータの下位４ビットに基づいて可変
長命令の命令長を認識する。転送制御部１２ｉは、シリ
アルデータ通信部１１から順次供給される受信データを
第２〜第８のデータラッチ回路１２ａ〜１２ｈへ順次格
納する。転送制御部１２ｉは、命令長によって指定され
たバイト分の受信データが各データラッチ回路に格納さ
れたことを検出すると、各データラッチ回路に格納され
た一連のデータを命令実行部１４へ転送した後に、各デ
ータラッチ回路を初期化して、次の可変長命令の格納に
備える。

【００４８】転送制御部１２ｉは、命令長によって指定
されるバイト数のデータが受信されるまで、次の受信デ
ータが供給されるのを待つ。転送制御部１２ｉは、命令
長によって指定されるバイト数のデータが全て受信され
る前に、命令モード指定信号ＳＥＬがＬレベルになった
場合には、各データラッチ回路に格納済のデータを全て
初期化して、次の命令の受信に備える。これにより、装
置本体制御部２は、可変長命令の送出途中であっても命
令モード指定信号ＳＥＬをＬレベルに変化させること
で、送出途中の可変長命令をキャンセルさせることがで
きる。

【００４９】図１０は命令モード指定信号の切り替えタ
イミングを示す説明図である。図１０（ａ）は受信デー
タＲＸＤを、図１０（ｂ）は命令モード指定信号ＳＥＬ
を示している。装置本体制御部２は、ストップビットと
次のスタートビットとの間で命令モード指定信号ＳＥＬ
の論理レベルを切り替える。

【００５０】図９に示す転送制御部１２ｉは、命令長に
よって指定されるバイト数とデータ長によって指定され
るバイト数とが整合していない場合には、命令長による
指定を優先する。例えば、命令長によって５バイト分の
データが連続することが指定されているのに対して、デ
ータ長によってデータのバイト数が４バイトであると指
定されている場合には、２バイト分のデータを第５，第
６のデータラッチ回路１２ｅ，１２ｆへそれぞれ格納し
た時点で、一連の可変長命令の受信が完了したものと判
断し、各データラッチ回路の格納したデータを命令実行
部１４へ転送して、次の命令の格納に備える。

【００５１】転送制御部１２ｉは、後述するモードレジ
スタが動作モード２に設定されている場合には、モード
レジスタに設定されている動作モード２の指定を優先
し、シリアルデータ通信部１１を介して供給された動作
モード（第１のデータラッチ回路１２ａに格納された受
信データの上位４ビットでの指定）が動作モード２以外
の動作モードを指定している場合でも、動作モード２の
コマンドとして（言い換えれば、メモリアクセス制御部
に対するコマンドとして）受け付ける。

【００５２】本実施形態では、データ長として１バイ
ト，２バイト，４バイトの３種類を設定できるものと
し、データ長を４ビットのデータで指定するようにして
いる。このため、上記３種類以外のデータ長を指定する
データを受信した場合には、データ長の指定は４バイト
であるものとして処理するようにしている。具体的に
は、転送制御部１２ｉは、データ長として３バイトまた
は５〜１５バイトが指定されたデータが供給された場
合、データ長は４バイトであるものと判断する。

【００５３】また、本実施形態において、各ＲＡＭ１
７，１８ならびに制御レジスタ１６の各アドレスは８ビ
ットで指定できる。このため、第３のデータラッチ回路
１２ｃに格納された下位アドレスのみでアドレスの指定
が可能である。したがって、第４のデータラッチ回路１
２ｄに格納した上位アドレスのデータを命令実行部１４
へ転送しない構成としてもよい。また、第４のデータラ
ッチ回路１２ｄを設けない構成としてもよい。この場
合、転送制御部１２ｉは、シリアルデータ通信部１１か
ら供給される上位アドレスの受信データを破棄し、上位
アドレスに続いて供給されるデータを第５のデータラッ
チ回路１２ｅへ格納する。

【００５４】図６に示した命令実行部１４は、受信制御
部１２から受信した命令が供給されると、その命令を解
釈して実行する。命令実行部１４は、モードセット命令
が供給された場合には、モードレジスタ１５にそのモー
ドセット命令によって指定された動作モードのデータを
書き込む。ここでは、モードレジスタ１５にメモリアク
セス制御動作モードを示す４ビットのデータ００１０が
書き込まれる。モードレジスタ１５に設定された動作モ
ードＭＤは、受信制御部１２へ供給される。

【００５５】命令実行部１４は、初期化命令が供給され
た場合には、リセット信号発生要求をリセット回路部２
３へ供給して、リセット信号ＲＳを発生させる。これに
より、メモリアクセス制御部３内の各回路部の初期化
（リセット）がなされる。

【００５６】命令実行部１４は、受信制御部１２から可
変長命令が転送された場合には、その可変長命令の内容
を解釈して、制御レジスタ群１６，第１のＲＡＭ１７，
第２のＲＡＭ１８に対する書き込み・読み出し等の処理
を行なう。

【００５７】図１１は可変長命令の仕様ならびにそれに
対する回答の仕様を示す説明図である。図１１において
区分（ａ）に可変長命令（要求）の仕様を示している。
可変長命令には、読み出し命令（ＲＥＡＤ）と書き込み
命令（ＷＲＩＴＥ）とがある。モードには、動作モード
２を指定する４ビット値（００１０）が設定される。命
令長には、命令のバイト長が４ビットで指定される。コ
マンドの４ビット値が００００で読み出し命令を、１０
００で書き込み命令を示す。データ長は、読み出しまた
は書き込みを行なうデータのバイト数を指定する。この
データ長は、１バイト，２バイト，４バイトが設定でき
る。０，３，５〜１５バイトの設定は禁止している。ア
ドレスは１６ビットであり、図８に示したように、下位
８ビットと上位８ビットとに分けて指定される。本実施
の形態では、下位８ビットのみを使用する。書き込み命
令（ＷＲＩＴＥ）の場合、書き込むべきデータを８ビッ
ト（バイト）単位で設定する。

【００５８】図１１中の区分（ｂ）に読み出し命令に対
する回答の仕様を示している。モードには、動作モード
２を指定する４ビット値（００１０）が設定される。デ
ータ長は、読み出し命令に基づいて回答するデータのバ
イト数を指定する。このデータ長は、１バイト，２バイ
ト，４バイトが設定できる。０，３，５〜１５バイトの
設定は禁止している。データには、回答するデータを８
ビット（バイト）単位で設定する。

【００５９】図１２は制御レジスタ群の内容と機能を示
す説明図である。制御レジスタ群１６は複数のレジスタ
を備える。制御レジスタ群１６には、１６進表記で８０
〜９２のアドレスを割り当てている。

【００６０】アドレス８０（１６進表記）は不揮発性メ
モリアクセス許可設定レジスタであり、設定されるデー
タは２ビットである。各不揮発性メモリ毎（各カートリ
ッジ毎）に１ビットを割り当てている。下位ビットで第
１の不揮発性メモリに対してアクセスを許可するか否か
を設定し、上位ビットで第２の不揮発性メモリに対して
アクセスを許可するか否かを設定している。ビットの値
が０の時は不揮発性メモリに対するアクセスが禁止され
る。この場合、出力制御部２０によって各端子は次によ
うに設定される。電源供給端子ＰＷ１，ＰＷ２は不揮発
性メモリに対して電源を供給しないオフ状態、チップセ
レクト信号出力端子ＣＳ１，ＣＳ２、クロック供給端子
ＣＫ１，ＣＫ２、リード／ライト信号出力端子ＲＷ１，
ＲＷ２、データ入出力端子ＩＯ1,ＩＯ２は全て高インピ
ーダンス状態。ビットの値が１に設定された場合、出力
制御部２０によって電源供給端子ＰＷ１，ＰＷ２は不揮
発性メモリに対して電源を供給するオン状態に設定され
る。チップセレクト信号出力端子ＣＳ１，ＣＳ２、クロ
ック供給端子ＣＫ１，ＣＫ２、リード／ライト信号出力
端子ＲＷ１，ＲＷ２、データ入出力端子ＩＯ1,ＩＯ２
は、不揮発性メモリ書き込み読み出し制御部１９によっ
て制御可能な状態（アクティブ状態）となる。

【００６１】アドレス８４（１６進表記）は不揮発性メ
モリ読み出し許可設定レジスタであり、設定されるデー
タは２ビットである。各不揮発性メモリ毎（各カートリ
ッジ毎）に１ビットを割り当てている。下位ビットで第
１の不揮発性メモリに対して読み出しを許可するか否か
を設定し、上位ビットで第２の不揮発性メモリに対して
読み出しを許可するか否かを設定する。ビットの値が０
で読み出し不許可、ビットの値が１で読み出し許可とし
ている。

【００６２】アドレス８５（１６進表記）は不揮発性メ
モリ全エリア読み出し設定レジスタである。この不揮発
性メモリ全エリア読み出し設定レジスタに対して任意の
データを書き込むことで（装置本体制御部２側から不揮
発性メモリ全エリア読み出し設定レジスタのアドレスを
指定した書き込み命令を発行することで）、不揮発性メ
モリ書き込み読み出し制御部１９を介して不揮発性メモ
リに格納されている全データを読み出すことができる。
但し、事前に不揮発性メモリへのアクセスが許可される
設定がされており、かつ、読み出しが許可される設定が
されている必要がある。

【００６３】アドレス８６（１６進表記）は、全エリア
読み出し中であることを示す全エリア読み出しビジーフ
ラグが格納される領域である。不揮発性メモリ書き込み
読み出し制御部１９は、全エリア読み出し動作の開始に
先立って全エリア読み出しビジーフラグを１にセット
し、全エリア読み出し動作が終了した時点で全エリア読
み出しビジーフラグを０にセットする。

【００６４】アドレス８８（１６進表記）は、不揮発性
メモリ全エリア書き込み許可設定レジスタであり、設定
されるデータは２ビットである。各不揮発性メモリ毎
（各カートリッジ毎）に１ビットを割り当てている。下
位ビットで第１の不揮発性メモリに対して全エリア書き
込みを許可するか否かを設定し、上位ビットで第２の不
揮発性メモリに対して全エリア書き込みを許可するか否
かを設定する。ビットの値が０で書き込み不許可、ビッ
トの値が１で書き込み許可としている。

【００６５】アドレス８９（１６進表記）は、不揮発性
メモリ全エリア書き込み設定レジスタである。この不揮
発性メモリ全エリア書き込み設定レジスタに任意のデー
タを書き込むことで、（不揮発性メモリ全エリア書き込
み設定レジスタに対する書き込み動作がなされること
で）、不揮発性メモリ書き込み読み出し制御部１９を介
して不揮発性メモリの全エリアにデータを書き込むこと
ができる。但し、事前に不揮発性メモリへのアクセスが
許可される設定がされており、かつ、全エリア書き込み
を許可する設定がなされている必要がある。

【００６６】アドレス８Ａ（１６進表記）は、全エリア
書き込み中であることを示す全エリア書き込みビジーフ
ラグが格納される領域である。不揮発性メモリ書き込み
読み出し制御部１９は、全エリア書き込み動作の開始に
先立って全エリア書き込みビジーフラグを１にセット
し、全エリア書き込み動作が終了した時点で全エリア書
き込みビジーフラグを０にセットする。

【００６７】アドレス８Ｃ（１６進表記）は、不揮発性
メモリ限定書き込み許可設定レジスタであり、設定され
るデータは２ビットである。各不揮発性メモリ毎（各カ
ートリッジ毎）に１ビットを割り当てている。下位ビッ
トで第１の不揮発性メモリに対して限定書き込みを許可
するか否かを設定し、上位ビットで第２の不揮発性メモ
リに対して限定書き込みを許可するか否かを設定する。
ビットの値が０で限定書き込み不許可、ビットの値が１
で限定書き込み許可としている。

【００６８】アドレス８Ｄ（１６進表記）は、不揮発性
メモリ限定書き込み設定レジスタである。この不揮発性
メモリ限定書き込み設定レジスタに任意のデータを書き
込むことで、（不揮発性メモリ限定書き込み設定レジス
タに対する書き込み動作がなされることで）、不揮発性
メモリ書き込み読み出し制御部１９を介して不揮発性メ
モリの限定されたエリアにデータを書き込むことができ
る。但し、事前に不揮発性メモリへのアクセスが許可さ
れる設定がされており、かつ、限定書き込みを許可する
設定がなされている必要がある。

【００６９】アドレス８Ｅ（１６進表記）は、限定書き
込み中であることを示す限定書き込みビジーフラグが格
納される領域である。不揮発性メモリ書き込み読み出し
制御部１９は、限定書き込み動作の開始に先立って限定
書き込みビジーフラグを１にセットし、限定書き込み動
作が終了した時点で限定書き込みビジーフラグを０にセ
ットする。

【００７０】アドレス９０（１６進表記）は、パワーオ
フ書き込み許可設定レジスタであり、設定されるデータ
は２ビットである。各不揮発性メモリ毎（各カートリッ
ジ毎）に１ビットを割り当てている。下位ビットで第１
の不揮発性メモリに対してパワーオフ書き込みを許可す
るか否かを設定し、上位ビットで第２の不揮発性メモリ
に対してパワーオフ書き込みを許可するか否かを設定す
る。ビットの値が０でパワーオフ書き込み不許可、ビッ
トの値が１でパワーオフ書き込み許可としている。

【００７１】アドレス９２（１６進表記）は、パワーオ
フ書き込み中であることを示すパワーオフ書き込みビジ
ーフラグが格納される領域である。不揮発性メモリ書き
込み読み出し制御部１９は、パワーオフ書き込み動作の
開始に先立ってパワーオフ書き込みビジーフラグを１に
セットし、パワーオフ書き込み動作が終了した時点でパ
ワーオフ書き込みビジーフラグを０にセットする。ま
た、不揮発性メモリ書き込み読み出し制御部１９は、パ
ワーオフ書き込み動作が終了した時点で不揮発性メモリ
アクセス許可設定レジスタの内容を初期値（全ビット
０）に設定する。

【００７２】なお、パワーオフ書き込みは、図８（ａ）
に示したパワーオフ処理命令に基づいて実行される。こ
のパワーオフ書き込みでは、不揮発性メモリの先頭アド
レスから予め設定した所定アドレスまでの限定されたア
ドレス範囲に亘ってデータの書き込みがなされる。

【００７３】前述したように、不揮発性メモリの先頭ア
ドレスから予め設定した所定アドレスまでの範囲に、例
えばインク残量に係るデータ等の記録装置の使用状況に
伴って更新する必要があるデータを格納するようにして
いる。また、所定アドレス以降にインクカートリッジの
製造条件データ等のユーザ側で更新する必要がないデー
タを格納するようにしている。したがって、記録装置が
ユーザ側で使用されている場合には、不揮発性メモリの
限定されたアドレス範囲に亘ってデータの更新がなされ
ることになる。

【００７４】図１３はＲＡＭの格納情報を示す説明図で
ある。各ＲＡＭ１７，１８は８ビット×４０ワード構成
のものを用いている。本実施の形態では、第１のＲＡＭ
１７に１６進表記で００〜２７のアドレスを割り当て、
第２のＲＡＭ１８に１６進表記で４０〜６７のアドレス
を割り当てている。

【００７５】第１のＲＡＭ１７は、ブラック用インクカ
ートリッジに設けられた第１の不揮発性メモリ４に対応
して設けられている。第１の不揮発性メモリ４に格納さ
れている各種の情報（情報０〜情報３４）は、不揮発性
メモリ書き込み読み出し部１９を介して読み出され、第
１のＲＡＭ１７に格納される。

【００７６】第２のＲＡＭ１８は、カラー用インクカー
トリッジに設けられた第２の不揮発性メモリ５に対応し
て設けられている。第２の不揮発性メモリ５に格納され
ている各種の情報（情報３５〜情報６９）は、不揮発性
メモリ書き込み読み出し部１９に介して読み出され、第
２のＲＡＭ１８に格納される。

【００７７】図６に示した有効ビット長データテーブル
２１には、不揮発性メモリに格納されている各情報の情
報番号とデータビット数との関係が予め登録されてい
る。また、この有効ビット長データテーブル２１には、
制御レジスタ群１６内の各制御レジスタのアドレスと有
効ビット長との対応データが予め登録されている。さら
に、この有効ビット長データテーブル２１には、ＲＡＭ
１７，１８のアドレスとそのアドレスに格納されるデー
タの有効ビット長との対応データが予め登録されてい
る。

【００７８】情報−アドレス対応テーブル２６には、各
情報の情報番号とその情報が格納されるＲＡＭのアドレ
スとの対応関係が予め登録されている。

【００７９】不揮発性メモリ書き込み読み出し制御部１
９は、各不揮発性メモリ４，５から読み出したビット単
位で可変長のデータを有効ビット長データテーブル２１
を参照することで各情報番号毎に識別する。そして、不
揮発性メモリ書き込み読み出し制御部１９は、情報番号
毎に区分したデータのビット数が８ビットに満たない場
合には、上位ビットに０を追加することで８ビットのデ
ータとする。また、情報番号毎に区分したデータのビッ
ト数が９ビット以上である場合には、下位８ビットのデ
ータと残りのデータとに区分し、残りのデータのビット
数が８ビットに満たない場合には上位ビットに０を追加
することで８ビットのデータとする。そして、不揮発性
メモリ書き込み読み出し制御部１９は、情報−アドレス
対応テーブルを参照して、８ビット単位に揃えた各情報
を各ＲＡＭ１７，１８の所定のアドレスに書き込む。

【００８０】不揮発性メモリ書き込み読み出し制御部１
９は、各ＲＡＭ１７，１８に格納されている情報を各不
揮発性メモリ４，５に書き戻す際には、読み出し時と逆
の操作を行なうことでビット単位で可変長のシーケンシ
ャルデータを生成する。

【００８１】出力制御部２０は、各出力端子ＰＷ，Ｃ
Ｓ，ＲＷ，ＣＫを駆動するトライステートバッファ回路
と、ＩＯ端子に接続された双方向バッファ回路と、各ト
ライステートバッファの出力状態を制御する回路と、不
揮発性メモリ４，５に対するアクセス状態と後述するテ
ストモードとで各バッファ回路の入力信号を切り替える
出力信号切り替え回路等を備える。

【００８２】電源供給端子ＰＷ１，ＰＷ２を駆動するト
ライステートバッファ回路は、電流駆動能力の大きいも
のを用いて構成している。そして、制御レジスタ群１６
内のアクセス許可設定レジスタが不揮発性メモリへのア
クセスを許可する状態に設定されると、電流駆動能力の
大きいトライステートバッファ回路の出力をＨレベルに
駆動することで、電源供給端子ＰＷ１，ＰＷ２から不揮
発性メモリ４，５へ電源を供給するようにしている。

【００８３】不揮発性メモリ書き込み読み出し制御部１
９は、出力制御部２０を介して各端子ＣＳ，ＲＷ，Ｃ
Ｋ，ＩＯを駆動することで、不揮発性メモリ４，５へア
クセスする。不揮発性メモリ４，５から情報の読み出し
を行なう場合、不揮発性メモリ書き込み読み出し制御部
１９は、チップセレクト端子ＣＳをＬレベルからＨレベ
ルに変化させることで不揮発性メモリ４，５を動作可能
な状態にし、リード／ライト信号出力端子ＲＷをＬレベ
ルに設定することで不揮発性メモリ４，５を読み出しモ
ードに設定する。そして、不揮発性メモリ４，５のデー
タ出力が確定するのに要する時間が経過した後に、デー
タ入出力端子ＩＯの論理レベルを取り込むことで不揮発
性メモリ４，５の先頭アドレスのデータを読み取ると、
クロック供給端子ＣＫへ不揮発性メモリのアドレスを歩
進させるためのクロックを供給して、不揮発性メモリの
アドレスを歩進させて次のアドレスのデータを読み取
る。この動作を不揮発性メモリの最終アドレスに至るま
で繰り返すことで、不揮発性メモリに格納されているデ
ータを全て読み出す。

【００８４】不揮発性メモリに対して情報の書き込みを
行なう場合、不揮発性メモリ書き込み読み出し制御部１
９は、チップセレクト端子ＣＳをＬレベルからＨレベル
に変化させることで不揮発性メモリ４，５を動作可能な
状態にし、リード／ライト信号出力端子ＲＷをＨレベル
に設定することで不揮発性メモリ４，５を書き込みモー
ドに設定する。そして、データ入出力端子ＩＯに書き込
みデータ（ＨレベルまたはＬレベル）を出力させている
状態で、クロック端子ＣＫをＬレベルからＨレベルに変
化させる。不揮発性メモリ４，５は、クロック信号がＬ
レベルからＨレベルに変化した時点でデータを取り込ん
でメモリセルの先頭アドレスに格納する。次に不揮発性
メモリ書き込み読み出し制御部１９は、クロック端子Ｃ
ＫをＨレベルからＬレベルに変化させることで、不揮発
性メモリ４，５内のアドレスを歩進させる。そして、次
のアドレスに格納すべきデータを出力させ、クロック端
子ＣＫをＬレベルからＨレベルに変化させることで、次
のアドレスへの書き込みを行なう。この動作を所定のア
ドレスに至るまで繰り返す。

【００８５】なお、不揮発性メモリ書き込み読み出し制
御部１９は、第１の不揮発性メモリに対して書き込み読
み出しを行なう回路部と第２の不揮発性メモリに対して
書き込み読み出しを行なう回路部とを備えており、２個
の不揮発性メモリから情報を同時に読み出したり、情報
を同時に書き戻すことができるようにしている。これに
より、不揮発性メモリ４，５からの読み出し、ならび
に、不揮発性メモリ４，５への書き込みを短時間で行な
うことができる。

【００８６】命令実行部１４は、受信制御部１２から可
変長命令が供給されると、図８（ｂ）に示すコマンド
（第２バイト目の上位４ビット）に基づいて書き込み要
求であるか読み出し要求であるかを認識する。ここで
は、４ビットからなるコマンドのデータが００００で読
み出し要求、１０００で書き込み要求としている。命令
実行部１４は、コマンドのデータが００００または１０
００以外である場合には、一連の可変長命令を破棄し、
次の命令が転送されるのを待つ。

【００８７】命令実行部１４は、書き込み要求コマンド
が供給された場合には、下位アドレスで指定されたアド
レスに１番目のデータ（可変長命令の第５バイト目で指
定されるデータ）を書き込む。２番目のデータが供給さ
れている場合には、下位アドレスで指定されたアドレス
に＋１したアドレスに２番目のデータ（可変長命令の第
６バイト目で指定されるデータ）を書き込む。３番目な
らびに４番目のデータが供給されている場合には、下位
アドレスで指定されたアドレスに＋２，＋３したアドレ
スに３番目，４番目のデータ（可変長命令の第７バイト
目，第８バイト目で指定されるデータ）をそれぞれ書き
込む。

【００８８】ここで命令実行部１４は、指定されたアド
レスにデータを書き込む際に、有効ビット長データテー
ブル２１を参照してそのアドレスに格納するデータの有
効ビット長を確認する。そして命令実行部１４は、装置
本体制御部２側から供給されたデータの有効ビット長よ
りも上位ビットの値が１となっている場合には、有効ビ
ット長よりも上位ビットの値を０に変更して、変更した
データを書き込む。例えば、アドレス８０（１６進表
記）のアクセス許可設定レジスタに対して８ビットのデ
ータ１１１１１１１１を書き込む命令が供給された場
合、命令実行部１４は、有効ビット長データテーブル２
１に基づいてアクセス許可設定レジスタの有効ビット長
が２ビットであることを確認すると、有効ビット長を越
えるビットの値を０に変更することで００００００１１
にデータを生成し、生成したデータ００００００１１を
アドレス８０（１６進表記）のアクセス許可設定レジス
タに書き込む。

【００８９】命令実行部１４は、読み出し要求コマンド
が供給された場合には、図８（ｂ）に示すデータ長（第
２バイト目の下位４ビット）に基づいて読み出し要求の
バイト数を認識する。読み出し要求のバイト数が１バイ
トである場合、命令実行部１４は、下位アドレスで指定
されたアドレスに基づいてそのアドレスに格納されてい
るデータを読み出す。読み出し要求のバイト数が２バイ
トである場合、命令実行部１４は、下位アドレスで指定
されたアドレスのデータとその次のアドレス（指定アド
レス＋１）のデータを読み出す。読み出し要求のバイト
数が４バイトである場合、命令実行部１４は、下位アド
レスで指定されたアドレス、指定アドレス＋１，＋２，
＋３の各アドレスからデータをそれぞれ読み出す。

【００９０】命令実行部１４は、読み出したデータのバ
イト長のデータを送信制御部１３へ供給するとともに、
実際に読み出したデータを送信制御部１３へ供給する。

【００９１】図１４は送信制御部のブロック構成図であ
る。送信制御部１３は、データラッチ回路１３ａ〜１３
ｅを５組備えるとともに、転送制御部１３ｆを備える。
転送制御部１３ｆは、第１のデータラッチ回路１３ａの
上位４ビットに動作モード（００１０）、下位４ビット
にデータ長（読み出したデータのバイト長）を格納させ
る。転送制御部１３ｆは、命令実行部１４から供給され
る第１〜第４の読み出しデータを第２〜第５のデータラ
ッチ回路１３ａにそれぞれ格納させる。転送制御部１３
ｆは、データ長のデータに基づいて所定数のデータが揃
っていることを確認すると、各データラッチ回路１３ａ
〜１３ｅに格納したデータをシリアルデータ通信部１１
へ順次転送する。

【００９２】図６に示したシリアルデータ通信部１１内
の送信部１１ｂは、前述のように、送信制御部１３から
順次転送されるパラレル送信データＴＤをシリアルデー
タへ変換して、装置本体制御部２側へ送出する。

【００９３】図１５はシリアル通信データの書式を示す
説明図である。図１５（ａ）は８ビット未満のデータを
送信する場合のフォーマットを示している。図１５
（イ）に示すように、不揮発性メモリに格納されている
情報が５ビットである場合、シリアル通信されるデータ
は、図１５（ロ）に示すように、上位３ビットにダミー
データとして０が挿入されて、１バイト（８ビット）の
データとして送信される。このように、１バイトに満た
ないデータは下位に詰め、上位は０とされて送信され
る。

【００９４】図１５（ｂ）は８ビットを越えるデータを
送信する場合のフォーマットを示している。図１５
（ハ）に示すように、不揮発性メモリに格納されている
情報が１０ビットである場合、１０ビットのデータは図
１５（ニ）に示すように２バイトのデータに分割されて
送信される。具体的には、１０ビットのデータの下位８
ビットが第１バイト目として先に送信される。次に、１
０ビットのデータの上位２ビットを下位に詰め、さらに
上位ビットにダミーデータとして０を挿入することで８
ビット（１バイト）のデータへ変換し、変換して得たデ
ータが第２バイト目として送信される。

【００９５】図６に示すリセット回路部２４は、パワー
オンリセット信号ＲＳＴの論理レベルがＬベルである場
合に、リセット信号ＲＳを発生する。このリセット信号
ＲＳに基づいてメモリアクセス制御部３内の各回路部の
初期化（リセット）がなされる。また、このリセット回
路部２４は、命令実行部１４からリセット信号発生要求
が供給された場合にも、リセット信号ＲＳを発生する。
したがって、装置本体制御部２は、図８（ａ）に示した
初期化命令を送出することで、メモリアクセス制御部３
内の各回路部を初期化することができる。

【００９６】発振回路部２３は、水晶振動子，セラミッ
ク発振子Ｘ等を用いて周波数が例えば１６ＭＨｚの原ク
ロック信号を発生する。クロック生成部２２は、原クロ
ック信号を分周して周波数が例えば２ＭＨｚのクロック
信号ＴＣＬＫを生成する。また、クロック生成部２２
は、各不揮発性メモリ４，５のクロック信号ＣＫ１，Ｃ
Ｋ２を生成する。なお、各不揮発性メモリ４，５のクロ
ック信号ＣＫ１，ＣＫ２の周期は、クロック周期選択信
号ＥＳの論理レベルに対応して２段階に切り替えできる
ようにしている。これにより、書き込み時間の異なる不
揮発性メモリに対応できるようにしている。

【００９７】出力制御部２０は、前述したように各不揮
発性メモリ４，５に対する各信号入出力端子の状態を制
御する。テスト用制御部２５は、このメモリアクセス制
御部３の動作をテストするためのものである。４ビット
のテスト用信号Ｍ１〜Ｍ４がすべてＬレベルに設定され
ると通常の動作状態となる。それ以外の条件が設定され
た場合はテストモードとなり、レジスタ，ＲＡＭ内のデ
ータ等を含めて内部回路の動作状態を出力制御部２０を
介して各端子ＰＷ，ＣＳ，ＲＷ，ＩＯ，ＣＫ等へ出力さ
せることができる。これにより、内部回路の動作状態を
容易に確認することができる。

【００９８】次に、以上の構成における動作を説明す
る。装置本体制御部２は、命令モード指定信号ＳＥＬを
Ｌレベルにした状態で、初期化命令を送出する。メモリ
アクセス制御部３は初期化命令を受信すると、全回路を
電源投入時と同じ状態に初期化する。次に、装置本体制
御部２はモード設定命令を送出して、メモリアクセス制
御部３内のモードレジスタ１５に動作モード２を設定さ
せる。その後、装置本体制御部２は、命令モード指定信
号ＳＥＬをＨレベルにする。

【００９９】メモリアクセス制御部３は、モードレジス
タ１５に動作モード２が設定されたことによって、命令
モード指定信号ＳＥＬがＨレベルになった以降は、装置
本体制御部２側から供給される命令中の動作モードが２
以外であっても、動作モード２の命令として受け付ける
ことができる。

【０１００】装置本体制御部２は、書き込み命令を順次
発行することで、制御レジスタ群１６内の各制御レジス
タの値を設定することで、メモリアクセス制御部３が各
不揮発性メモリ４，５に対してアクセスできる状態とす
る。そして、装置本体制御部２は、全エリア読み出し制
御レジスタのアドレスを指定した書き込み命令を発行す
る。これにより、不揮発性メモリ書き込み読み出し制御
部１９は、各不揮発性メモリ４，５に格納されている各
情報を読み出して、読み出した各情報を各ＲＡＭ１７，
１８に格納する。

【０１０１】不揮発性メモリ４，５に格納されている各
情報は情報毎にビット長が異なっている。不揮発性メモ
リ書き込み読み出し制御部１９は、図３に示した内容が
登録されている有効ビットデータテーブル２１を参照す
ることで各情報を区分する。不揮発性メモリ書き込み読
み出し制御部１９は、８ビットの満たないデータは不足
するビットに０を補足することで８ビットのデータに修
正し、８ビットを越えるデータは２バイトのデータへ修
正する。そして、不揮発性メモリ書き込み読み出し制御
部１９は、８ビット単位に修正したデータを、図１３に
示した内容が登録されている情報−アドレス対応テーブ
ル２６を参照して、各ＲＡＭ１７，１８の所定のアドレ
スに格納する。これにより、第１の不揮発性メモリ４に
格納されている全情報が第１のＲＡＭ１７に格納され、
第２の不揮発性メモリ４に格納されている全情報が第２
のＲＡＭ１８に格納される。

【０１０２】装置本体側制御部２は、各ＲＡＭ１７，１
８のアドレスを指定して読み出し要求を発行すること
で、例えばインク残量に係るデータ，カートリッジの使
用開始年月，インク種類に係るデータ等の各種の情報を
得ることができる。また、装置本体側制御部２は、制御
レジスタ群１６の内容を読み出すことで、現在の設定状
態を確認することができる。

【０１０３】装置本体側制御部２は、印刷動作の実行に
伴って使用したインク量を管理している。そして、装置
本体側制御部２は、更新されたインク残量に係るデータ
を書き込む要求を発行することで、ＲＡＭ１７，１８内
のインク残量に係るデータを更新させる。

【０１０４】装置本体側制御部２は、記録装置の電源を
オフするのに先立って、命令モード指定信号ＳＥＬをＬ
レベルにした状態で、パワーオフ命令を送出する。メモ
リアクセス制御部３は、パワーオフ命令が供給される
と、各ＲＡＭ１７，１８に格納されているデータを各不
揮発性メモリ４，５に書き戻す。これにより、更新され
たインク残量に係るデータが各不揮発性メモリ４，５に
格納される。このパワーオフ命令に基づく各不揮発性メ
モリ４，５への書き戻し処理では、各不揮発性メモリ
４，５の若番側アドレスに設定された情報（図３に示す
番号１〜９、具体的にはインク残量データ等のユーザ側
で更新する必要があるデータ）のみが対象となる。した
がって、各不揮発性メモリ４，５への書き戻し処理を短
時間で終了させることができるとともに、それ以外のデ
ータを書き換えることがない。

【０１０５】なお、装置本体側制御部２側から図１２に
示した限定書き込み許可レジスタに対して限定書き込み
を許可する命令を書き込ませる命令を発行することで、
各不揮発性メモリ４，５への書き戻し処理を行なわせる
こともできる。

【０１０６】図１６はこの発明に係る記録装置を適用し
たインクジェットプリンタ装置の印刷機構部の構造を示
す斜視図である。図１６に示すインクジェットプリンタ
装置の印刷機構部１００は、キャリッジ１０３がタイミ
ングベルト１０１を介して駆動モータ１０２に接続さ
れ、キャリッジ１０３が記録用紙Ｐの紙幅方向へ往復動
するように構成されている。キャリッジ１０３には、ブ
ラック用インクカートリッジ格納部１０４ａとカラー用
インクカートリッジ格納部１０４ｂとを備えたホルダ１
０４が形成され、またキャリッジ１０３の下面には記録
ヘッド１０５が設けられている。

【０１０７】図１７はキャリッジをホルダ部とヘッダ部
に分解して示した斜視図である。記録ヘッド１０５に連
通するインク供給針１０６，１０７は、装置の奥側（タ
イミングベルト１０１側）に位置するようにキャリッジ
１０３の底面に垂直に植設されている。ホルダ１０４を
形成する垂直壁のうち、インク供給針１０６，１０７の
近傍側で対向する垂直壁１０８の上端には軸１０９，１
１０により回動可能なレバー１１１，１１２が取付けら
れている。レバー１１１，１１２の自由端側に位置する
壁１１３は、底辺部が垂直部１１３ａを有し、また上部
領域が上方に拡開する斜面部１１３ｂとなるよう形成さ
れている。

【０１０８】レバー１１１，１１２は、後述するインク
カートリッジ１４０，１５０の上端の張出部１４６，１
５６に係合する突起１１４，１１５が、それぞれのレバ
ー１１１，１１２の本体に対してほぼ直角となるように
軸１０９，１１０の近傍から延長して形成され、またホ
ルダ１０４の斜面部１１３ｂに形成された釣部１１６，
１１７に弾性的に係合するフック部１１８，１１９が形
成されている。

【０１０９】そして各レバー１１１，１１２の裏面（イ
ンクカートリッジ１４０の蓋体１４３に対向する面）に
は、図２０および図２１に示すように、弾性部材１２
０，１２１が設けられている。この弾性部材１２０，１
２１は、各インクカートリッジ１４０，１５０が正規の
位置にセットされた際に、各インクカートリッジ１４
０，１５０の少なくともインク供給口１４４，１５４に
対向する領域を弾圧する。

【０１１０】また、インク供給針１０６，１０７側に位
置する垂直壁１０８には、上部が開放された窓１２２，
１２３が形成されている。各窓１２２，１２３を形成す
る垂直壁１２２ａ，１２３ａおよび底面１２２ｂ，１２
３ｂには、連続する溝１２２ｃ，１２３ｃが形成されて
いる。そして、これらの溝１２２ｃ，１２３ｃに各接点
機構１２４，１２５が挿入、固定されている。

【０１１１】記録ヘッド１０５は、略Ｌ字型に形成され
た基台１３２の水平部１３３を介してホルダ１０４の底
面に固定されている。基台１３２の垂直壁１３４には、
接点機構１２４，１２５と対向する領域に窓１３５，１
３６が形成されていて、その前方側に回路基板１３０が
保持されている。

【０１１２】回路基板１３０は、図１６に示すように、
フレキシブルケーブル１３７を介して装置本体制御部２
に接続されている。この回路基板１３０にメモリアクセ
ス制御部３を構成するゲートアレイＩＣが実装されてい
る。

【０１１３】図１８はインクカートリッジの斜視図であ
る。図１８（ａ）はブラック用インクカートリッジ１４
０を、図１８（ｂ）はカラー用インクカートリッジ１５
０を示している。各インクカートリッジ１４０，１５０
は、ほぼ直方体として形成された容器１４１，１５１内
にインクを含浸させた多孔質体（図示しない）を収容
し、上面を蓋体１４３，１５３で封止してなる。

【０１１４】容器１４１，１５１の底面であって、イン
クカートリッジ１４０，１５０が図１６に示したホルダ
１０４の各インクカートリッジ収納部１４０ａ，１０４
ｂに装着された際にインク供給針１０６，１０７に対向
する位置に、インク供給口１４４，１４５が形成されて
いる。また、インク供給口１４４，１４５側の垂直壁１
４５，１５５の上端には、レバー１１１，１１２の突起
１１４，１１５に係合する張出部１４６，１４５が一体
的に形成されている。

【０１１５】ブラック用インクカートリッジ１４０の張
出部１４６は、一端から他端まで連続体として形成され
ている。張出部１４６の下面と垂直壁１４５との間に三
角形状のリブ１４７が形成されている。カラー用インク
カートリッジ１５０の張出部１５６は、両側に位置する
ように個別に形成されている。張出部１５６の下面と垂
直壁１５５との間に三角形状のリブ１５７が形成されて
いる。符号１５９は、誤挿入防止用の凹部である。

【０１１６】垂直壁１４５，１５５には、インクカート
リッジ１４０，１５０の幅方向の中心に位置するように
凹部１４８，１５８が形成され、この凹部１４８，１５
８が形成されに不揮発性メモリ回路基板１３１，１３１
が装着されている。

【０１１７】図１９は不揮発性メモリ回路基板の構造を
示す説明図である。図１９（ａ）は不揮発性メモリ回路
基板１３１の表面側の構造を示す斜視図、図１９（ｂ）
は不揮発性メモリ回路基板１３１の裏面側の構造を示す
斜視図、図１９（ｃ）は電極のサイズを示す説明図、図
１９（ｄ）は電極と接点との接触状態を示す平面図、図
１９（ｅ）は電極と接点との接触状態を示す側面図であ
る。

【０１１８】図１９（ａ）に示すように、不揮発性メモ
リ回路基板１３１の表面側には、接点機構２４の接点形
成部材１２９ａ，１２９ｂと対向する位置に、インクカ
ートリッジの挿入方向（図において上下方向）に２段に
亘って複数の電極１６０（１６０−１，１６０−２）が
配設されている。

【０１１９】図１９（ｂ）に示すように、不揮発性メモ
リ回路基板１３１の裏面側には、不揮発性メモリ４，５
のＩＣチップ１６１が実装されている。ＩＣチップ１６
１の各端子（図示しない）は、図示しない配線パターン
ならびにスルーホール等を介して各接点１６０にそれぞ
れ電気的に接続されている。不揮発性メモリ回路基板１
３１上に実装された不揮発性メモリ４，５のＩＣチップ
１６１を耐インク性材料によって被覆することで、ＩＣ
チップ１６１を保護するようにしてもよい。

【０１２０】図１９（ｃ）に示すように、サイズの小さ
な電極１６０−１は、高さＨ１が１．８ｍｍ、幅Ｗ１が
１ｍｍである。サイズの大きな電極１６０−２は、高さ
Ｈ１が１．８ｍｍ、幅Ｗ１が３ｍｍである。ホルダ１０
４に装着されたインクカートリッジ１４０，１５０に浮
きが生じても、接点形成部材１２９ａ，１２９ｂとの接
触が確実に行なえるように各電極１６０の高さを設定し
ている。

【０１２１】インクカートリッジ１４０，１５０がホル
ダ１０４に装着された状態では、図１９（ｄ）および図
１９（ｅ）に示すように、上段側の電極１６０−１に接
点機構２４の上段側の接点形成部材１２９ａが接触し、
下段側の電極１６０−１，１６０−２に接点機構２４の
下段側の接点形成部材１２９ｂが接触する。

【０１２２】図１９（ｄ）に示すように、下段側の大き
な電極１６０−２には、２本の接点構成部材１２９ｂ，
１２９ｂが接触するようにしている。そして、これらの
２本の接点構成部材１２９ｂ，１２９ｂ間の導通の有無
を検出することによって、インクカートリッジの装着の
有無を判定するようにしている。

【０１２３】なお、図１９中の符号１６０Ｔは、製造工
程等でチェック用に使用する電極である。

【０１２４】不揮発性メモリ回路基板１３１には、少な
くとも１つの貫通孔１３１ａや凹部（切り欠き部）１３
１ｂを形成している。

【０１２５】図１８に示すように、インクカートリッジ
１４０，１５０の垂直壁１４５，１５５には、不揮発性
メモリ回路基板１３１の貫通孔１３１ａや凹部（切り欠
き部）１３１ｂと協働して位置決めをなす突起１４５
ａ，１４５ｂ，１５５ａ，１５５ｂを設けている。さら
に、垂直壁１４５，１５５には、不揮発性メモリ回路基
板１３１の側面に弾接するリブまたは爪などの張出部１
４５ｃ，１４５ｄ，１５５ｃ，１５５ｄを設けている。

【０１２６】これにより、不揮発性メモリ回路基板１３
１をインクカートリッジ１４０，１５０の垂直壁１４
５，１５５に押し付けることで、位置決め用の突起１４
５ａ，１４５ｂ，１５５ａ，１５５ｂによって不揮発性
メモリ回路基板１３１の位置決めをするとともに、不揮
発性メモリ回路基板１３１を各張出部１４５ｃ，１４５
ｄ，１５５ｃ，１５５ｄに係合させて装着することがで
きる。

【０１２７】図２０および図２１はインクカートリッジ
の装着過程を示す説明図である。図２０および図２１は
ブラック用インクカートリッジ１４０の装着過程を示し
ている。図２０に示すように、レバー１１１をほぼ垂直
な位置まで開いた状態で、インクカートリッジ１４０を
ホルダ１０４に挿入すると、インクカートリッジ１４０
の一端側に設けられた張出部１４６がレバー１１１の突
起１１４に受け止められ、インクカートリッジ１４０の
他端側がホルダ１０４の斜面部１１３ｂに支持されて保
持される。

【０１２８】この状態でレバー１１１を閉めると、図２
１に示すように、突起１１４が下方に回動されて、イン
クカートリッジ１４０はほぼ挿入初期の姿勢を保ちなが
ら下降し、インク供給口１４４がインク供給針１０６の
先端に接触する。

【０１２９】レバー１１１をさらに回動させると、イン
クカートリッジ１４０は弾性部材１２０に介して押圧さ
れる。これによって、インク供給口１４４がインク供給
針１０６に押し込まれる。そして、レバー１１１が最後
まで押し込まれると、レバー１１１は弾性部材１２０を
介してインクカートリッジ１４０をインク供給針１０６
側へ常時弾圧した状態で、図１７に示した釣部１１６に
固定される。

【０１３０】これにより、インクカートリッジ１４０
は、そのインク供給口１４４をインク供給針１０６に係
合した状態で一定圧で弾圧されることになる。よって、
印刷中の振動，記録装置の移動などに伴う衝撃や振動に
拘わりなく、インク供給口４４がインク供給針１０６に
気密性を保持され、安定した係合状態を維持することが
できる。

【０１３１】図２２は不揮発性メモリ基板と接点機構の
接点構成部材との接触状態を示す説明図である。図２２
（ａ）はインクカートリッジ１４０のインク供給口１４
４とホルダ１０４側のインク供給針１０６とが接触する
前の状態、図２２（ｂ）はインク供給口１４４がインク
供給針１０６に接触した状態、図２２（ｃ）はインク供
給口１４４にインク供給針１０６が完全に入り込んだ状
態（インクカートリッジ１４０が完全に装着された状
態）を示している。

【０１３２】図２２（ｃ）に示すように、インクカート
リッジ１４０が完全に装着された状態では、不揮発性メ
モリ基板１３１に設けられた各端子（図示しない）と接
点機構１２４に設けられた各接点形成部材１２９ａ，１
２９ｂとが全て接触した状態となる。各接点形成部材１
２９ａ，１２９ｂのそれぞれ他方側の各接触部１２８
ａ，１２８ｂは、メモリアクセス制御部３が実装された
回路基板１３０に設けられた各端子（図示しない）に接
触している。これにより、不揮発性メモリ基板１３１に
設けられた各端子とメモリアクセス制御部３（図示しな
い）が実装された回路基板１３０の各端子とが、各接点
形成部材１２９ａ，１２９ｂを介してそれぞれ電気的に
接続される。

【０１３３】本実施の形態では、記録装置としてインク
ジェットプリンタ装置を例示したが、この発明に係る記
録装置はトナーカートリッジを用いるレーザープリンタ
装置にも適用することができる。また、この発明に係る
記録装置は各種プリンタ装置だけでなく、カートリッジ
交換型の記録機構を備えたファクシミリ装置や各種の端
末装置にも適用することができる。さらに、本実施の形
態では２個の不揮発性メモリを備えた構成について示し
たが、不揮発性メモリは１個であってもよい。また、メ
モリアクセス制御部は３個以上の不揮発性メモリに対し
て書き込み・読み出しを制御できる構成としてもよい。

【０１３４】

【発明の効果】以上説明したようにこの発明に係る記録
装置は、メモリアクセス制御部を介して不揮発性メモリ
に対する書き込みならびに読み出しを行なう構成とした
ので、不揮発性メモリへアクセスする際の装置本体制御
部側の処理を軽減できる。

【０１３５】なお、シリアルデータ通信部を設け、装置
本体制御部とメモリアクセス制御部との間のデータ通信
をシリアルに行なう構成にすることで、装置本体制御部
とメモリアクセス制御部との間の信号線数を少なくする
ことができる。

【０１３６】また、ランダムアクセスメモリを設け、こ
のランダムアクセスメモリに不揮発性メモリから読み出
したデータを全て格納しておき、装置本体制御部側から
のデータ読み出し要求に対してランダムアクセスメモリ
に格納したデータを読み出して回答する構成にすること
で、データ読み出し要求に対して高速な応答ができる。

【０１３７】さらに、装置本体制御部は、データ書き込
み要求を発生してランダムアクセスメモリ内のデータを
更新した後に、不揮発性メモリに対する書き込み要求を
発生して更新されたデータを不揮発性メモリに書き込ま
せることができる。よって、更新すべきデータが複数項
目ある場合でも、１回の書き込み動作で不揮発性メモリ
に複数のデータを書き込ませることができる。

【０１３８】また、メモリアクセス制御部用の半導体装
置（集積回路装置）を用いることで、記録装置の小型化
を図ることができる。さらに、記録材料収容カートリッ
ジの収納部を備えたキャリッジにメモリアクセス制御部
を設けることが容易になる。

【図面の簡単な説明】

【図１】この発明に係る記録装置の全体構成を示すブロ
ック構成図である。

【図２】不揮発性メモリの一具体例を示すブロック構成
図である。

【図３】不揮発性メモリの格納情報を示す説明図であ
る。

【図４】ブラック用インクカートリッジに設けられた不
揮発性メモリに格納される情報の一例を示す説明図であ
る。

【図５】カラー用インクカートリッジに設けられた不揮
発性メモリに格納される情報の一例を示す説明図であ
る。

【図６】メモリアクセス制御部の一具体例を示すブロッ
ク構成図である。

【図７】メモリアクセス制御部用集積回路の端子名（信
号名）と機能を示す説明図である。

【図８】装置本体制御部から供給される各種の命令の説
明図である。

【図９】受信制御部のブロック構成図である。

【図１０】命令モード指定信号の切り替えタイミングを
示す説明図である。

【図１１】可変長命令の仕様ならびにそれに対する回答
の仕様を示す説明図である。

【図１２】制御レジスタ群の内容と機能を示す説明図で
ある。

【図１３】ＲＡＭの格納情報を示す説明図である。

【図１４】送信制御部のブロック構成図である。

【図１５】シリアル通信データの書式を示す説明図であ
る。

【図１６】この発明に係る記録装置を適用したインクジ
ェットプリンタ装置の印刷機構部の構造を示す斜視図で
ある。

【図１７】キャリッジをホルダ部とヘッダ部に分解して
示した斜視図である。

【図１８】インクカートリッジの斜視図である。

【図１９】不揮発性メモリ回路基板の構造を示す説明図
である。

【図２０】インクカートリッジの装着過程を示す説明図
（その１）である。

【図２１】インクカートリッジの装着過程を示す説明図
（その２）である。

【図２２】不揮発性メモリ基板と接点機構の接点構成部
材との接触状態を示す説明図である。

【符号の説明】

１ 記録装置 ２ 装置本体制御部 ３ メモリアクセス制御部 ４ ，５ 不揮発性メモリ １１ シリアルデータ通信部 １２ 受信制御部 １３ 送信制御部 １４ 命令実行部 １５ モードレジスタ １６ 制御レジスタ群 １７，１８ ＲＡＭ １９ 不揮発性メモリ書き込み読み出し制御部 ２０ 出力制御部 ２１ 有効ビット長データテーブル ２６ 情報−アドレス対応テーブル １３０ メモリアクセス制御部が実装される回路基板 １３１ 不揮発性メモリ回路基板 １４０，１５０ インクカートリッジ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2C056 EA01 EA29 EB20 EB44 EB51 EB56 EC06 EC19 EC28 EE18 FA10 HA08 HA09 HA37 HA52 HA60 KC05 KC06 KC11 KC22 KC30 2C061 AP03 AQ05 AQ06 AR01 HH05 HJ10 HK05 HK08 HK11 HK23 HN02 HN15 HN21

Claims (4)

【特許請求の範囲】
1. 【請求項１】 記録装置本体側に設けられた装置本体制
   御部と記録材料収容カートリッジ側に設けられた不揮発
   性メモリとの間に、前記装置本体制御部から供給される
   命令に基づいて前記不揮発性メモリに対する書き込みな
   らびに読み出しを制御するメモリアクセス制御部を設け
   たことを特徴とする記録装置。
2. 【請求項２】 前記メモリアクセス制御部は、前記装置
   本体制御部とシリアルデータ通信を行なうシリアルデー
   タ通信部と、このシリアルデータ通信部を介して前記装
   置本体制御部から供給された命令を解釈して実行する命
   令実行部と、前記不揮発性メモリに対する書き込みなら
   びに読み出しを行なう不揮発性メモリ書き込み読み出し
   制御部と、前記不揮発性メモリから読み出されたデータ
   を一時記憶するためのランダムアクセスメモリとを備
   え、 前記装置本体制御部は、前記不揮発性メモリに格納され
   ているデータを前記ランダムアクセスメモリに転送さ
   せ、ランダムアクセスメモリに格納されたデータを参照
   して各種の処理を行なって前記ランダムアクセスメモリ
   に格納されているデータを更新させた後に、前記ランダ
   ムアクセスメモリに格納されているデータを前記不揮発
   性メモリに転送させることを特徴とする請求項１記載の
   記録装置。
3. 【請求項３】 装置本体制御部から供給される命令に基
   づいて不揮発性メモリに対する書き込みならびに読み出
   しを制御するメモリアクセス制御部を半導体基板上に形
   成したことを特徴とする半導体装置。
4. 【請求項４】 不揮発性メモリを備えた記録材料収容カ
   ートリッジの収納部を備えたキャリッジに、記録装置本
   体側の制御部から供給される命令に基づいて前記記録装
   置本体側の制御部と前記不揮発性メモリとの間のデータ
   送受を制御するメモリアクセス制御部を設けたことを特
   徴とする記録ヘッド装置。