JP2001067890A

JP2001067890A - 半導体記憶装置

Info

Publication number: JP2001067890A
Application number: JP23897099A
Authority: JP
Inventors: Yukiyoshi Kiyota; 幸義清田
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1999-08-25
Filing date: 1999-08-25
Publication date: 2001-03-16

Abstract

(57)【要約】【課題】本発明は、各バンクの冗長列アドレス判定回
路を集約することによって小型化され、かつ、冗長列ア
ドレス判定回路の回路素子および冗長列アドレス選択信
号を共用化することによって製造原価の低減された、半
導体記憶装置の提供を目的とする。【解決手段】複数のバンク８０を有する半導体記憶装
置１において、各バンク８０の冗長列７０を選択する冗
長列アドレス判定回路５を共用化することによって、具
体的には、冗長列アドレス判定回路５の判定部を共用化
することができるので、半導体記憶装置１を小型化する
とともに、半導体記憶装置１の製造原価を低減すること
ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、冗長列による冗長回路を有する半導体記憶
装置に関する。

【０００２】

【従来の技術】従来、欠陥メモリセルを救済するため
に、冗長列による冗長回路を有する半導体記憶装置が提
案されている。この半導体記憶装置は、製造プロセスに
おいて、正規メモリセルに欠陥メモリセルが生じた場合
に、この欠陥メモリセルの代わりに冗長メモリセルを使
用して、メモリ容量を補充することによって、製品の歩
留まり向上を目的としている。

【０００３】従来の冗長回路を備えた半導体記憶装置に
ついて、図面を参照して説明する。図４は、従来例にお
ける半導体記憶装置の冗長回路の概略ブロック図を示し
ている。同図において、１００は半導体記憶装置であ
り、列選択プリデコーダ２０，列選択デコーダ３０，正
規メモリセル４０，冗長列アドレス判定回路５０，冗長
列選択バッファ６０及び冗長列７０からなる四個のバン
ク８０と、列アドレスバッファ１０から構成してある。

【０００４】ここで、半導体記憶装置１００は、シンク
ロダイナミックメモリ（適宜、ＳＤＲＡＭと略称す
る。）としてあり、複数のバンク構造、即ち、正規メモ
リセル４０、冗長列７０などが複数にブロック化された
構造としてある。したがって、冗長列アドレス判定回路
５０は、各バンク８０ごとに配設してある。また、半導
体記憶装置１００は、バンク選択信号により記憶データ
を各バンク８０に分割して記憶する（インタリーブ動
作）ことが可能であり、実効アクセス時間を短縮するこ
とができる。

【０００５】列アドレスバッファ１０は、各バンク８０
の列選択プリデコーダ２０および冗長列アドレス判定回
路５０と接続してあり、列アドレス信号を出力する。

【０００６】列選択プリデコーダ２０は、列アドレスバ
ッファ１０および列選択デコーダ３０と接続してあり、
列アドレス信号を入力して、上位ビット以外のビットの
信号をプリデコードしたプリデコード信号を出力する。

【０００７】列選択デコーダ３０は、列選択プリデコー
ダ２０および正規メモリセル４０と接続してあり、バン
ク選択信号とプリデコード信号を入力して、プリデコー
ド信号が指定する正規メモリセル４０の列を選択し、デ
コード信号を出力する。

【０００８】正規メモリセル４０は、仕様に基づく記憶
容量のメモリセルを、各バンク８０ごとに分割して配設
してある。

【０００９】冗長列アドレス判定回路５０は、列アドレ
スバッファ１０および冗長列選択バッファ６０と接続し
てあり、列アドレス信号を入力して、冗長列７０を選択
するか否かを判定し、選択することを判定した場合は、
冗長列アドレス選択信号を冗長列選択バッファ６０に出
力する。

【００１０】具体的には、図５に示すように、冗長列ア
ドレス判定回路５０は、各冗長列７０ごとのプログラム
部５１と判定部５７によって構成してある。ここで、同
図に示す冗長列アドレス判定回路５０は、一列分の冗長
列７０に対応しており、この冗長列７０に対する冗長列
アドレス選択信号を出力する。したがって、冗長列７０
が第一列〜第ｎ（ｎは自然数）列まで設けてあるとき
は、冗長列アドレス判定回路５０全体としては、ｎ個の
冗長列アドレス判定回路５０が必要となり、半導体記憶
装置１００は、四つのバンク８０を有しているので、各
４ｎ個のプログラム部５１と判定部５７を有している。

【００１１】各プログラム部５１は、ヒューズ５４，Ｎ
ＯＴ論理素子５５及び薄膜トランジスタ５６からなる複
数のアドレス設定部５２、並びに、アドレス設定部５２
と同じ回路構成の判定制御部５３によって構成してあ
る。アドレス設定部５２は、列アドレス信号に対応し
て、各ビットの値（“１”または“０”のいずれか）が
設定され、このビットの値を判定部５７に出力する。ま
た、判定制御部５３は、欠陥メモリセルが少なく冗長列
７０を使用する必要がないときは、アドレス判定を行わ
ないように設定され、判定制御信号（Ｌレベル）を判定
部５７に出力する。

【００１２】判定部５７は、ＸＥＮＯＲ（排他的論理和
の負の論理）素子５８およびＡＮＤ（論理積）素子５９
から構成してある。

【００１３】ＸＥＮＯＲ素子５８は、各アドレス設定部
５２に対応して設けてあり、アドレス設定部５２に設定
された値と列アドレス信号の値を入力して、排他的論理
和の負の論理演算を行ない、具体的には、この二つの値
が一致するときはＨレベル、不一致のときはＬレベルと
判定し、その論理値をＡＮＤ素子５９に出力する。

【００１４】また、ＡＮＤ素子５９は、各ＸＥＮＯＲ素
子５８の論理値と判定制御部５３からの判定制御信号を
入力し、各ＸＥＮＯＲ素子５８の論理値が、列アドレス
の全てのビットでＨレベルとなり、さらに、判定制御部
５３が、冗長列７０の使用を許可する判定制御信号（Ｈ
レベル）を出力したときのみ、冗長列アドレス選択信号
を冗長列選択バッファ６０に出力する。なお、プログラ
ム部５１と判定部５７は各冗長列７０ごとに設けてある
ので、冗長列アドレス選択信号は各冗長列７０ごとの配
線によって伝達される。

【００１５】冗長列選択バッファ６０は、冗長列アドレ
ス判定回路５０および冗長列７０と接続してあり、バン
ク選択信号と冗長列アドレス選択信号を入力して、バッ
ファ信号を冗長列７０に出力する。ここで、バッファ信
号は、各冗長列７０ごとの配線によって伝達される。

【００１６】冗長列７０は、正規メモリセル４０に隣接
して、正規メモリセル４０の記憶容量に応じて複数設け
てあり、バッファ信号を入力すると、欠陥メモリセルの
代わりに冗長列７０のメモリセルに情報が記憶される。
このように、半導体記憶装置１００は、各バンク８０に
形成された冗長列アドレス判定回路５０によって、欠陥
メモリセルを救済することができる。

【００１７】

【発明が解決しようとする課題】ところが、近年、半導
体記憶装置は、記憶容量の大容量化に伴い、より多くの
冗長列を必要とするようになってきた。例えば、半導体
記憶装置の製造プロセスの歩留まり特性より、メモリセ
ル３２Ｍビット当り８本の冗長列を必要とする場合に
は、１２８ＭビットＳＤＲＡＭは４８本の冗長列を必要
とし、また、２５６ＭビットＳＤＲＡＭは９６本の冗長
列を必要とする。

【００１８】ところが、現状の製品開発においては、半
導体記憶装置の記憶容量が倍に増えるからといって、サ
イズが倍に大きくなることが許される環境下にないこと
から、記憶容量の大容量化を行いつつ、さらに、半導体
記憶装置の小型化を行わなければならないといった問題
がある。

【００１９】また、記憶容量の大容量化にともない、メ
モリのビット単価が下がらないと商品としてのアドバン
テージがないことを考慮すると、半導体記憶装置の製造
原価を低減しなければならないといった問題がある。

【００２０】本発明は、上記の問題を解決すべくなされ
たものであり、各バンクの冗長列アドレス判定回路を集
約することによって小型化し、かつ、冗長列アドレス判
定回路の回路素子および冗長列アドレス選択信号を共用
化することによって製造原価を低減した、半導体記憶装
置の提供を目的とする。

【００２１】

【課題を解決するための手段】上記目的を達成するため
に、本発明における請求項１記載の半導体記憶装置は、
正規メモリセル，冗長列，列選択デコーダ，列選択プリ
デコーダ及び冗長列選択バッファからなる複数のバンク
と、列アドレスバッファを含む半導体記憶装置であっ
て、この列アドレスバッファおよび少なくとも二以上の
前記バンクの冗長列選択バッファと接続され、この接続
された各バンクの冗長列のアドレス設定部からなるプロ
グラム部と、このアドレス設定部の設定値と列アドレス
信号を入力して前記冗長列の使用を判定する判定部によ
って構成される冗長列アドレス判定回路を備え、この冗
長列アドレス判定回路は、前記プログラム部がバンク選
択信号により選択されたバンクの冗長列の前記設定値を
前記判定部に出力し、前記判定部が前記冗長列の使用を
判定し、前記冗長列を使用するときは、前記選択された
バンクに、冗長列アドレス選択信号を出力する構成とし
てある。

【００２２】このようにすると、半導体記憶装置は、冗
長列アドレス判定回路が、判定部を共用化することがで
きるので、共用化された面積分の小型化を行なうことが
できる。

【００２３】請求項２記載の発明は、上記請求項１記載
の半導体記憶装置において、前記プログラム部に、前記
冗長列の使用を強制的に禁止する判定制御部を有する構
成としてある。

【００２４】このように、冗長列アドレス判定回路を強
制的に禁止する制御手段を付加することにより、冗長列
を使用する上で、容易かつ選択肢の広い制御を行うこと
ができる。

【００２５】請求項３記載の発明は、上記請求項１また
は請求項２に記載の半導体記憶装置において、前記判定
部は、前記アドレス設定部の設定値と前記列アドレス信
号を入力して、この設定値と列アドレス信号が一致した
ときにＨレベルの論理値を出力するするＸＥＮＯＲ素子
と、この論理値を入力して論理積演算を行ない、前記冗
長列アドレス選択信号を出力するＡＮＤ素子からなる構
成としてある。

【００２６】これにより、半導体記憶装置は、全てのＸ
ＥＮＯＲ素子がＨレベルの論理値を出力したときに、冗
長列アドレス選択信号が出力されるので、冗長列の各冗
長メモリセルを有効に利用することができる。

【００２７】請求項４記載の発明は、上記請求項１〜請
求項３のいずれかに記載の半導体記憶装置において、前
記判定部は、蓄積電荷によって論理レベルを保持するダ
イナミック回路からなる構成としてある。

【００２８】これにより、判定部をより少ないトランジ
スタ素子で構成することができるので、結果的に、半導
体記憶装置の製造原価を低減することができる。

【００２９】請求項５記載の発明は、上記請求項１〜請
求項４のいずれかに記載の半導体記憶装置において、隣
接する前記バンクは、各前記冗長列選択バッファおよび
冗長列が近接した鏡像関係となるように配設してあり、
このバンクとバンクの間に前記冗長列アドレス判定回路
を設けた構成としてある。

【００３０】このようにすると、冗長列アドレス判定回
路から冗長列選択バッファまでの配線距離を短くするこ
とができるので、半導体記憶装置をさらに小型化するこ
とができる。

【００３１】請求項６記載の発明は、上記請求項１〜請
求項５のいずれかに記載の半導体記憶装置において、前
記バンクを二行二列のマトリックス状に配置し、このバ
ンク群の中央部に、前記冗長列アドレス判定回路を設け
た構成としてある。

【００３２】このようにすると、冗長列アドレス判定回
路から冗長列選択バッファまでの配線距離を、列方向お
よび行方向についてより効果的に短くすることができる
ので、半導体記憶装置をより小型化することができると
ともに、設計における配線が容易となり、製造原価を低
減することができる。

【００３３】

【発明の実施の形態】以下、本発明の実施形態に係る半
導体記憶装置について、図面を参照して説明する。図１
は、本発明の実施形態における半導体記憶装置の冗長回
路の概略ブロック図を示している。

【００３４】同図において、１は半導体記憶装置であ
り、列選択プリデコーダ２０，列選択デコーダ３０，正
規メモリセル４０，冗長列選択バッファ６０及び冗長列
７０からなる四個のバンク８０と、一個の冗長列アドレ
ス判定回路５と、列アドレスバッファ１０によって構成
してある。

【００３５】各バンク８０は、第一列から第ｎ列までの
ｎ本の冗長列７０を有している。また、バンク８０は四
個としてあるので、半導体記憶装置１は、４ｎ本の冗長
列７０を有している。

【００３６】列アドレスバッファ１０は、各バンク８０
の列選択プリデコーダ２０および冗長列アドレス判定回
路５と接続してあり、列アドレス信号を出力する。

【００３７】冗長列アドレス判定回路５は、各バンク８
０ごとに配設せずに、複数（本実施形態では、四個）あ
るバンク８０に対し一個設けてある。ここで、冗長列ア
ドレス判定回路５は、必ずしも半導体記憶装置１に一個
としなければならないといったことはなく、例えば、バ
ンク８０が八個あるときは、二個とすることも可能であ
り、また、六個のバンク８０に対して、一個の冗長列ア
ドレス判定回路５とすることも可能である。つまり、冗
長列アドレス判定回路５は、複数のバンク８０に対して
集約したかたちで設けてある。

【００３８】冗長列アドレス判定回路５は、列アドレス
バッファ１０および各バンク８０の冗長列選択バッファ
６０と接続してあり、バンク選択信号と列アドレス信号
を入力して、対象とするバンク８０の冗長列７０を選択
するか否かを判定し、選択することを判定した場合は、
冗長列アドレス選択信号を対象とするバンク８０の冗長
列選択バッファ６０に出力する。

【００３９】ここで、冗長列アドレス判定回路５は、各
バンク８０の冗長列選択バッファ６０と並列に、各バン
ク８０の冗長列７０の列順ごとに配線してある。また、
好ましくは、冗長列アドレス判定回路５は、各バンク８
０の冗長列選択バッファ６０との配線距離が短くなるよ
うに配置すると良い。具体的には、隣接するバンク８０
を、各冗長列選択バッファ６０および冗長列７０が近接
した鏡像関係となるように配設し、これらバンク８０の
間に冗長列アドレス判定回路５を設けることによって、
冗長列アドレス判定回路５から各バンク８０の冗長列選
択バッファ６０への配線距離を短縮することができ、結
果的に、半導体記憶装置１を小型化することができる。

【００４０】また、さらに好ましくは、バンク８０を二
行二列のマトリックス状に配置し、このバンク８０群の
中央部に、冗長列アドレス判定回路５を設けると良い。
このようにすると、冗長列アドレス判定回路５から冗長
列選択バッファ６０までの配線距離を、列方向および行
方向についてより効果的に短くすることができるので、
半導体記憶装置１をより小型化することができる。さら
に、半導体記憶装置１を設計する際に、配線が容易とな
り、製造原価を低減することができる。

【００４１】冗長列アドレス判定回路５は、図２に示す
ように、各バンク８０ごとのプログラム部５ａと判定部
５ｂによって構成してある。ここで、同図に示す冗長列
アドレス判定回路５は、各バンク８０の一列分の冗長列
７０に対応しており、これらの冗長列７０に対する冗長
列アドレス選択信号を出力する。したがって、冗長列７
０が第一列〜第ｎ（ｎは自然数）列まで設けてあるとき
は、冗長列アドレス判定回路５全体としては、ｎ個の冗
長列アドレス判定回路５が必要となり、半導体記憶装置
１は、四つのバンク８０を有しているので、ｎ個のプロ
グラム部５ａとｎ個の判定部５ｂを有している。

【００４２】プログラム部５ａは、ヒューズ５４，ＮＯ
Ｔ論理素子５５及び薄膜トランジスタ５６からなる複数
のアドレス設定部５２、並びに、アドレス設定部５２と
同じ回路構成の判定制御部５３によって構成してある。
ここで、プログラム部５ａは、列方向には、一つのバン
ク８０における例えばｎ列目の冗長列７０のアドレス設
定部５２および判定制御部５３が配設しており、行方向
には、異なるバンク８０について同様の構成で配設して
ある。さらに、各アドレス設定部５２および判定制御部
５３の出力側には、薄膜トランジスタ５６が接続されて
おり、これらの薄膜トランジスタ５６はバンク選択信号
によって制御される。

【００４３】このようにすることにより、バンク選択信
号によって選択されたバンク８０の冗長列７０に対応す
る各アドレス設定部５２は、各ビットの値（“１”また
は“０”のいずれか）が設定され、このビットの値を判
定部５ｂに出力する。また、判定制御部５３は、欠陥メ
モリセルが少なく冗長列７０を使用する必要がないとき
は、アドレス判定を行わないように設定され、判定制御
信号（Ｌレベル）を判定部５ｂに出力する。

【００４４】判定部５ｂは、ＸＥＮＯＲ（排他的論理和
の負の論理）素子５８およびＡＮＤ（論理積）素子５９
から構成してある。ここで、ＸＥＮＯＲ素子５８は、列
方向の各アドレス設定部５２に対応して設けてあり、各
バンク８０の行方向の各アドレス設定部５２と並列に接
続しており、バンク選択信号によって選択されたバンク
８０のアドレス設定部５２に設定された値と列アドレス
信号の値を入力して、排他的論理和の負の論理演算を行
ない、その論理値をＡＮＤ素子５９に出力する。

【００４５】また、ＡＮＤ素子５９は、各ＸＥＮＯＲ素
子５８の論理値と判定制御部５３からの判定制御信号を
入力し、各ＸＥＮＯＲ素子５８の論理値が、列アドレス
の全てのビットでＨレベルとなり、さらに、判定制御部
５３が、冗長列７０の使用を許可する判定制御信号（Ｈ
レベル）を出力したときのみ、冗長列アドレス選択信号
を冗長列選択バッファ６０に出力する。なお、プログラ
ム部５ａと判定部５ｂは各冗長列７０ごとに設けてあ
り、冗長列アドレス選択信号は各冗長列７０ごとの配線
によって伝達される。

【００４６】このように、半導体記憶装置１は、冗長列
アドレス判定回路５が、従来例における冗長列アドレス
判定回路５０より大きくなっているように見えるが、判
定部５ｂが各バンク８０に対して共用化されている。し
たがって、半導体記憶装置１は、例えば、従来例におけ
る半導体記憶装置１００と比べると、３ｎ個分の判定部
５７に相当する面積削減となり、この分小型化すること
ができる。その他の構造および作用については、従来例
における半導体記憶装置１００と同様としてある。

【００４７】次に、上述した構造を有する半導体記憶装
置１の動作について、説明する。先ず、半導体記憶装置
１は、ＷＲＩＴＥまたはＲＥＡＤコマンドが入力される
と、動作対象となるバンク８０の中からいずれか一つの
列アドレスを選択する。ここで、複数のバンク８０を有
する半導体記憶装置１において、正規メモリセル４０の
列アドレスは、ＲＥＡＤもしくはＷＲＩＴＥコマンドに
て選択された一つのバンク８０に対して選択される。し
たがって、複数のバンク８０に対し列アドレスが選択さ
れることはない。

【００４８】このように、バンク８０と列アドレスが選
択されると、列アドレスに対応する冗長列アドレス判定
回路５の選択されたバンク８０のバンク選択信号がＨレ
ベルとなり、この選択されたバンク８０のアドレス設定
部５２は、設定された各ビットの値（“１”または
“０”のいずれか）を、判定部５ｂのＸＥＮＯＲ素子５
８に出力する。

【００４９】判定部５ｂは、ＸＥＮＯＲ（一致回路）素
子５８が、このアドレス設定部５２の値と列アドレス信
号を入力し、排他的論理和の負の論理演算を行ない、具
体的には、各列アドレスのビット単位で、一致でＨレベ
ル、不一致でＬレベルと判定する。また、判定部５ｂ
は、ＡＮＤ素子５９が、ＸＥＮＯＲ素子５８の論理値お
よび判定制御部５３の判定制御信号を入力し、列アドレ
スの全てのビットで一致し（全てＨレベルとなる。）か
つ判定制御信号がＨレベルであるときのみ、冗長列アド
レス選択信号をＨレベルとして出力する。

【００５０】ここで、正規メモリセル４０全体として欠
陥メモリセルが少なく冗長列７０を使用する必要がない
場合は、判定制御部５３のヒューズ５４は切断されない
ため、判定制御信号がＬレベルとなり、判定部５ｂが冗
長列アドレス選択信号を出力することはない。このよう
に、判定制御部５３は、冗長列７０の使用を強制的に禁
止することもできるので、冗長列７０を使用する上で、
容易かつ選択肢の広い制御を行うことができる。

【００５１】また、冗長列アドレス選択信号は、各バン
ク８０の同順の冗長列７０に対して共用であるため、各
バンク８０の冗長列選択バッファ６０は、列選択デコー
ダ３０または列選択プリデコーダ２０のバンク活性選択
を行うバンク選択信号を入力したときのみ、バッファ信
号を冗長列７０に出力する。つまり、冗長列アドレス選
択信号は、バンク選択信号によって選択されたバンク８
０に対してのみ有効となり、他のバンクに悪影響を及ぼ
すことはない。その他の動作については、従来例におけ
る半導体記憶装置１００と同様としてある。

【００５２】上述した半導体記憶装置１は、冗長列７０
が増加しても、各バンク８０の冗長列アドレス判定回路
５を集約し、冗長列アドレス判定回路５の判定部５ｂを
共用化することにより、共用化された面積分の小型化を
行なうことができる。また、冗長列アドレス判定回路５
の集約化による小型化の効果、および、バンク８０と冗
長列アドレス判定回路５の配置位置や各バンク８０内の
冗長列７０と冗長列選択バッファ６０の配置位置を省ス
ペース化する効果を合わせることにより、極めて効果的
に小型化を行なうことができる。

【００５３】また、半導体記憶装置１は、冗長列アドレ
ス判定回路５の判定部５ｂが、各バンク８０に対して共
用となっているので、ＸＥＮＯＲ素子５８およびＡＮＤ
素子５９を削減でき、素子数が減ることによって生産の
歩留まりが向上し、結果的に、原価低減が行われる。さ
らにまた、半導体記憶装置１は、冗長列アドレス判定回
路５の判定部５ｂの共用化により、出力信号である冗長
列アドレス選択信号も各バンク８０の共用となり、従来
例の半導体記憶装置１００と比べて、冗長列アドレス選
択信号が２５％（１／バンク数）まで削減されている。
したがって、半導体記憶装置１の設計などにおいて、設
計および配線を簡略化する効果があり、結果的に半導体
記憶装置１の製造原価を低減することができる。

【００５４】なお、半導体記憶装置１において、冗長列
アドレス判定回路５の大きさを決定する要因としては、
ヒューズ５４のピッチによって決定される要因が挙げら
れるが、このピッチは、ヒューズ５４を切断または溶断
するレーザートリマーなどの装置の性能によって必然的
に決ってしまい、ヒューズ５４数を減らすことは、救済
率を低下することになり、本発明の目的とするところで
はないことは勿論である。

【００５５】また、本発明の半導体記憶装置は、上述し
た実施形態に限定するものではなく、冗長列アドレス判
定回路に関する従来技術を応用することによっても、同
様の効果を発揮することができる。

【００５６】次に、この応用例における半導体記憶装置
の冗長列アドレス判定回路について、図面を参照して説
明する。図３は、本発明の実施形態の応用例における半
導体記憶装置の冗長列アドレス判定回路の概略回路図を
示している。同図において、５ｃは冗長列アドレス判定
回路であり、プログラム部５ａと判定部５ｄとからなっ
ている。

【００５７】ここで、判定部５ｄは、ダイナミック回路
５ｅとすることができ、具体的には、アドレス設定部５
２に設定された各ビットの値と列アドレス信号を入力し
て排他的論理和の論理演算を行なうＸＥＯＲ（エクスク
ルーシブオア）素子５８ａ，このＸＥＯＲ素子５８ａと
判定制御部５３に対応して設けられた薄膜トランジスタ
５６，ゲート電極にプリチャージされる薄膜トランジス
タ５６ａ，ＮＯＴ論理素子５５及びＮＯＴ論理素子５５
ａとで構成してある。

【００５８】薄膜トランジスタ５６ａは、ソース電極
が、各薄膜トランジスタ５６のドレイン電極およびＮＯ
Ｔ論理素子５５の入力端子と並列に接続してあり、この
接続部に、プリチャージによる電荷を蓄えることができ
る。また、薄膜トランジスタ５６は、ゲート電極が各Ｘ
ＥＯＲ素子５８ａおよび判定制御部５３の出力端子と接
続され、ソース電極が接地してあるので、ゲート電極が
Ｈレベルの信号を入力すると、接続部に蓄えられた電荷
を開放することができる。また、ＮＯＴ論理素子５５ａ
は、入力端子がＮＯＴ論理素子５５の出力端子と接続し
てある。

【００５９】次に、ダイナミック回路５ｅの動作につい
て説明する。ダイナミック回路５ｅは、薄膜トランジス
タ５６ａのゲート電極がプリチャージされると、ソース
電極と接続された接続部に電荷が蓄積される。つまり、
ＮＯＴ論理素子５５の入力端子に、Ｈレベルの信号が入
力される。

【００６０】そして、各薄膜トランジスタ５６のゲート
電極に、ＸＥＯＲ素子５８ａおよび判定制御部５３から
Ｈレベルの信号が出力されると、接続部に蓄えられた電
荷は失われる。つまり、例えば、いずれか一つのＸＥＯ
Ｒ素子５８ａから薄膜トランジスタ５６のゲート電極
に、Ｈレベルの信号が出力されると、ＮＯＴ論理素子５
５の入力端子にＬレベルの信号が入力され、ＮＯＴ論理
素子５５ａの出力端子からはＬレベルの冗長列アドレス
選択信号が出力される。その他の構造、作用及び動作
は、上述した半導体記憶装置１と同様としてある。

【００６１】このように、冗長列アドレス判定回路５ｃ
によっても、冗長列アドレス選択信号を出力することが
できる。また、冗長列アドレス判定回路５ｃは、より高
速の判定を行なうことができるとともに、判定部５ｄを
より少ないトランジスタ素子で構成することができるの
で、結果的に、半導体記憶装置の製造原価を低減するこ
とができる。

【００６２】上述したように、本発明の半導体記憶装置
は、冗長列アドレス判定回路に関する従来技術を応用す
ることによっても、本発明の効果を十分発揮することが
できる。また、メモリの種類としては、ＳＤＲＡＭに限
定するものではなく、例えば、スタティックメモリ（Ｓ
ＲＡＭ）、ダイナミックメモリ（ＤＲＡＭ）、不揮発性
メモリなどであっても良いことは勿論である。

【００６３】

【発明の効果】以上説明したように、本発明によれば、
複数のバンクの冗長列を制御する冗長列アドレス判定回
路を、集約して共用化することにより、半導体記憶装置
全体としては、省スペース化することができるので、小
型化された半導体記憶装置を提供することができる。ま
た、冗長列アドレス判定回路と冗長列選択バッファの配
線を短縮することが可能であり、さらに、冗長列アドレ
ス判定回路の判定部および冗長列アドレス選択信号を共
用することにより、製造プロセスおよび設計的に優れて
おり、半導体記憶装置の製造原価を低減することができ
る。

【図面の簡単な説明】

【図１】図１は、本発明の実施形態における半導体記憶
装置の冗長回路の概略ブロック図を示している。

【図２】図２は、本発明の実施形態における半導体記憶
装置の冗長列アドレス判定回路の概略回路図を示してい
る。

【図３】図３は、本発明の実施形態の応用例における半
導体記憶装置の冗長列アドレス判定回路の概略回路図を
示している。

【図４】図４は、従来例における半導体記憶装置の冗長
回路の概略ブロック図を示している。

【図５】図５は、従来例における半導体記憶装置の冗長
列アドレス判定回路の概略回路図を示している。

【符号の説明】

１半導体記憶装置５冗長列アドレス判定回路５ａプログラム部５ｂ判定部５ｃ冗長列アドレス判定回路５ｄ判定部５ｅダイナミック回路１０列アドレスバッファ２０列選択プリデコーダ３０列選択デコーダ４０正規メモリセル５０冗長列アドレス判定回路５１プログラム部５２アドレス設定部５３判定制御部５４ヒューズ５５ＮＯＴ論理素子５５ａＮＯＴ論理素子５６薄膜トランジスタ５６ａ薄膜トランジスタ５７判定部５８ＸＥＮＯＲ素子５８ａＸＥＯＲ素子５９ＡＮＤ素子６０冗長列選択バッファ７０冗長列８０バンク１００半導体記憶装置

Claims

【特許請求の範囲】

【請求項１】正規メモリセル，冗長列，列選択デコー
ダ，列選択プリデコーダ及び冗長列選択バッファからな
る複数のバンクと、列アドレスバッファを含む半導体記
憶装置であって、この列アドレスバッファおよび少なくとも二以上の前記
バンクの冗長列選択バッファと接続され、この接続され
た各バンクの冗長列のアドレス設定部からなるプログラ
ム部と、このアドレス設定部の設定値と列アドレス信号
を入力して前記冗長列の使用を判定する判定部によって
構成される冗長列アドレス判定回路を備え、この冗長列アドレス判定回路は、前記プログラム部がバ
ンク選択信号により選択されたバンクの冗長列の前記設
定値を前記判定部に出力し、前記判定部が前記冗長列の
使用を判定し、前記冗長列を使用するときは、前記選択
されたバンクに、冗長列アドレス選択信号を出力するこ
とを特徴とする半導体記憶装置。
【請求項２】上記請求項１に記載の半導体記憶装置に
おいて、前記プログラム部に、前記冗長列の使用を強制的に禁止
する判定制御部を有することを特徴とする半導体記憶装
置。
【請求項３】上記請求項１または請求項２に記載の半
導体記憶装置において、前記判定部は、前記アドレス設定部の設定値と前記列ア
ドレス信号を入力して、この設定値と列アドレス信号が
一致したときにＨレベルの論理値を出力するするＸＥＮ
ＯＲ素子と、この論理値を入力して論理積演算を行な
い、前記冗長列アドレス選択信号を出力するＡＮＤ素子
からなることを特徴とする半導体記憶装置。
【請求項４】上記請求項１〜請求項３のいずれかに記
載の半導体記憶装置において、前記判定部は、蓄積電荷によって論理レベルを保持する
ダイナミック回路からなることを特徴とする半導体記憶
装置。
【請求項５】上記請求項１〜請求項４のいずれかに記
載の半導体記憶装置において、隣接する前記バンクは、各前記冗長列選択バッファおよ
び冗長列が近接した鏡像関係となるように配設してあ
り、このバンクとバンクの間に前記冗長列アドレス判定
回路を設けたことを特徴とする半導体記憶装置。
【請求項６】上記請求項１〜請求項４のいずれかに記
載の半導体記憶装置において、前記バンクを二行二列のマトリックス状に配置し、この
バンク群の中央部に、前記冗長列アドレス判定回路を設
けたことを特徴とする半導体記憶装置。