JP2001067872A - ダイナミック型半導体記憶装置およびその制御方法 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、選択されたワード線に昇圧電位を与
える第１及び第２のワード線昇圧電位発生回路を有する
ダイナミック型半導体装置の制御方法を提供する。 【解決手段】少なくとも第１のワード線昇圧電位発生回
路は外部電源電位（Ｖ_{Ｃ Ｃ}）を降圧する降圧電位発生回
路（２０_１）の出力電位を電源として動作し、降圧電位
発生回路は第１の基準電位発生回路（２１_１）から出力
された電源電位に依存しない第１の基準電位出力を入力
とし、第１の基準電位出力を降圧電位発生回路の出力電
位と比較し、降圧電位を発生し、ワード線昇圧電位は、
降圧電源電位を基準電位として、この基準電位と比較
し、ワード線昇圧電位が所定の値以下になったときに、
ワード線昇圧電位を昇圧させる第２のワード線昇圧回路
を持つ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ダイナミック型半
導体記憶装置（ＤＲＡＭ）に係り、特にそのワード線駆
動回路部の改良に関する。

【０００２】

【従来の技術】１トランジスタ／１キャパシタからなる
メモリセルを持つＤＲＡＭでは、セルキャパシタとビッ
ト線間の信号の授受を完全にするために、トランスファ
ゲートＭＯＳトランジスタのゲートに接続されるワード
線にはビット線の“Ｈ”レベルより高い値に昇圧された
電位が与えられる。一方ＤＲＡＭは、素子の微細化によ
りますます高集積化が進んでいる。この素子の微細化は
主としてスケーリング則にしたがってなされる。この結
果、トランスファゲートＭＯＳトランジスタのゲート酸
化膜は、例えば１ＭＤＲＡＭでは２５ｎｍ、１６ＭＤＲ
ＡＭでは１５ｎｍ、さらに６４ＭＤＲＡＭでは１０ｎｍ
と次第に薄膜化してくる。このゲート酸化膜の薄膜化に
よって、ゲート酸化膜にかかる電界による経時破壊（Ti
me Dependent Dioxide Breakdown，ＴＤＤＢ）が大きい
問題となってくる。この問題を具体的に図面を用いて次
に説明する。

【０００３】第２０図は、従来のＤＲＡＭのワード線駆
動回路部の構成を示す。ＭＯＳトランジスタＱ_１ 〜Ｑ
_３ およびキャパシタＣ_２ はワード線昇圧回路を構成し
ている。この昇圧回路は、ＤＲＡＭチップの周辺回路部
に設けられている。ＭＯＳトランジスタＱ_１ は、昇圧
用キャパシタＣ_２ の第１に端子Ｎ1 に予備充電を行う
ためのＥタイプ，ｎチャネルの充電用トランジスタであ
る。Ｅタイプ，ｐチャネルのＭＯＳトランジスタＱ₂
と、Ｅタイプ，ｎチャネルのＭＯＳトランジスタＱ ₃
は、昇圧用キャパシタＣ_２の第２の端子Ｎ₂ の電位を制
御するための駆動回路を構成している。ＭＯＳトランジ
スタＱ₁ はチャージポンプ回路により昇圧されたクロッ
クφ₁ により制御されて、昇圧用キャパシタＣ₂ の第１
の端子Ｎ₁ に電源電位Ｖ_ｃｃを予備充電する。アドレス
が確定する前は、クロックφ₂ は“Ｈ”レベル、したが
って第１の端子Ｎ₂ は“Ｌ”レベルに保たれている。ア
ドレスが確定してクロックφ₂ が“Ｈ”レベルから
“Ｌ”レベルに変化すると、ｐチャネルＭＯＳトランジ
スタＣ_２がオン、ｎチャネルＭＯＳトランジスタＱ₃ が
オフになって、キャパシタＣ_２の第２の端子Ｎ₂ に
“Ｈ”レベル電位が与えられ、容量結合によって第１の
端子Ｎ₁ に昇圧電位が得られる。この昇圧電位は、ワー
ド線駆動線ＷＤＲＶを介し、幾つかのデコーダ・トラン
ジスタ（図の場合二つのＭＯＳトランジスタＱ₄ ，Ｑ
₅ ）を介してメモリセルアレイの選択されたワード線Ｗ
Ｌに供給される。これにより、ワード線ＷＬに沿う複数
のメモリセルＭ₁ ，Ｍ₂，…が選択されて、そのセルキ
ャパシタとビット線ＢＬ₁，ＢＬ₂との信号の授受が行わ
れる。

【０００４】この様なワード線駆動回路において、昇圧
用キャパシタＣ₂の第１の端子Ｎ₁がＶ_ｃｃに予備充電さ
れて、第２の端子Ｎ₂ がＶ_ssからＶ_ccまで持ち上げられ
るとする。キャパシタＣ₂ の容量をＣ₂ で表し、また一
本のワード線ＷＬの容量をＣ₁ 、キャパシタＣ₂ の第１
の端子Ｎ₁ からワード線ＷＬまでのワード線駆動線ＷＤ
ＲＶの容量とこれに付随するＭＯＳトランジスタの容量
を全て含めてＣ₃ とする。そうすると、昇圧電位がワー
ド線ＷＬに与えられたとき、実際のワード線電位ＶＷＬ
は、容量Ｃ₂ の電荷が容量Ｃ₁ およびＣ₃ に分配され
て、 ＶＷＬ＝（２Ｃ₂ ＋Ｃ₃ ）・Ｖ_cc／（Ｃ₁ ＋Ｃ₂ ＋Ｃ
₃ ） となる。一般に昇圧用キャパシタの容量Ｃ₂ はワード線
容量Ｃ₁ より大きいから、ワード線の昇圧電位ＶＷＬの
電源電位Ｖ_ｃｃ依存性は、 （２Ｃ₂ ＋Ｃ₃ ）／（Ｃ₁ ＋Ｃ₂ ＋Ｃ₃ ）＞１ なる関係にある。一方、ビット線電位ＶＢＬの“Ｈ”レ
ベル側はＶ_ｃｃである。したがってワード線昇圧電位の
Ｖ_ｃｃ依存性が、ビット線のそれより大きい。

【０００５】第２１図は、この様なワード線昇圧電位と
ビット線電位のＶ_ｃｃ依存性を示している。ワード線電
位昇圧の本来の目的からすると、電源電位のチップ動作
保証範囲の下限であるＶ_ccmin において、ワード線昇圧
電位Ｖ_ＷＬはビット線の“Ｈ”レベル電位よりトランス
ファゲートＭＯＳトランジスタ（セル・トランジスタ）
のしきい値電圧Ｖ_Ｔ１分高くなければならない。第２１
図では、Ｖccmin において、 Ｖ_ＷＬ＝Ｖ_ＢＬ＋Ｖ_Ｔ１ である場合を示している。この様なワード線昇圧を行っ
た場合、第２１図から明らかなようにチップの動作保証
範囲の上限の電源電位Ｖ_ccmaxにおいては、ワード線昇
圧電位Ｖ_ＷＬはビット線“Ｈ”レベル電位Ｖ_ＢＬより
も、 （２Ｃ₂＋Ｃ₃ ）・Ｖ_ccmax ／（Ｃ₁＋Ｃ₂＋Ｃ₃）−Ｖ
_ccmax＝（Ｃ₂ −Ｃ₁ ）・Ｖ_ccmax ／（Ｃ₁＋Ｃ₂＋Ｃ₃） だけ高くなる。これはワード線に必要な電位に対して、 ΔＶ＝（Ｃ₂ −Ｃ₁）・（Ｖ_ｃｃmax −Ｖ_ｃｃmin）／
（Ｃ₁＋Ｃ₂＋Ｃ₃） だけ余分に高くなっていることを意味する。この余分な
ワード線電位昇圧は、セル・トランジスタのゲート酸化
膜に大きいストレスを与え、前述したＴＤＤＢによるチ
ップ不良や信頼性低下の原因となる。

【０００６】一方、電源電位の上限Ｖ_ｃｃmaxにおいて
ワード線昇圧電位が、ビット線電位よりしきい値分高い
という最適条件に設定されたとすると、第２１図から明
らかなように、電源電位の下限Ｖ_ｃｃminにおいてはビ
ット線に対する“Ｈ”レベル電位書き込みが十分に行わ
れなくなる。ＴＤＤＢ限界が例えば５Ｖであるとすれ
ば、第２１図において斜線で示した領域が書き込み動作
マージンが十分な領域であることになる。

【０００７】さらに従来のワード線駆動回路方式には、
次のような問題もある。すなわち、実際のＴＤＤＢに効
く最大電界は、ワード線電位Ｖ_ＷＬとセル・トランジス
タのゲート酸化膜厚Ｔ_ＯＸとの関係で、Ｖ_ＷＬ／Ｔ_ＯＸ
の関数である。このため、ゲート酸化膜厚のプロセス条
件によるばらつきにより、ＴＤＤＢが変動するにも拘ら
ず、ワード線駆動回路ではそれに対する補償を行ってい
ない。またセル・トランジスタのしきい値がやはりプロ
セス条件のばらつきにより変動した場合、特に高い方に
変動した場合にメモリセルへの“Ｈ”レベル書き込みが
十分に行われなくなる。この様なしきい値変動に対する
補償も行われていない。

【０００８】

【発明が解決しようとする課題】以上のように従来のＤ
ＲＡＭにおいては、ワード線昇圧電位のＶ_ｃｃ依存性が
大きいために、Ｖ_ｃｃmin での十分な“Ｈ”レベル書き
込みとＶ_ｃｃmax での信頼性確保を両立させる事ができ
ず、また、ゲート酸化膜厚やしきい値のプロセス条件の
ばらつきに対するワード線昇圧電位の補償が行われてい
ない、といった問題があった。

【０００９】本発明は、ゲート酸化膜に不必要に高い電
界をかけることなく、しかも十分な“Ｈ”レベル書き込
みを可能としたワード線駆動回路を有するＤＲＡＭを提
供することを目的とする。

【００１０】本発明はまた、プロセス条件のばらつきに
対するＴＤＤＢ変動および“Ｈ”レベル書き込みマージ
ンの変動を補償するワード線駆動回路を有するＤＲＡＭ
を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明は、選択されたワ
ード線に昇圧電位を与える第１及び第２のワード線昇圧
電位発生回路を有するダイナミック型半導体装置の制御
方法において、少なくとも前記第１のワード線昇圧電位
発生回路は外部電源電位を降圧する降圧電位発生回路の
出力電位を電源として動作し、前記降圧電位発生回路は
第１の基準電位発生回路から出力された電源電位に依存
しない第１の基準電位出力を入力とし、前記第１の基準
電位出力を前記降圧電位発生回路の出力電位と比較し、
降圧電源電位を発生し、前記ワード線昇圧電位は、前記
降圧電源電位を基準電位として、この基準電位と比較
し、ワード線昇圧電位が所定の値以下になったときに、
ワード線昇圧電位を昇圧させる前記第２のワード線昇圧
回路を持つことを特徴とするダイナミック型半導体記憶
装置の制御方法を提供する。

【００１２】本発明は、選択されたワード線に昇圧電位
を与えるワード線昇圧電位発生回路を有する半導体装置
において、前記ワード線昇圧電位発生回路は、選択され
たワード線に接続される第１の端子と駆動端子としての
第２の端子を持つ昇圧用キャパシタと、前記第２の端子
が“Ｌ”レベルに保持された状態で、前記第１の端子を
第１の電位（Ｖ_１）に予備充電する手段であって充電時
には容量結合により第１の電位にしきい値を加えた値以
上に昇圧された電位がゲートに入力し、ドレインが外部
電源電位（Ｖ_ＣＣ）と接続され、ソースが前記第１の端
子に接続されるＮＭＯＳトランジスタ（Ｑ_１）を有する
充電回路と、前記第２の電位（Ｖ_２）として所定の電源
電圧範囲において外部電源電位（Ｖ_ＣＣ）の変動に対す
る依存性の小さい電位を発生する降圧電位発生回路（２
０_１）と、前記第２の端子を“Ｌ”レベル状態から第２
の電位（Ｖ_２）に持ち上げることにより前記第１の端子
に昇圧電位を得るキャパシタ駆動回路とを備えることを
特徴とするダイナミック型半導体記憶装置を提供する。

【００１３】本発明は、選択されたワード線に昇圧電位
を与えるワード線昇圧電位発生回路を有する半導体装置
において、前記ワード線昇圧電位発生回路は、選択され
たワード線に接続される第１の端子と駆動端子としての
第２の端子を持つ昇圧用キャパシタと、前記第２の端子
が“Ｌ”レベルに保持された状態で、前記第１の端子を
第１の電位に予備充電するＮＭＯＳトランジスタを有
し、前記第２の端子を“Ｌ”レベル状態から第２の電位
である外部電源電位（Ｖ_ＣＣ）に持ち上げることにより
前記第１の端子に昇圧電位を得るキャパシタ駆動回路
と、前記第１の電位を発生する電位発生回路は、所定の
動作状態において外部電源電位に依存しない平坦な第１
の基準電位を発生する第１の基準電位発生回路からの出
力基準電位と前記第１の電位から発生される参照電位を
比較しそれらを一致させて発生する外部電源電位に依存
しない第１の電位を発生し、前記第１の基準電位は該半
導体記憶装置上のＭＯＳトランジスタのしきい値を基準
として発生し、前記ＭＯＳトランジスタはゲート絶縁膜
厚に比例したしきい値部分の絶対値がゲート絶縁膜厚に
比例しないしきい値部分の絶対値より大きなしきい値を
持つことを特徴とするダイナミック型半導体記憶装置を
提供する。

【００１４】本発明は、選択されたワード線に昇圧電位
を与えるワード線昇圧電位発生回路を有する半導体記憶
装置において、前記ワード線昇圧電位発生回路は、前記
ワード線のリークによる電位変動を補償すべく、昇圧電
位の電位変動を検出してチャージポンプ回路を駆動する
リングオシレータの動作を制御する電位補償回路を備
え、前記ワード線昇圧電位の電位検知は所定の動作時に
外部電源電位によらない電位と前記昇圧電位とを比較し
て検知し、前記基準電位は該半導体記憶装置上のＭＯＳ
トランジスタのしきい値を基準として発生することによ
り電源電圧によらず、前記ＭＯＳトランジスタはゲート
絶縁膜厚に比例したしきい値部分の絶対値がゲート絶縁
膜厚に比例しないしきい値部分の絶対値より大きなしき
い値を持つことを特徴とするダイナミック型半導体記憶
装置を提供する。

【００１５】本発明は、選択されたワード線に昇圧電位
を与えるワード線昇圧電位発生回路を有する半導体記憶
装置において、前記ワード線昇圧電位発生回路は、前記
ワード線のリークによる電位変動を補償すべく、昇圧電
位の電位変動を検出してチャージポンプ回路を駆動する
リングオシレータの動作を制御する電位補償回路を備
え、前記ワード線昇圧電位の電位検知は所定の動作時に
外部電源電位によらない電位と前記昇圧電位とを比較し
て検知し、前記ワード線昇圧電位の電位検知はチャージ
ポンプ動作時とチャージポンプ停止時とで検知電位レベ
ルを変えることを特徴とする半導体記憶装置を提供す
る。

【００１６】本発明は、オンチップ上に形成されたＭＯ
Ｓトランジスタのしきい値に応じた電位を第１の基準電
位として発生し、前記第１の基準電位を差動増幅器の入
力とし、前記オペアンプ出力電位を外部電源電位をソー
スとするＰＭＯＳトランジスタのゲートに入力し、前記
ＰＭＯＳのドレインよりの出力に応じた参照電位と前記
第１の基準電位と比較し等しくなるよう帰還をかけ増幅
することにより、第２の基準電位（Ｖ_１）を発生し、前
記第２の基準電位（Ｖ_１）に応じた電位と、内部電源電
位（Ｖ_ＷＬ）に応じた電位とをカレントミラー型差動増
幅器に入力しそれらが等しくなるよう帰還をかけること
により内部電源電位を発生させることを特徴とする半導
体記憶装置を提供する。

【００１７】本発明によれば、ワード線昇圧回路にＶ_cc
依存性の小さい電位、好ましくはＶcc依存性のない電位
を用いることによって、Ｖ_ccが高い場合のＴＤＤＢに対
する保証を確実にすることができ、またＶ_ccが低い場合
の“Ｈ”レベル書き込みを十分に行うことができる。

【００１８】また、本発明によれば、トランスファゲー
トＭＯＳトランジスタのゲート酸化膜厚の変動に追従し
てワード線昇圧電位が変動する結果、ゲート酸化膜厚が
変化しても常にＴＤＤＢ限界までのワード線の昇圧がで
きるという作用が得られる。これにより、ＤＲＡＭの読
出し速度の上昇が可能となり、また常に最大の動作マー
ジンが得られる。またトランスファゲートＭＯＳトラン
ジスタのしきい値がプロセス条件のばらつきにより変動
しても、その変動に応じてワード線昇圧電位が変動する
ため、“Ｈ”レベル書き込み不足が生じることはない。
更にまた、ＴＤＤＢ限界以上の高電源電位では、電源電
位に依存するワード線昇圧電位が得られるから、ＤＲＡ
Ｍの加速試験にも有効に利用することができる。

【００１９】更に、本発明によれば、ワード線のリーク
補償が行われて、常に最適のワード線昇圧電位を得るこ
とができる。

【００２０】

【発明の実施の形態】以下、本発明の実施例を説明す
る。

【００２１】第１図は一実施例のＤＲＡＭのワード線駆
動回路部の要部構成を示す。第２図は第１図のワード線
昇圧回路に用いられる電位発生回路であり、第３図は同
じくチャージポンプ回路である。第３図は、ＤＲＡＭの
全体構成を示すブロック図である。

【００２２】第３図に示すようにこの実施例のＤＲＡＭ
は、外部アドレスを取り込むロウ・アドレス・バッファ
１，カラム・アドレス・バッファ２、これらのアドレス
・バッファ１，２を制御駆動する制御回路３，４、取り
込まれたアドレスをデコードするカラム・デコーダ５，
ロウ・デコーダ６、これらのデコーダ出力により駆動さ
れる１トランジスタ／１キャパシタのメモリセルが配列
されたメモリセルアレイ８、選択されたワード線に昇圧
電位を与えるワード線昇圧回路７、メモリセルアレイ８
とデータのやり取りを行うセンスアンプおよびＩ／Ｏゲ
ート９、入出力データをラッチする入力バッファ１０，
出力バッファ１１を含む。図には示さないがこの他に、
基板バイアス発生回路やメモリセルアレイのセルフ・リ
フレッシュのためのリフレッシュ・カウンタを有する。
これら主要な構成は従来のＤＲＡＭと変わらない。更に
必要なら、シリアル・アクセスを行うために、カラム方
向のシリアル・アドレスを発生させるシリアル・アドレ
ス・カウンタを内蔵してもよい。

【００２３】ワード線昇圧回路７を含むワード線駆動回
路部は、第１図に示すように構成されている。その基本
的な構成は、第２０図に示した従来のものと同様であ
り、したがって第２０図と対応する部分には第２０図と
同一符号を付してある。ワード線昇圧回路７は、昇圧用
キャパシタＣ₂と、この昇圧用キャパシタＣ2の第１の端
子Ｎ₁ に予備充電するための充電回路を構成するｎチャ
ネルＭＯＳトランジスタＱ₁ 、および第２の端子Ｎ₂を
駆動するキャパシタ駆動回路を構成するｐチャネルＭＯ
ＳトランジスタＱ₂とｎチャネルＭＯＳトランジスタＱ₃
を有する。従来のものと異なるのは、電源電位依存性の
ない内部電位を発生する第１の電位発生回路２０_１ お
よび第２の電位発生回路２０_２を用意し、それぞれから
昇圧用キャパシタの第１の端子Ｎ₁ に予備充電するため
の第１の電位Ｖ₁ 、および第２の端子Ｎ₂に与える
“Ｈ”レベルの第２の電位Ｖ₂を発生させている点であ
る。これらの電位発生回路２０_１，２０_２は、制御信号
φ₁，φ₂の発生回路と共に、第４図のＲＡＳ系制御回路
３内に含まれる。

【００２４】第１図における第１の電位Ｖ₁を発生する
ための第１の電位発生回路２０_１ は、例えば第２図の
ように構成される。すなわち３個のダイオード接続され
たｎチャネルＭＯＳトランジスタＱ₁₁〜Ｑ₁₃と負荷抵抗
Ｒ₁の直列接続回路により、基準電位発生回路が構成さ
れている。この基準電位発生回路の出力は演算増幅器Ｏ
Ｐの反転入力端子に入力される。増幅器ＯＰの出力をゲ
ート入力とするｐチャネルＭＯＳトランジスタＱ₁₄と分
圧用抵抗Ｒ_a，Ｒ_bが電源電位Ｖ_ccと接地電位間に直列接
続されている。抵抗Ｒ_ａとＲ_bの接続点は演算増幅器Ｏ
Ｐの非反転入力端子に接続されている。

【００２５】この第１の電位発生回路２０_１の基準電位
発生回路からは、電源電位Ｖ_ccに依存しない、主として
ＭＯＳトランジスタＱ₁₁〜Ｑ₁₃のしきい値電圧で決まる
基準電位Ｖ_cが得られる。この基準電位Ｖ_cと、抵抗
Ｒ_a，Ｒ_bの分圧点電位の差が増幅されて、第１の電位Ｖ
₁ として、 Ｖ₁ ＝Ｖ_c ・（Ｒ_a ＋Ｒ_b ）／Ｒ_b なる電位が得られることになる。

【００２６】第２の電位Ｖ₂を得る第２の電位発生回路
２０_２についても、第２図と同様の回路構成を用いる。
この場合、第１の電位Ｖ₁と第２の電位Ｖ₂として等しい
ものを用いる場合には、一つの電位発生回路を共用する
ことができる。

【００２７】ワード線昇圧回路７の充電用ＭＯＳトラン
ジスタＱ₁のゲートに与えられる制御信号φ₁は、第１の
電位Ｖ₁が電源電位Ｖ_ccよりトランジスタＱ₁のしきい値
より低い場合にはＶ_ccを用いてよい。第１の電位Ｖ₁が
これより高い場合には、制御信号φ1 として例えばチャ
ージポンプ回路により電源電位Ｖ_ccより昇圧された信号
が用いられる。第３図はそのチャージポンプ回路の構成
例である。このチャージポンプ回路は、電荷蓄積用キャ
パシタＣ₁₁、Ｃ₁₂と、キャパシタＣ₁₁に充電するための
ｎチャネルＭＯＳトランジスタＱ₁₅と、電荷転送用のダ
イオード接続されたｎチャネルＭＯＳトランジスタ
Ｑ₁₆，Ｑ₁₇により構成される。キャパシタＣ₁₁とＣ₁₂の
一端には、例えばリングオシレータから得られる相補ク
ロック信号φ_Ｒ，φ_Ｒが与えられる。

【００２８】このチャージポンプ回路により昇圧された
制御信号φ₁ が第１図の充電用ＭＯＳトランジスタＱ₁
のゲートに入力される事により、充電用ＭＯＳトランジ
スタＱでのしきい値電圧の降下がなく、したがって昇圧
用キャパシタＣ₂の第１の端子Ｎ₁には第１の電位Ｖ₁が
予備充電される。

【００２９】この実施例でのワード線昇圧の動作を説明
する。第５図はそのタイミング図である。アドレスが確
定する前は、制御信号φ₂は“Ｈ”レベル、したがって
キャパシタＣ₂の第２の端子Ｎ₂は“Ｌ”レベルである。
このとき充電用ＭＯＳトランジスタＱ₁は前述のように
昇圧された制御信号クロックφ₁により制御されて、昇
圧用キャパシタＣ₂の第１の端子Ｎ₁に第１の電位Ｖ₁を
予備充電する。アドレスが確定して制御信号φ₂ が
“Ｈ”レベルから“Ｌ”レベルに変化すると、ｐチャネ
ルＭＯＳトランジスタＱ₂がオン、ｎチャネルＭＯＳト
ランジスタＱ₃がオフになって、キャパシタＣ₂の第２の
端子Ｎ₂に第２の電位Ｖ₂が与えられ、容量結合によって
第１の端子Ｎ₁に昇圧電位が得られる。この昇圧電位
は、ワード線駆動線ＷＤＲＶを介し、クロックφ₃，φ₄
で制御されるデコーダ・トランジスタＱ₄，Ｑ₅等を介し
てメモリセルアレイ８の選択されたワード線ＷＬに供給
される。これにより、ワード線ＷＬに沿う複数のメモリ
セルＭ₁，Ｍ₂，…が選択されて、そのセルキャパシタと
ビット線との信号の授受が行われる。

【００３０】従来と同様、ワード線の容量をＣ₁、ワー
ド線昇圧回路７の出力端子から選択ワード線までの間に
付随する容量をＣ₃とすると、この実施例の場合ワード
線昇圧電位Ｖ_ＷＬは、 Ｖ_ＷＬ＝Ｖ₁・（Ｃ₂+Ｃ₃）／（Ｃ₁＋Ｃ₂＋Ｃ₃）＋Ｖ₂・
Ｃ₂ ／（Ｃ₁＋Ｃ₂＋Ｃ₃） となる。第１の電位Ｖ₁と第２の電位Ｖ₂が等しい場合に
は、昇圧ワード線電位Ｖ _ＷＬは、 Ｖ_ＷＬ＝Ｖ₁・（２Ｃ₂＋Ｃ₃ ）／（Ｃ₁＋Ｃ₂＋Ｃ₃） となる。

【００３１】第６図は、この実施例による昇圧ワード線
電位ＶＷＬの電源電位依存性を示す。上述の式から明ら
かなようにこの実施例においては、ワード線昇圧電位Ｖ
_ＷＬは電源電位Ｖ_ccに依存しない第１の電位Ｖ₁および
第２の電位Ｖ₂により決まり、電源電位の動作保証範囲
Ｖ_ｃｃmin 〜Ｖ_ｃｃmaxで一定値を示す。したがって電
源電位の下限Ｖ_ｃｃminで十分な“Ｈ”レベル書き込み
が可能であり、また上限Ｖ_ｃｃmaxでセル・トランジス
タのゲート酸化膜に不必要に高い電界がかかるのが防止
される。

【００３２】なお、上記実施例ではワード線昇圧回路に
用いられる第１の電位Ｖ₁と第２の電位Ｖ₂共に電源電位
に依存しない電位を用いたが、いずれか一方は電源電位
Ｖ _ｃｃであっても良い。例えば第７図は、第１図のワー
ド線昇圧回路７の第２の電位Ｖ₂の代りに電源電位Ｖ
_ｃｃを用いた場合であり、第８図は同じく第１の電位Ｖ
1 の代りに電源電位Ｖ_ｃｃを用いた場合である。第７図
の昇圧回路を用いた場合、ワード線昇圧電位Ｖ_ＷＬは、 Ｖ_ＷＬ＝Ｖ₁・（Ｃ₂+Ｃ₃）／（Ｃ₁＋Ｃ₂＋Ｃ₃）＋Ｖ_cc
・Ｃ₂ ／（Ｃ₁＋Ｃ₂＋Ｃ₃） で表される。第８図の昇圧回路の場合、ワード線昇圧電
位Ｖ_ＷＬは、 Ｖ_ＷＬ＝Ｖ_cc・（Ｃ₂+Ｃ₃）／（Ｃ₁＋Ｃ₂＋Ｃ₃）＋Ｖ₂
・Ｃ₂ ／（Ｃ₁＋Ｃ₂＋Ｃ₃） で表される。

【００３３】いずれの場合も、ワード線昇圧電位ＶＷＬ
は、電源電位依存性は零ではないが、傾きは１より小さ
い。これらのワード線昇圧電位の電源電位依存性を、第
６図と対応させて図に示すと、第９図のようになる。こ
れらの場合にも、ワード線昇圧電位が第２１図に示した
ような電源電位依存性を有する場合に比べると、Ｖccma
x でのゲート酸化膜の電界緩和とＶccmin での十分な
“Ｈ”レベル書き込みを両立させることができる。

【００３４】次に、製造プロセス条件の変動に対するワ
ード線昇圧電位の補償を行うようにした実施例を説明す
る。ワード線駆動回路の要部構成は、先の実施例で示し
た第１図と変らない。この実施例においては、ワード線
昇圧回路７に与える第１の電位Ｖ₁を発生する電位発生
回路が第１０図のように構成される。図示のように、第
１，第２の二つの基準電位発生回路２１_１，２１_２が用
いられる。第１の基準電位発生回路２１₁は、あるレベ
ル以上の電源電位において電源電位に依存せず、セル・
トランジスタのゲート酸化膜に比例する第１の基準電位
Ｖ_c1を発生するためのものである。第２の基準電位発生
回路２１_２ は、電源電位とセル・トランジスタのしき
い値変動に対応した第２の基準電位Ｖ_c2を発生するもの
である。これらの具体的な構成例は後述する。第１の基
準電位発生回路２１₁ の出力は、第１の増幅回路２２₁
に入力される。第１の増幅回路２２₁ は、演算増幅器Ｏ
Ｐ ₁と、この増幅器ＯＰ₁の出力をゲート入力とするｐチ
ャネルＭＯＳトランジスタＱ_２１１および分圧用抵抗Ｒ
_a1，Ｒ_b1の直列接続回路により構成されている。これに
より第１の増幅回路２２₁ からは第１の基準電位Ｖ_c1に
比例した出力電位が得られる。第２の基準電位発生回路
２１_２の出力は、第２の増幅回路２２_２に入力される。
この第２の増幅回路２２_１は、演算増幅器ＯＰ₂と、こ
の増幅器ＯＰ₂の出力をゲート入力とするｐチャネルＭ
ＯＳトランジスタＱ_２１２ および分圧用抵抗Ｒ_a2，Ｒ
_b2の直列接続回路により構成されている。抵抗Ｒ_a2とＲ
_b2の接続点は演算増幅器ＯＰ₂ の非反転入力端子に帰還
接続されている。これら第１，第２の増幅回路２２_１お
よび２２_２の出力端子はワイヤードＯＲ結線２３に接続
されて、二つの増幅回路２２_１，２２_２ の出力電位の
高い方の電位が取り出されるようになっている。

【００３５】第１１図(a) 〜(f) は、第１の基準電位発
生回路２１_１の構成例である。第１１図(a) では、負荷
抵抗Ｒ₂と３個のダイオード接続されたｎチャネルＭＯ
ＳトランジスタＱ₃₁〜Ｑ₃₃が電源電位Ｖ_ccと接地電位間
に直列接続されている。ここで３段のＭＯＳトランジス
タＱ₃₁〜Ｑ₃₃は、ｎ型多結晶シリコン・ゲート電極を
用いたチャネルイオン注入のないｎチャネルＭＯＳトラ
ンジスタ、またはチャネルイオン注入を行うことによ
ってそのしきい値がゲート酸化膜厚にほぼ比例するよう
にしたｎチャネルＭＯＳトランジスタを用いる。負荷抵
抗Ｒ₂の抵抗値はＭＯＳトランジスタＱ₃₁〜Ｑ₃₃のそれ
に比べて十分大きいものとする。このとき出力端子に
は、電源電位Ｖ_ccがあるレベルすなわち３段のＭＯＳト
ランジスタＱ₃₁〜Ｑ₃₃のしきい値の合計値を越える範囲
では、そのしきい値の合計値が第１の基準電位Ｖ_c1とし
て得られる。その詳細を説明すると次の通りである。

【００３６】通常、ｎ型ゲート電極のチャネルイオン注
入のないｎチャネルＭＯＳトランジスタのしきい値電圧
は、 Ｖ_Ｔ＝−Ｖ_ＦＢ＋２φ_Ｆ＋γ（φ_Ｆ＋Ｖ_ＳＵＢ）１／２
・Ｔ_ＯＸ で表される。ここで、Ｖ_ＦＢはフラットバンド電圧、φ
_Ｆはフェルミレベル、γは比例定数、Ｖ_ＳＵＢは基板バ
イアス電圧、Ｔ_ＯＸはゲート酸化膜厚である。そしてｎ
型ゲート電極のチャネルイオン注入のないｎチャネルＭ
ＯＳトランジスタでは、 ｜−Ｖ_ＦＢ＋２φ_Ｆ｜・γ（φ_Ｆ＋Ｖ_ＳＵＢ）１／２・
Ｔ_ＯＸ であるから、しきい値電圧Ｖ_Ｔは、ゲート酸化膜厚Ｔ
_ＯＸにほぼ比例する。これが第１３図に示すＶ_Ｔ（Ｔ
_ＯＸ）の直線である。したがって第１１図(a) の基準電
位発生回路により、電源電位Ｖccがある値以上では、電
源電位によらずゲート酸化膜厚ＴＯＸに比例した第１の
基準電位Ｖ_ｃ１を得ることができる。

【００３７】第１１図(b) は、第１１図(a) に対してＭ
ＯＳトランジスタの基板バイアス条件が異なるのみであ
る。基板バイアスが異なっても、上述のしきい値電圧の
式において、（φ_Ｆ＋Ｖ_ＳＵＢ）１／２の値が異なるの
みであり、ゲート酸化膜厚に対する比例関係は変わらな
い。したがって例えばこの第１１図(b)の構成によれ
ば、第１３図のＶ_Ｔ′（Ｔ_ＯＸ）なる関係が得られる。
こうして負荷抵抗Ｒ₂が大きい場合には、第１１図(a)
(b) に示す基準電位発生回路によって、第１の基準電位
Ｖ_ｃ１として、ゲート酸化膜厚Ｔ_ＯＸに比例する電位 Ｖ_ｃ１＝Ｋ・Ｔ_ＯＸ （Ｋは比例定数） …（１） が得られる。この関係は、ＭＯＳトランジスタの段数に
は直接関係なく、したがって第１１図(c) に示すように
一つのＭＯＳトランジスタＱ_３１を用いても、同様の機
能を持つ基準電位発生回路が得られる。以上の基準電位
発生回路では、ｎチャネルＭＯＳトランジスタがチャネ
ルイオン注入を行わないものであるから、ゲート酸化膜
厚以外のプロセス条件（イオン注入条件や温度）に対す
る変動が少なく、ゲート酸化膜厚Ｔ_ＯＸに比例した安定
な基準電位を発生する事ができる。好ましくは Ｖ_ｃ１＝Ｋ・Ｔ_ＯＸ において、比例定数Ｋが０．６以上となるようにする。

【００３８】一方第１１図(a) 〜(c) において、チャネ
ルイオン注入を行ったｎチャネルＭＯＳトランジスタを
用いてもよい。その場合には、イオン注入によるフラッ
トバンドのずれΔＶ_ＦＢが、 −Ｖ_ＦＢ＋ΔＶ_ＦＢ＋２φ_Ｆ〜０ を満たすように、イオン注入条件を選ぶ。これによっ
て、チャネルイオン注入を行ったＭＯＳトランジスタを
用いても、ほぼゲート酸化膜厚に比例した基準電位を発
生させることができる。またｐ型ゲート電極のｎチャネ
ルＭＯＳトランジスタでは、しきい値電圧が Ｖ_Ｔ＝Ｖ_ＦＢ＋２φ_Ｆ＋γ（φ_Ｆ＋Ｖ_ＳＵＢ）１／２・
Ｔ_ＯＸ で表されるから、やはりチャネルイオン注入を行って、 Ｖ_ＦＢ−ΔＶ_ＦＢ＋２φ_Ｆ〜０ とする。この様なＭＯＳトランジスタを用いても、ゲー
ト酸化膜厚に比例した基準電位を得ることができる。

【００３９】第１１図(d) は、ｐ型ゲート電極のチャネ
ルイオン注入を行わないｐチャネルＭＯＳトランジスタ
Ｑ₃₄を用いた例である。この場合、ＭＯＳトランジスタ
Ｑ34のしきい値電圧は、 Ｖ_Ｔ＝−Ｖ_ＦＢ＋２φ_Ｆ−γ（φ_Ｆ＋Ｖ_ＳＵＢ）１／２
・Ｔ_ＯＸ となる。Ｔ_ＯＸが十分大きい場合は、 ｜−Ｖ_ＦＢ＋２φ_Ｆ｜・γ（φ_Ｆ＋Ｖ_ＳＵＢ）１／２・
Ｔ_ＯＸ となるので、やはりゲート酸化膜厚に比例した基準電位
が得られる。そしてｎ型ゲート電極のチャネルイオン注
入を行わないｎチャネルＭＯＳトランジスタを用いた場
合と同様、ｐ型ゲート電極のチャネルイオン注入を行わ
ないｐチャネルＭＯＳトランジスタは、プロセス条件が
決まればゲート酸化膜厚以外のパラメータの変動が少な
いので、安定したゲート酸化膜厚依存性を持つ基準電位
が発生できる。

【００４０】一方、ｎ型ゲート電極のｐチャネルＭＯＳ
トランジスタの場合、チャネルイオン注入を行わない
と、しきい値電圧は Ｖ_Ｔ＝Ｖ_ＦＢ＋２φ_Ｆ−γ（φ_Ｆ＋Ｖ_ＳＵＢ）１／２・
Ｔ_ＯＸ となる。これはゲート酸化膜厚に対して、第１３図に示
す直線−Ｖ_Ｔ２のように示され、ゲート酸化膜厚に比例
しない。この場合でも、例えばボロンをチャネルイオン
注入する事によりフラットバンド電圧のずれΔＶ_ＦＢを
発生させ、 ｜Ｖ_ＦＢ＋２φ_Ｆ−ΔＶ_ＦＢ｜〜０ を満たすようにすれば、ゲート酸化膜厚に比例した基準
電位を得ることができる。また、ｐチャネルＭＯＳトラ
ンジスタを用いる場合にも、ｎチャネルＭＯＳトランジ
スタの場合と同様、複数段直列接続して基準電位発生回
路を構成することができる。

【００４１】第１１図(e) (f) は、第１１図(c) の構成
において、負荷抵抗Ｒ2 の部分にそれぞれｎチャネルＭ
ＯＳトランジスタＱ₃₅，ｐチャネルＭＯＳトランジスタ
Ｑ₃₆を用いたものである。これら負荷抵抗用ＭＯＳトラ
ンジスタＱ₃₅，Ｑ₃₆は、十分高抵抗とするため、チャネ
ル幅／チャネル長 ≪ １なる条件を満たすものを用い
る。これによって、第１１図(c) の場合と同様にゲート
酸化膜厚に比例する第１の基準電位Ｖc1を得ることでで
きる。

【００４２】第１２図(a) 〜(d) は、第１０図の第２の
基準電位発生回路２１₂の構成例である。第１２図(a)
においてｎチャネルＭＯＳトランジスタＱ₄₁は、セル・
トランジスタと同様のプロセス条件，同様の形状をもっ
て形成されたＭＯＳトランジスタであり、これがダイオ
ード接続されて抵抗Ｒ₃，Ｒ₄と共に電源電位Ｖ_ｃｃと接
地電位間に直列接続されている。抵抗Ｒ₃，Ｒ₄の抵抗値
は、ＭＯＳトランジスタＱ₄₁のそれより十分大きいもの
とする。

【００４３】このとき得られる出力電位すなわち第２の
基準電位Ｖ_ｃ２は、ＭＯＳトランジスタＱ₄₁のしきい値
電圧をＶＴＣとすると、 Ｖ_ｃ２＝（Ｖ_ｃｃ−Ｖ_ＴＣ）Ｒ₃ ／（Ｒ₃ ＋Ｒ₄）＋Ｖ_ＴＣ ＝｛Ｒ₃ ／（Ｒ₃ ＋Ｒ_４）｝（Ｖ_ｃｃ＋Ｖ_ＴＣＲ_３ ／Ｒ_４）…（２） となる。

【００４４】この（２）式から、第２の基準電位Ｖc2
は、電源電位Ｖccに依存し、かつＭＯＳトランジスタの
ゲートしきい値電圧ＶＴＣの変動に応じて変動する値と
なる。

【００４５】第１２図(b) は、第１２図(a) のＭＯＳト
ランジスタＱ₄₁の基板バイアス条件を異ならせたもので
ある。これは、ＭＯＳトランジスタのしきい値電圧が異
なるだけで、（２）式の関係は変わらない。第１２図
(c) は、抵抗Ｒ₄ とＭＯＳトランジスタＱ₁₂の配置を第
１２図(a) と逆にしたもので、得られる基準電位は変わ
らない。第１２図(d) は、複数のＭＯＳトランジスタを
並列接続して、第１２図(a) と同じ基準電位を得る例で
ある。メモリセルに用いられるＭＯＳトランジスタは極
めて微細であるため、プロセス条件はセル・トランジス
タと同様として、それより大きいＭＯＳトランジスタを
複数個形成してこのように並列接続することにより、や
はり（２）式で表される第２の基準電位Ｖc2を得ること
ができる。

【００４６】次に第１０図に戻って、その動作を詳細に
説明する。上述したような第１の基準電位発生回路２１
₁および第２の基準電位発生回路２１_２から得られる第
１の基準電位Ｖ_ｃ１および第２の基準電位Ｖ_ｃ２は、そ
れぞれ増幅回路２２_１，２２ _２により増幅される。すな
わち第１の増幅回路２２_１の出力電位Ｖ_ａ１は、（１）
式の値に増幅率をかけて、 Ｖ_ａ１＝｛（Ｒ_ａ１＋Ｒ_ｂ１）／Ｒ_ｂ１｝ＫＴ_ＯＸ …（３） となる。一方第２の増幅回路２２_２ の出力電位Ｖ_ａ２
は、（２）式の値に増幅率をかけて、 Ｖ_ａ２＝｛（Ｒ_ａ２＋Ｒ_ｂ２）／Ｒ_ｂ２｝｛Ｒ_３ ／（Ｒ_３ ＋Ｒ_４）｝ （Ｖ_cc＋Ｖ_ＴＣＲ_３ ／Ｒ_４） …（４） となる。

【００４７】第１４図(a) は、これらの出力電位
Ｖ_ａ１，Ｖ_ａ２の電源電位依存性を示す。出力電位Ｖ
_ａ１は、電源電位Ｖ_ｃｃがあるレベル以上では電源電位
Ｖ_ｃｃによらず、ゲート酸化膜厚Ｔ_ＯＸのみに依存する
一定値を示す。出力電位Ｖ_ａ２は、電源電位Ｖ_ｃｃとＭ
ＯＳトランジスタのしきい値に依存する値を示す。これ
ら二つの出力電位は、ワイヤードＯＲ結線２３により、
高い方の値が優先的に出力されることになり、結局第１
４図(b) のような電位Ｖ1 出力が得られる事になる。

【００４８】そしてこの様に得られる電位Ｖ1 を第１図
のワード線昇圧回路７に与えることにより得られるワー
ド線昇圧電位ＶＷＬは次のようになる。まず（３）式に
よる電位Ｖ_ａ１が単独で昇圧用キャパシタに充電されて
これがワード線に与えられた場合を考えると、ワード線
駆動線ＷＤＲＶの容量Ｃ3 を無視したとき、 Ｖ_ＷＬ＝｛２Ｃ₁／（Ｃ₁＋Ｃ₂）｝｛（Ｒ_ａ１＋Ｒ_ｂ１）／Ｒ_ｂ１｝ＫＴ_ＯＸ …（５） となる。同様に（４）式による電位Ｖa2のみを考える
と、 Ｖ_ＷＬ＝｛２Ｃ₁ ／（Ｃ₁ ＋Ｃ₂ ）｝｛（Ｒ_ａ２＋Ｒ_ｂ２）／Ｒ_ｂ２｝ ｛Ｒ_３ ／（Ｒ_３ ＋Ｒ_４）｝（Ｖ_ｃｃ＋Ｖ_ＴＣＲ_３／Ｒ_４） …（６） となる。したがって全体としては、（５）式と（６）式
の大きい方がワード線昇圧電位として与えられる。

【００４９】以上のようにして得られるワード線昇圧電
位の電源電位依存性を示すと、第１５図のように表され
る。図の折れ線Ｖ₁ は第１４図(b) のそれであり、これ
により得られるワード線昇圧電位ＶＷＬがやはり図のよ
うな折れ線で表される。最大は、Ｖ₁ ＝Ｖ_ｃｃ，Ｃ_１
・Ｃ_２のときで、ＶＷＬ＝２Ｖ_ｃｃである。折れ線で表
されたワード線昇圧電位Ｖ_ＷＬのうち電源電位Ｖ_ｃｃが
小さい範囲の直線部分Ｌ₁ がこれであり、第１４図(a)
の電位Ｖ_ａ１のうちしきい値により制限されず電源電位
Ｖccに比例して増大する部分に対応する。平坦部Ｌ₂
は、第１４図(a)の電位Ｖ_aの平坦部すなわちＭＯＳトラ
ンジスタのゲート酸化膜厚Ｔ_ＯＸのみに依存する部分に
対応する。さらに電源電位Ｖ_ｃｃが高い領域での直線Ｌ
_３は、第１４図(a) の電位Ｖ_ａ２すなわち電源電位とＭ
ＯＳトランジスタのしきい値に依存する部分に対応す
る。

【００５０】この実施例による効果を次に説明する。い
ま、ＴＤＤＢの最大電界をＥmax として、 ｛２Ｃ₁／（Ｃ₁ ＋Ｃ₂）｝｛（Ｒ_a1＋Ｒ_b1）／Ｒ_b1｝Ｋ
＝Ｅmax とすれば、（５）式から、 Ｖ_ＷＬ＝Ｅmax ・Ｔ_ＯＸ となる。すなわち、第１５図のワード線昇圧電位Ｖ_ＷＬ
の平坦部Ｌ_２は、電源電位Ｖ_ｃｃの変動にもかかわらず
ＴＤＤＢ限界で一定となり、かつゲート酸化膜厚Ｔ_ＯＸ
の変動に対してこれに比例して変動する値になる。した
がって先の実施例の効果に加えて、ワード線昇圧電位は
プロセス変動によるゲート酸化膜厚の変動の影響が自動
的に補償される。また、Ｃ_１・Ｃ_２ 、かつ ２Ｖｃｃ＜Ｅmax ・Ｔ_ＯＸ であるときは、ワード線昇圧電位は昇圧回路の限界２Ｖ
_ｃｃまで上昇させる事ができる。以上をまとめると、ゲ
ート酸化膜厚Ｔ_ＯＸの変動が生じても、ワード線昇圧電
位Ｖ_ＷＬは、２Ｖ_ｃｃ＞Ｅmax ・Ｔ_ＯＸのとき、Ｖ_ＷＬ
＝２Ｖccまで、２Ｖ_ｃｃ≦Ｅmax ・Ｔ_ＯＸのとき、Ｖ
_ＷＬ＝Ｅmax ・Ｔ_ＯＸ一定となる。これにより、ＴＤＤ
Ｂによる信頼性の劣化を生じることなく、メモリセルへ
の“Ｈ”レベル書き込みマージン、および電源電位の動
作マージンが十分なものとなり、ワード線電位の十分な
上昇による読出し速度の上昇がはかられ、しかもプロセ
ス条件のばらつきに対しては自動的にワード線昇圧電位
をＴＤＤＢ限界に保つ補償がなされる。

【００５１】一方、（６）式において、 ｛２Ｃ_１／（Ｃ_１ ＋Ｃ_２）｝｛（Ｒ_a2＋Ｒ_b2）／
Ｒ_b2｝ ｛Ｒ₃ ／（Ｒ₃ ＋Ｒ₄ ）｝ ＝１ とすると、（６）式は、 Ｖ_ＷＬ＝Ｖ_ｃｃ＋Ｖ_ＴＣＲ₃ ／Ｒ₄ …（７） となる。Ｒ₃ ／Ｒ₄ の値を変えた場合にも、（Ｒ_a2＋Ｒ
_b2）／Ｒ_b2を変えることによって上記式（７）の条件を
設定する事ができる。ここで実際にメモリセルの“Ｈ”
レベル書き込みに必要とされるワード線電位は、セル・
トランジスタのしきい値をＶＴ１として、 Ｖ_ＷＬ＝Ｖ_ｃｃ＋Ｖ_Ｔ１ …（８） である。ワード線昇圧回路内の基準電位発生回路に用い
られる例えば第１２図(a) に示したＭＯＳトランジスタ
Ｑ₄₁とセル・トランジスタとは、前述のようにプロセス
条件や形状は同じであり、基板バイアスのみが異なる。
いまセル・トランジスタの基板バイアスは、セルアレイ
のウェル電位をＶ_ＢＢとしてＶ_ＳＵＢ１＝Ｖ_ｃｃ＋Ｖ
_ＢＢである。ワード線昇圧回路の基準電位発生回路内の
ＭＯＳトランジスタＱ41の基板バイアスは、第１２図
(a) の回路構成の場合、 Ｖ_ＳＵＢ２＝（Ｖ_ｃｃ−Ｖ_ＴＣ）Ｒ₃ ／（Ｒ₃ ＋Ｒ₄） である。したがって、Ｖ_ＳＵＢ１＞Ｖ_ＳＵＢ２であり、
この結果 Ｖ_ＴＣ＜Ｖ_Ｔ１ となる。このしきい値の差をＲ₃ ／Ｒ₄ により補償し
て、 Ｖ_Ｔ１〜Ｖ_ＴＣＲ₃ ／Ｒ₄ とすれば、“Ｈ”レベル書き込みに最低限必要なワード
線電位として、 Ｖ_ＷＬ＝Ｖ_ｃｃ＋Ｖ_ＴＣＲ₃ ／Ｒ₄〜Ｖ_ｃｃ＋Ｖ_Ｔ１ を得ることができる。第１２図(b) (c) の場合にも基板
バイアスが変わるだけであるから、同様の関係を設定す
ることができる。

【００５２】以上のような関係を満たすことによって、
メモリセルへの“Ｈ”レベル書き込みが保証され、しか
もプロセス条件によりセル・トランジスタのしきい値が
変動した場合にも自動的にワード線昇圧電位が補償され
る。

【００５３】さらにまた、電源電位Ｖ_ｃｃを強制的に上
げてＤＲＡＭの加速試験を行う場合、この実施例のワー
ド線駆動回路を用いて、第１５図のワード線昇圧電位Ｖ
_ＷＬの直線部Ｌ₃を利用することができる。

【００５４】以上のようにこの実施例によるワード線昇
圧電位は、第１５図に示すように電源電位の上昇に対し
て、Ｌ₁ →Ｌ₂ →Ｌ₃なる軌跡をたどる。そしてこの軌
跡と、“Ｈ”レベル書き込みの最低限レベルＶ_ｃｃ＋Ｖ
_Ｔ１により囲まれた、第１５図の斜線領域が、十分な書
き込み動作マージンが得られる範囲である。これは従来
の第２１図に示した斜線で示した動作マージン領域と比
較して明らかなように、大幅にマージンが向上してい
る。

【００５５】本発明は以上に説明したように、ＤＲＡＭ
のワード線昇圧電位として電源電位に依存しない一定値
を用いることが基本である。しかしながらこの場合、実
際にはワード線電位がリークにより変動する。このリー
クは主として、ワード線につながるＭＯＳトランジスタ
の拡散層から生じる。したがって本発明においては、ワ
ード線のリーク補償を行うことが望ましい。以下にその
様なリーク補償回路を設けたＤＲＡＭの実施例を説明す
る。ワード線駆動回路については、先に説明した実施例
のいずれかを用いればよく、以下ではリーク補償回路部
の説明に限る。

【００５６】第１６図は、ワード線リーク補償回路部の
構成を示すブロック図である。図に示すようにこのリー
ク補償回路部には、ワード線電位Ｖ_ＷＬと参照電位Ｖ
_ＲＥＦを比較して検知する比較検知回路３１が設けられ
る。この検出回路３１の出力によりリングオシレータ３
２がＯＮ／ＯＦＦ制御され、このリングオシレータ３２
の出力によってワード線昇圧回路に用いられるチャージ
ポンプ回路３３が制御されるようになっている。

【００５７】第１７図は比較検知回路３１の具体的な構
成例である。この比較検知回路は、ソースが共通接続さ
れたｎチャネルＭＯＳトランジスタＱ₅₃，Ｑ₅₄、これら
に電流を供給するｐチャネルＭＯＳトランジスタＱ₅₅，
Ｑ₅₆、およびＭＯＳトランジスタＱ₅₃，Ｑ₅₄の共通ソー
スに直列接続されたスイッチング用ｎチャネルＭＯＳト
ランジスタＱ₅₇，Ｑ₅₈により構成されたカレントミラー
型ＣＭＯＳ差動増幅回路を主体とする。ＭＯＳトランジ
スタＱ₅₇は制御信号ＶＳＷにより制御され、ＭＯＳトラ
ンジスタＱ₅₈は別の制御信号ＶＭにより制御される。こ
の差動増幅回路の信号入力端子すなわちＭＯＳトランジ
スタＱ₅₃のゲートには、ワード線電位ＶＷＬが抵抗
ｒ_１，ｒ_２により分圧されて入力され、参照電位入力端
子すなわちＭＯＳトランジスタＱ₅₄のゲートには、参照
電位Ｖ_ＲＥＦが抵抗ｒ_３，ｒ_４により分圧されて入力さ
れるようになっている。これら分圧抵抗ｒ_１，ｒ_２およ
びｒ_３，ｒ_４にはそれぞれ、入力をＯＮ／ＯＦＦする制
御信号Ｖ_ＳＷにより制御されるスイッチング用ｎチャネ
ルＭＯＳトランジスタＱ₅₁，Ｑ₅₂が直列に介挿されてい
る。ＣＭＯＳ差動増幅回路の出力は、ｐチャネルＭＯＳ
トランジスタＱ₅₉を介し、出力バッファを介してリング
オシレータ制御信号Ｖ_ＲＯとして取り出される。ＭＯＳ
トランジスタＱ₅₉のドレインは電源Ｖ_ｃｃに接続され、
ソースは制御信号Ｖ_Ｍにより制御されるスイッチング用
ｎチャネルＭＯＳトランジスタＱ₆₁を介して接地されて
いる。ｐチャネルＭＯＳトランジスタＱ₅₉のゲート・ド
レイン間には、制御信号Ｖ_ＳＷにより制御されるｐチャ
ネルＭＯＳトランジスタＱ₆₀が設けられている。

【００５８】この様なリーク補償回路において、ワード
線電位Ｖ_ＷＬは、実際にセルアレイ内で選択されるワー
ド線の電位または、セルアレイ内のワード線と同様の負
荷条件に設定された疑似ワード線を用いてこれから得ら
れる電位を利用する。参照電位Ｖ_ＲＥＦには例えば、第
１図の実施例で昇圧回路部に用いられる第１の電位発生
回路２０_１から得られる内部電位Ｖ_１を利用する。そし
てワード線電位Ｖ_ＷＬがある値以下になったときに、リ
ングオシレータ制御信号Ｖ_ＲＯが“Ｈ”レベルになるよ
うに、分圧抵抗ｒ_１〜ｒ_４の値が設定される。

【００５９】第１８図は、第１７図の比較検知回路から
得られる制御信号Ｖ_ＲＯにより制御されるリングオシレ
ータの構成例である。すなわちＣＭＯＳインバータを複
数段リング状に接続して構成されるリングオシレータの
内部に、図示のような回路が設けられる。

【００６０】この実施例によるワード線リーク補償の動
作は次の通りである。第１７図の比較検知回路３１は、
制御信号Ｖ_ＳＷおよびＶ_Ｍが“Ｌ”レベルの間、不活性
状態に保たれる。このとき、出力段は、ｐチャネルＭＯ
ＳトランジスタＱ₆₀がオンでり、これによりｐチャネル
ＭＯＳトランジスタＱ₅₉はゲート・ドレインが短絡され
てオフに保たれる。またｎチャネルＭＯＳトランジスタ
Ｑ₆₁がオフである。したがってリングオシレータ制御信
号Ｖ_ＲＯは“Ｌ”レベルである。このとき第１８図のリ
ングオシレータ３２は、ｐチャネルＭＯＳトランジスタ
Ｑ₇₄，ｎチャネルＭＯＳトランジスタＱ₇₃が共にオフで
あり、発振しない。

【００６１】制御信号Ｖ_ＳＷおよびＶ_Ｍが“Ｈ”レベル
になると、比較検知回路３１が活性化される。そしてワ
ード線電位Ｖ_ＷＬがある設定された値より高い状態で
は、差動増幅回路の出力は“Ｈ”レベルであり、したが
って出力段のｐチャネルＭＯＳトランジスタＱ₅₉がオフ
に保たれる。このときｎチャネルＭＯＳＦＥＴＱ61がオ
ンであるから、制御信号ＶＲＯは相変わらず“Ｌ”レベ
ルに保たれる。ワード線電位Ｖ_ＷＬが設定された値以下
になると、差動増幅回路の出力が“Ｌ”レベルになる。
この結果、出力段のｐチャネルＭＯＳトランジスタＱ₅₉
がオンとなる。ｐチャネルＭＯＳトランジスタＱ₅₉のオ
ン抵抗とｎチャネルＭＯＳトランジスタＱ ₆₁のオン抵抗
をある関係に予め設定しておけば、ｐチャネルＭＯＳト
ランジスタＱ₅₉がオンすることにより、出力制御信号Ｖ
_ＲＯが“Ｈ”レベルになる。この制御信号Ｖ_ＲＯの
“Ｈ”レベルへの遷移によって、第１８図のリングオシ
レータ３２が活性化されて発振を開始し、所定のクロッ
ク信号φＲ，／φＲが得られる。これによりチャージポ
ンプ回路３３が駆動されて、ワード線昇圧回路が働き、
低下したワード線の昇圧が行われる。

【００６２】以上のようにしてこの実施例によれば、ワ
ード線のリークによる低下を補償して常にワード線を所
望の値に設定することができる。したがって、前述した
ように電源電位に依存しない一定のワード線昇圧電位を
用いる本発明のＤＲＡＭの信頼性が向上する。またビッ
ト線実施例のように、ワード線昇圧のためのリングオシ
レータを常時動作させるのではなく、オン，オフ動作さ
せることによって、無駄な消費電力を少なくすることが
できる。

【００６３】第１９図は、第１７図の比較検知回路を僅
かに変形した実施例の比較検知回路である。すなわち第
１７図における分圧抵抗ｒ_２の部分を、さらに抵抗ｒ
_２１，ｒ_２２に分け、それらの接続点と接地電位間にｎ
チャネルＭＯＳトランジスタＱ ₆₂を設けて、これを出力
制御信号Ｖ_ＲＯにより制御するようにしている。

【００６４】この実施例によれば、リーク補償の動作に
一定の不感帯が形成される。すなわち、ワード線電位Ｖ
_ＷＬが所定の値より高く、出力制御信号Ｖ_ＲＯが“Ｌ”
レベルの間、ＭＯＳトランジスタＱ₆₂はオフであり、こ
のときワード線電位ＶＷＬ側の分圧比は、ｒ_１／（ｒ
_２１＋ｒ_２２）である。つまり差動増幅回路に入力され
る電位は、 Ｖ_ＷＬ・（ｒ_２１＋ｒ_２２）／（ｒ_１＋ｒ_２１＋
ｒ_２２） となる。これがある値以下に低下したときに比較検知回
路が働いて制御信号Ｖ_{Ｒ Ｏ}＝“Ｈ”レベルとなり、リン
グオシレータが働く。そして制御信号Ｖ_ＲＯが“Ｈ”レ
ベルのとき、ＭＯＳトランジスタＱ₆₂はオンとなるた
め、ワード線電位Ｖ _ＷＬの入力側の分圧比は、ｒ_１／ｒ
_２１となる。このとき差動増幅回路に入力される電位
は、 Ｖ_ＷＬ・ｒ_２１／（ｒ_１＋ｒ_２１＋ｒ_２２） である。したがってリングオシレータが働いて低下した
ワード線電位Ｖ_ＷＬがある程度回復しても、差動増幅回
路には十分な“Ｈ”レベル入力とならないため、しばら
くはリングオシレータが動作しつづける。

【００６５】こうしてこの実施例によれば、ワード線電
位が低下するときと上昇するときのリーク補償回路のし
きい値が異なり、リーク補償回路に不感帯が生じる。し
たがってワード線電位がリーク補償によって発振すると
いう事態が防止される。

【００６６】

【発明の効果】以上詳細に説明したように本発明によれ
ば、電源電位Ｖ_ｃｃが高い場合のＴＤＤＢに対する保証
を確実にすることができ、またＶ_ｃｃが低い場合の
“Ｈ”レベル書き込みを十分に行うことができるワード
線駆動回路を有するＤＲＡＭを提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施例のＤＲＡＭにおけるワード線
駆動回路部の構成を示す図

【図２】第１図における第１の電位発生回路の構成を示
す図

【図３】同じく第１図のワード線昇圧回路を駆動するチ
ャージポンプ回路の構成を示す図

【図４】実施例のＤＲＡＭの全体構成を示すブロック図

【図５】第１図のワード線駆動回路の動作を説明するた
めのタイミング図

【図６】実施例により得られるワード線昇圧電位の電源
電位依存性を示す図

【図７】他の実施例のワード線昇圧回路を示す図

【図８】さらに他の実施例のワード線昇圧回路を示す図

【図９】第７図および第８図の実施例により得られるワ
ード線昇圧電位の電源電位依存性を示す図

【図１０】別の実施例のＤＲＡＭにおける第１の電位発
生回路の構成を示す図

【図１１】第１０図における第１の基準電位発生回路の
構成例を示す図

【図１２】第１０図における第２の基準電位発生回路の
構成例を示す図

【図１３】ＭＯＳトランジスタのしきい値電圧のゲート
酸化膜厚依存性を示す図

【図１４】第１０図の電位発生回路の出力電位特性を示
す図

【図１５】第１０図の電位発生回路を用いた実施例での
ワード線電位の電源電位依存性を示す図

【図１６】さらに別の実施例のＤＲＡＭにおけるワード
線リーク補償回路を示す図

【図１７】第１６図における比較検知回路の構成例を示
す図

【図１８】同じくリングオシレータの構成例を示す図

【図１９】第１７図の構成を変形した比較検知回路を示
す図

【図２０】従来のＤＲＡＭのワード線駆動回路を示す図

【図２１】同じくそのワード線昇圧電位の電源電位依存
性を示す図

【符号の説明】

１…ロウ・アドレス・バッファ、 ２…カラム・アドレス・バッファ、 ３…ＲＡＳ系制御回路、 ４…ＣＡＳ系制御回路、 ５…カラム・デコーダ、 ６…ロウ・デコーダ、 ７…ワード線昇圧回路、 ８…メモリセルアレイ、 ９…センスアンプ、 １０…入力バッファ、 １１…出力バッファ、 ２０₁ …第１の電位発生回路、 ２０₂ …第２の電位発生回路、 ２１₁ …第１の基準電位発生回路、 ２１₂ …第２の基準電位発生回路、 ２２₁ …第１の増幅回路、 ２２₂ …第２の増幅回路、 ２３…ワイヤードＯＲ結線、 ３１…比較検知回路、 ３２…リングオシレータ、 ３３…チャージポンプ回路

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【手続補正書】

【提出日】平成１２年１２月１８日（２０００．１２．
１８）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１１

【補正方法】変更

【補正内容】

【００１１】

【課題を解決するための手段】本発明は、選択されたワ
ード線に昇圧電位を与える第１及び第２のワード線昇圧
電位発生回路を有するダイナミック型半導体装置の制御
方法において、少なくとも前記第１のワード線昇圧電位
発生回路は外部電源電位を降圧する降圧電位発生回路の
出力電位を電源として動作し、前記降圧電位発生回路は
第１の基準電位発生回路から出力された電源電位に依存
しない第１の基準電位出力を入力とし、前記第１の基準
電位出力を前記降圧電位発生回路の出力電位と比較し、
前記降圧電位を発生し、前記ワード線昇圧電位は、前記
降圧電源電位を基準電位として、この基準電位と比較
し、ワード線昇圧電位が所定の値以下になったときに、
ワード線昇圧電位を昇圧させる前記第２のワード線昇圧
回路を持ち、前記第１の基準電位発生回路は同一チップ
上のＭＯＳトランジスタのしきい値を用いることによ
り、電源電圧に依存せずゲート絶縁膜厚に比例した部分
を持つ基準電位を発生し、前記ＭＯＳトランジスタはゲ
ート絶縁膜厚に比例したしきい値部分の絶対値がゲート
絶縁膜厚に比例しないしきい値部分の絶対値より大きな
しきい値を持ことを特徴とするダイナミック型半導体記
憶装置の制御方法を提供する。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１３

【補正方法】変更

【補正内容】

【００１３】本発明は、選択されたワード線に昇圧電位
を与えるワード線昇圧電位発生回路を有する半導体装置
において、前記ワード線昇圧電位発生回路は、選択され
たワード線に接続される第１の端子と駆動端子としての
第２の端子を持つ昇圧用キャパシタ（Ｃ_２）と、前記第
２の端子が“Ｌ”レベルに保持された状態で、前記第１
の端子を第１の電位（Ｖ_１）に予備充電する手段であっ
て充電時には容量結合により第１の電位にしきい値を加
えた値以上に昇圧された電位がゲートに入力し、ドレイ
ンが外部電源電位（Ｖ_ＣＣ）と接続され、ソースが前記
第１の端子に接続されるＮＭＯＳトランジスタ（Ｑ_１）
を有する充電回路と、前記第２の電位（Ｖ_２）として所
定の電源電圧範囲において外部電源電位（Ｖ_ＣＣ）の変
動に対する依存性の小さい電位を発生する降圧電位発生
回路（２０_１）と、前記第２の端子を“Ｌ”レベル状態
から第２の電位（Ｖ_２）に持ち上げることにより前記第
１の端子に昇圧電位を得るキャパシタ駆動回路とを備
え、前記第２の電位を発生する電位発生回路は、所定の
動作状態において外部電源電位に依存しない平坦な第１
の基準電位を発生する第１の基準電位発生回路からの出
力基準電位と外部電源電位を電源とする前記第２の電位
発生回路から発生される参照電位を比較しそれらを一致
させて発生する外部電源電位に依存しない第２の電位を
発生し、前記第１の基準電位は該半導体記憶装置上のＭ
ＯＳトランジスタのしきい値を基準として発生し、前記
ＭＯＳトランジスタはゲート絶縁膜厚に比例したしきい
値部分の絶対値がゲート絶縁膜厚に比例しないしきい値
部分の絶対値より大きなしきい値を持つことを特徴とす
るダイナミック型半導体記憶装置を提供する。

Claims (15)

【特許請求の範囲】
1. 【請求項１】 選択されたワード線に昇圧電位を与える
   第１及び第２のワード線昇圧電位発生回路を有するダイ
   ナミック型半導体装置の制御方法において、 少なくとも前記第１のワード線昇圧電位発生回路は外部
   電源電位を降圧する降圧電位発生回路の出力電位を電源
   として動作し、 前記降圧電位発生回路回路は第１の基準電位発生回路か
   ら出力された電源電位に依存しない第１の基準電位出力
   を入力とし、 前記第１の基準電位出力を前記降圧電位発生回路の出力
   電位と比較し、降圧電源電位を発生し、 前記ワード線昇圧電位は、前記降圧電源電位を基準電位
   として、この基準電位と比較し、ワード線昇圧電位が所
   定の値以下になったときに、ワード線昇圧電位を昇圧さ
   せる前記第２のワード線昇圧回路を持つことを特徴とす
   るダイナミック型半導体記憶装置の制御方法。
2. 【請求項２】 前記第１の基準電位発生回路は同一チッ
   プ上のＭＯＳトランジスタのしきい値を用いることによ
   り、電源電圧に依存せずゲート酸化膜厚に比例した部分
   を持つ基準電位を発生し、また前記ＭＯＳトランジスタ
   はゲート絶縁膜に比例したしきい値部分の絶対値がゲー
   ト絶縁膜に比例しないしきい値部分の絶対値より大きな
   しきい値を持つことを特徴とする請求項１記載のダイナ
   ミック型半導体記憶装置の制御方法。
3. 【請求項３】 前記第２のワード線昇圧回路はチャージ
   ポンプからなりワード線昇圧電位の電位検知はチャージ
   ポンプ動作時とチャージポンプ停止時とで検知電位を変
   えることを特徴とする請求項１記載の半導体記憶装置の
   制御方法。
4. 【請求項４】 選択されたワード線に昇圧電位を与える
   ワード線昇圧電位発生回路を有する半導体装置におい
   て、 前記ワード線昇圧電位発生回路は、 選択されたワード線に接続される第１の端子と駆動端子
   としての第２の端子を持つ昇圧用キャパシタと、 前記第２の端子が“Ｌ“レベルに保持された状態で、前
   記第１の端子を第１の電位（Ｖ_１）に予備充電する手段
   であって充電時には容量結合により第１の電位にしきい
   値を加えた値以上に昇圧された電位がゲートに入力し、
   ドレインが外部電源電位（Ｖ_ＣＣ）と接続され、ソース
   が前記第１の端子に接続されるＮＭＯＳトランジスタ
   （Ｑ_１）を有する充電回路と、 前記第２の電位（Ｖ_２）として所定の電源電圧範囲にお
   いて外部電源電位（Ｖ _ＣＣ）の変動に対する依存性の小
   さい電位を発生する降圧電位発生回路（２０_１）と、 前記第２の端子を“Ｌ”レベル状態から第２の電位（Ｖ
   _２）に持ち上げることにより前記第１の端子に昇圧電位
   を得るキャパシタ駆動回路と、 を備えることを特徴とするダイナミック型半導体記憶装
   置。
5. 【請求項５】 前記第２の電位を発生する電位発生回路
   は、所定の動作状態において外部電源電位に依存しない
   平坦な第１の基準電位を発生する第１の基準電位発生回
   路からの出力基準電位と外部電源電位を電源とする前記
   第２の電位発生回路から発生される参照電位を比較しそ
   れらを一致させて発生する、前記外部電源電位に依存し
   ない第２の電位を発生し、 前記第１の基準電位は該半導体記憶装置上のＭＯＳトラ
   ンジスタのしきい値を基準として発生し、また前記ＭＯ
   Ｓトランジスタはゲート絶縁膜に比例したしきい値部分
   の絶対値がゲート絶縁膜に比例しないしきい値部分の絶
   対値より大きなしきい値を持つことを特徴とする請求項
   ４記載のダイナミック型半導体記憶装置。
6. 【請求項６】 選択されたワード線に昇圧電位を与える
   ワード線昇圧電位発生回路を有する半導体装置におい
   て、 前記ワード線昇圧電位発生回路は、 選択されたワード線に接続される第１の端子と駆動端子
   としての第２の端子を持つ昇圧用キャパシタと、 前記第２の端子が“Ｌ“レベルに保持された状態で、前
   記第１の端子を第１の電位に予備充電するＮＭＯＳトラ
   ンジスタを有し、 前記第２の端子を“Ｌ“レベル状態から第２の電位であ
   る外部電源電位（Ｖ_{Ｃ Ｃ}）に持ち上げることにより前記
   第１の端子に昇圧電位を得るキャパシタ駆動回路と、 前記第１の電位を発生する電位発生回路は、所定の動作
   状態において外部電源電位に依存しない平坦な第１の基
   準電位を発生する第１の基準電位発生回路からの出力基
   準電位と前記第１の電位から発生される参照電位を比較
   しそれらを一致させて発生する、前記外部電源電位に依
   存しない第１の電位を発生し、前記第１の基準電位は該
   半導体記憶装置上のＭＯＳトランジスタのしきい値を基
   準として発生し、 また前記ＭＯＳトランジスタはゲート絶縁膜に比例した
   しきい値部分の絶対値がゲート絶縁膜に比例しないしき
   い値部分の絶対値より大きなしきい値を持つことを特徴
   とするダイナミック型半導体記憶装置。
7. 【請求項７】 前記ワード線のリークによる電位変動を
   補償すべく、昇圧電位の電位変動を検出してチャージポ
   ンプ回路を駆動するリングオシレータの動作を制御する
   電位補償回路を備えたことを特徴とする請求項４乃至６
   のいずれか１記載の半導体記憶装置。
8. 【請求項８】 前記ワード線昇圧電位の電位検知は所定
   の動作時に外部電源電位によらない電位と前記昇圧電位
   とを比較して検知することを特徴とする請求項４乃至７
   のいずれか１記載の半導体記憶装置。
9. 【請求項９】 前記ワード線昇圧電位の電位検知は前記
   ワード線昇圧回路の電源たる降圧電源電位と前記昇圧電
   位とを比較して検知することを特徴とする請求項４乃至
   ８のいずれか１記載の半導体記憶装置。
10. 【請求項１０】 前記ワード線昇圧電位の電位検知はチ
    ャージポンプ動作時とチャージポンプ停止時とで検知電
    位を変えることを特徴とする請求項７項記載の半導体記
    憶装置。
11. 【請求項１１】 選択されたワード線に昇圧電位を与え
    るワード線昇圧電位発生回路を有する半導体記憶装置に
    おいて、 前記ワード線昇圧電位発生回路は、前記ワード線のリー
    クによる電位変動を補償すべく、昇圧電位の電位変動を
    検出してチャージポンプ回路を駆動するリングオシレー
    タの動作を制御する電位補償回路を備え、 前記ワード線昇圧電位の電位検知は所定の動作時に外部
    電源電位によらない電位と前記昇圧電位とを比較して検
    知し、前記基準電位は該半導体記憶装置上のＭＯＳトラ
    ンジスタのしきい値を基準として発生することにより電
    源電圧によらず、 また前記ＭＯＳトランジスタはゲート絶縁膜に比例した
    しきい値部分の絶対値がゲート絶縁膜に比例しないしき
    い値部分の絶対値より大きなしきい値を持つことを特徴
    とするダイナミック型半導体記憶装置。
12. 【請求項１２】 選択されたワード線に昇圧電位を与え
    るワード線昇圧電位発生回路を有する半導体記憶装置に
    おいて、 前記ワード線昇圧電位発生回路は、前記ワード線のリー
    クによる電位変動を補償すべく、昇圧電位の電位変動を
    検出してチャージポンプ回路を駆動するリングオシレー
    タの動作を制御する電位補償回路を備え、 前記ワード線昇圧電位の電位検知は所定の動作時に外部
    電源電位によらない電位と前記昇圧電位とを比較して検
    知し、前記ワード線昇圧電位の電位検知はチャージポン
    プ動作時とチャージポンプ停止時とで検知電位レベルを
    変えることを特徴とする半導体記憶装置。
13. 【請求項１３】 前記基準電位は該半導体記憶装置上の
    ＭＯＳトランジスタのしきい値を基準として発生するこ
    とにより電源電圧によらず、また前記ＭＯＳトランジス
    タはゲート絶縁膜に比例したしきい値部分の絶対値がゲ
    ート絶縁膜に比例しないしきい値部分の絶対値より大き
    なしきい値を持つことを特徴とする請求項１２記載のダ
    イナミック型半導体記憶装置。
14. 【請求項１４】 オンチップ上に形成されたＭＯＳトラ
    ンジスタのしきい値に応じた電位を第１の基準電位とし
    て発生し、前記第１の基準電位をオペアンプの入力と
    し、前記オペアンプ出力電位を外部電源電位をソースと
    するＰＭＯＳトランジスタのゲートに入力し、前記ＰＭ
    ＯＳのドレインよりの出力に応じた参照電位と前記第１
    の基準電位と比較し等しくなるよう帰還をかけ増幅する
    ことにより、第２の基準電位（Ｖ_１）を発生し、 前記第２の基準電位（Ｖ_１）に応じた電位と、内部電源
    電位（Ｖ_ＷＬ）に応じた電位とをカレントミラー型オペ
    アンプに入力しそれらが等しくなるよう帰還をかけるこ
    とにより内部電源電位を発生させることを特徴とする半
    導体記憶装置。
15. 【請求項１５】 前記第２の基準電位は、前記第１の基
    準電位（Ｖ_ｃ１）に応じた基準電位出力（Ｖ_ａ１）と外
    部電源電位に応じて変化する第３の基準電位出力（Ｖ
    _ａ２）を直接接続して得られることを特徴とする請求項
    １４記載の半導体記憶装置。