JP2001060667A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2001060667A JP2001060667A JP11236548A JP23654899A JP2001060667A JP 2001060667 A JP2001060667 A JP 2001060667A JP 11236548 A JP11236548 A JP 11236548A JP 23654899 A JP23654899 A JP 23654899A JP 2001060667 A JP2001060667 A JP 2001060667A
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- output
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 電源投入時のノード電位を電源電圧へ固定す
るプルアップ抵抗、あるい接地電圧へ固定するプルダウ
ン抵抗を外部に設けること必要とせず、かつプログラマ
ブルに変更できる半導体集積回路を提供する。 【解決手段】 外部端子へ接続される入出力バッファを
有し、外部端子と接地電圧との間に縦続接続されるプル
ダウン抵抗およびＮチャネル電解効果トランジスタを備
え、リセット信号でセットされ、入出力信号のいずれか
がハイレベルになったときにリセットされるＲＳフリッ
プフロップ回路の出力信号により前記Ｎチャネル電解効
果トランジスタのゲート電圧を制御し、プルダウン抵抗
を接地電位に接続制御する。
るプルアップ抵抗、あるい接地電圧へ固定するプルダウ
ン抵抗を外部に設けること必要とせず、かつプログラマ
ブルに変更できる半導体集積回路を提供する。 【解決手段】 外部端子へ接続される入出力バッファを
有し、外部端子と接地電圧との間に縦続接続されるプル
ダウン抵抗およびＮチャネル電解効果トランジスタを備
え、リセット信号でセットされ、入出力信号のいずれか
がハイレベルになったときにリセットされるＲＳフリッ
プフロップ回路の出力信号により前記Ｎチャネル電解効
果トランジスタのゲート電圧を制御し、プルダウン抵抗
を接地電位に接続制御する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
に関し、特に半導体基板上に構成される入出力回路に関
する。
に関し、特に半導体基板上に構成される入出力回路に関
する。
【０００２】
【従来の技術】図２は、信号の入出力を伴う装置に設け
られる従来の入出力回路を示す回路構成図である。図２
に示す従来の入出力回路において、出力バッファ（ＢＦ
１）は、出力イネーブル信号（ＥＮＢ１）により制御さ
れ、入力バッファ（ＢＦ２）は、入力イネーブル信号
（ＥＮＢ２）により制御される。
られる従来の入出力回路を示す回路構成図である。図２
に示す従来の入出力回路において、出力バッファ（ＢＦ
１）は、出力イネーブル信号（ＥＮＢ１）により制御さ
れ、入力バッファ（ＢＦ２）は、入力イネーブル信号
（ＥＮＢ２）により制御される。
【０００３】
【発明が解決しようとする課題】上述した従来の入出力
回路では、出力端子として使用する場合、ノード（ＮＯ
ＤＥ１）はハイインピーダンスとなり、ノード（ＮＯＤ
Ｅ１）へと接続される後段回路の入力回路の状態が不安
定なものとなる。そのため、システムリセット後にノー
ド（ＮＯＤＥ１）を安定させるため、ノード（ＮＯＤＥ
１）には半導体集積回路外に、接地電圧へ固定するため
の外付けプルダウン抵抗、あるいは電源電圧へ固定する
ための外付けプルアップ抵抗を設ける必要があった。
回路では、出力端子として使用する場合、ノード（ＮＯ
ＤＥ１）はハイインピーダンスとなり、ノード（ＮＯＤ
Ｅ１）へと接続される後段回路の入力回路の状態が不安
定なものとなる。そのため、システムリセット後にノー
ド（ＮＯＤＥ１）を安定させるため、ノード（ＮＯＤＥ
１）には半導体集積回路外に、接地電圧へ固定するため
の外付けプルダウン抵抗、あるいは電源電圧へ固定する
ための外付けプルアップ抵抗を設ける必要があった。
【０００４】この発明の目的は、半導体基板上に構成さ
れる入出力回路において、電源投入時のノード電位を接
地電圧へ固定するために必要とされるプルダウン抵抗、
あるいは電源電圧へ固定するために必要とされるプルア
ップ抵抗を外部に設けること必要とせず、かつプログラ
マブルに変更できる半導体集積回路を提供することにあ
る。
れる入出力回路において、電源投入時のノード電位を接
地電圧へ固定するために必要とされるプルダウン抵抗、
あるいは電源電圧へ固定するために必要とされるプルア
ップ抵抗を外部に設けること必要とせず、かつプログラ
マブルに変更できる半導体集積回路を提供することにあ
る。
【０００５】
【課題を解決するための手段】この発明は、システムリ
セット時に入出力端子をプルダウンする素子を設け、リ
セット信号でセットされ、入出力信号のいずれかがハイ
レベルになったときにリセットされるＲＳフリップフロ
ップ回路の出力信号により前記プルダウンする素子を接
地電位に接続制御することを特徴とする。
セット時に入出力端子をプルダウンする素子を設け、リ
セット信号でセットされ、入出力信号のいずれかがハイ
レベルになったときにリセットされるＲＳフリップフロ
ップ回路の出力信号により前記プルダウンする素子を接
地電位に接続制御することを特徴とする。
【０００６】また、この発明は、システムリセット時に
入出力端子をプルアップする素子を設け、リセット信号
でセットされ、入出力信号のいずれかがハイレベルにな
ったときにリセットされるＲＳフリップフロップ回路の
出力信号により前記プルアップする素子を電源電位に接
続制御する。
入出力端子をプルアップする素子を設け、リセット信号
でセットされ、入出力信号のいずれかがハイレベルにな
ったときにリセットされるＲＳフリップフロップ回路の
出力信号により前記プルアップする素子を電源電位に接
続制御する。
【０００７】
【発明の実施の形態】次に、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【０００８】図１は、この発明の半導体集積回路の第１
の実施の形態を示す回路構成図である。図１に示す半導
体集積回路は、ノード（ＮＯＤＥ２）とノード（ＮＯＤ
Ｅ１）との間に、出力イネーブル信号（ＥＮＢ１）によ
り制御される出力バッファ（ＢＦ１）を備え、ノード
（ＮＯＤＥ３）とノード（ＮＯＤＥ１）との間に、入力
イネーブル信号（ＥＮＢ２）により制御される入力バッ
ファ（ＢＦ２）を備える。
の実施の形態を示す回路構成図である。図１に示す半導
体集積回路は、ノード（ＮＯＤＥ２）とノード（ＮＯＤ
Ｅ１）との間に、出力イネーブル信号（ＥＮＢ１）によ
り制御される出力バッファ（ＢＦ１）を備え、ノード
（ＮＯＤＥ３）とノード（ＮＯＤＥ１）との間に、入力
イネーブル信号（ＥＮＢ２）により制御される入力バッ
ファ（ＢＦ２）を備える。
【０００９】また、ノード（ＮＯＤＥ１）と接地電圧間
には、プルダウン抵抗１１とＮチャネル電解効果トラン
ジスタ１２が縦続して接続されている。ノード（ＮＯＤ
Ｅ２）とノード（ＮＯＤＥ３）は、論理和回路１３の入
力に接続され、論理和回路１３の出力は、ＲＳフリップ
フロップ回路１４のリセット端子（Ｒ）に接続されてい
る。
には、プルダウン抵抗１１とＮチャネル電解効果トラン
ジスタ１２が縦続して接続されている。ノード（ＮＯＤ
Ｅ２）とノード（ＮＯＤＥ３）は、論理和回路１３の入
力に接続され、論理和回路１３の出力は、ＲＳフリップ
フロップ回路１４のリセット端子（Ｒ）に接続されてい
る。
【００１０】ＲＳフリップフロップ回路１４のセット端
子（Ｓ）にはリセット信号（ＲＳＴ）が入力され、出力
（Ｑ）は、Ｎチャネル電解効果トランジスタ１２のゲー
トに接続されている。
子（Ｓ）にはリセット信号（ＲＳＴ）が入力され、出力
（Ｑ）は、Ｎチャネル電解効果トランジスタ１２のゲー
トに接続されている。
【００１１】論理和回路１３とＲＳフリップフロップ回
路１４は制御回路１５を構成し、Ｎチャネル電解効果ト
ランジスタ１２のゲート電圧を制御する。
路１４は制御回路１５を構成し、Ｎチャネル電解効果ト
ランジスタ１２のゲート電圧を制御する。
【００１２】次に、図１に示す実施の形態の回路動作を
説明する。
説明する。
【００１３】図１において、システムリセット時は、Ｒ
Ｓフリップフロップ回路１４のセット端子（Ｓ）にリセ
ット信号（ＲＳＴ）が入力されることにより、ＲＳフリ
ップフロップ回路１４の出力（Ｑ）は、“Ｈ”になる。
このため、ＲＳフリップフロップ回路１４の出力（Ｑ）
にゲートが接続されたＮチャネル電解効果トランジスタ
１２はＯＮとなり、ノード（ＮＯＤＥ１）は接地電圧へ
プルダウンされる。
Ｓフリップフロップ回路１４のセット端子（Ｓ）にリセ
ット信号（ＲＳＴ）が入力されることにより、ＲＳフリ
ップフロップ回路１４の出力（Ｑ）は、“Ｈ”になる。
このため、ＲＳフリップフロップ回路１４の出力（Ｑ）
にゲートが接続されたＮチャネル電解効果トランジスタ
１２はＯＮとなり、ノード（ＮＯＤＥ１）は接地電圧へ
プルダウンされる。
【００１４】入出力バッファ（ＢＦ１，ＢＦ２）使用時
には、出力イネーブル信号（ＥＮＢ１）あるいは入力イ
ネーブル信号（ＮＥＢ２）のいずれかが入力される。出
力イネーブル信号（ＥＮＢ１）が入力され、ノード（Ｎ
ＯＤＥ１）を出力端子として使用する場合は、ノード
（ＮＯＤＥ１）は、ノード（ＮＯＤＥ２）のレベルに設
定され、入力イネーブル信号（ＮＥＢ２）が入力され、
ノード（ＮＯＤＥ１）を入力端子として使用する場合は
ハイインピーダンスに設定される。
には、出力イネーブル信号（ＥＮＢ１）あるいは入力イ
ネーブル信号（ＮＥＢ２）のいずれかが入力される。出
力イネーブル信号（ＥＮＢ１）が入力され、ノード（Ｎ
ＯＤＥ１）を出力端子として使用する場合は、ノード
（ＮＯＤＥ１）は、ノード（ＮＯＤＥ２）のレベルに設
定され、入力イネーブル信号（ＮＥＢ２）が入力され、
ノード（ＮＯＤＥ１）を入力端子として使用する場合は
ハイインピーダンスに設定される。
【００１５】次に、この発明の第２の実施の形態につい
て説明する。
て説明する。
【００１６】図２は、この発明の半導体集積回路の第２
の実施の形態を示す回路構成図である。上述した第１の
実施の形態では、プルダウン抵抗と接地電圧間にＮチャ
ネル電界効果トランジスタを接続した構成としたが、プ
ルダウン抵抗に替えてプルアップ抵抗とし、そのプルア
ップ抵抗と電源電圧間に接続されたＰチャネル電界効果
トランジスタで構成した場合も、この発明が目的とする
効果を達成することが可能であることは明白である。
の実施の形態を示す回路構成図である。上述した第１の
実施の形態では、プルダウン抵抗と接地電圧間にＮチャ
ネル電界効果トランジスタを接続した構成としたが、プ
ルダウン抵抗に替えてプルアップ抵抗とし、そのプルア
ップ抵抗と電源電圧間に接続されたＰチャネル電界効果
トランジスタで構成した場合も、この発明が目的とする
効果を達成することが可能であることは明白である。
【００１７】図２においては、電源電圧ＶccとＮＯＤＥ
１との間には、Ｐチャネルトランジスタ１６とプルアッ
プ抵抗１７が縦続接続されており、ＲＳフリップフロッ
プ回路１４の出力（Ｑ）が、インバータ１８を介してＰ
チャネル電解効果トランジスタ１６のゲートに接続され
ている。その他は第１の実施の形態と同じ構成である。
１との間には、Ｐチャネルトランジスタ１６とプルアッ
プ抵抗１７が縦続接続されており、ＲＳフリップフロッ
プ回路１４の出力（Ｑ）が、インバータ１８を介してＰ
チャネル電解効果トランジスタ１６のゲートに接続され
ている。その他は第１の実施の形態と同じ構成である。
【００１８】上述した回路構成により、この実施の形態
では、電源投入時のノード電位を接地電圧へ固定するた
めに必要とされるプルダウン抵抗、あるいは電源電圧へ
固定するために必要とされるプルアップ抵抗を外部に設
けること必要とせず、かつプログラマブルに変更するこ
とができる。したがって、半導体集積回路内部にプルダ
ウン抵抗あるいはプルアップ抵抗を構成し、かつシステ
ムリセット信号、イネーブル信号により制御される制御
回路も半導体集積回路内部に構成することができる。
では、電源投入時のノード電位を接地電圧へ固定するた
めに必要とされるプルダウン抵抗、あるいは電源電圧へ
固定するために必要とされるプルアップ抵抗を外部に設
けること必要とせず、かつプログラマブルに変更するこ
とができる。したがって、半導体集積回路内部にプルダ
ウン抵抗あるいはプルアップ抵抗を構成し、かつシステ
ムリセット信号、イネーブル信号により制御される制御
回路も半導体集積回路内部に構成することができる。
【００１９】
【発明の効果】以上説明したように、この発明は、プル
ダウン抵抗あるいはプルアップ抵抗を外部に必要とせ
ず、入出力端子を構成することができ、半導体集積回路
内部にプルダウン抵抗、プルアップ抵抗を構成し、かつ
システムリセット信号、イネーブル信号により制御され
る制御回路も半導体集積回路内部に構成することができ
る。
ダウン抵抗あるいはプルアップ抵抗を外部に必要とせ
ず、入出力端子を構成することができ、半導体集積回路
内部にプルダウン抵抗、プルアップ抵抗を構成し、かつ
システムリセット信号、イネーブル信号により制御され
る制御回路も半導体集積回路内部に構成することができ
る。
【図１】この発明の半導体集積回路の第１の実施の形態
を示す回路構成図である。
を示す回路構成図である。
【図２】この発明の半導体集積回路の第２の実施の形態
を示す回路構成図である。
を示す回路構成図である。
【図３】従来の入出力回路を示す回路構成図である。
１１ プルダウン抵抗 １２ Ｎチャネル電解効果トランジスタ １３ 論理和回路 １４ ＲＳフリップフロップ回路 １５ 制御回路 １６ Ｐチャネル電解効果トランジスタ １７ プルアップ抵抗 １８ インバータ ＢＦ１ 出力バッファ ＢＦ２ 入力バッファ ＥＮＢ１ 出力イネーブル信号 ＥＮＢ２ 入力イネーブル信号 ＮＯＤＥ１，ＮＯＤＥ２，ＮＯＤＥ３ ノード ＲＳＴ リセット信号
Claims (6)
- 【請求項１】システムリセット時に入出力端子をプルダ
ウンする素子を設け、リセット信号でセットされ、入出
力信号のいずれかがハイレベルになったときにリセット
されるＲＳフリップフロップ回路の出力信号により前記
プルダウンする素子を接地電位に接続制御することを特
徴とする半導体集積回路。 - 【請求項２】外部端子へ接続される入出力バッファを有
し、外部端子と接地電圧との間にプルダウン抵抗および
Ｎチャネル電解効果トランジスタを縦続接続し、リセッ
ト信号でセットされ、入出力信号のいずれかがハイレベ
ルになったときにリセットされるＲＳフリップフロップ
回路の出力信号により前記Ｎチャネル電解効果トランジ
スタのゲート電圧を制御することを特徴とする半導体集
積回路。 - 【請求項３】第１のノードと第２のノードとの間に接続
され、出力イネーブル信号により制御される出力バッフ
ァと、 第１のノードと第３のノードとの間に接続され、入力イ
ネーブル信号により制御される入力バッファと、 第１のノードと接地電圧との間に縦続接続されるプルダ
ウン抵抗およびＮチャネル電解効果トランジスタと、 第２のノードと第３のノードが入力接続される論理和回
路と、 前記論理和回路の出力がリセット端子に接続され、リセ
ット信号がセット端子に入力され、Ｑ出力がＮチャネル
電解効果トランジスタのゲートに接続されるＲＳフリッ
プフロップ回路と、を備えることを特徴とする半導体集
積回路。 - 【請求項４】システムリセット時に入出力端子をプルア
ップする素子を設け、リセット信号でセットされ、入出
力信号のいずれかがハイレベルになったときにリセット
されるＲＳフリップフロップ回路の出力信号により前記
プルアップする素子を電源電位に接続制御することを特
徴とする半導体集積回路。 - 【請求項５】外部端子へ接続される入出力バッファを有
し、外部端子と接地電圧との間にプルアップ抵抗および
Ｐチャネル電解効果トランジスタを縦続接続し、リセッ
ト信号でセットされ、入出力信号のいずれかがハイレベ
ルになったときにリセットされるＲＳフリップフロップ
回路の出力信号により前記Ｐチャネル電解効果トランジ
スタのゲート電圧を制御することを特徴とする半導体集
積回路。 - 【請求項６】第１のノードと第２のノードとの間に接続
され、出力イネーブル信号により制御される出力バッフ
ァと、 第１のノードと第３のノードとの間に接続され、入力イ
ネーブル信号により制御される入力バッファと、 第１のノードと電源電圧との間に縦続接続されるプルア
ップ抵抗およびＰチャネル電解効果トランジスタと、 第２のノードと第３のノードが入力接続される論理和回
路と、 前記論理和回路の出力がリセット端子に接続され、リセ
ット信号がセット端子に入力されるＲＳフリップフロッ
プ回路と、 ＲＳフリップフロップ回路のＱ出力が入力接続され、出
力がＰチャネル電解効果トランジスタのゲートに接続さ
れるインバータと、を備えることを特徴とする半導体集
積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11236548A JP2001060667A (ja) | 1999-08-24 | 1999-08-24 | 半導体集積回路 |
| US09/644,045 US6335648B1 (en) | 1999-08-24 | 2000-08-23 | Circuit using internal pull-up/pull-down resistor during reset |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11236548A JP2001060667A (ja) | 1999-08-24 | 1999-08-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001060667A true JP2001060667A (ja) | 2001-03-06 |
Family
ID=17002297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11236548A Pending JP2001060667A (ja) | 1999-08-24 | 1999-08-24 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6335648B1 (ja) |
| JP (1) | JP2001060667A (ja) |
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| JP2006279273A (ja) * | 2005-03-28 | 2006-10-12 | Oki Electric Ind Co Ltd | インタフェース回路 |
| JP2012113470A (ja) * | 2010-11-24 | 2012-06-14 | Funai Electric Co Ltd | 電子機器 |
| US8564338B2 (en) | 2008-03-03 | 2013-10-22 | Thomson Licensing | Switchable load for initializing an output voltage of a power supply |
| JPWO2016079639A1 (ja) * | 2014-11-20 | 2017-11-02 | 株式会社半導体エネルギー研究所 | 半導体装置、回路基板および電子機器 |
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| US6998884B2 (en) * | 2003-12-31 | 2006-02-14 | Atmel Corporation | Circuit for auto-clamping input pins to a definite voltage during power-up or reset |
| US6986521B1 (en) * | 2004-10-13 | 2006-01-17 | Chung Shan Institute Of Science And Technology | Vibration suppressed bicycle structure |
| JP2006303300A (ja) * | 2005-04-22 | 2006-11-02 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| US7683655B2 (en) | 2007-01-16 | 2010-03-23 | Atmel Automotive Gmbh | Integrated circuit |
| EP2255440A1 (en) * | 2008-03-16 | 2010-12-01 | Nxp B.V. | Methods, circuits, systems and arrangements for undriven or driven pins |
| US7990128B2 (en) * | 2008-04-25 | 2011-08-02 | Infineon Technologies Ag | Circuit and method for pulling a potential at a node towards a feed potential |
| US9417640B2 (en) * | 2014-05-09 | 2016-08-16 | Macronix International Co., Ltd. | Input pin control |
| CN110098826A (zh) * | 2019-04-19 | 2019-08-06 | 深圳市泰信通信息技术有限公司 | 芯片电路及其控制状态的检测方法、电子设备及介质 |
| WO2021211112A1 (en) * | 2020-04-15 | 2021-10-21 | Hewlett-Packard Development Company, L.P. | Reset signal generation |
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| US5500611A (en) * | 1994-09-30 | 1996-03-19 | Cirrus Logic, Inc. | Integrated circuit with input/output pad having pullup or pulldown |
| JP3415347B2 (ja) * | 1995-10-25 | 2003-06-09 | Ｎｅｃエレクトロニクス株式会社 | マイクロコンピュータの動作モード設定用入力回路 |
| US5963047A (en) * | 1996-07-23 | 1999-10-05 | Pericom Semiconductor Corp. | Noise supression using neighbor-sensing for a CMOS output buffer with a large DC current sink |
| JPH11215031A (ja) * | 1998-01-28 | 1999-08-06 | Rohm Co Ltd | 電子機器 |
-
1999
- 1999-08-24 JP JP11236548A patent/JP2001060667A/ja active Pending
-
2000
- 2000-08-23 US US09/644,045 patent/US6335648B1/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2012113470A (ja) * | 2010-11-24 | 2012-06-14 | Funai Electric Co Ltd | 電子機器 |
| JPWO2016079639A1 (ja) * | 2014-11-20 | 2017-11-02 | 株式会社半導体エネルギー研究所 | 半導体装置、回路基板および電子機器 |
| JP2024022617A (ja) * | 2014-11-20 | 2024-02-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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| Publication number | Publication date |
|---|---|
| US6335648B1 (en) | 2002-01-01 |
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