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JP2000216367A - 集積回路デバイス - Google Patents

集積回路デバイス

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Publication number
JP2000216367A
JP2000216367A JP12157A JP2000012157A JP2000216367A JP 2000216367 A JP2000216367 A JP 2000216367A JP 12157 A JP12157 A JP 12157A JP 2000012157 A JP2000012157 A JP 2000012157A JP 2000216367 A JP2000216367 A JP 2000216367A
Authority
JP
Japan
Prior art keywords
substrate
integrated circuit
device substrate
silicon wafer
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP12157A
Other languages
English (en)
Inventor
William Graham Easter
グラハム イースター ウィリアム
Arthur Goodwin Charles
アーサー グッドウィン チャールズ
Aiman Shibibu Mohammed
アイマン シビブ モハメッド
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nokia of America Corp
Original Assignee
Lucent Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lucent Technologies Inc filed Critical Lucent Technologies Inc
Publication of JP2000216367A publication Critical patent/JP2000216367A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

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  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 外側で電気的接続を行うパッケージステップ
を必要とすることなく、デバイスそのものの内部で電気
的接続を提供すること。 【解決手段】 本発明は、上部表面と底部表面を有する
デバイス基板１，１３を有し、そのデバイス基板は、導
電性バイアス１１を有し、その導電性バイアスは、前記
デバイス基板の底部表面から上部表面に伸び、前記導電
性バイアスの壁は、絶縁層９により前記デバイス基板か
ら分離されていることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路デバイス
に関し、特に上部表面と底部に導電性バイアスを有する
集積回路デバイスに関する。
【０００２】
【従来の技術】誘電体絶縁（dielectric isolated;Ｄ
Ｉ）のウェハーの製造においては、通常露出した絶縁性
二酸化層を具備するシリコン製ハンドルウェハーをこの
二酸化シリコン層が、それらの間にくるようにデバイス
ウェハーに接着している。このような絶縁層が存在する
ことは利点があり、特に高電圧回路を製造する際に絶縁
を提供すのに必要な厚さを容易に形成できるからであ
る。しかし、たとえば接地パスを形成するために、デバ
イスの上部表面と底部表面との間で電気的接続を必要と
する場合には、このようなＤＩウェハーからは素子に外
部で電気的接続を行う必要がある。通常ケースからデバ
イスの上部表面の接点用パッドにワイヤをボンディング
すること、ハンダ付けすること、あるいは導電性エポキ
シで接着する事によりデバイスをケースに取り付けるこ
とにより行われている。
【０００３】
【発明が解決しようとする課題】本発明の目的は、外側
で行う導電路形成のステップを必要とすることなく、デ
バイスそのものの内部で電気的接続を提供することであ
る。
【０００４】
【課題を解決するための手段】本発明の集積回路デバイ
スは、各請求項に記載した特徴を有する。
【０００５】
【発明の実施の形態】図１において基板１は、トレンチ
３と上部表面５と底部表面７とを有する。図２は、絶縁
層９が基板１の上部表面５の上とトレンチ３の中に形成
され、それによりデバイス基板を絶縁層９により絶縁し
ている。その後、導電性材料層１１が図３に示すように
絶縁層９の上のトレンチ３の中に形成される。導電性材
料層１１を平面化して絶縁層９が露出するまで（図４に
示すように絶縁層９が露出するまで）過剰なトレンチ３
を取り除く。次に図５は、基板１が反転され導電性のハ
ンドル用基板１３に接続された後の基板１の状態を示
す。今度は、底部表面７がこのデバイスウェハーの上部
表面となる。そして、底部表面７を平面化して、図６に
示すように導電性材料層１１を露出させる。かくして導
電性材料層１１が導電性バイアスとなり、図６では、同
図において、電流１５が新たな上部表面となった底部表
面７から導電性のハンドル用基板１３にこのようにして
得られた構造体の中を流れ、そしてかつ、導電性材料層
１１と基板１との間で絶縁層９により絶縁性を維持して
いる。図７は、絶縁層９により包囲された導電性材料層
１１を有する複数のデバイスを含むデバイスウェハーの
上面図である。そしてこの絶縁層９が、図１から導電性
材料を絶縁している。図７は、デバイスごとに一本のバ
イアスを示しているが、各デバイスに複数のバイアスを
有することも可能である。
【０００６】上記に説明したプロセスは、好ましいもの
ではあるが、第一回目の平面化ステップは選択的事項で
あり、トレンチに隣接する導電体を除去するためにマス
クとエッチングプロセスで置換することもできる。同様
に、ハンドル用基板への接合も選択的事項である。上部
表面５上の酸化物をエッチングで除去し、デバイス基板
を金属化してその表面をパッケージするケースに接合す
ることもできる。
【０００７】本発明の基板１は、Ｓｉ、Ｇｅ、ＧａＡｓ
等の半導体で形成されるが、シリコンが最も好ましい。
【０００８】トレンチの形成は、従来のマスキングとエ
ッチングにより行うことができる。本明細書において
は、トレンチは基板内を貫通して伸びる特徴物ではない
が、またトレンチは必ずしも長方体でなくてもよく円形
でも良い。同様に、本明細書におけるバイアスは、二つ
の層の間で導通性を提供できるものとしてきて定義され
るが、必ずしも円形である必要はない。
【０００９】絶縁材料は、窒化シリコンとダイヤモンド
を含むが二酸化シリコンが好ましい。その理由は、二酸
化シリコンはシリコンに対する接着剤として機能するか
らである。二酸化シリコンの厚さは、高電圧用には０．
１〜１０μｍの範囲であり、０．５〜１μｍが好まし
い。４００ボルトのデバイスに対しては、４μｍが好ま
しい。例えば、１ボルトのような低電圧に対しては、絶
縁用にバイアスの壁には１ｎｍの厚さでよいが、平面化
する要件から接合を行うためにデバイスウェハーの上部
表面５上に、さらに余分の酸化物を形成する必要があ
る。
【００１０】二酸化シリコンの形成は、従来技術で行え
るもので例えば、熱酸化、プラズマ強化のテトラエチル
オルソシリケート（tetraethylorthosilicate）を含
む。接合方法は,従来技術のもので,その詳細は,米国特
許第４,８７８,９５７号と第４,８８３,２１５号に開示
されている。
【００１１】導電材料は、タングステン、銅、アルミ、
ドープしたポリシリコン等を含むがドープしたポリシリ
コンが好ましい。導電体の形成は、例えば、ＣＶＤまた
はＰＶＤのような従来技術で行うことができる。
【００１２】平面化プロセスは、化学機械研磨で行うこ
ともできる。ＤＩウェハーの平面化ステップは、従来公
知のもので、その詳細は米国特許第５，３６６，９２４
号を参照のこと。トレンチに隣接する過剰な導電材料
は、マスキングとエッチングにより除去することもでき
る。
【００１３】好ましいハンドル用基板は導電性を与える
ためにドープしたシリコンである。
【００１４】
【発明の効果】本発明は、接地を与えるためにウェハー
すなわちデバイスの上部表面から底部表面まで、電気的
接続を与える方法を提供できる。本発明の方法は、デバ
イスあるいはハンドル用基板の背面の電位（Ｖ）を制御
するのが好ましいようなアプリケーションで用いること
ができる。例えば、本発明によれば下部基板を制御ゲー
トとして用い、これにより上部ゲートに加えてさらに下
部ゲートを具備する相補型の金属ー酸化物ー半導体を形
成できる。さらにまた、本発明は、バイポーラデバイス
の誘導された埋め込まれた層をシュミレートするのにも
用いることができるが、これは電子あるいはホールの濃
度を上げることにより、蓄積層あるいは反転層を誘導す
ることにより、ドーパントの使用をなくすことができ
る。これはハンドルウェハーがない場合あるいはハンド
ルウェハーが導電性パスを具備するような実施例におい
て、基板の背面にバイアスをかけることにより行われ
る。
【図面の簡単な説明】
【図１】本発明による第１ステップ時の集積回路の断面
図。
【図２】本発明による第２ステップ時の集積回路の断面
図。
【図３】本発明による第３ステップ時の集積回路の断面
図。
【図４】本発明による第４ステップ時の集積回路の断面
図。
【図５】本発明による第５ステップ時の集積回路の断面
図。
【図６】本発明による第１ステップ時の集積回路の断面
図。
【図７】複数のデバイスを含むデバイスウェハの上面
図。
【符号の説明】
１ 基板 ３ トレンチ ５ 上部表面 ７ 底部表面 ９ 絶縁層 １１ 導電性材料層 １３ ハンドル用基板
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 チャールズ アーサー グッドウィン アメリカ合衆国、19610 ペンシルヴェニ ア、ワイオミッシング、カーマン ドライ ブ 819 (72)発明者 モハメッド アイマン シビブ アメリカ合衆国、19610 ペンシルヴェニ ア、ワイオミッシング、ティンバーライン ドライブ 19

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 上部表面と底部表面を有するデバイス基
    板（１，１３）を有し、前記デバイス基板（１，１３）
    は、導電性バイアス（１１）を有し、前記導電性バイア
    ス（１１）は、前記デバイス基板の底部表面から上部表
    面に伸び、前記導電性バイアス（１１）の壁は、絶縁層
    （９）によりデバイス基板から分離されていることを特
    徴とする集積回路デバイス。
  2. 【請求項２】 前記デバイス基板に接着されるハンドル
    用基板（１３）をさらに有することを特徴とする請求項
    １記載の集積回路デバイス。
  3. 【請求項３】 前記ハンドル用基板（１３）は、ドープ
    したシリコン製ウェハーであることを特徴とする請求項
    ２記載の集積回路デバイス。
  4. 【請求項４】 前記デバイス基板（１）は、シリコンウ
    ェハーであることを特徴とする請求項１記載の集積回路
    デバイス。
  5. 【請求項５】 前記導電性バイアス（１１）は、ドープ
    したポリシリコン製であることを特徴とする請求項１記
    載の集積回路デバイス。
  6. 【請求項６】 前記絶縁層（９）の厚さは、０．１〜１
    ０μｍの範囲であるのことを特徴とする請求項１記載の
    集積回路デバイス。
  7. 【請求項７】 前記絶縁層（９）の厚さは、０．５〜４
    μｍの範囲であることを特徴とする請求項１記載の集積
    回路デバイス。
  8. 【請求項８】 上部表面と底部表面を有するデバイス基
    板（１，１３）を有し、前記デバイス基板（１，１３）
    は、導電性バイアス（１１）を有し、前記導電性バイア
    ス（１１）は、前記デバイス基板の底部表面から上部表
    面に伸び、前記導電性バイアス（１１）の壁は、絶縁層
    （９）によりデバイス基板から分離されており、前記デ
    バイス基板（１）は、ハンドル用基板（１３）に接着さ
    れていることを特徴とする集積回路デバイス。
  9. 【請求項９】 上部表面と底部表面を有するデバイスシ
    リコン製ウェハーを有し、前記デバイスシリコン製ウェ
    ハーは、ドープしたシリコン製バイアスを有し、前記ド
    ープしたシリコン製バイアスは、前記デバイスシリコン
    製ウェハーの底部表面から上部表面に伸び、前記ドープ
    したシリコン製バイアスの壁は、二酸化シリコン層によ
    りデバイスシリコン製ウェハーから分離されており、前
    記デバイスシリコン製ウェハーは、ドープしたシリコン
    製ウェハーハンドル用基板に接着されていることを特徴
    とする集積回路デバイス。
  10. 【請求項１０】 集積回路デバイスの上部と底部との間
    に内部導電性パスを形成する方法において、（ａ）上部
    表面と底部表面を有するデバイス基板（１）を用意する
    ステップと、（ｂ）前記デバイス基板（１）の上部表面
    内にトレンチ（３）を形成するステップと、（ｃ）前記
    トレンチ（３）内に絶縁層（９）を形成するステップ
    と、（ｄ）前記トレンチ内に導電層（１１）を形成する
    ステップと、（ｅ）導電層（１１）を露出するために、
    前記デバイス基板の底部を平面化するステップと、を有
    することを特徴とする内部導電性パスの形成方法。
  11. 【請求項１１】 前記（ｄ）のステップの後（ｆ）前記
    デバイス基板の上部表面を平面化するステップをさらに
    有することを特徴とする請求項１０記載の方法。
  12. 【請求項１２】（ｇ）ハンドル用基板（１３）を用意す
    るステップと、（ｈ）前記（ｅ）のステップの前に前記
    ハンドル用基板にデバイス基板の上部表面を接着するス
    テップと、をさらに有することを特徴とする請求項１０
    記載の方法。
  13. 【請求項１３】 前記デバイス基板は、シリコンウェハ
    ーであることを特徴とする請求項１０記載の方法。
  14. 【請求項１４】 前記ハンドル用基板は、ドープしたシ
    リコン製ウェハーであることを特徴とする請求項１０記
    載の方法。
  15. 【請求項１５】 前記絶縁層は、二酸化シリコン製であ
    ることを特徴とする請求項１０記載の方法。
  16. 【請求項１６】 前記導電層は、ドープしたシリコン製
    であることを特徴とする請求項１０記載の方法。
  17. 【請求項１７】 前記絶縁層の厚さは、０．１〜１０μ
    ｍの範囲であるのことを特徴とする請求項１０記載の方
    法。
  18. 【請求項１８】 前記絶縁層の厚さは、０．５〜４μｍ
    の範囲であることを特徴とする請求項１０記載の方法。
  19. 【請求項１９】 集積回路デバイスの上部と底部との間
    に内部で他の部分から絶縁された導電性バイアスを形成
    する方法において、（ａ）上部表面と底部表面を有する
    デバイス基板を用意するステップと、（ｂ）前記デバイ
    ス基板の上部表面内にトレンチを形成するステップと、
    （ｃ）前記トレンチ内に絶縁層を形成するステップと、
    （ｄ）前記トレンチ内に導電層を形成するステップと、
    （ｅ）前記デバイス基板の上部表面を平面化するステッ
    プと、（ｆ）ハンドル用基板を用意するステップと、
    （ｇ）前記デバイス基板の上部表面をハンドル用基板に
    接着するステップと、（ｈ）導電材料を露出するため
    に、前記デバイス基板の底部を平面化するステップと、
    からなることを特徴とする内部導電性パスの形成方法。
  20. 【請求項２０】 集積回路デバイスの上部と底部との間
    に内部で他の部分から絶縁された導電性バイアスを形成
    する方法において、（ａ）上部表面と底部表面を有する
    デバイス基板を用意するステップと、（ｂ）前記デバイ
    スシリコン製ウェハーの上部表面内にトレンチを形成す
    るステップと、（ｃ）前記トレンチ内に二酸化シリコン
    層を形成するステップと、（ｄ）前記トレンチ内にドー
    プしたポリシリコン層を形成するステップと、（ｅ）前
    記デバイス基板の上部表面を平面化するステップと、
    （ｆ）ハンドル用シリコン製ウェハーを用意するステッ
    プと、（ｇ）前記デバイスシリコン製ウェハーの上部表
    面をハンドル用シリコン製ウェハーに接着するステップ
    と、（ｈ）ドープしたポリシリコン層を露出するため
    に、前記デバイスシリコン製ウェハーの底部を平面化す
    るステップと、からなることを特徴とする内部導電性パ
    スの形成方法。
JP12157A 1999-01-22 2000-01-20 集積回路デバイス Pending JP2000216367A (ja)

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US23601599A 1999-01-22 1999-01-22
US09/236015 1999-01-22

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GB (1) GB2346259A (ja)

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KR20000053544A (ko) 2000-08-25
GB0001192D0 (en) 2000-03-08
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