JP2000138350A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JP2000138350A JP2000138350A JP10309292A JP30929298A JP2000138350A JP 2000138350 A JP2000138350 A JP 2000138350A JP 10309292 A JP10309292 A JP 10309292A JP 30929298 A JP30929298 A JP 30929298A JP 2000138350 A JP2000138350 A JP 2000138350A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures
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Abstract
(57)【要約】
【課題】 スタック型強誘電体メモリ素子において、下
部電極加工後の酸素含有雰囲気中での高温熱処理が、下
部電極やバリアメタル層の酸化が生じてしまうため不可
能であった。そのため、不安定で信頼性の低い強誘電体
メモリ素子しか得られなかった。 【解決手段】 下部竜極およびバリアメタル層の加工後
に酸化バリア層を形成下後に高温酸素含有雰囲気の熱処
理を行うことにより、下部電極やバリアメタル層の酸化
を防ぎ、その結果剥離やヒロックの発生を抑え、良好な
電気的特性と高信頼性を有する半導体記憶装置を提供す
ることができる。
部電極加工後の酸素含有雰囲気中での高温熱処理が、下
部電極やバリアメタル層の酸化が生じてしまうため不可
能であった。そのため、不安定で信頼性の低い強誘電体
メモリ素子しか得られなかった。 【解決手段】 下部竜極およびバリアメタル層の加工後
に酸化バリア層を形成下後に高温酸素含有雰囲気の熱処
理を行うことにより、下部電極やバリアメタル層の酸化
を防ぎ、その結果剥離やヒロックの発生を抑え、良好な
電気的特性と高信頼性を有する半導体記憶装置を提供す
ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置の製
造方法、特に電荷蓄積用キャパシタとして強誘電体キャ
パシタを用いた半導体記憶装置の製造方法に関するもの
である。
造方法、特に電荷蓄積用キャパシタとして強誘電体キャ
パシタを用いた半導体記憶装置の製造方法に関するもの
である。
【０００２】
【従来の技術】Ｐｂ（ＺｒxＴｉ1-x）Ｏ3（以下、「Ｐ
ＺＴ」と記す）やＳｒＢｉ2Ｔａ2Ｏ9（以下、「ＳＢ
Ｔ」と記す）に代表される強誘電体は高い誘電率と自発
分極を有することから大容量ＤＲＡＭや不揮発性記憶装
置への応用に向けて開発されている。強誘電体を利用し
た高密度の半導体記憶装置を実現するためにはスタック
型メモリセルの形成が必要となる。
ＺＴ」と記す）やＳｒＢｉ2Ｔａ2Ｏ9（以下、「ＳＢ
Ｔ」と記す）に代表される強誘電体は高い誘電率と自発
分極を有することから大容量ＤＲＡＭや不揮発性記憶装
置への応用に向けて開発されている。強誘電体を利用し
た高密度の半導体記憶装置を実現するためにはスタック
型メモリセルの形成が必要となる。
【０００３】スタック型メモリセルとは下層の選択トラ
ンジスタと電荷蓄積用キャパシタをコンタクトプラグを
介して接続する構造である。コンタクトプラグに不純物
を高濃度に拡散したポリシリコン（以下、「ポリシリコ
ンプラグ」と記す）を用いた場合、強誘電体キャパシタ
の下部電極に用いられる白金あるいはイリジウム、酸化
イリジウム等とシリコンが反応してしまい、安定なコン
タクト抵抗が得られない。そのため窒化チタン等の拡散
バリア層を設け、下部電極とシリコンとの反応を抑えて
いる。
ンジスタと電荷蓄積用キャパシタをコンタクトプラグを
介して接続する構造である。コンタクトプラグに不純物
を高濃度に拡散したポリシリコン（以下、「ポリシリコ
ンプラグ」と記す）を用いた場合、強誘電体キャパシタ
の下部電極に用いられる白金あるいはイリジウム、酸化
イリジウム等とシリコンが反応してしまい、安定なコン
タクト抵抗が得られない。そのため窒化チタン等の拡散
バリア層を設け、下部電極とシリコンとの反応を抑えて
いる。
【０００４】ー方、強誘電体膜はエッチング等の半導体
製造プロセスを経ると、そのプロセスにより重大な損傷
を被り、強誘電体特性が著しく劣化してしまう。例えば
ドライエッチングプロセスにおいて、基板が荷電粒子に
曝される過程で様々な帯電現象が発生し、強誘電体膜の
誘電特性や絶縁特性を悪化させてしまう。また洗浄等の
ウェットエッチングプロセスによっても強誘電体膜の誘
電特性や絶縁特性を劣化させてしまう。
製造プロセスを経ると、そのプロセスにより重大な損傷
を被り、強誘電体特性が著しく劣化してしまう。例えば
ドライエッチングプロセスにおいて、基板が荷電粒子に
曝される過程で様々な帯電現象が発生し、強誘電体膜の
誘電特性や絶縁特性を悪化させてしまう。また洗浄等の
ウェットエッチングプロセスによっても強誘電体膜の誘
電特性や絶縁特性を劣化させてしまう。
【０００５】これらのプロセスの損傷は通常、５００〜
７００℃程度の高温の酸素含有雰囲気中にて熱処理を行
うことにより、初期の状態にまで回復させている。下部
電極およびバリアメタル層を加工した後の断面構造を図
６に示す。
７００℃程度の高温の酸素含有雰囲気中にて熱処理を行
うことにより、初期の状態にまで回復させている。下部
電極およびバリアメタル層を加工した後の断面構造を図
６に示す。
【０００６】図６中、２１はシリコン基板、２２はロコ
ス酸化膜、２３はゲート酸化膜、２４はゲート電極、２
５はトランジスタのソース／ドレイン領域、２６は第１
の層間絶縁膜、２７はポリシリコンプラグ、２８はバリ
アメタルであり、例えばタンタルとシリコンの合金の窒
化物（ＴａＳｉＮ）、２９は下部電極であり、例えばイ
リジウム、３０は強誘電体膜であるＳＢＴ膜、３１は上
部白金電極、３２は下部電極及びバリアメタルの酸化さ
れた部分である。
ス酸化膜、２３はゲート酸化膜、２４はゲート電極、２
５はトランジスタのソース／ドレイン領域、２６は第１
の層間絶縁膜、２７はポリシリコンプラグ、２８はバリ
アメタルであり、例えばタンタルとシリコンの合金の窒
化物（ＴａＳｉＮ）、２９は下部電極であり、例えばイ
リジウム、３０は強誘電体膜であるＳＢＴ膜、３１は上
部白金電極、３２は下部電極及びバリアメタルの酸化さ
れた部分である。
【０００７】このような状態で高温酸素含有雰囲気中の
熱処理を行うことは、以下に述べる理由により、不可能
になる。すなわち、酸素含有雰囲気の熱処理において窒
化チタンや窒化タンクル、窒化タングステン、ＴａＳｉ
Ｎやチタンとシリコンの合金の窒化物（ＴｉＳｉＮ）等
のバリアメタルやイリジウム等の下部電極は容易に酸化
されてしまう（図６の符号３２に示す部分）。従って下
部電極２９やバリアメタル２８が露出した状態で熱処理
を行うと容易に酸化され、体積膨張や凝集を生じ、ヒロ
ックや剥離あるいはコンタクトプラグと下部電極の電気
的な導通が損なわれてしまうため酸素含有雰囲気中での
熱処理は不可能となるのである。
熱処理を行うことは、以下に述べる理由により、不可能
になる。すなわち、酸素含有雰囲気の熱処理において窒
化チタンや窒化タンクル、窒化タングステン、ＴａＳｉ
Ｎやチタンとシリコンの合金の窒化物（ＴｉＳｉＮ）等
のバリアメタルやイリジウム等の下部電極は容易に酸化
されてしまう（図６の符号３２に示す部分）。従って下
部電極２９やバリアメタル２８が露出した状態で熱処理
を行うと容易に酸化され、体積膨張や凝集を生じ、ヒロ
ックや剥離あるいはコンタクトプラグと下部電極の電気
的な導通が損なわれてしまうため酸素含有雰囲気中での
熱処理は不可能となるのである。
【０００８】この問題を回避するため従来は窒素といっ
た不活性ガス雰囲気中での熱処理が行われていた。
た不活性ガス雰囲気中での熱処理が行われていた。
【０００９】
【発明が解決しようとする課題】しかしながら、不活性
ガス雰囲気中での熱処理ではキャパシタは十分には回復
されない。そのため得られる強誘電体キャパシタの電気
的な特性は悪く、かつ不安定な挙動を示し、結果的に歩
留まりが低下してしまう。良好な電気的特性と高信頼性
を有する強誘電体キャパシタを得ためには、下部電極お
よびバリアメタルの酸化による体積膨張や凝集を生じさ
せることなく、高温酸素含有雰囲気の熱処理を行わなけ
ればならない。
ガス雰囲気中での熱処理ではキャパシタは十分には回復
されない。そのため得られる強誘電体キャパシタの電気
的な特性は悪く、かつ不安定な挙動を示し、結果的に歩
留まりが低下してしまう。良好な電気的特性と高信頼性
を有する強誘電体キャパシタを得ためには、下部電極お
よびバリアメタルの酸化による体積膨張や凝集を生じさ
せることなく、高温酸素含有雰囲気の熱処理を行わなけ
ればならない。
【００１０】本発明は上記課題に鑑みてなされたもの
で、その目的は下部電極加工後、酸化バリア層形成後に
酸素含有雰囲気の高温熱処理を行い、体積膨張や剥離を
防ぎ、良好な電気特性と高信頼性を有する強誘電体キャ
パシタを得ることにある。
で、その目的は下部電極加工後、酸化バリア層形成後に
酸素含有雰囲気の高温熱処理を行い、体積膨張や剥離を
防ぎ、良好な電気特性と高信頼性を有する強誘電体キャ
パシタを得ることにある。
【００１１】
【課題を解決するための手段】請求項１に記載の本発明
の半導体記憶装置の製造方法は、層間絶縁膜上に形成さ
れた強誘電体膜をキャパシタ絶縁膜として用いたキャパ
シタと、半導体基板に形成されたトランジスタとをコン
タクトプラグで電気的に接続した半導体記憶装置の製造
方法において、上記層間絶縁膜上に形成された上記キャ
パシタの上部電極材料、上記強誘電体材料及び上記キャ
パシタの下部電極材料を順次パターニングし、キャパシ
タ部を形成した後に、酸化バリア層を形成する工程と、
上記酸化バリア層形成後に酸素含有雰囲気中でプロセス
損傷回復のための熱処理工程とを含むことを特徴とする
ものである。
の半導体記憶装置の製造方法は、層間絶縁膜上に形成さ
れた強誘電体膜をキャパシタ絶縁膜として用いたキャパ
シタと、半導体基板に形成されたトランジスタとをコン
タクトプラグで電気的に接続した半導体記憶装置の製造
方法において、上記層間絶縁膜上に形成された上記キャ
パシタの上部電極材料、上記強誘電体材料及び上記キャ
パシタの下部電極材料を順次パターニングし、キャパシ
タ部を形成した後に、酸化バリア層を形成する工程と、
上記酸化バリア層形成後に酸素含有雰囲気中でプロセス
損傷回復のための熱処理工程とを含むことを特徴とする
ものである。
【００１２】また、請求項２に記載の本発明の半導体記
憶装置の製造方法は、上記酸化バリア層がチタン及びタ
ンタルのうち少なくとも一種以上の元素の酸化膜又は窒
化シリコンからなることを特徴とする請求項１記載の半
導体記憶装置の製造方法である。
憶装置の製造方法は、上記酸化バリア層がチタン及びタ
ンタルのうち少なくとも一種以上の元素の酸化膜又は窒
化シリコンからなることを特徴とする請求項１記載の半
導体記憶装置の製造方法である。
【００１３】更に、請求項３に記載の本発明の半導体記
憶装置の製造方法は、上記酸化バリア層の膜厚が２５０
Å以上で且つ５００Å以下であることを特徴とする、請
求項１又は請求項２に記載の半導体記憶装置の製造方法
である。
憶装置の製造方法は、上記酸化バリア層の膜厚が２５０
Å以上で且つ５００Å以下であることを特徴とする、請
求項１又は請求項２に記載の半導体記憶装置の製造方法
である。
【００１４】
【発明の実施の形態】以下、実施の形態に基づいて本発
明について詳細に説明する。
明について詳細に説明する。
【００１５】図１乃至図３は本発明の第１の実施例の半
導体記憶装置の製造工程図であり、図１乃至図３におい
て、１はシリコン基板、２はロコス酸化膜、３はゲート
酸化膜、４はゲート電極、５はソース／ドレイン領域、
６は第１の層間絶縁膜、７はポリシリコンプラグ、８は
バリアメタル層としてのＴａＳｉＮ膜、９はキャパシタ
の下部電極としてのイリジウム膜、１０は強誘電体膜と
してのＳＢＴ膜、１１はキャパシタの上部電極としての
白金膜、１２は酸化バリア層としての酸化チタン膜、１
３は第２の層間絶縁膜、１４はドライブラインとして白
金膜、１５は第３の層間絶縁膜、１６はアルミ配線を示
す。
導体記憶装置の製造工程図であり、図１乃至図３におい
て、１はシリコン基板、２はロコス酸化膜、３はゲート
酸化膜、４はゲート電極、５はソース／ドレイン領域、
６は第１の層間絶縁膜、７はポリシリコンプラグ、８は
バリアメタル層としてのＴａＳｉＮ膜、９はキャパシタ
の下部電極としてのイリジウム膜、１０は強誘電体膜と
してのＳＢＴ膜、１１はキャパシタの上部電極としての
白金膜、１２は酸化バリア層としての酸化チタン膜、１
３は第２の層間絶縁膜、１４はドライブラインとして白
金膜、１５は第３の層間絶縁膜、１６はアルミ配線を示
す。
【００１６】本発明における強誘電体キャパシタを有す
る半導体記憶装置に用いる基板は通常の半導体装置や集
積回路等の基板として使用することができる基板であれ
ば特に限定されるものではないが、シリコン基板が望ま
しい。
る半導体記憶装置に用いる基板は通常の半導体装置や集
積回路等の基板として使用することができる基板であれ
ば特に限定されるものではないが、シリコン基板が望ま
しい。
【００１７】（第１の実施例）以下に図１乃至図３を用
いて本発明の第１の実施例の強誘電体キャパシタを有す
る半導体記憶装置の製造工程を説明する。
いて本発明の第１の実施例の強誘電体キャパシタを有す
る半導体記憶装置の製造工程を説明する。
【００１８】まず、Ｐ型シリコン基板１に素子分離のた
めのロコス酸化膜２を６０００Å形成した。次にシリコ
ン基板１の表面を酸化してゲート酸化膜３を形成し（図
１（ａ））、その上に不純物が注入されたポリシリコン
からなるゲート電極４を形成し、さらにイオン注入によ
りソース／ドレイン領域５を形成した（図１（ｂ））。
めのロコス酸化膜２を６０００Å形成した。次にシリコ
ン基板１の表面を酸化してゲート酸化膜３を形成し（図
１（ａ））、その上に不純物が注入されたポリシリコン
からなるゲート電極４を形成し、さらにイオン注入によ
りソース／ドレイン領域５を形成した（図１（ｂ））。
【００１９】次に、シリコン基板１の全面に第１の層間
絶縁膜６としてＣＶＤ法にてシリコン酸化膜を形成し
た。次に、下層のトランジスタのドレイン領域にコンタ
クトホールを開孔し、不純物を拡散したポリシリコン７
を埋め込んだ後、公知のＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、
層間絶縁膜６とポリシリコン７表面を平坦化し、コンタ
クトホール内にポリシリコンプラグ７を形成した（図１
（ｃ））。
絶縁膜６としてＣＶＤ法にてシリコン酸化膜を形成し
た。次に、下層のトランジスタのドレイン領域にコンタ
クトホールを開孔し、不純物を拡散したポリシリコン７
を埋め込んだ後、公知のＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、
層間絶縁膜６とポリシリコン７表面を平坦化し、コンタ
クトホール内にポリシリコンプラグ７を形成した（図１
（ｃ））。
【００２０】このポリシリコンプラグ７上にバリアメタ
ル層としてＴａＳｉＮ膜８をＤＣマグネトロンスパッタ
法にて１０００Å形成した後、下部電極としてイリジウ
ム膜９を同じくＤＣマグネトロンスパッタ法にて１５０
０Å形成した。その後強誘電体膜としてＳＢＴ膜１０を
形成した。ＳＢＴ膜１０はＭＯＤ（Ｍｅｔａｌ Ｏｒｇ
ａｎｉｃ Ｄｅｃｏｍｐｏｓｉｔｉｏｎ）法によって形
成した。すなわち、ストロンチウム、ビスマス、タンタ
ルを含んだ有機金属溶液を、塗布・乾燥・結晶化熱処理
の一連の工程を所望の厚さになるまで繰り返すことによ
りＳＢＴ膜１０を得る手法である。
ル層としてＴａＳｉＮ膜８をＤＣマグネトロンスパッタ
法にて１０００Å形成した後、下部電極としてイリジウ
ム膜９を同じくＤＣマグネトロンスパッタ法にて１５０
０Å形成した。その後強誘電体膜としてＳＢＴ膜１０を
形成した。ＳＢＴ膜１０はＭＯＤ（Ｍｅｔａｌ Ｏｒｇ
ａｎｉｃ Ｄｅｃｏｍｐｏｓｉｔｉｏｎ）法によって形
成した。すなわち、ストロンチウム、ビスマス、タンタ
ルを含んだ有機金属溶液を、塗布・乾燥・結晶化熱処理
の一連の工程を所望の厚さになるまで繰り返すことによ
りＳＢＴ膜１０を得る手法である。
【００２１】本実施例では組成比はＳｒ：Ｂｉ：Ｔａ＝
８：２４：２０のＭＯＤ溶液を用い、１層が５００Å程
度となるように塗布し、２５０℃、５分の乾燥を行った
後、常圧酸素含有雰囲気中において６７５℃、６０分の
結晶化熱処理を行った。これら塗布から常圧酸素含有雰
囲気の熱処理までの一連の工程を塗布毎に繰り返し、４
回の塗布を行うことにより膜厚２０００Å程度のＳＢＴ
膜１０を形成した。
８：２４：２０のＭＯＤ溶液を用い、１層が５００Å程
度となるように塗布し、２５０℃、５分の乾燥を行った
後、常圧酸素含有雰囲気中において６７５℃、６０分の
結晶化熱処理を行った。これら塗布から常圧酸素含有雰
囲気の熱処理までの一連の工程を塗布毎に繰り返し、４
回の塗布を行うことにより膜厚２０００Å程度のＳＢＴ
膜１０を形成した。
【００２２】さらに上部電極として白金膜１１をＤＣマ
グネトロンスパッタ法にて１０００Å形成した（図２
（ａ））。
グネトロンスパッタ法にて１０００Å形成した（図２
（ａ））。
【００２３】次に、公知のフォトリソグラフィ法とドラ
イエッチング法を用いて上部電極となる白金膜１１の加
工を行った。ドライエッチングにはＥＣＲ（Ｅｌｅｃｔ
ｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）エ
ッチャーを用い、電極サイズは１．３μｍ角とした（図
２（ｂ））。
イエッチング法を用いて上部電極となる白金膜１１の加
工を行った。ドライエッチングにはＥＣＲ（Ｅｌｅｃｔ
ｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）エ
ッチャーを用い、電極サイズは１．３μｍ角とした（図
２（ｂ））。
【００２４】次に、リーク電流の抑制および酸素欠損の
補充による強誘電特性の安定化を目的とした常圧酸素含
有雰囲気中における６７５℃、６０分の熱処理を行っ
た。その後ＳＢＴ層と下部電極およびバリアメタル層を
同じく公知のフォトリソグラフイ法とドライエッチング
法を用いて加工した。ドライエッチングには上部電極白
金と同じくＥＣＲエッチャーを用いて、それぞれ２．０
μｍ角、２．５μｍ角の大きさに加工した。
補充による強誘電特性の安定化を目的とした常圧酸素含
有雰囲気中における６７５℃、６０分の熱処理を行っ
た。その後ＳＢＴ層と下部電極およびバリアメタル層を
同じく公知のフォトリソグラフイ法とドライエッチング
法を用いて加工した。ドライエッチングには上部電極白
金と同じくＥＣＲエッチャーを用いて、それぞれ２．０
μｍ角、２．５μｍ角の大きさに加工した。
【００２５】次に、酸化バリア層として膜厚２５０〜５
００Å（好ましくは２５０Å）の酸化チタン膜１２を形
成した（図２（ｃ））。酸化チタン膜１２は反応性スパ
ッタ法を用いて形成したが、そのときのスパッタ条件
は、アルゴン流量を１５ｓｃｃｍ、酸素流量を１５ｓｃ
ｃｍ、スパッタパワーを１．２ｋＷとした。膜厚が２５
０Åより薄いと後の酸素含有雰囲気での熱処理において
酸素が酸化チタン膜中を拡散し、下部電極やバリアメタ
ルを酸化させてしまうという問題点があり、また、５０
０Åより厚いと全体の膜厚が厚くなり好ましくないとい
う問題点がある。
００Å（好ましくは２５０Å）の酸化チタン膜１２を形
成した（図２（ｃ））。酸化チタン膜１２は反応性スパ
ッタ法を用いて形成したが、そのときのスパッタ条件
は、アルゴン流量を１５ｓｃｃｍ、酸素流量を１５ｓｃ
ｃｍ、スパッタパワーを１．２ｋＷとした。膜厚が２５
０Åより薄いと後の酸素含有雰囲気での熱処理において
酸素が酸化チタン膜中を拡散し、下部電極やバリアメタ
ルを酸化させてしまうという問題点があり、また、５０
０Åより厚いと全体の膜厚が厚くなり好ましくないとい
う問題点がある。
【００２６】その後、酸素含有雰囲気中においてプロセ
ス損傷回復アニールを行った。この熱処理の条件はキャ
パシタが受けた損傷の程度によるが、５００〜７００℃
程度の温度であればよい。今回は７００℃、３０分の熱
処理を行った。この後、第２の層間絶縁膜１３を形成す
る（図３（ａ））。この第２の層間絶縁膜１３は公知の
オゾンＴＥＯＳ−ＮＳＧからなる。このＮＳＧを形成
後、上部電極となる白金膜上に、０．８μｍのコンタク
トホールを公知のフォトリソグラフィ法とドライエッチ
ング法にて開孔した。
ス損傷回復アニールを行った。この熱処理の条件はキャ
パシタが受けた損傷の程度によるが、５００〜７００℃
程度の温度であればよい。今回は７００℃、３０分の熱
処理を行った。この後、第２の層間絶縁膜１３を形成す
る（図３（ａ））。この第２の層間絶縁膜１３は公知の
オゾンＴＥＯＳ−ＮＳＧからなる。このＮＳＧを形成
後、上部電極となる白金膜上に、０．８μｍのコンタク
トホールを公知のフォトリソグラフィ法とドライエッチ
ング法にて開孔した。
【００２７】次に、ドライブラインとして白金膜１４を
堆積し、同じくフォトリソグラフィ法とドライエッチン
グ法によって所定の形状に加工した（図３（ｂ））。そ
の後さらに第３の層間絶縁膜１５を第２の層間絶縁膜１
３と同様にオゾンＴＥＯＳ−ＮＳＧ膜で形成した。さら
にドライブラインとしての白金膜１４とトランジスタの
ソース領域ヘのコンタクトホールを上述と同じくフォト
リソグラフィ法とドライエッチング法にて開口し、その
後アルミ配線１６を施した（図３（ｃ））。
堆積し、同じくフォトリソグラフィ法とドライエッチン
グ法によって所定の形状に加工した（図３（ｂ））。そ
の後さらに第３の層間絶縁膜１５を第２の層間絶縁膜１
３と同様にオゾンＴＥＯＳ−ＮＳＧ膜で形成した。さら
にドライブラインとしての白金膜１４とトランジスタの
ソース領域ヘのコンタクトホールを上述と同じくフォト
リソグラフィ法とドライエッチング法にて開口し、その
後アルミ配線１６を施した（図３（ｃ））。
【００２８】このようにして作製した強誘電体メモリ素
子の強誘電体特性を図４に示す。印加電圧±３Ｖで２Ｐ
ｒ＝８．３５μＣ／ｃｍ2、Ｅｃ＝４２．３ｋＶ／ｃｍ
という値が得られた。次に強誘電体キャパシタのリーク
電流密度を測定した。＋３Ｖでのリーク電流密度は、
１．３０×１０-7Ａ／ｃｍ2という値を示した。これら
の結果に対して下部電極およびバリアメタル加工後に窒
素中において熱処理を行った場合、電気特性は十分に回
復しておらず、とくにリーク電流では１０-5Ａ／ｃｍ2
台にまでしか回復していなかった。
子の強誘電体特性を図４に示す。印加電圧±３Ｖで２Ｐ
ｒ＝８．３５μＣ／ｃｍ2、Ｅｃ＝４２．３ｋＶ／ｃｍ
という値が得られた。次に強誘電体キャパシタのリーク
電流密度を測定した。＋３Ｖでのリーク電流密度は、
１．３０×１０-7Ａ／ｃｍ2という値を示した。これら
の結果に対して下部電極およびバリアメタル加工後に窒
素中において熱処理を行った場合、電気特性は十分に回
復しておらず、とくにリーク電流では１０-5Ａ／ｃｍ2
台にまでしか回復していなかった。
【００２９】尚、本実施の形態においては、酸化バリア
層として酸化チタンを用いたが、下部電極及びバリアメ
タルの急激な酸化（酸素の拡散）を妨げる性質を持つと
同時に強誘電体キャパシタ構成元素のキャパシタ外への
拡散を防ぐ性質を持つものであれば、本発明はこれに限
定されるものでなく、酸化タンタル等、チタン及びタン
タルのうち少なくとも１種類以上の元素の酸化膜や窒化
シリコンを用いることができる。
層として酸化チタンを用いたが、下部電極及びバリアメ
タルの急激な酸化（酸素の拡散）を妨げる性質を持つと
同時に強誘電体キャパシタ構成元素のキャパシタ外への
拡散を防ぐ性質を持つものであれば、本発明はこれに限
定されるものでなく、酸化タンタル等、チタン及びタン
タルのうち少なくとも１種類以上の元素の酸化膜や窒化
シリコンを用いることができる。
【００３０】また、バリアメタル層にタンタルとシリコ
ンの合金の窒化物（ＴａＳｉＮ）を用いて説明している
が、本発明はこれに限定されるものでなく、窒化タンタ
ル（ＴａＮ）、窒化タングステン（ＷＮ）、チタンとシ
リコンの合金の窒化物（ＴｉＳｉＮ）、タングステンと
シリコンの合金の窒化物（ＷＳｉＮ）の何れにおいて
も、上記ＴａＳｉＮとほぼ同様の効果が期待でさる。
ンの合金の窒化物（ＴａＳｉＮ）を用いて説明している
が、本発明はこれに限定されるものでなく、窒化タンタ
ル（ＴａＮ）、窒化タングステン（ＷＮ）、チタンとシ
リコンの合金の窒化物（ＴｉＳｉＮ）、タングステンと
シリコンの合金の窒化物（ＷＳｉＮ）の何れにおいて
も、上記ＴａＳｉＮとほぼ同様の効果が期待でさる。
【００３１】（第２の実施例）本実施例はバリアメタル
層として窒化チタンを用い、酸化バリア層に窒化シリコ
ン膜を用いた場合を示すものである。
層として窒化チタンを用い、酸化バリア層に窒化シリコ
ン膜を用いた場合を示すものである。
【００３２】第１の実施例と同様に公知の技術を用いて
ポリシリコンプラグまでを形成した後、バリアメタル層
として窒化チタンをＤＣマグネトロンスパッタ法にて２
０００Å形成した。
ポリシリコンプラグまでを形成した後、バリアメタル層
として窒化チタンをＤＣマグネトロンスパッタ法にて２
０００Å形成した。
【００３３】その後下部電極としてイリジウムを同じく
ＤＣマグネトロンスパッタ法にて１５００Å形成した。
その後強誘電体層としてＳＢＴ膜を形成した。ＳＢＴ膜
はＭＯＤ法によって形成した。さらに上部電極として白
金をＤＣマグネトロンスパック法にて１０００Å形成し
た。その後、公知のフォトリソグラフイ法とドライエッ
チング法を用いて上部電極の加工を行った後、常圧酸素
含有雰囲気中における熱処理を行った。その後ＳＢＴ
膜、下部電極イリジウムおよびバリアメタル層を順次加
工した。
ＤＣマグネトロンスパッタ法にて１５００Å形成した。
その後強誘電体層としてＳＢＴ膜を形成した。ＳＢＴ膜
はＭＯＤ法によって形成した。さらに上部電極として白
金をＤＣマグネトロンスパック法にて１０００Å形成し
た。その後、公知のフォトリソグラフイ法とドライエッ
チング法を用いて上部電極の加工を行った後、常圧酸素
含有雰囲気中における熱処理を行った。その後ＳＢＴ
膜、下部電極イリジウムおよびバリアメタル層を順次加
工した。
【００３４】次に、酸化バリア層として膜厚２５０〜５
００Åの窒化シリコン膜を形成した。窒化シリコンは反
応性スパッタ法を用いて形成したが、そのときのスパッ
タ条件は、アルゴン流量を２０ｓｃｃｍ、窒素流量を２
０ｓｃｃｍ、スパッタパワーを１．０ｋＷとして、膜厚
を２５０〜５００Å（好ましくは３００Å）とした。そ
の後、プロセス損傷回復を目的とした熱処理を６７５
℃、６０分なる条件で行った。これ以降、第１の実施例
と同様にしてアルミ配線工程まで行った。
００Åの窒化シリコン膜を形成した。窒化シリコンは反
応性スパッタ法を用いて形成したが、そのときのスパッ
タ条件は、アルゴン流量を２０ｓｃｃｍ、窒素流量を２
０ｓｃｃｍ、スパッタパワーを１．０ｋＷとして、膜厚
を２５０〜５００Å（好ましくは３００Å）とした。そ
の後、プロセス損傷回復を目的とした熱処理を６７５
℃、６０分なる条件で行った。これ以降、第１の実施例
と同様にしてアルミ配線工程まで行った。
【００３５】このようにして作製した強誘電体メモリ素
子の強誘電体特性を図５に示す。印加電圧±３Ｖで２Ｐ
ｒ＝７．９６μＣ／ｃｍ2、Ｅｃ＝４３．５ｋＶｃｍな
る値が得られた。次に強誘電体キャパシタのリーク電流
密度を測定した。＋３Ｖでのリーク電流密度は、４．７
×１０-7ｃｍ2であった。
子の強誘電体特性を図５に示す。印加電圧±３Ｖで２Ｐ
ｒ＝７．９６μＣ／ｃｍ2、Ｅｃ＝４３．５ｋＶｃｍな
る値が得られた。次に強誘電体キャパシタのリーク電流
密度を測定した。＋３Ｖでのリーク電流密度は、４．７
×１０-7ｃｍ2であった。
【００３６】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、下部電極およびバリアメタル層を酸
化させることなく、高温酸素含有雰囲気中での熱処理工
程を行うことが可能になるので、強誘電体膜が半導体プ
ロセスにおいて被った損傷を回復させ、良好な電気的特
性と高信頼性を有するキャパシタに強誘電体を備えた半
導体記憶装置の製造が可能になる。
用いることにより、下部電極およびバリアメタル層を酸
化させることなく、高温酸素含有雰囲気中での熱処理工
程を行うことが可能になるので、強誘電体膜が半導体プ
ロセスにおいて被った損傷を回復させ、良好な電気的特
性と高信頼性を有するキャパシタに強誘電体を備えた半
導体記憶装置の製造が可能になる。
【００３７】また、酸化バリア層にチタン又はタンタル
の内、少なくとも一種類以上の元素の酸化膜或いは窒化
シリコン膜を用いることにより、下部電極およびバリア
メタル層が酸化されることなくプロセス損傷回復熱処理
を行うことができる。
の内、少なくとも一種類以上の元素の酸化膜或いは窒化
シリコン膜を用いることにより、下部電極およびバリア
メタル層が酸化されることなくプロセス損傷回復熱処理
を行うことができる。
【図１】本発明における第１の実施例による半導体記憶
装置の製造工程の一部断面図である。
装置の製造工程の一部断面図である。
【図２】本発明における第１の実施例による半導体記憶
装置の製造工程の一部断面図である。
装置の製造工程の一部断面図である。
【図３】本発明における第１の実施例による半導体記憶
装置の製造工程の一部断面図である。
装置の製造工程の一部断面図である。
【図４】本発明における第１の実施例による強誘電体キ
ャパシタのヒステリシス特性を示す図である。
ャパシタのヒステリシス特性を示す図である。
【図５】本発明における第２の実施例による強誘電体キ
ャパシタのヒステリシス特性を示す図である。
ャパシタのヒステリシス特性を示す図である。
【図６】従来の技術による強誘電体キャパシタにおける
側壁の酸化を示す図である。
側壁の酸化を示す図である。
１ シリコン基板 ２ ロコス酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ トランジスタのソース／ドレイン領域 ６ 第１の層間絶縁膜 ７ ポリシリコンプラグ ８ ＴａＳｉＮ膜 ９ 下部電極 １０ ＳＢＴ膜 １１ 上部電極 １２ 酸化バリア層酸化チタン層 １３ 第２の層間絶縁膜 １４ ドライブライン １５ 第３の層間絶縁膜 １６ アルミ配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｆターム(参考） 5F001 AA17 AD33 AF07 AG10 5F083 AD21 FR02 GA02 JA13 JA15 JA36 JA38 JA40 JA42 MA06 MA17 PR22 PR23 PR33 PR40
Claims (3)
- 【請求項１】 層間絶縁膜上に形成された強誘電体膜を
キャパシタ絶縁膜として用いたキャパシタと、半導体基
板に形成されたトランジスタとをコンタクトプラグで電
気的に接続した半導体記憶装置の製造方法において、 上記層間絶縁膜上に形成された上記キャパシタの上部電
極材料、上記強誘電体材料及び上記キャパシタの下部電
極材料を順次パターニングし、キャパシタ部を形成した
後に、酸化バリア層を形成する工程と、 上記酸化バリア層形成後に酸素含有雰囲気中でプロセス
損傷回復のための熱処理工程とを含むことを特徴とす
る、半導体記憶装置の製造方法。 - 【請求項２】 上記酸化バリア層がチタン及びタンタル
のうち少なくとも一種以上の元素の酸化膜又は窒化シリ
コンからなることを特徴とする請求項１記載の半導体記
憶装置の製造方法。 - 【請求項３】 上記酸化バリア層の膜厚が２５０Å以上
で且つ５００Å以下であることを特徴とする、請求項１
又は請求項２に記載の半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10309292A JP2000138350A (ja) | 1998-10-30 | 1998-10-30 | 半導体記憶装置の製造方法 |
| US09/427,941 US6225185B1 (en) | 1998-10-30 | 1999-10-27 | Method for fabricating semiconductor memory having good electrical characteristics and high reliability |
| KR1019990047300A KR20000029395A (ko) | 1998-10-30 | 1999-10-28 | 양호한 전기적 특성과 높은 신뢰성을 갖는 반도체기억장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10309292A JP2000138350A (ja) | 1998-10-30 | 1998-10-30 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000138350A true JP2000138350A (ja) | 2000-05-16 |
Family
ID=17991253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10309292A Pending JP2000138350A (ja) | 1998-10-30 | 1998-10-30 | 半導体記憶装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6225185B1 (ja) |
| JP (1) | JP2000138350A (ja) |
| KR (1) | KR20000029395A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002033461A (ja) * | 2000-07-14 | 2002-01-31 | Tokyo Electron Ltd | 半導体装置およびその製造方法 |
| JP2002353416A (ja) * | 2001-05-25 | 2002-12-06 | Sony Corp | 半導体記憶装置およびその製造方法 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU1853600A (en) * | 1999-01-06 | 2000-07-24 | Choong-Chin Liew | Method for the detection of gene transcripts in blood and uses thereof |
| US20010013637A1 (en) * | 1999-03-05 | 2001-08-16 | Fengyan Zhang | Iridium conductive electrode/barrier structure and method for same |
| JP4737789B2 (ja) * | 1999-06-18 | 2011-08-03 | 株式会社東芝 | 半導体装置 |
| KR100309077B1 (ko) | 1999-07-26 | 2001-11-01 | 윤종용 | 삼중 금속 배선 일 트랜지스터/일 커패시터 및 그 제조 방법 |
| JP3276351B2 (ja) * | 1999-12-13 | 2002-04-22 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| JP3644887B2 (ja) | 2000-04-11 | 2005-05-11 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| DE10039411A1 (de) * | 2000-08-11 | 2002-02-28 | Infineon Technologies Ag | Strukturierung ferroelektrischer Schichten |
| US6624501B2 (en) * | 2001-01-26 | 2003-09-23 | Fujitsu Limited | Capacitor and semiconductor device |
| KR100420117B1 (ko) * | 2001-03-12 | 2004-03-02 | 삼성전자주식회사 | 수소 확산방지막을 포함하는 반도체 장치 및 그 제조 방법 |
| KR20030002863A (ko) * | 2001-06-30 | 2003-01-09 | 주식회사 하이닉스반도체 | 코어를 가진 플러그 구조 상의 강유전체 메모리소자 및 그제조방법 |
| US6743643B2 (en) * | 2001-11-29 | 2004-06-01 | Symetrix Corporation | Stacked memory cell having diffusion barriers |
| JP2004039699A (ja) * | 2002-06-28 | 2004-02-05 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR100464855B1 (ko) * | 2002-07-26 | 2005-01-06 | 삼성전자주식회사 | 박막 형성 방법과, 이를 이용한 커패시터 형성 방법 및트랜지스터 형성 방법 |
| JP2004104012A (ja) * | 2002-09-12 | 2004-04-02 | Renesas Technology Corp | 半導体装置 |
| JP5028829B2 (ja) * | 2006-03-09 | 2012-09-19 | セイコーエプソン株式会社 | 強誘電体メモリ装置の製造方法 |
| KR20130017647A (ko) * | 2011-08-11 | 2013-02-20 | 삼성전자주식회사 | 가변 저항 메모리 장치의 제조 방법 |
| JP6862886B2 (ja) | 2017-02-13 | 2021-04-21 | Tdk株式会社 | 電子部品内蔵基板 |
| JP6822192B2 (ja) | 2017-02-13 | 2021-01-27 | Tdk株式会社 | 電子部品内蔵基板 |
| JP2018137310A (ja) | 2017-02-21 | 2018-08-30 | Tdk株式会社 | 薄膜キャパシタ |
| JP2018137311A (ja) | 2017-02-21 | 2018-08-30 | Tdk株式会社 | 薄膜キャパシタ |
| JP7238771B2 (ja) | 2017-05-31 | 2023-03-14 | Tdk株式会社 | 薄膜コンデンサ及び薄膜コンデンサの製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3113173B2 (ja) | 1995-06-05 | 2000-11-27 | シャープ株式会社 | 不揮発性ランダムアクセスメモリ及びその製造方法 |
| JPH09260600A (ja) * | 1996-03-19 | 1997-10-03 | Sharp Corp | 半導体メモリ素子の製造方法 |
| JP2917916B2 (ja) | 1996-06-12 | 1999-07-12 | 日本電気株式会社 | 強誘電体を用いた半導体集積回路とその製造方法 |
| US6027947A (en) * | 1996-08-20 | 2000-02-22 | Ramtron International Corporation | Partially or completely encapsulated top electrode of a ferroelectric capacitor |
-
1998
- 1998-10-30 JP JP10309292A patent/JP2000138350A/ja active Pending
-
1999
- 1999-10-27 US US09/427,941 patent/US6225185B1/en not_active Expired - Fee Related
- 1999-10-28 KR KR1019990047300A patent/KR20000029395A/ko not_active Ceased
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002033461A (ja) * | 2000-07-14 | 2002-01-31 | Tokyo Electron Ltd | 半導体装置およびその製造方法 |
| JP2002353416A (ja) * | 2001-05-25 | 2002-12-06 | Sony Corp | 半導体記憶装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000029395A (ko) | 2000-05-25 |
| US6225185B1 (en) | 2001-05-01 |
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