JP2000196467A - 誤り訂正符号化器および誤り訂正復号器 - Google Patents
誤り訂正符号化器および誤り訂正復号器Info
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- 238000000034 method Methods 0.000 description 7
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- 230000000694 effects Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
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- Detection And Prevention Of Errors In Transmission (AREA)
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Abstract
(57)【要約】
【課題】 従来の符号化パラメータが可変である誤り訂
正符号化器および復号器では、符号化または復号が完了
するまでは符号化パラメータを変更できないという制約
のため、頻繁に符号化パラメータが変化するような信号
の誤り訂正符号化・復号処理を行うことは困難であっ
た。 【解決手段】 選択図において上記課題を解決するため
の誤り訂正復号器１０は、符号化パラメータに応じて入
力信号の行き先振り分けを行う入力選択回路２００と複
数個の誤り訂正復号回路２１０、２２０、２３０および
誤り訂正復号回路の出力を選択する出力選択回路２５
０、入力選択回路２００および出力選択回路２５０の動
作を制御する制御回路２７０から構成される。
正符号化器および復号器では、符号化または復号が完了
するまでは符号化パラメータを変更できないという制約
のため、頻繁に符号化パラメータが変化するような信号
の誤り訂正符号化・復号処理を行うことは困難であっ
た。 【解決手段】 選択図において上記課題を解決するため
の誤り訂正復号器１０は、符号化パラメータに応じて入
力信号の行き先振り分けを行う入力選択回路２００と複
数個の誤り訂正復号回路２１０、２２０、２３０および
誤り訂正復号回路の出力を選択する出力選択回路２５
０、入力選択回路２００および出力選択回路２５０の動
作を制御する制御回路２７０から構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル符号の
伝送または蓄積によって生じた符号誤りを訂正するため
の誤り訂正符号化器および誤り訂正復号器に関する。
伝送または蓄積によって生じた符号誤りを訂正するため
の誤り訂正符号化器および誤り訂正復号器に関する。
【０００２】
【従来の技術】従来、符号化パラメータが可変であるブ
ロック単位で符号化あるいは復号を行う誤り訂正符号化
器および復号器では、符号化器または復号器内部におい
て演算方法を変更することによって符号化パラメータの
変更を行っていた。そのため、誤り訂正符号化器および
復号器の符号化パラメータを変化させることができるの
は、符号化器または復号器内部に処理中のデータが存在
しない期間に限られていた。
ロック単位で符号化あるいは復号を行う誤り訂正符号化
器および復号器では、符号化器または復号器内部におい
て演算方法を変更することによって符号化パラメータの
変更を行っていた。そのため、誤り訂正符号化器および
復号器の符号化パラメータを変化させることができるの
は、符号化器または復号器内部に処理中のデータが存在
しない期間に限られていた。
【０００３】
【発明が解決しようとする課題】可変長パケットベース
のデータ通信等においてはデータフレームの長さに応じ
て誤り訂正符号化パラメータを変えることで回線の利用
効率と雑音耐力を同時に高めることが可能となる。この
ような動作を実現するためには、あらかじめ送信ノード
と受信ノードでフレーム長や使用される誤り訂正符号化
パラメータの情報を調停しておき、フレームが到着する
ごとに誤り訂正符号化パラメータを変更することにより
フレームのに応じて誤り訂正符号化パラメータを変えれ
ばよい。
のデータ通信等においてはデータフレームの長さに応じ
て誤り訂正符号化パラメータを変えることで回線の利用
効率と雑音耐力を同時に高めることが可能となる。この
ような動作を実現するためには、あらかじめ送信ノード
と受信ノードでフレーム長や使用される誤り訂正符号化
パラメータの情報を調停しておき、フレームが到着する
ごとに誤り訂正符号化パラメータを変更することにより
フレームのに応じて誤り訂正符号化パラメータを変えれ
ばよい。
【０００４】しかし、従来の、符号化パラメータが可変
である誤り訂正符号化器および復号器では、符号化また
は復号が完了するまでに一定の時間を要し、その間は符
号化パラメータを変更することができないという制約が
あるため、頻繁に符号化パラメータが変化するような信
号の誤り訂正符号化・復号処理を行うこと、特に様々な
符号化パラメータの誤り訂正符号化ブロックが時間間隔
を開けずに到着する信号の誤り訂正符号化・復号処理を
行うことは困難であった。
である誤り訂正符号化器および復号器では、符号化また
は復号が完了するまでに一定の時間を要し、その間は符
号化パラメータを変更することができないという制約が
あるため、頻繁に符号化パラメータが変化するような信
号の誤り訂正符号化・復号処理を行うこと、特に様々な
符号化パラメータの誤り訂正符号化ブロックが時間間隔
を開けずに到着する信号の誤り訂正符号化・復号処理を
行うことは困難であった。
【０００５】また誤り訂正符号化パラメータが異なる
と、一般に誤り訂正符号化・復号に要する処理時間も変
化するため、様々な符号化パラメータの誤り訂正符号化
ブロックが混在した入力に対して誤り訂正符号化・復号
された出力は、符号化ブロックの順序が正しく出力され
なくなったり、ある符号化ブロックとその前後の符号化
ブロックの出力時間が重なり合って正常な出力が得られ
なくなるなどの問題点を有していた。
と、一般に誤り訂正符号化・復号に要する処理時間も変
化するため、様々な符号化パラメータの誤り訂正符号化
ブロックが混在した入力に対して誤り訂正符号化・復号
された出力は、符号化ブロックの順序が正しく出力され
なくなったり、ある符号化ブロックとその前後の符号化
ブロックの出力時間が重なり合って正常な出力が得られ
なくなるなどの問題点を有していた。
【０００６】本発明の目的は、従来技術では実現困難で
あった符号化パラメータが変化するような信号の誤り訂
正符号化・復号処理を行う機能、特に様々な符号化パラ
メータの誤り訂正符号化ブロックが時間間隔を開けずに
到着する信号の誤り訂正符号化・復号処理を行う機能を
実現することにある。
あった符号化パラメータが変化するような信号の誤り訂
正符号化・復号処理を行う機能、特に様々な符号化パラ
メータの誤り訂正符号化ブロックが時間間隔を開けずに
到着する信号の誤り訂正符号化・復号処理を行う機能を
実現することにある。
【０００７】
【課題を解決するための手段】請求項１に記載の発明
は、ブロック誤り訂正符号化されたデータを、誤り訂正
復号する誤り訂正復号器において、誤り訂正符号化ブロ
ック長、または冗長符号長、または誤り訂正符号化を行
うための計算式等の誤り訂正符号化パラメータに対し
て、互いに異なる上記誤り訂正符号化パラメータに基づ
いて誤り訂正復号処理を行う複数の誤り訂正復号回路
と、上記誤り訂正復号器への入力信号のブロックごと
に、該ブロックの符号化パラメータにもとづいて、上記
複数の誤り訂正復号回路から上記ブロックが入力される
べき一つを選択する選択回路と、上記複数の誤り訂正復
号回路からの複数の出力信号を、１本に多重化して上記
誤り訂正復号器より出力する多重化回路と、を備えてい
る。
は、ブロック誤り訂正符号化されたデータを、誤り訂正
復号する誤り訂正復号器において、誤り訂正符号化ブロ
ック長、または冗長符号長、または誤り訂正符号化を行
うための計算式等の誤り訂正符号化パラメータに対し
て、互いに異なる上記誤り訂正符号化パラメータに基づ
いて誤り訂正復号処理を行う複数の誤り訂正復号回路
と、上記誤り訂正復号器への入力信号のブロックごと
に、該ブロックの符号化パラメータにもとづいて、上記
複数の誤り訂正復号回路から上記ブロックが入力される
べき一つを選択する選択回路と、上記複数の誤り訂正復
号回路からの複数の出力信号を、１本に多重化して上記
誤り訂正復号器より出力する多重化回路と、を備えてい
る。
【０００８】請求項２に記載の発明は、請求項１記載の
誤り訂正復号器において、上記各誤り訂正復号回路への
入力信号または上記誤り訂正復号回路からの出力信号に
遅延を付加する遅延回路をさらに備え、上記遅延回路
は、上記のいずれの誤り訂正復号回路に対して入力され
た信号も、同一時間後に上記誤り訂正復号回路から出力
されるように遅延量が調整されており、上記多重化回路
は、上記誤り訂正復号回路に入力されたブロックの順序
と同じ順序で多重化した信号を出力することを特徴とし
ている。具体的には、各遅延手段において与えられる遅
延量をｄ１、ｄ２、ｄ３…とし、それぞれの遅延手段と
対になる誤り訂正復号回路における処理遅延量がそれぞ
れｔ１、ｔ２、ｔ３…のとき、 ｔ１+ｄ１=ｔ０ ｔ２+ｄ２=ｔ０ ｔ３+ｄ３=ｔ０ というように、遅延量の和がすべて等しい値ｔ０になる
ように設定されているものとする。
誤り訂正復号器において、上記各誤り訂正復号回路への
入力信号または上記誤り訂正復号回路からの出力信号に
遅延を付加する遅延回路をさらに備え、上記遅延回路
は、上記のいずれの誤り訂正復号回路に対して入力され
た信号も、同一時間後に上記誤り訂正復号回路から出力
されるように遅延量が調整されており、上記多重化回路
は、上記誤り訂正復号回路に入力されたブロックの順序
と同じ順序で多重化した信号を出力することを特徴とし
ている。具体的には、各遅延手段において与えられる遅
延量をｄ１、ｄ２、ｄ３…とし、それぞれの遅延手段と
対になる誤り訂正復号回路における処理遅延量がそれぞ
れｔ１、ｔ２、ｔ３…のとき、 ｔ１+ｄ１=ｔ０ ｔ２+ｄ２=ｔ０ ｔ３+ｄ３=ｔ０ というように、遅延量の和がすべて等しい値ｔ０になる
ように設定されているものとする。
【０００９】請求項３に記載の発明は、請求項１記載の
誤り訂正復号器において、上記複数の誤り訂正復号回路
から出力された信号を一時的に蓄える複数の第１の記憶
手段と、上記誤り訂正復号器への入力信号のブロックが
いずれの誤り訂正復号回路に入力されたかを記憶する第
２の記憶手段と、上記第２の記憶手段に蓄えられた記憶
にもとづいて、上記入力信号のブロックが上記誤り訂正
復号器に入力された順序と同じ順序で、上記複数の第１
の記憶手段から誤り訂正復号済みの信号を読み出す読み
出し手段と、を備え、上記多重化回路は上記複数の第１
の記憶手段からの出力を１本に多重化して出力すること
を特徴としている。
誤り訂正復号器において、上記複数の誤り訂正復号回路
から出力された信号を一時的に蓄える複数の第１の記憶
手段と、上記誤り訂正復号器への入力信号のブロックが
いずれの誤り訂正復号回路に入力されたかを記憶する第
２の記憶手段と、上記第２の記憶手段に蓄えられた記憶
にもとづいて、上記入力信号のブロックが上記誤り訂正
復号器に入力された順序と同じ順序で、上記複数の第１
の記憶手段から誤り訂正復号済みの信号を読み出す読み
出し手段と、を備え、上記多重化回路は上記複数の第１
の記憶手段からの出力を１本に多重化して出力すること
を特徴としている。
【００１０】請求項４に記載の発明は、ディジタルデー
タにブロック誤り訂正符号化を施す誤り訂正符号化器に
おいて、誤り訂正符号化ブロック長、または冗長符号
長、または誤り訂正符号化を行うための計算式等の誤り
訂正符号化パラメータに対して、互いに異なる上記誤り
訂正符号化パラメータに基づいて誤り訂正符号化処理を
行う複数の誤り訂正符号化回路を備え、上記誤り訂正符
号化器への入力信号のブロックごとに、該ブロックの符
号化パラメータにもとづいて、上記複数の誤り訂正符号
化回路から上記ブロックが入力されるべき一つを選択す
る選択回路と、上記複数の誤り訂正符号化回路からの複
数の出力信号を、１本に多重化して上記誤り訂正符号化
器より出力する多重化回路と、を備えてなる誤り訂正符
号化器である。
タにブロック誤り訂正符号化を施す誤り訂正符号化器に
おいて、誤り訂正符号化ブロック長、または冗長符号
長、または誤り訂正符号化を行うための計算式等の誤り
訂正符号化パラメータに対して、互いに異なる上記誤り
訂正符号化パラメータに基づいて誤り訂正符号化処理を
行う複数の誤り訂正符号化回路を備え、上記誤り訂正符
号化器への入力信号のブロックごとに、該ブロックの符
号化パラメータにもとづいて、上記複数の誤り訂正符号
化回路から上記ブロックが入力されるべき一つを選択す
る選択回路と、上記複数の誤り訂正符号化回路からの複
数の出力信号を、１本に多重化して上記誤り訂正符号化
器より出力する多重化回路と、を備えてなる誤り訂正符
号化器である。
【００１１】請求項５に記載の発明は、請求項４記載の
誤り訂正符号化器において、上記誤り訂正復号化回路か
らの出力信号に遅延を付加する遅延回路をさらに備え、
上記遅延回路は、上記のいずれの誤り訂正復号化回路に
対して入力された信号も、同一時間後に上記誤り訂正復
号化回路から出力されるように遅延量が調整されてお
り、上記多重化回路は、上記誤り訂正符号化回路に入力
されたブロックの順序と同じ順序で多重化した信号を出
力することを特徴としている。
誤り訂正符号化器において、上記誤り訂正復号化回路か
らの出力信号に遅延を付加する遅延回路をさらに備え、
上記遅延回路は、上記のいずれの誤り訂正復号化回路に
対して入力された信号も、同一時間後に上記誤り訂正復
号化回路から出力されるように遅延量が調整されてお
り、上記多重化回路は、上記誤り訂正符号化回路に入力
されたブロックの順序と同じ順序で多重化した信号を出
力することを特徴としている。
【００１２】請求項６に記載の発明は、請求項４記載の
誤り訂正符号化器において、上記複数の誤り訂正符号化
回路から出力された信号を一時的に蓄える複数の第１の
記憶手段と、上記誤り訂正符号化器への入力信号のブロ
ックがいずれの誤り訂正符号化回路に入力されたかを記
憶する第２の記憶手段と、上記第２の記憶手段に蓄えら
れた記憶にもとづいて、上記入力信号のブロックが上記
誤り訂正符号化器に入力された順序と同じ順序で、上記
複数の第１の記憶手段から誤り訂正符号化済みの信号を
読み出す読み出し手段と、を備え、上記多重化回路は上
記複数の第１の記憶手段からの出力を１本に多重化して
出力することを特徴としている。
誤り訂正符号化器において、上記複数の誤り訂正符号化
回路から出力された信号を一時的に蓄える複数の第１の
記憶手段と、上記誤り訂正符号化器への入力信号のブロ
ックがいずれの誤り訂正符号化回路に入力されたかを記
憶する第２の記憶手段と、上記第２の記憶手段に蓄えら
れた記憶にもとづいて、上記入力信号のブロックが上記
誤り訂正符号化器に入力された順序と同じ順序で、上記
複数の第１の記憶手段から誤り訂正符号化済みの信号を
読み出す読み出し手段と、を備え、上記多重化回路は上
記複数の第１の記憶手段からの出力を１本に多重化して
出力することを特徴としている。
【００１３】
【作用】上記第１の請求項の発明における誤り訂正復号
器によれば、様々な符号化パラメータの誤り訂正符号化
ブロックが混在して到着する信号に対しても各々の誤り
訂正符号化ブロックが適切な誤り訂正復号回路に入力さ
れて、誤り訂正復号処理を行うことができる。
器によれば、様々な符号化パラメータの誤り訂正符号化
ブロックが混在して到着する信号に対しても各々の誤り
訂正符号化ブロックが適切な誤り訂正復号回路に入力さ
れて、誤り訂正復号処理を行うことができる。
【００１４】上記第２の請求項の発明における誤り訂正
復号器によれば、各誤り訂正復号回路における誤り訂正
復号処理に要する時間が各復号回路ごとに異なっている
場合でも、いずれの誤り訂正復号回路に対して入力され
た信号も同一時間後に出力されるように上記各々の遅延
手段の遅延量が調整されていれば、符号化ブロックの順
序が正しく保たれた出力を得られる。
復号器によれば、各誤り訂正復号回路における誤り訂正
復号処理に要する時間が各復号回路ごとに異なっている
場合でも、いずれの誤り訂正復号回路に対して入力され
た信号も同一時間後に出力されるように上記各々の遅延
手段の遅延量が調整されていれば、符号化ブロックの順
序が正しく保たれた出力を得られる。
【００１５】上記第３の請求項の発明における誤り訂正
復号器によれば、各誤り訂正復号回路における誤り訂正
復号処理に要する時間が各復号回路ごとに異なっている
場合でも、上記の誤り訂正符号化ブロックの長さおよび
誤り訂正符号化ブロックがいずれの誤り訂正復号回路に
入力されたかが記憶されており、それをもとに上記各バ
ッファメモリから正しい順序で誤り訂正復号済みのデー
タブロックを読出し、出力することが可能となる。
復号器によれば、各誤り訂正復号回路における誤り訂正
復号処理に要する時間が各復号回路ごとに異なっている
場合でも、上記の誤り訂正符号化ブロックの長さおよび
誤り訂正符号化ブロックがいずれの誤り訂正復号回路に
入力されたかが記憶されており、それをもとに上記各バ
ッファメモリから正しい順序で誤り訂正復号済みのデー
タブロックを読出し、出力することが可能となる。
【００１６】上記第４、第５、第６の請求項の発明にお
ける誤り訂正符号化器はそれぞれ上記第１、第２、第３
の請求項の発明における誤り訂正復号器と同様の動作に
よって、異なる符号化パラメータで誤り訂正符号化すべ
き信号が入力される場合に、各々の誤り訂正符号化ブロ
ックを適切な誤り訂正符号化回路に入力して符号化を行
うことを可能とするものである。
ける誤り訂正符号化器はそれぞれ上記第１、第２、第３
の請求項の発明における誤り訂正復号器と同様の動作に
よって、異なる符号化パラメータで誤り訂正符号化すべ
き信号が入力される場合に、各々の誤り訂正符号化ブロ
ックを適切な誤り訂正符号化回路に入力して符号化を行
うことを可能とするものである。
【００１７】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。図１は、本発明の第１
実施形態の構成例を示すブロック図である。本発明によ
る誤り訂正復号器１０は、信号の行き先振り分けを行う
入力選択回路２００と複数の誤り訂正復号回路２１０、
２２０、２３０、および誤り訂正復号回路２１０，２２
０，２３０の出力を選択する出力選択回路２５０、入力
選択回路２００および多重化回路２５０の動作を制御す
る制御回路２７０から構成される。
図面を参照して詳細に説明する。図１は、本発明の第１
実施形態の構成例を示すブロック図である。本発明によ
る誤り訂正復号器１０は、信号の行き先振り分けを行う
入力選択回路２００と複数の誤り訂正復号回路２１０、
２２０、２３０、および誤り訂正復号回路２１０，２２
０，２３０の出力を選択する出力選択回路２５０、入力
選択回路２００および多重化回路２５０の動作を制御す
る制御回路２７０から構成される。
【００１８】誤り訂正復号回路２１０、２２０、２３０
としては、具体的には既存の誤り訂正復号回路を用いる
ことができる。選択回路２００は、具体的には図２に示
されるゲート回路で実現され、入力信号１００を、信号
５１０、５２０、５３０のうちで制御信号５１５、５２
５、５３５がアクティブになったもののみ出力する。た
だし制御信号５１５、５２５、５３５のうち、２つ以上
が同時にアクティブになることはないものとする。また
出力選択回路２５０は、具体的には図３に示されるゲー
ト回路すなわちセレクタで実現され、信号６１０、６２
０、６３０の中から、制御信号６１５、６２５、６３５
のうちアクティブになったものと対になる信号を選択し
て出力信号７００として出力する。
としては、具体的には既存の誤り訂正復号回路を用いる
ことができる。選択回路２００は、具体的には図２に示
されるゲート回路で実現され、入力信号１００を、信号
５１０、５２０、５３０のうちで制御信号５１５、５２
５、５３５がアクティブになったもののみ出力する。た
だし制御信号５１５、５２５、５３５のうち、２つ以上
が同時にアクティブになることはないものとする。また
出力選択回路２５０は、具体的には図３に示されるゲー
ト回路すなわちセレクタで実現され、信号６１０、６２
０、６３０の中から、制御信号６１５、６２５、６３５
のうちアクティブになったものと対になる信号を選択し
て出力信号７００として出力する。
【００１９】次に、第１実施形態の動作について説明す
る。入力信号１００として順に入力される、誤り訂正符
号化しようとするブロック１１０、１２０、１３０（図
示せず）は、それぞれ異なる符号化パラメータで誤り訂
正符号化されているものとする。ここで、符号化パラメ
ータとは、誤り訂正符号化ブロック長、冗長符号長、誤
り訂正符号化を行うための計算式等の組み合わせを指
す。ブロック１１０の符号化パラメータがｐ１、ブロッ
ク１２０の符号化パラメータがｐ２、ブロック１３０の
符号化パラメータがｐ３であるとする。それに対応し
て、あらかじめ誤り訂正復号回路２１０には符号化パラ
メータｐ１を、復号機能２２０は符号化パラメータｐ２
をというように、互いに異なる誤り訂正符号化パラメー
タを設定しておく。
る。入力信号１００として順に入力される、誤り訂正符
号化しようとするブロック１１０、１２０、１３０（図
示せず）は、それぞれ異なる符号化パラメータで誤り訂
正符号化されているものとする。ここで、符号化パラメ
ータとは、誤り訂正符号化ブロック長、冗長符号長、誤
り訂正符号化を行うための計算式等の組み合わせを指
す。ブロック１１０の符号化パラメータがｐ１、ブロッ
ク１２０の符号化パラメータがｐ２、ブロック１３０の
符号化パラメータがｐ３であるとする。それに対応し
て、あらかじめ誤り訂正復号回路２１０には符号化パラ
メータｐ１を、復号機能２２０は符号化パラメータｐ２
をというように、互いに異なる誤り訂正符号化パラメー
タを設定しておく。
【００２０】続いて、誤り訂正符号化しようとするブロ
ック１１０、１２０、１３０がそれぞれ入力される予定
時刻と、該当する誤り訂正符号化ブロックの符号化パラ
メータを示す情報３００が切替制御機能２７０に入力さ
れる。切替制御機能２７０では情報３００をもとにし
て、ブロック１１０、１２０、１３０が入力される予定
時刻になると制御信号５１５、５２５、５３５を生成す
る。入力選択回路２００では、制御信号５１５、５２
５、５３５に従って、ブロック１１０、１２０、１３０
を誤り訂正復号回路に向けて送る経路を切り替える。
ック１１０、１２０、１３０がそれぞれ入力される予定
時刻と、該当する誤り訂正符号化ブロックの符号化パラ
メータを示す情報３００が切替制御機能２７０に入力さ
れる。切替制御機能２７０では情報３００をもとにし
て、ブロック１１０、１２０、１３０が入力される予定
時刻になると制御信号５１５、５２５、５３５を生成す
る。入力選択回路２００では、制御信号５１５、５２
５、５３５に従って、ブロック１１０、１２０、１３０
を誤り訂正復号回路に向けて送る経路を切り替える。
【００２１】たとえば符号化パラメータｐ１で符号化さ
れたブロック１１０が入力されている期間は、信号５１
０が誤り訂正復号回路２１０に送られる。続いて入力さ
れるのが符号化パラメータｐ２で符号化されている符号
化ブロック１２０ならば、ブロック１１０と１２０の境
界で、選択される信号が信号５１０から信号５２０に切
り替えられ、これが誤り訂正復号回路２２０に送られ
る。このような操作により、異なる符号化パラメータの
ブロックが連続して到着する場合に適切な符号化パラメ
ータに対応した誤り訂正復号機能に信号を入力し、誤り
訂正復号を行うことができる。
れたブロック１１０が入力されている期間は、信号５１
０が誤り訂正復号回路２１０に送られる。続いて入力さ
れるのが符号化パラメータｐ２で符号化されている符号
化ブロック１２０ならば、ブロック１１０と１２０の境
界で、選択される信号が信号５１０から信号５２０に切
り替えられ、これが誤り訂正復号回路２２０に送られ
る。このような操作により、異なる符号化パラメータの
ブロックが連続して到着する場合に適切な符号化パラメ
ータに対応した誤り訂正復号機能に信号を入力し、誤り
訂正復号を行うことができる。
【００２２】誤り訂正復号回路２１０、２２０、２３０
からは復号された信号６１０、６２０、６３０と同期し
てデータの有効部分を示すデータイネーブルの制御信号
６１５、６２５、６３５が出力される。出力選択回路２
５０においては、このデータイネーブルの信号６１５、
６２５、６３５に従って信号６１０、６２０、６３０の
中から一つを選択して出力信号７００として、入力され
たブロック１１０に対する復号済みのブロック７１０
（図示せず），ブロック１２０に対する復号済みのブロ
ック７２０（図示せず），ブロック１３０に対する復号
済みのブロック７３０（図示せず）が、この順で出力さ
れる。
からは復号された信号６１０、６２０、６３０と同期し
てデータの有効部分を示すデータイネーブルの制御信号
６１５、６２５、６３５が出力される。出力選択回路２
５０においては、このデータイネーブルの信号６１５、
６２５、６３５に従って信号６１０、６２０、６３０の
中から一つを選択して出力信号７００として、入力され
たブロック１１０に対する復号済みのブロック７１０
（図示せず），ブロック１２０に対する復号済みのブロ
ック７２０（図示せず），ブロック１３０に対する復号
済みのブロック７３０（図示せず）が、この順で出力さ
れる。
【００２３】なお、ここでは出力信号６１０、６２０、
６３０にデータイネーブルの信号６１５、６２５、６３
５が付随しており、データイネーブルの信号に従って出
力信号が選択されるとしたが、データイネーブル信号が
出力されない誤り訂正復号回路を誤り訂正復号回路２１
０、２２０、２３０として用いた場合には、制御回路２
７０において上記と同じタイミングでデータイネーブル
と同等の制御信号６１５、６２５、６３５を生成すれば
よい。
６３０にデータイネーブルの信号６１５、６２５、６３
５が付随しており、データイネーブルの信号に従って出
力信号が選択されるとしたが、データイネーブル信号が
出力されない誤り訂正復号回路を誤り訂正復号回路２１
０、２２０、２３０として用いた場合には、制御回路２
７０において上記と同じタイミングでデータイネーブル
と同等の制御信号６１５、６２５、６３５を生成すれば
よい。
【００２４】また、誤り訂正復号回路２１０、２２０、
２３０が、処理する符号化パラメータを変化させること
が可能なものである場合には、少数の誤り訂正復号機能
で復号処理を行うことができる。具体的には、これらの
復号機能２１０、２２０、２３０は、内部に処理中のデ
ータが存在しない時間帯に限り符号化パラメータの変更
が可能なので、誤り訂正復号回路２１０がブロック１１
０の復号処理を終えて復号されたブロック７１０の出力
が完了した時点以後に、次に到着する予定のブロック１
３０の符号化パラメータに合わせて誤り訂正復号回路２
１０の設定を変更する。設定変更が完了した後で入力選
択回路２００を制御して信号５１０を選択して、到着し
たブロック１３０の復号を行う。同様の操作を繰り返す
ことにより、符号化パラメータが多数の異なる値を取り
得る場合でも限られた個数の誤り訂正復号機能で復号処
理を行うことができる。
２３０が、処理する符号化パラメータを変化させること
が可能なものである場合には、少数の誤り訂正復号機能
で復号処理を行うことができる。具体的には、これらの
復号機能２１０、２２０、２３０は、内部に処理中のデ
ータが存在しない時間帯に限り符号化パラメータの変更
が可能なので、誤り訂正復号回路２１０がブロック１１
０の復号処理を終えて復号されたブロック７１０の出力
が完了した時点以後に、次に到着する予定のブロック１
３０の符号化パラメータに合わせて誤り訂正復号回路２
１０の設定を変更する。設定変更が完了した後で入力選
択回路２００を制御して信号５１０を選択して、到着し
たブロック１３０の復号を行う。同様の操作を繰り返す
ことにより、符号化パラメータが多数の異なる値を取り
得る場合でも限られた個数の誤り訂正復号機能で復号処
理を行うことができる。
【００２５】図４は、本発明の第２実施形態の構成例を
示すブロック図である。上記第１の実施形態の構成に加
えて、誤り訂正復号回路２１０、２２０、２３０の出力
に遅延を与える遅延回路８１０、８２０、８３０を備え
ている。入力される誤り訂正符号化しようとするブロッ
ク１１０、１２０、１３０は、異なる符号化パラメータ
で誤り訂正符号化されたブロックが混在している。ここ
ではブロック１１０の符号化パラメータがｐ１、ブロッ
ク１２０の符号化パラメータがｐ２、ブロック１３０の
符号化パラメータがｐ３であるとする。
示すブロック図である。上記第１の実施形態の構成に加
えて、誤り訂正復号回路２１０、２２０、２３０の出力
に遅延を与える遅延回路８１０、８２０、８３０を備え
ている。入力される誤り訂正符号化しようとするブロッ
ク１１０、１２０、１３０は、異なる符号化パラメータ
で誤り訂正符号化されたブロックが混在している。ここ
ではブロック１１０の符号化パラメータがｐ１、ブロッ
ク１２０の符号化パラメータがｐ２、ブロック１３０の
符号化パラメータがｐ３であるとする。
【００２６】あらかじめ誤り訂正復号回路２１０には符
号化パラメータｐ１、復号機能２２０は符号化パラメー
タｐ２をというように、互いに異なる誤り訂正符号化パ
ラメータを設定してある。ここで、各ブロックの復号処
理に要する時間は符号化パラメータに依存して異なって
いてもよい。また、遅延回路８１０、８２０、８３０に
おいて与えられる遅延量ｄ１、ｄ２、ｄ３は、それぞれ
の遅延回路と対になる誤り訂正復号回路との遅延量の和
がすべて等しい値ｔ０になるように設定される。たとえ
ば、誤り訂正復号回路２１０、２２０、２３０における
処理遅延量がそれぞれｔ１、ｔ２、ｔ３のとき、次の関
係が成り立つように設定される。 ｔ１+ｄ１=ｔ０ ｔ２+ｄ２=ｔ０ ｔ３+ｄ３=ｔ０
号化パラメータｐ１、復号機能２２０は符号化パラメー
タｐ２をというように、互いに異なる誤り訂正符号化パ
ラメータを設定してある。ここで、各ブロックの復号処
理に要する時間は符号化パラメータに依存して異なって
いてもよい。また、遅延回路８１０、８２０、８３０に
おいて与えられる遅延量ｄ１、ｄ２、ｄ３は、それぞれ
の遅延回路と対になる誤り訂正復号回路との遅延量の和
がすべて等しい値ｔ０になるように設定される。たとえ
ば、誤り訂正復号回路２１０、２２０、２３０における
処理遅延量がそれぞれｔ１、ｔ２、ｔ３のとき、次の関
係が成り立つように設定される。 ｔ１+ｄ１=ｔ０ ｔ２+ｄ２=ｔ０ ｔ３+ｄ３=ｔ０
【００２７】続いて、誤り訂正符号化しようとするブロ
ック１１０、１２０、１３０が入力される予定時刻と該
当する誤り訂正符号化ブロックの符号化パラメータおよ
び入力される予定のデータ長を示す情報３００が制御回
路２７０に入力される。制御回路２７０では情報３００
をもとにして、ブロック１１０、１２０、１３０が入力
される予定時刻になると制御信号５１５、５２５、５３
５を生成する。入力選択回路２００では、入力信号を誤
り訂正復号機能に向けて送る経路を制御信号５１５、５
２５、５３５に従って切り替える。
ック１１０、１２０、１３０が入力される予定時刻と該
当する誤り訂正符号化ブロックの符号化パラメータおよ
び入力される予定のデータ長を示す情報３００が制御回
路２７０に入力される。制御回路２７０では情報３００
をもとにして、ブロック１１０、１２０、１３０が入力
される予定時刻になると制御信号５１５、５２５、５３
５を生成する。入力選択回路２００では、入力信号を誤
り訂正復号機能に向けて送る経路を制御信号５１５、５
２５、５３５に従って切り替える。
【００２８】たとえば符号化パラメータｐ１で符号化さ
れたブロック１１０が入力されている期間は、信号５１
０が誤り訂正復号回路２１０に送られる。続いて入力さ
れるのが符号化パラメータｐ２で符号化されているブロ
ック１２０ならば、ブロック１１０と１２０の境界で入
力信号が５１０から５２０に切り替えられる。このよう
に、誤り訂正復号回路２１０、２２０、２３０への信号
の入力は上記第一の実施形態と同様に行われる。誤り訂
正復号回路２１０、２２０、２３０からの信号５６０、
５７０、５８０は、それぞれ遅延回路８１０、８２０、
８３０に入力される。
れたブロック１１０が入力されている期間は、信号５１
０が誤り訂正復号回路２１０に送られる。続いて入力さ
れるのが符号化パラメータｐ２で符号化されているブロ
ック１２０ならば、ブロック１１０と１２０の境界で入
力信号が５１０から５２０に切り替えられる。このよう
に、誤り訂正復号回路２１０、２２０、２３０への信号
の入力は上記第一の実施形態と同様に行われる。誤り訂
正復号回路２１０、２２０、２３０からの信号５６０、
５７０、５８０は、それぞれ遅延回路８１０、８２０、
８３０に入力される。
【００２９】遅延回路８１０、８２０、８３０からの信
号６１０、６２０、６３０は、出力選択回路２５０にお
いて単一の出力信号７００にまとめられてから出力され
る。誤り訂正復号回路２１０、２２０、２３０から出力
データの有効部分を示すデータイネーブルの信号５６
５、５７５、５８５がデータ５６０、５７０、５８０と
並列に出力されるようになっていれば、データ経路の選
択にはデータイネーブルの信号５６５、５７５、５８５
を遅延回路８１０、８２０、８３０によって遅延させた
信号６１５、６２５、６３５を用いることができる。す
なわち、有効なデータが出力されている期間に限って遅
延回路からの出力データを外部への出力信号７００とし
て、入力されたブロック１１０に対する復号済みのブロ
ック７１０（図示せず），ブロック１２０に対する復号
済みのブロック７２０（図示せず），ブロック１３０に
対する復号済みのブロック７３０（図示せず）が、この
順で出力される。
号６１０、６２０、６３０は、出力選択回路２５０にお
いて単一の出力信号７００にまとめられてから出力され
る。誤り訂正復号回路２１０、２２０、２３０から出力
データの有効部分を示すデータイネーブルの信号５６
５、５７５、５８５がデータ５６０、５７０、５８０と
並列に出力されるようになっていれば、データ経路の選
択にはデータイネーブルの信号５６５、５７５、５８５
を遅延回路８１０、８２０、８３０によって遅延させた
信号６１５、６２５、６３５を用いることができる。す
なわち、有効なデータが出力されている期間に限って遅
延回路からの出力データを外部への出力信号７００とし
て、入力されたブロック１１０に対する復号済みのブロ
ック７１０（図示せず），ブロック１２０に対する復号
済みのブロック７２０（図示せず），ブロック１３０に
対する復号済みのブロック７３０（図示せず）が、この
順で出力される。
【００３０】なお、上記の説明では出力選択回路２５０
における入力の選択はデータの有効部分を示す信号６１
５、６２５、６３５を用いて行うとしたが、出力信号経
路の選択を正しいタイミングで行うために必要十分な情
報を用いて制御信号を別途生成してもよい。たとえば、
用いられる予定の誤り訂正復号機能を指定する情報、各
符号化ブロックが入力される予定時刻および入力される
予定のデータ長を示す情報、予定通りに信号が到着した
ことを示すフラグ、各経路において生ずる遅延時間の情
報を用いれば、信号経路の選択を行うための信号を生成
することができる。
における入力の選択はデータの有効部分を示す信号６１
５、６２５、６３５を用いて行うとしたが、出力信号経
路の選択を正しいタイミングで行うために必要十分な情
報を用いて制御信号を別途生成してもよい。たとえば、
用いられる予定の誤り訂正復号機能を指定する情報、各
符号化ブロックが入力される予定時刻および入力される
予定のデータ長を示す情報、予定通りに信号が到着した
ことを示すフラグ、各経路において生ずる遅延時間の情
報を用いれば、信号経路の選択を行うための信号を生成
することができる。
【００３１】図５は、本発明の第３実施形態の構成例を
示すブロック図である。上記第１の実施形態の構成に加
えて、誤り訂正復号回路２１０、２２０、２３０の出力
を一時保管するバッファメモリ９１０、９２０、９３０
および該バッファメモリからの読出制御信号を生成する
制御信号生成回路２９０を備えている。バッファメモリ
９１０、９２０、９３０は、具体的にはＦＩＦＯメモリ
を用いれば実現できる。入力される誤り訂正符号化しよ
うとするブロック１１０、１２０、１３０は、異なる符
号化パラメータで誤り訂正符号化されたブロックが混在
している。ここではブロック１１０の符号化パラメータ
がｐ１、ブロック１２０の符号化パラメータがｐ２、ブ
ロック１３０の符号化パラメータがｐ３であるとする。
示すブロック図である。上記第１の実施形態の構成に加
えて、誤り訂正復号回路２１０、２２０、２３０の出力
を一時保管するバッファメモリ９１０、９２０、９３０
および該バッファメモリからの読出制御信号を生成する
制御信号生成回路２９０を備えている。バッファメモリ
９１０、９２０、９３０は、具体的にはＦＩＦＯメモリ
を用いれば実現できる。入力される誤り訂正符号化しよ
うとするブロック１１０、１２０、１３０は、異なる符
号化パラメータで誤り訂正符号化されたブロックが混在
している。ここではブロック１１０の符号化パラメータ
がｐ１、ブロック１２０の符号化パラメータがｐ２、ブ
ロック１３０の符号化パラメータがｐ３であるとする。
【００３２】あらかじめ誤り訂正復号回路２１０には符
号化パラメータｐ１を、誤り訂正復号回路２２０は符号
化パラメータｐ２をというように、互いに異なる誤り訂
正符号化パラメータを設定してある。ここで、各符号ブ
ロックの復号処理に要する時間は符号化パラメータに依
存して変化してもよい。
号化パラメータｐ１を、誤り訂正復号回路２２０は符号
化パラメータｐ２をというように、互いに異なる誤り訂
正符号化パラメータを設定してある。ここで、各符号ブ
ロックの復号処理に要する時間は符号化パラメータに依
存して変化してもよい。
【００３３】続いて、ブロック１１０、１２０、１３０
が入力される予定時刻と該当する誤り訂正符号化しよう
とするブロックの符号化パラメータおよび入力される予
定のデータ長を示す情報３００が制御回路２７０に入力
される。制御回路２７０では情報３００をもとにして、
ブロック１１０、１２０、１３０が入力される予定時刻
になると制御信号５１５、５２５、５３５を生成する。
入力選択回路２００では、入力信号を誤り訂正復号回路
に向けて送る経路を制御信号５１５、５２５、５３５に
従って切り替える。
が入力される予定時刻と該当する誤り訂正符号化しよう
とするブロックの符号化パラメータおよび入力される予
定のデータ長を示す情報３００が制御回路２７０に入力
される。制御回路２７０では情報３００をもとにして、
ブロック１１０、１２０、１３０が入力される予定時刻
になると制御信号５１５、５２５、５３５を生成する。
入力選択回路２００では、入力信号を誤り訂正復号回路
に向けて送る経路を制御信号５１５、５２５、５３５に
従って切り替える。
【００３４】たとえば符号化パラメータｐ１で符号化さ
れたブロック１１０が入力されている期間は入力信号が
送られる信号経路として５１０が選択される。続いて入
力されるのが符号化パラメータｐ２で符号化されている
ブロック１２０ならば、符号化ブロック１１０と１２０
の境界で信号経路が５１０から５２０に切り替えられ
る。このように、誤り訂正復号回路２１０、２２０、２
３０への信号の入力は上記第一、第二の実施形態と同様
に行われる。誤り訂正復号回路２１０、２２０、２３０
からの出力はそれぞれバッファメモリ９１０、９２０、
９３０に蓄積される。
れたブロック１１０が入力されている期間は入力信号が
送られる信号経路として５１０が選択される。続いて入
力されるのが符号化パラメータｐ２で符号化されている
ブロック１２０ならば、符号化ブロック１１０と１２０
の境界で信号経路が５１０から５２０に切り替えられ
る。このように、誤り訂正復号回路２１０、２２０、２
３０への信号の入力は上記第一、第二の実施形態と同様
に行われる。誤り訂正復号回路２１０、２２０、２３０
からの出力はそれぞれバッファメモリ９１０、９２０、
９３０に蓄積される。
【００３５】一方、制御信号生成回路２９０において
は、入力されたブロック１１０、１２０、１３０の長さ
および入力されたタイミングおよびいずれの誤り訂正機
能が使用されるかを示す情報をもとにして、バッファメ
モリ９１０、９２０、９３０から信号を読み出すための
制御信号６６５、６７５、６８５およびバッファメモリ
から読み出された信号６１０、６２０、６３０の有効部
分を示す制御信号６１５、６２５、６３５を適切なタイ
ミングで生成する。生成された読出制御信号６６５、６
７５、６８５はバッファメモリ９１０、９２０、９３０
に対して送出され、その結果としてバッファメモリ９１
０、９２０、９３０から読み出された信号６１０、６２
０、６３０は出力選択回路２５０において単一の出力信
号７００にまとめられて出力される。
は、入力されたブロック１１０、１２０、１３０の長さ
および入力されたタイミングおよびいずれの誤り訂正機
能が使用されるかを示す情報をもとにして、バッファメ
モリ９１０、９２０、９３０から信号を読み出すための
制御信号６６５、６７５、６８５およびバッファメモリ
から読み出された信号６１０、６２０、６３０の有効部
分を示す制御信号６１５、６２５、６３５を適切なタイ
ミングで生成する。生成された読出制御信号６６５、６
７５、６８５はバッファメモリ９１０、９２０、９３０
に対して送出され、その結果としてバッファメモリ９１
０、９２０、９３０から読み出された信号６１０、６２
０、６３０は出力選択回路２５０において単一の出力信
号７００にまとめられて出力される。
【００３６】なお、上記の説明では制御信号６６５、６
７５、６８５および制御信号６１５、６２５、６３５を
生成するために必要な情報として実際に誤り訂正復号回
路２１０、２２０、２３０に入力されたブロック１１
０、１２０、１３０の長さと入力されたタイミングおよ
びいずれの誤り訂正機能が使用されるかを示す情報が使
用されるとしたが、バッファからの読出を正しいタイミ
ングで必要な長さだけ行うために必要十分な情報であれ
ば、他の情報を用いてもよい。たとえば、用いられる予
定の誤り訂正復号機能を指定する情報、各符号化ブロッ
クが入力される予定時刻とおよび入力される予定のデー
タ長を示す情報、予定通りに信号が到着したことを示す
フラグを用いれば、上記と同等の機能を実現することが
できる。
７５、６８５および制御信号６１５、６２５、６３５を
生成するために必要な情報として実際に誤り訂正復号回
路２１０、２２０、２３０に入力されたブロック１１
０、１２０、１３０の長さと入力されたタイミングおよ
びいずれの誤り訂正機能が使用されるかを示す情報が使
用されるとしたが、バッファからの読出を正しいタイミ
ングで必要な長さだけ行うために必要十分な情報であれ
ば、他の情報を用いてもよい。たとえば、用いられる予
定の誤り訂正復号機能を指定する情報、各符号化ブロッ
クが入力される予定時刻とおよび入力される予定のデー
タ長を示す情報、予定通りに信号が到着したことを示す
フラグを用いれば、上記と同等の機能を実現することが
できる。
【００３７】以上、第一〜第三の実施形態として誤り訂
正復号器の構成例を説明したが、同様の構成で誤り訂正
復号回路を誤り訂正符号化回路に置き換えることによ
り、複数の符号化パラメータが混在する信号に対応可能
な誤り訂正符号化器を実現することができる。
正復号器の構成例を説明したが、同様の構成で誤り訂正
復号回路を誤り訂正符号化回路に置き換えることによ
り、複数の符号化パラメータが混在する信号に対応可能
な誤り訂正符号化器を実現することができる。
【００３８】
【発明の効果】本発明の第一の効果は、従来の誤り訂正
符号化器および復号器では処理することが困難であっ
た、符号化ブロックの符号化パラメータが符号化ブロッ
クごとに異なっているデータ列を誤り訂正符号化または
復号することを可能とする点にある。ここで符号化パラ
メータとは、符号化ブロックの長さまたは冗長符号長ま
たは符号化処理に使用する計算式を指す。
符号化器および復号器では処理することが困難であっ
た、符号化ブロックの符号化パラメータが符号化ブロッ
クごとに異なっているデータ列を誤り訂正符号化または
復号することを可能とする点にある。ここで符号化パラ
メータとは、符号化ブロックの長さまたは冗長符号長ま
たは符号化処理に使用する計算式を指す。
【００３９】本発明の第二の効果は、誤り訂正符号化パ
ラメータに依存して誤り訂正符号化および復号に要する
時間が変化するような誤り訂正符号化回路および復号回
路を用いた場合に、符号化パラメータが符号化ブロック
ごとに異なっているデータ列を誤り訂正符号化または復
号する際に生じた処理時間の差を吸収して、誤り訂正符
号化または復号された結果を正しい順序で連続して取り
出すことを可能とする点にある。
ラメータに依存して誤り訂正符号化および復号に要する
時間が変化するような誤り訂正符号化回路および復号回
路を用いた場合に、符号化パラメータが符号化ブロック
ごとに異なっているデータ列を誤り訂正符号化または復
号する際に生じた処理時間の差を吸収して、誤り訂正符
号化または復号された結果を正しい順序で連続して取り
出すことを可能とする点にある。
【図１】 本発明の第１の請求項にもとづく実施形態の
構成例である。
構成例である。
【図２】 入力選択回路２００の回路の実際例である。
【図３】 出力選択回路２５０の回路の実際例である。
【図４】 本発明の第２の請求項にもとづく実施形態の
構成例である。
構成例である。
【図５】 本発明の第３の請求項にもとづく実施形態の
構成例である。
構成例である。
１０：誤り訂正復号器 １００：入力信号 ２００：入力選択回路 ２１０、２２０、２３０：誤り訂正復号回路 ２５０：出力選択回路 ２７０：制御回路 ２９０：制御信号生成回路 ３００：情報 ５１０、５２０、５３０：信号 ５１５、５２５、５３５：制御信号 ５６０、５７０、５８０：信号出力 ５６５、５７５、５８５：データイネーブル信号 ６１０、６２０、６３０：信号 ６１５、６２５、６３５：制御信号 ６６５、６７５、６８５： 制御信号 ７００：出力信号 ８１０、８２０、８３０：遅延回路 ９１０、９２０、９３０：バッファメモリ
Claims (6)
- 【請求項１】 ブロック単位で誤り訂正符号化されたデ
ータを、誤り訂正復号する誤り訂正復号器において、 誤り訂正符号化ブロック長、または冗長符号長、または
誤り訂正符号化を行うための計算式等の誤り訂正符号化
パラメータに対して、互いに異なる上記誤り訂正符号化
パラメータに基づいて誤り訂正復号処理を行う複数の誤
り訂正復号回路と、 上記誤り訂正復号器への入力信号のブロックごとに、該
ブロックの符号化パラメータにもとづいて、上記複数の
誤り訂正復号回路から上記ブロックが入力されるべき一
つを選択する選択回路と、 上記複数の誤り訂正復号回路からの複数の出力信号を、
１本に多重化して上記誤り訂正復号器より出力する多重
化回路と、 を備えてなる誤り訂正復号器。 - 【請求項２】 上記各誤り訂正復号回路への入力信号ま
たは上記誤り訂正復号回路からの出力信号に遅延を付加
する遅延回路をさらに備え、 上記遅延回路は、上記のいずれの誤り訂正復号回路に対
して入力された信号も、同一時間後に上記誤り訂正復号
回路から出力されるように遅延量が調整されており、 上記多重化回路は、上記誤り訂正復号回路に入力された
ブロックの順序と同じ順序で多重化した信号を出力する
ことを特徴とする請求項１記載の誤り訂正復号器。 - 【請求項３】 上記複数の誤り訂正復号回路から出力さ
れた信号を一時的に蓄える複数の第１の記憶手段と、 上記誤り訂正復号器への入力信号のブロックがいずれの
誤り訂正復号回路に入力されたかを記憶する第２の記憶
手段と、 上記第２の記憶手段に蓄えられた記憶にもとづいて、上
記入力信号のブロックが上記誤り訂正復号器に入力され
た順序と同じ順序で、上記複数の第１の記憶手段から誤
り訂正復号済みの信号を読み出す読み出し手段と、 を備え、上記多重化回路は上記複数の第１の記憶手段か
らの出力を１本に多重化して出力することを特徴とする
請求項１記載の誤り訂正復号器。 - 【請求項４】 ディジタルデータにブロック単位で誤り
訂正符号化を施す誤り訂正符号化器において、 誤り訂正符号化ブロック長、または冗長符号長、または
誤り訂正符号化を行うための計算式等の誤り訂正符号化
パラメータに対して、互いに異なる上記誤り訂正符号化
パラメータに基づいて誤り訂正符号化処理を行う複数の
誤り訂正符号化回路を備え、 上記誤り訂正符号化器への入力信号のブロックごとに、
該ブロックの符号化パラメータにもとづいて、上記複数
の誤り訂正符号化回路から上記ブロックが入力されるべ
き一つを選択する選択回路と、 上記複数の誤り訂正符号化回路からの複数の出力信号
を、１本に多重化して上記誤り訂正符号化器より出力す
る多重化回路と、 を備えてなる誤り訂正符号化器。 - 【請求項５】 上記誤り訂正復号化回路からの出力信号
に遅延を付加する遅延回路をさらに備え、 上記遅延回路は、上記のいずれの誤り訂正復号化回路に
対して入力された信号も、同一時間後に上記誤り訂正復
号化回路から出力されるように遅延量が調整されてお
り、 上記多重化回路は、上記誤り訂正符号化回路に入力され
たブロックの順序と同じ順序で多重化した信号を出力す
ることを特徴とする請求項４記載の誤り訂正符号化器。 - 【請求項６】 上記複数の誤り訂正符号化回路から出力
された信号を一時的に蓄える複数の第１の記憶手段と、 上記誤り訂正符号化器への入力信号のブロックがいずれ
の誤り訂正符号化回路に入力されたかを記憶する第２の
記憶手段と、 上記第２の記憶手段に蓄えられた記憶にもとづいて、上
記入力信号のブロックが上記誤り訂正符号化器に入力さ
れた順序と同じ順序で、上記複数の第１の記憶手段から
誤り訂正符号化済みの信号を読み出す読み出し手段と、 を備え、上記多重化回路は上記複数の第１の記憶手段か
らの出力を１本に多重化して出力することを特徴とする
請求項４記載の誤り訂正符号化器。
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|---|---|---|---|
| JP10374497A JP2000196467A (ja) | 1998-12-28 | 1998-12-28 | 誤り訂正符号化器および誤り訂正復号器 |
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| JP10374497A JP2000196467A (ja) | 1998-12-28 | 1998-12-28 | 誤り訂正符号化器および誤り訂正復号器 |
| US09/473,188 US6587986B1 (en) | 1998-12-28 | 1999-12-28 | Error correcting decoder |
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- 1999-12-28 US US09/473,188 patent/US6587986B1/en not_active Expired - Lifetime
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