IT201900019910A1

IT201900019910A1 - CIRCUIT FOR GENERATION OF A PWM SIGNAL, AND RELATIVE INTEGRATED CIRCUIT

Info

Publication number: IT201900019910A1
Application number: IT102019000019910A
Authority: IT
Inventors: Domenico Tripodi; Luca Giussani; Stella Simone Ludwig Dalla
Original assignee: St Microelectronics Srl
Priority date: 2019-10-29
Filing date: 2019-10-29
Publication date: 2021-04-29
Also published as: US20210126627A1; US11171632B2; US20240297640A1; US20230208404A1; US11606083B2; US20220052672A1; EP3817229A1; CN213585724U; CN112751553A; US12015406B2; EP3817229B1

Description

DESCRIZIONE dell’invenzione industriale dal titolo: DESCRIPTION of the industrial invention entitled:

“Circuito di generazione di un segnale PWM, e relativo circuito integrato” "Circuit for generating a PWM signal, and related integrated circuit"

TESTO DELLA DESCRIZIONE TEXT OF THE DESCRIPTION

Campo tecnico Technical field

Le forme di attuazione della presente descrizione sono relative a soluzioni per generare un segnale con modulazione a larghezza di impulso (PWM, “Pulse-Width Modulation”). The embodiments of the present description relate to solutions for generating a signal with pulse-width modulation (PWM, "Pulse-Width Modulation").

Descrizione della tecnica relativa Description of the related technique

Generalmente, come rappresentato nella Figura 1, un segnale PWM è un segnale periodico che ha un dato periodo di commutazione TSW, in cui il segnale PWM è impostato alto per una data durata di attivazione (“switch-on”) TON e basso per una data durata di disattivazione (“switch-off”) TOFF, con: Generally, as shown in Figure 1, a PWM signal is a periodic signal that has a given TSW switching period, in which the PWM signal is set high for a given "switch-on" TON and low for a given "switch-on" duration. date of deactivation duration ("switch-off") TOFF, with:

TSW = TON TOFF. (1) TSW = TON TOFF. (1)

Inoltre, spesso è definito il duty cycle D del segnale PWM, con D = TON/TSW. Furthermore, the duty cycle D of the PWM signal is often defined, with D = TON / TSW.

Un tale segnale PWM può essere generato in vari modi. Per esempio, come rappresentato nella Figura 1, una delle soluzioni più semplici è basata su un circuito oscillatore che genera un segnale di clock CLK e su un contatore configurato per incrementare un valore di conteggio in risposta al segnale di clock CLK. Così, usando un circuito comparatore, il segnale PWM può essere generato in funzione del valore di conteggio fornito dal contatore, per es., confrontando il valore di conteggio con dati valori di soglia, per es., indicativi della durata di attivazione TON e del periodo di commutazione TSW. Such a PWM signal can be generated in various ways. For example, as shown in Figure 1, one of the simpler solutions is based on an oscillator circuit generating a CLK clock signal and a counter configured to increment a count value in response to the CLK clock signal. Thus, using a comparator circuit, the PWM signal can be generated as a function of the count value provided by the counter, e.g., by comparing the count value with given threshold values, e.g., indicative of the on-time TON and of the TSW switching period.

Tuttavia, in una tale implementazione (digitale), l’accuratezza e la risoluzione del segnale PWM sono limitate dal periodo di clock TCLK (frequenza di campionamento) del segnale di clock CLK. Inoltre, aumentando la frequenza di clock fCLK = 1/TCLK aumenteranno anche le perdite di commutazione. However, in such a (digital) implementation, the accuracy and resolution of the PWM signal are limited by the TCLK clock period (sampling frequency) of the CLK clock signal. Furthermore, increasing the clock frequency fCLK = 1 / TCLK will also increase the switching losses.

In molte applicazioni, sono richiesti segnali PWM ad alta risoluzione. Per esempio, questi segnali PWM possono essere usati in molte applicazioni per controllare il valore medio di una tensione o di una corrente, come per i caricabatterie senza fili (“wireless”), i convertitori di potenza switching mode, il controllo dei motori e l’illuminazione. Per esempio, in tali applicazioni, può essere usato un semi-ponte (“half-bridge”) o un ponte H (“full bridge”) per pilotare un circuito risonante, che di solito comprende uno o più induttori e condensatori, in cui gli switch elettronici del semi-ponte o del ponte H sono pilotati per mezzo di segnali PWM. In many applications, high resolution PWM signals are required. For example, these PWM signals can be used in many applications to control the average value of a voltage or current, such as for wireless chargers, switching mode power converters, motor control and l 'lighting. For example, in such applications, a "half-bridge" or an H-bridge ("full bridge") can be used to drive a resonant circuit, which usually includes one or more inductors and capacitors, in which the electronic switches of the half-bridge or the H-bridge are driven by PWM signals.

Al fine di miniaturizzare l’apparecchiatura, è spesso necessario usare piccoli induttori, il che conduce a una alta frequenza di lavoro. Così, spesso è richiesto un segnale PWM con forma d’onda modulata ad alta frequenza con una risoluzione molto precisa, al fine di mantenere a valori accettabili il consumo di potenza. Per esempio, in un alimentatore switching, spesso la tensione di uscita è direttamente proporzionale al duty cycle PWM. Quanto più piccola è la regolazione del duty cycle, tanto più piccolo è il cambiamento risultante all’uscita, cioè un controllo più preciso della tensione di uscita che permette di ottenere un migliore livello di accuratezza e una migliore stabilità del sistema. Inoltre, il fatto di minimizzare il ripple della tensione di uscita significa ridurre i livelli di rumore. In order to miniaturize the equipment, it is often necessary to use small inductors, which leads to a high working frequency. Thus, a PWM signal with a high frequency modulated waveform with a very precise resolution is often required, in order to maintain power consumption at acceptable values. For example, in a switching power supply, often the output voltage is directly proportional to the PWM duty cycle. The smaller the duty cycle adjustment, the smaller the resulting change at the output, i.e. a more precise control of the output voltage that allows for a better level of accuracy and better system stability. Also, minimizing output voltage ripple means reducing noise levels.

Una soluzione alternativa per generare un segnale PWM, in particolare un segnale PWM ad Alta Risoluzione (HR, “High Resolution”), è basata sull’uso di fasi di clock multiple, cioè segnali di clock sfasati che hanno la stessa frequenza. An alternative solution to generate a PWM signal, in particular a High Resolution PWM signal (HR, "High Resolution"), is based on the use of multiple clock phases, that is, out of phase clock signals that have the same frequency.

Per esempio, la Figura 2 rappresenta un possibile circuito per generare fasi di clock multiple ϕ0..ϕn, attraverso un anello ad aggancio di ritardo (DLL, “Delay Locked Loop”). For example, Figure 2 represents a possible circuit for generating multiple clock phases ϕ0..ϕn, through a delay locked loop (DLL).

Specificamente, nell’esempio considerato, il segnale di clock CLK generato da un oscillatore OSC è fornito a una cascata di una pluralità di stadi di ritardo DU1..DUn (identici). Specificamente, nell’esempio considerato, la prima fase ϕ0 corrisponde al segnale di clock CLK, e le altre fasi ϕ1..ϕn corrispondono ai segnali di uscita degli stadi di ritardo DU1..DUn. Specifically, in the example considered, the clock signal CLK generated by an oscillator OSC is supplied to a cascade of a plurality of delay stages DU1..DUn (identical). Specifically, in the example considered, the first phase ϕ0 corresponds to the clock signal CLK, and the other phases ϕ1..ϕn correspond to the output signals of the delay stages DU1..DUn.

Nell’esempio considerato, ciascuno degli stadi di ritardo DU1..DUn ha un ritardo TDU che è programmabile/ impostabile in funzione di un segnale di controllo CTRL (di tensione o di corrente). Per esempio, tali stadi di ritardo DU aventi un ritardo variabile possono essere implementati con un numero pari di invertitori (“inverter”), in cui uno o più degli inverter caricano una rispettiva capacità, come una capacità parassita, connessa all’uscita dell’inverter. In questo caso, il segnale di controllo CTRL può essere indicativo della corrente fornita dall’inverter per caricare la rispettiva capacità, variando con ciò il tempo finché l’inverter seguente non commuta. In the example considered, each of the DU1..DUn delay stages has a TDU delay that is programmable / settable according to a CTRL control signal (voltage or current). For example, such DU delay stages having a variable delay can be implemented with an even number of inverters ("inverters"), in which one or more of the inverters load a respective capacity, such as a parasitic capacitance, connected to the output of the inverter. In this case, the CTRL control signal can be indicative of the current supplied by the inverter to load the respective capacity, thereby varying the time until the following inverter switches.

Nell’esempio considerato, l’ultima fase ϕn (che ha un dato ritardo TD = n ∙ TDU rispetto al segnale di clock CLK) e il segnale di clock CLK sono forniti a un rilevatore di fase PD. L’uscita del rilevatore di fase PD è fornita a un regolatore CP che ha almeno un componente I (Integrale), come una pompa di carica (“charge pump”), in cui il regolatore CP fornisce in uscita il segnale di controllo CTRL. Opzionalmente, il segnale di controllo CTRL può essere fatto passare attraverso un filtro di anello LF. In the example considered, the last phase ϕn (which has a given delay TD = n ∙ TDU with respect to the clock signal CLK) and the clock signal CLK are supplied to a PD phase detector. The output of the PD phase detector is supplied to a CP regulator that has at least one component I (Integral), such as a charge pump ("charge pump"), in which the CP regulator outputs the CTRL control signal. Optionally, the control signal CTRL can be passed through a loop filter LF.

Così, sostanzialmente, l’anello di retroazione negativa, implementato dai blocchi PD/CP/LF, sincronizza nel tempo l’ultima fase ϕn con il segnale di clock CLK. Se le celle di ritardo DU sono identiche, tutte le fasi di clock ϕ1..ϕn avranno la stessa frequenza fCLK, ma saranno sfasate rispetto alla fase precedente di un ritardo di TDU = TCLK/n. Thus, substantially, the negative feedback loop, implemented by the PD / CP / LF blocks, synchronizes the last phase ϕn over time with the CLK clock signal. If the delay cells DU are identical, all clock phases ϕ1..ϕn will have the same frequency fCLK, but will be out of phase with respect to the previous phase by a delay of TDU = TCLK / n.

Tali fasi di clock multiple possono anche essere fornite da un anello ad aggancio di fase (PLL, “Phase Locked Loop”) comprendente un oscillatore controllato in tensione (VCO, “Voltage Controlled Oscillator”) che comprende un oscillatore ad anello (“ring-oscillator”) con una pluralità di stadi di ritardo, in cui il PLL è agganciato alla frequenza di un segnale di clock CLK. Anche in questo caso, un aggancio del PLL può essere ottenuto variando il ritardo introdotto dagli stadi di ritardo, per es. variando attraverso un circuito di polarizzazione la corrente fornita dagli stadi di inverter che implementano tali stadi di ritardo, finché il segnale dell’oscillatore all’uscita del VCO non corrisponde al segnale di clock CLK. Così, ciascuno stadio di ritardo del VCO può fornire una rispettiva fase di clock, che è sfasata per una data frazione del periodo del segnale di clock CLK. Such multiple clock phases can also be provided by a Phase Locked Loop (PLL) comprising a Voltage Controlled Oscillator (VCO) which includes a "ring- oscillator ") with a plurality of delay stages, in which the PLL is locked to the frequency of a clock signal CLK. Also in this case, a locking of the PLL can be obtained by varying the delay introduced by the delay stages, e.g. by varying the current supplied by the inverter stages that implement these delay stages through a biasing circuit, until the oscillator signal at the VCO output corresponds to the CLK clock signal. Thus, each delay stage of the VCO can provide a respective clock phase, which is out of phase for a given fraction of the period of the clock signal CLK.

Per esempio, la Figura 3 rappresenta esempi di forme d’onda per le fasi ϕ1..ϕ16 nel caso di n = 17, in cui l’ultima fase ϕ17 = ϕ0 = CLK non è rappresentata nella Figura. For example, Figure 3 represents examples of waveforms for phases ϕ1..ϕ16 in the case of n = 17, in which the last phase ϕ17 = ϕ0 = CLK is not represented in the Figure.

Di conseguenza, come rappresentato nella Figura 4, mentre un contatore e un rispettivo circuito comparatore possono fornire un segnale PWM approssimativo (che ha una pluralità k di cicli di clock del segnale di clock CLK), le fasi di clock ϕ1..ϕn aggiuntive possono essere usate per aggiungere una regolazione fine al segnale PWM approssimativo, il che permette sostanzialmente di aggiungere frazioni TDU del segnale di clock CLK al segnale PWM approssimativo. Per esempio, una tale soluzione è descritta nel documento US 7,206,343 B2, il cui contenuto è incorporato qui tramite citazione a questo scopo. Consequently, as shown in Figure 4, while a counter and a respective comparator circuit can provide an approximate PWM signal (which has a plurality k of clock cycles of the clock signal CLK), the additional clock phases ϕ1..ϕn can be used to add fine-tuning to the coarse PWM signal, which basically allows TDU fractions of the CLK clock signal to be added to the coarse PWM signal. For example, such a solution is described in US 7,206,343 B2, the content of which is incorporated herein by quotation for this purpose.

Per esempio, la frazione può essere aggiunta al segnale PWM approssimativo: For example, the fraction can be added to the approximate PWM signal:

- combinando direttamente, per es. usando una o più porte logiche (per es., OR), il segnale PWM approssimativo con una data fase di clock ϕ selezionata, o - by combining directly, e.g. using one or more logic gates (e.g., OR), the approximate PWM signal with a given clock phase is selected, or

- come descritto nel documento US 7,206,343 B2, facendo passare indirettamente il segnale PWM approssimativo attraverso stadi di ritardo aggiuntivi e combinando il segnale PWM approssimativo con il segnale PWM ritardato, per es. attraverso una porta logica (per es., OR), in cui gli stadi di ritardo aggiuntivi introducono lo stesso ritardo TDU degli stadi di ritardo DU1..DUn, per es. polarizzando gli stadi di ritardo aggiuntivi con lo stesso segnale di controllo CTRL degli stadi di ritardo DU1..DUn. - as described in US 7,206,343 B2, indirectly passing the approximate PWM signal through additional delay stages and combining the approximate PWM signal with the delayed PWM signal, e.g. through a logic gate (e.g., OR), in which the additional delay stages introduce the same delay TDU as the delay stages DU1..DUn, e.g. biasing the additional delay stages with the same control signal CTRL as the delay stages DU1..DUn.

Così, ipotizzando che il contatore (un rispettivo circuito comparatore) fornisca un segnale PWM approssimativo che ha un periodo di commutazione TSW = i∙TCLK e una durata di attivazione di TON = k∙TCLK, con 0 ≤ k ≤ i, il segnale PWM finale può avere un periodo di commutazione TSW = i∙TCLK e una durata di attivazione TON = k∙TCLK l·TCLK/n, con 0 ≤ l < n. Così, la durata di attivazione TON del segnale PWM può essere selezionata impostando i valori interi dei parametri k e l. Così, sostanzialmente, l’uso di un DLL o un PLL aggiuntivo permette di variare la durata di attivazione TON, o in generale il duty cycle D, con una precisione più elevata, mentre il periodo di commutazione TSW rimane costante. Thus, assuming that the counter (a respective comparator circuit) provides an approximate PWM signal which has a switching period TSW = i ∙ TCLK and an activation duration of TON = k ∙ TCLK, with 0 ≤ k ≤ i, the PWM signal final can have a switching period TSW = i ∙ TCLK and an activation duration TON = k ∙ TCLK l · TCLK / n, with 0 ≤ l <n. Thus, the activation duration TON of the PWM signal can be selected by setting the integer values of the parameters k and l. Thus, substantially, the use of a DLL or an additional PLL allows you to vary the activation duration TON, or in general the duty cycle D, with higher precision, while the switching period TSW remains constant.

Scopo e sintesi Purpose and summary

In considerazione di quanto precede, uno scopo di varie forme di attuazione della presente descrizione è di fornire soluzioni per generare un segnale PWM. In view of the foregoing, an object of various embodiments of the present description is to provide solutions for generating a PWM signal.

Secondo una o più forme di attuazione, lo scopo precedente è raggiunto per mezzo di un circuito di generazione di un segnale PWM avente gli elementi distintivi esposti specificamente nelle rivendicazioni che seguono. Le forme di attuazione concernono anche un relativo circuito integrato. According to one or more embodiments, the preceding object is achieved by means of a circuit for generating a PWM signal having the distinctive elements set forth specifically in the following claims. The embodiments also concern a related integrated circuit.

Le rivendicazioni sono parte integrante dell’insegnamento tecnico della descrizione qui fornita. The claims are an integral part of the technical teaching of the description provided here.

Come menzionato in precedenza, varie forme di attuazione della presente descrizione sono relative a un circuito di generazione di un segnale PWM configurato per generare un segnale con Modulazione a Larghezza di Impulso avente una data durata di commutazione che comprende una durata di attivazione e una durata di disattivazione. As mentioned above, various embodiments of the present description relate to a PWM signal generation circuit configured to generate a Pulse Width Modulated signal having a given switching duration which includes an on duration and a duration of deactivation.

In varie forme di attuazione, il circuito di generazione di un segnale PWM comprende un generatore di clock multifase configurato per generare un dato numero n di fasi di clock sfasate che hanno lo stesso periodo di clock e che sono sfasate di un tempo corrispondente a una frazione 1/n del periodo di clock. In various embodiments, the PWM signal generation circuit comprises a multiphase clock generator configured to generate a given number n of out of phase clock phases which have the same clock period and which are out of phase by a time corresponding to a fraction 1 / n of the clock period.

In varie forme di attuazione, il circuito di generazione di un segnale PWM è configurato per: In various embodiments, the PWM signal generation circuit is configured for:

- determinare, per ciascuna durata di attivazione, un primo e un secondo numero intero, il primo numero intero essendo indicativo del numero intero di periodi di clock della durata di attivazione e il secondo numero intero essendo indicativo del numero intero delle frazioni 1/n del periodo di clock della durata di attivazione in aggiunta al numero intero di periodi di clock della durata di attivazione, e - determine, for each activation duration, a first and a second whole number, the first whole number being indicative of the whole number of clock periods of the activation duration and the second whole number being indicative of the whole number of the fractions 1 / n of the on-duration clock period in addition to the integer number of on-duration clock periods, e

- determinare, per ciascuna durata di disattivazione, un terzo e un quarto numero intero, il terzo numero intero essendo indicativo del numero intero di periodi di clock della durata di disattivazione o del numero intero di periodi di clock della durata di commutazione, e il quarto numero intero essendo indicativo del numero intero delle frazioni 1/n del periodo di clock della durata di disattivazione in aggiunta al numero intero di periodi di clock della durata di disattivazione. - determine, for each deactivation duration, a third and a fourth integer, the third integer being indicative of the integer number of clock periods of the deactivation duration or of the integer number of clock periods of the switching duration, and the fourth integer being indicative of the integer of the fractions 1 / n of the clock period of the deactivation duration in addition to the integer number of clock periods of the deactivation duration.

Per esempio, in varie forme di attuazione, il circuito di generazione di un segnale PWM può ricevere in ingresso il primo, il secondo, il terzo e il quarto numero intero. For example, in various embodiments, the PWM signal generation circuit can receive the first, second, third and fourth integers as inputs.

In varie forme di attuazione, il circuito di generazione di un segnale PWM comprende un circuito di commutazione di clock, un circuito temporizzatore (“timer”), un circuito accumulatore di fase e un circuito di toggle. In various embodiments, the PWM signal generation circuit comprises a clock switching circuit, a timer circuit, a phase accumulator circuit and a toggle circuit.

In varie forme di attuazione, il circuito di commutazione di clock è configurato per generare un segnale di clock del timer selezionando una delle fasi di clock sfasate come segnale di clock del timer, in funzione di un segnale di selezione. In various embodiments, the clock switching circuit is configured to generate a timer clock signal by selecting one of the out-of-phase clock phases as the timer clock signal, as a function of a selection signal.

Per esempio, in varie forme di attuazione, il circuito di commutazione di clock comprende: For example, in various embodiments, the clock switching circuit comprises:

- per ciascuna delle fasi di clock sfasate, una rispettiva porta di trasmissione, e in cui ciascuna porta di trasmissione è configurata per generare una rispettiva fase di clock con abilitazione selettiva (“gated”) in funzione del segnale di selezione; e - for each of the out-of-phase clock phases, a respective transmission port, and in which each transmission port is configured to generate a respective clock phase with selective enabling ("gated") as a function of the selection signal; And

- un circuito logico combinatorio configurato per generare il segnale di clock del timer combinando le fasi di clock con abilitazione selettiva. - a combinational logic circuit configured to generate the timer clock signal by combining the clock phases with selective enabling.

In varie forme di attuazione, il circuito timer comprende uno o più contatori e uno o più comparatori, in cui il circuito timer è configurato per: In various embodiments, the timer circuit comprises one or more counters and one or more comparators, in which the timer circuit is configured for:

- durante una durata di attivazione, variare un primo valore di conteggio in risposta al segnale di clock del timer e generare un primo innesco (“trigger”) quando il primo valore di conteggio raggiunge il primo numero intero, e - durante una durata di disattivazione, variare un secondo valore di conteggio in risposta al segnale di clock del timer e generare un secondo innesco quando il secondo valore di conteggio raggiunge il secondo numero intero. - during an on duration, vary a first count value in response to the timer clock signal and generate a first "trigger" when the first count value reaches the first integer, and - during an off duration , vary a second count value in response to the timer clock signal and generate a second trigger when the second count value reaches the second integer.

Per esempio, il circuito timer può comprendere un contatore singolo configurato per generare il primo valore di conteggio e il secondo valore di conteggio. In questo caso, il terzo numero intero può essere indicativo del numero intero di periodi di clock della durata di disattivazione, e il contatore singolo può essere resettato all’inizio di ciascuna durata di attivazione e di ciascuna durata di disattivazione. In alternativa, il terzo numero intero può essere indicativo del numero intero di periodi di clock della durata di commutazione, e il contatore singolo può essere resettato soltanto all’inizio di ciascuna durata di attivazione. For example, the timer circuit may comprise a single counter configured to generate the first count value and the second count value. In this case, the third integer can be indicative of the whole number of clock periods of the deactivation duration, and the single counter can be reset at the beginning of each activation duration and each deactivation duration. Alternatively, the third integer can be indicative of the whole number of clock periods of the switching duration, and the single counter can only be reset at the beginning of each activation duration.

In varie forme di attuazione, il circuito accumulatore di fase è configurato per generare il segnale di selezione: - durante una durata di attivazione, incrementando il segnale di selezione del secondo numero intero, e In various embodiments, the phase accumulator circuit is configured to generate the selection signal: - during an on duration, by increasing the selection signal by the second integer, and

- durante una durata di disattivazione, incrementando il segnale di selezione del quarto numero intero. - during a deactivation duration, by increasing the selection signal by the fourth whole number.

Generalmente, la variazione del segnale di selezione può avvenire in un istante qualsiasi durante il rispettivo periodo di attivazione o di disattivazione. Tuttavia, preferibilmente, il circuito accumulatore di fase è configurato per generare il segnale di selezione: Generally, the variation of the selection signal can occur at any instant during the respective activation or deactivation period. However, preferably, the phase accumulator circuit is configured to generate the selection signal:

- in risposta al primo innesco, incrementando il segnale di selezione del secondo numero intero, e - in response to the first trigger, by increasing the second integer selection signal, and

- in risposta al secondo innesco, incrementando il segnale di selezione del quarto numero intero. - in response to the second trigger, by increasing the selection signal of the fourth integer.

In varie forme di attuazione, il circuito di toggle è configurato per: In various embodiments, the toggle circuit is configured for:

- in risposta al primo innesco, impostare basso il segnale PWM, e - in response to the first trigger, set the PWM signal low, e

- in risposta al secondo innesco, impostare alto il segnale PWM. - in response to the second trigger, set the PWM signal high.

In tali forme di attuazione, il circuito timer funziona così con un segnale di clock adattativo risultante da una commutazione/combinazione delle fasi di clock sfasate. In such embodiments, the timer circuit thus operates with an adaptive clock signal resulting from a switching / combination of the out of phase clock phases.

Gli inventori hanno osservato che così la commutazione delle fasi di clock può avvenire mentre la fase di clock precedente è alta, avendo come risultato una perdita di un fronte usato per incrementare il circuito timer. The inventors have observed that thus the switching of the clock phases can occur while the preceding clock phase is high, resulting in a loss of an edge used to increment the timer circuit.

Di conseguenza, al fine di compensare questo fronte mancante, in varie forme di attuazione, il circuito di generazione di un segnale PWM è configurato per: Consequently, in order to compensate for this missing edge, in various embodiments, the PWM signal generation circuit is configured for:

- durante una durata di attivazione, determinare se il secondo numero intero è minore di n/2 e, nel caso in cui il secondo numero intero sia minore di n/2, incrementare di due il primo valore di conteggio per un singolo ciclo di clock del segnale di clock del timer; e - during an on-time, determine if the second integer is less than n / 2 and, if the second integer is less than n / 2, increase the first count value by two for a single clock cycle the timer clock signal; And

- durante una durata di disattivazione, determinare se il quarto numero intero è minore di n/2 e, nel caso in cui il quarto numero intero sia minore di n/2, incrementare di due il secondo valore di conteggio per un singolo ciclo di clock del segnale di clock del timer. - during a deactivation duration, determine if the fourth integer is less than n / 2 and, if the fourth integer is less than n / 2, increase the second count value by two for a single clock cycle of the timer clock signal.

In alternativa, il circuito di generazione di un segnale PWM può essere configurato per: Alternatively, the PWM signal generation circuit can be configured to:

- durante una durata di attivazione, determinare se il secondo numero intero è minore di n/2 e, nel caso in cui il secondo numero intero sia minore di n/2, decrementare di uno il primo numero intero; e - during an activation duration, determine if the second whole number is less than n / 2 and, if the second whole number is less than n / 2, decrease the first whole number by one; And

- durante una durata di disattivazione, determinare se il quarto numero intero è minore di n/2 e, nel caso in cui il quarto numero intero sia minore di n/2, decrementare di uno il terzo numero intero. - during a deactivation period, determine if the fourth whole number is less than n / 2 and, if the fourth whole number is less than n / 2, decrease the third whole number by one.

Breve descrizione dei disegni annessi Brief description of the annexed drawings

Le forme di attuazione della presente descrizione saranno ora descritte con riferimento alle tavole annesse dei disegni, che sono forniti puramente a titolo di esempio non limitativo, e nei quali: The embodiments of the present description will now be described with reference to the attached tables of the drawings, which are provided purely by way of non-limiting example, and in which:

- la Figura 1 rappresenta un esempio di un segnale PWM; - la Figura 2 rappresenta un esempio di un circuito che genera segnali di clock multifase; Figure 1 represents an example of a PWM signal; Figure 2 represents an example of a circuit that generates multiphase clock signals;

- la Figura 3 rappresenta un esempio delle forme d’onda di fasi di clock fornite dal circuito della Figura 2; - Figure 3 represents an example of the waveforms of clock phases provided by the circuit of Figure 2;

- la Figura 4 rappresenta un esempio della regolazione fine della durata di attivazione di un segnale PWM per mezzo di segnali di clock multifase; Figure 4 represents an example of the fine adjustment of the activation duration of a PWM signal by means of multiphase clock signals;

- la Figura 5 rappresenta una forma di attuazione della regolazione fine sia della durata di attivazione sia della durata di disattivazione di un segnale PWM per mezzo di segnali di clock multifase; Figure 5 represents an embodiment of the fine adjustment of both the activation duration and the deactivation duration of a PWM signal by means of multiphase clock signals;

- le Figure 6A e 6B rappresentano forme di attuazione di un circuito timer secondo la presente descrizione; Figures 6A and 6B represent embodiments of a timer circuit according to the present description;

- la Figura 7 rappresenta esempi di forme d’onda generate dai circuiti timer delle Figure 6A e 6B; - Figure 7 represents examples of waveforms generated by the timer circuits of Figures 6A and 6B;

- la Figura 8 rappresenta una forma di attuazione di un circuito di generazione PWM; e Figure 8 represents an embodiment of a PWM generation circuit; And

- le Figure 9A, 9B, 10A, 10B, 10C, 11A, 11B, 12A, 12B, 12C e 12D rappresentano vari dettagli dei circuiti delle Figure 6A, 6B e 8. Figures 9A, 9B, 10A, 10B, 10C, 11A, 11B, 12A, 12B, 12C and 12D represent various details of the circuits of Figures 6A, 6B and 8.

Descrizione dettagliata di forme di attuazione Nella descrizione che segue, sono illustrati vari dettagli specifici, allo scopo di permettere una comprensione approfondita delle forme di attuazione. Le forme di attuazione possono essere fornite senza uno o più dei dettagli specifici o con altri procedimenti, componenti, materiali, ecc. In altri casi, operazioni, materiali o strutture note non sono rappresentate o descritte in dettaglio per evitare di rendere poco chiari vari aspetti delle forme di attuazione. Detailed description of embodiments In the following description, various specific details are illustrated, in order to allow a thorough understanding of the embodiments. The embodiments can be provided without one or more of the specific details or with other processes, components, materials, etc. In other cases, known operations, materials or structures are not shown or described in detail to avoid making various aspects of the embodiments unclear.

Un riferimento a “una forma di attuazione” nel quadro di questa descrizione intende indicare che una particolare configurazione, struttura, o caratteristica descritta con riferimento alla forma di attuazione è compresa in almeno una forma di attuazione. Per cui, le frasi come “in una forma di attuazione” o simili che possono essere presenti in vari punti di questa descrizione non fanno necessariamente riferimento proprio alla stessa forma di attuazione. Inoltre, particolari conformazioni, strutture o caratteristiche possono essere combinate in un modo adeguato qualsiasi in una o più forme di attuazione. A reference to "an embodiment" within the framework of this disclosure is intended to indicate that a particular configuration, structure, or feature described with reference to the embodiment is included in at least one embodiment. Therefore, phrases such as "in one embodiment" or the like that may be present at various points in this description do not necessarily refer to the very same embodiment. Furthermore, particular conformations, structures or features can be combined in any suitable way in one or more embodiments.

I riferimenti usati qui sono forniti semplicemente per convenienza e quindi non definiscono la sfera di protezione o l’ambito delle forme di attuazione. The references used here are provided simply for convenience and therefore do not define the sphere of protection or the scope of the embodiments.

Nelle Figure da 5 a 12 descritte qui di seguito, le parti, gli elementi o i componenti che sono già stati descritti con riferimento alle Figure da 1 a 4 sono indicati con gli stessi riferimenti usati precedentemente in queste figure. La descrizione di questi elementi è già stata fatta e non sarà ripetuta in seguito al fine di non rendere troppo pesante la presente descrizione dettagliata. In Figures 5 to 12 described below, the parts, elements or components which have already been described with reference to Figures 1 to 4 are indicated with the same references used previously in these figures. The description of these elements has already been made and will not be repeated later in order not to make this detailed description too heavy.

Come spiegato in precedenza, varie forme di attuazione della presente descrizione sono relative a un circuito di generazione di un segnale PWM configurato per generare un segnale PWM ad alta risoluzione. In particolare, in varie forme di attuazione, il circuito di generazione di un segnale PWM è configurato per ricevere una pluralità di fasi di clock ϕ0..ϕn e per generare i fronti sia di salita sia di discesa del segnale PWM in funzione di queste fasi di clock ϕ0..ϕn, controllando con ciò sia il duty cycle PWM sia la frequenza PWM con una risoluzione più elevata. As explained above, various embodiments of the present description relate to a PWM signal generation circuit configured to generate a high resolution PWM signal. In particular, in various embodiments, the PWM signal generation circuit is configured to receive a plurality of clock phases ϕ0..ϕn and to generate both the rising and falling edges of the PWM signal as a function of these phases. clock ϕ0..ϕn, thereby controlling both the PWM duty cycle and the PWM frequency with a higher resolution.

La Figura 5 rappresenta il funzionamento generale di una prima forma di attuazione. Figure 5 represents the general operation of a first embodiment.

Nella forma di attuazione considerata, il circuito di generazione di un segnale PWM riceve la prima fase di clock ϕ0 (e/o l’ultima fase di clock ϕn = ϕ0) e le fasi di clock intermedie ϕ1..ϕn-1. Possibili soluzioni per generare tali fasi di clock sono già descritte nell’introduzione della presente descrizione, e si applica nella sua interezza la descrizione pertinente (si veda, in particolare, la descrizione della Figura 2). In the embodiment considered, the PWM signal generation circuit receives the first clock phase ϕ0 (and / or the last clock phase ϕn = ϕ0) and the intermediate clock phases ϕ1..ϕn-1. Possible solutions to generate such clock phases are already described in the introduction of this description, and the relevant description applies in its entirety (see, in particular, the description of Figure 2).

Inoltre, nella forma di attuazione considerata, il circuito di generazione di un segnale PWM è configurato per generare un segnale PWM, in cui: Furthermore, in the embodiment considered, the PWM signal generation circuit is configured to generate a PWM signal, in which:

- la durata di commutazione TSW può essere impostata a TSW = i∙TCLK j·TCLK/n; e - the switching duration TSW can be set to TSW = i ∙ TCLK j · TCLK / n; And

- il tempo di attivazione TON può essere impostato a TON = k∙TCLK l·TCLK/n. - the activation time TON can be set to TON = k ∙ TCLK l · TCLK / n.

In varie forme di attuazione, i parametri i, j, k e l sono valori interi, in cui i parametri i, j, k e l possono essere programmabili. In various embodiments, the parameters i, j, k and l are integer values, wherein the parameters i, j, k and l can be programmable.

Specificamente, nell’esempio rappresentato nella Figura 5, è ipotizzato che n = 17, per es. il circuito di generazione di un segnale PWM riceve le fasi di clock ϕ0..ϕ16, e il circuito di generazione di un segnale PWM è configurato per generare un segnale PWM con: Specifically, in the example represented in Figure 5, it is assumed that n = 17, e.g. the PWM signal generation circuit receives the clock phases ϕ0..ϕ16, and the PWM signal generation circuit is configured to generate a PWM signal with:

- TSW = i∙TCLK 10·TCLK/17 = Ti 10·TCLK/17, - TSW = i ∙ TCLK 10 TCLK / 17 = Ti 10 TCLK / 17,

- un duty cycle del 50% (cioè, TON = TOFF = TSW/2), cioè TON = TOFF = Ti/2 5·TCLK/17. - a duty cycle of 50% (i.e., TON = TOFF = TSW / 2), i.e. TON = TOFF = Ti / 2 5 TCLK / 17.

Nell’esempio considerato, si ipotizzerà per semplicità che i sia un numero pari e che k = p = i/2. In the example considered, it will be assumed for simplicity that i is an even number and that k = p = i / 2.

Specificamente, nella forma di attuazione considerata, il circuito di generazione di un segnale PWM è configurato per usare, durante il primo periodo di attivazione T1, la fase ϕ0 come segnale di clock per il contatore digitale che conta il periodo di tempo Ti/2 = k∙TCLK, e (come sarà descritto in maggiore dettaglio in seguito) il circuito di generazione di un segnale PWM aggiunge alla fine una frazione di 5/17 del periodo TCLK usando la fase ϕ5. Specifically, in the embodiment considered, the PWM signal generation circuit is configured to use, during the first activation period T1, the phase ϕ0 as clock signal for the digital counter which counts the time period Ti / 2 = k ∙ TCLK, and (as will be described in more detail below) the PWM signal generation circuit eventually adds a 5/17 fraction of the TCLK period using step ϕ5.

Tuttavia, invece di inseguire poi l’accumulo delle varie frazioni, il circuito di generazione di un segnale PWM usa poi, durante il periodo di disattivazione T2 seguente, la fase ϕ5 (cioè, la fase usata per aggiungere la frazione) come segnale di clock per il circuito timer (cioè, il contatore digitale che conta il periodo di tempo p∙TCLK). Inoltre, il circuito di generazione di un segnale PWM aggiunge di nuovo alla fine la rispettiva frazione di 5/17 del periodo TCLK usando in questo caso la fase ϕ10, nella misura in cui la fase ϕ10 è traslata per un ritardo di 5·TCLK/17 rispetto alla fase ϕ5. However, instead of following the accumulation of the various fractions, the PWM signal generation circuit then uses, during the following deactivation period T2, the phase ϕ5 (i.e., the phase used to add the fraction) as a clock signal. for the timer circuit (ie, the digital counter that counts the time period p ∙ TCLK). Furthermore, the PWM signal generation circuit adds again at the end the respective fraction of 5/17 of the TCLK period using in this case the phase ϕ10, to the extent that the phase ϕ10 is translated for a delay of 5 TCLK / 17 with respect to phase ϕ5.

In seguito, il circuito di generazione di un segnale PWM usa, durante il secondo periodo di attivazione T3, la fase ϕ10 come segnale di clock per il contatore digitale che conta il periodo di tempo k∙TCLK, e il circuito di generazione di un segnale PWM aggiunge alla fine una frazione di 5/17 del periodo TCLK usando questa volta la fase ϕ15, nella misura in cui la fase ϕ15 è traslata per un ritardo di 5·TCLK/17 rispetto alla fase ϕ10. Subsequently, the PWM signal generation circuit uses, during the second activation period T3, phase ϕ10 as a clock signal for the digital counter which counts the time period k ∙ TCLK, and the circuit for generating a signal PWM adds at the end a fraction of 5/17 of the TCLK period using this time the phase ϕ15, to the extent that the phase ϕ15 is translated for a delay of 5 · TCLK / 17 with respect to the phase ϕ10.

Similmente, il circuito di generazione di un segnale PWM usa, durante il periodo di disattivazione T4 seguente, la fase ϕ15 come segnale di clock per il contatore digitale che conta il periodo di tempo p∙TCLK, e il circuito di generazione di un segnale PWM aggiunge alla fine una frazione di 5/17 del periodo TCLK usando questa volta la fase ϕ3, nella misura in cui la fase ϕ3 è traslata per un ritardo di 5·TCLK/17 rispetto alla fase ϕ15. Similarly, the PWM signal generation circuit uses, during the following deactivation period T4, the phase ϕ15 as a clock signal for the digital counter counting the time period p ∙ TCLK, and the PWM signal generation circuit adds at the end a fraction of 5/17 of the TCLK period using this time the phase ϕ3, to the extent that the phase ϕ3 is translated for a delay of 5 · TCLK / 17 with respect to the phase ϕ15.

Questa operazione continua anche per i periodi di attivazione e di disattivazione seguenti. This operation also continues for the following activation and deactivation periods.

In varie forme di attuazione, il circuito di generazione PWM è così configurato per generare un segnale PWM, in cui: In various embodiments, the PWM generation circuit is thus configured to generate a PWM signal, in which:

- la durata di attivazione corrisponde a TON = k∙TCLK l·TCLK/n; e - the activation duration corresponds to TON = k ∙ TCLK l · TCLK / n; And

- la durata di disattivazione corrisponde a TOFF = p∙TCLK q·TCLK/n. - the deactivation duration corresponds to TOFF = p ∙ TCLK q · TCLK / n.

In varie forme di attuazione, il parametro n (numero di stadi di ritardo/fasi) è fissato a un livello hardware. In various embodiments, the parameter n (number of delay stages / phases) is fixed at a hardware level.

Tuttavia, il numero n potrebbe anche essere programmabile, per es. usando nella Figura 2 un dato numero fissato di stadi di ritardo (per es., 32) e selezionando la n-esima fase (e non necessariamente l’ultima) come segnale di retroazione fornito al rilevatore di fase PD. In effetti, in questo modo, l’anello di controllo sarà ancora agganciato alla n-esima fase ϕn, con TDU = TCLK/n. However, the number n could also be programmable, e.g. using in Figure 2 a given fixed number of delay stages (e.g., 32) and selecting the n-th phase (and not necessarily the last) as the feedback signal supplied to the PD phase detector. In fact, in this way, the control loop will still be hooked to the n-th phase ϕn, with TDU = TCLK / n.

Così, in varie forme di attuazione, il circuito timer del circuito di generazione di un segnale PWM (comprendente il circuito contatore e il circuito comparatore) è configurato per: Thus, in various embodiments, the timer circuit of the PWM signal generation circuit (comprising the counter circuit and the comparator circuit) is configured for:

- durante un periodo di attivazione TON, incrementare un valore di conteggio da un valore di reset finché il valore di conteggio non raggiunge il valore intero k; e - during a TON activation period, incrementing a count value from a reset value until the count value reaches the integer value k; And

- durante un periodo di disattivazione TOFF, incrementare un valore di conteggio da un valore di reset finché il valore di conteggio non raggiunge il valore intero p. - during a TOFF OFF period, increment a count value from a reset value until the count value reaches the integer value p.

Tuttavia, in generale, il circuito timer può anche monitorare la durata di commutazione TSW, cioè il circuito timer del circuito di generazione di un segnale PWM (comprendente il circuito contatore e il circuito comparatore) può essere configurato per: However, in general, the timer circuit can also monitor the TSW switching duration, i.e. the timer circuit of the PWM signal generation circuit (comprising the counter circuit and the comparator circuit) can be configured to:

- durante un periodo di attivazione, incrementare un valore di conteggio da un valore di reset finché il valore di conteggio non raggiunge il valore intero k; e - during an activation period, incrementing a count value from a reset value until the count value reaches the integer value k; And

- durante un periodo di disattivazione, incrementare il valore di conteggio usato durante il periodo di attivazione finché il valore di conteggio non raggiunge il valore intero i. - during a deactivation period, increment the count value used during the activation period until the count value reaches the integer value i.

Così, in varie forme di attuazione, il circuito di generazione di un segnale PWM è configurato per determinare i parametri k/l, e almeno uno tra p/q e i/j, in cui: Thus, in various embodiments, the PWM signal generation circuit is configured to determine the parameters k / l, and at least one of p / q and i / j, in which:

- nel caso di un periodo di attivazione TON, k corrisponde al numero intero di cicli di clock del segnale di clock CLK e l corrisponde al numero intero delle frazioni 1/n di un ciclo di clock del segnale di clock CLK; - in the case of an activation period TON, k corresponds to the whole number of clock cycles of the clock signal CLK and l corresponds to the whole number of the fractions 1 / n of a clock cycle of the clock signal CLK;

- nel caso di un periodo di disattivazione TOFF, p corrisponde al numero intero di cicli di clock del segnale di clock CLK e q corrisponde al numero intero delle frazioni 1/n di un ciclo di clock del segnale di clock CLK; e - in the case of a deactivation period TOFF, p corresponds to the integer number of clock cycles of the clock signal CLK and q corresponds to the integer number of the fractions 1 / n of a clock cycle of the clock signal CLK; And

- nel caso di un periodo di commutazione TSW, i corrisponde al numero intero di cicli di clock del segnale di clock CLK e j corrisponde al numero intero delle frazioni 1/n di un ciclo di clock del segnale di clock CLK. - in the case of a switching period TSW, i corresponds to the whole number of clock cycles of the clock signal CLK and j corresponds to the whole number of the fractions 1 / n of a clock cycle of the clock signal CLK.

Specificamente, in considerazione delle definizioni precedenti: Specifically, in consideration of the previous definitions:

TON = k∙TCLK l·TCLK/n (2) TON = k ∙ TCLK l TCLK / n (2)

TOFF = p∙TCLK q·TCLK/n (3) TOFF = p ∙ TCLK q · TCLK / n (3)

TSW = TON TOFF = i∙TCLK j·TCLK/n (4) TSW = TON TOFF = i ∙ TCLK j · TCLK / n (4)

i valori interi i e j sono in relazione con i valori interi k, l, p e q secondo le equazioni seguenti: the integer values i and j are related to the integer values k, l, p and q according to the following equations:

- nel caso di (l q) < n (senza trabocco (“overflow”)): - in the case of (l q) <n (without overflow ("overflow")):

i = k p; j = l q; (5) i = k p; j = l q; (5)

- nel caso di (l q) > n (con trabocco): - in the case of (l q)> n (with overflow):

i = k p 1; j = l q – n. (6) i = k p 1; j = l q - n. (6)

Così, in varie forme di attuazione, il circuito di generazione PWM è configurato per ricevere almeno due dei parametri i, k e p, e almeno due dei parametri j, l e q. Per esempio, il circuito di generazione di un segnale PWM può ricevere direttamente i parametri k/l e/o p/q e/o i/j, come: - dati che identificano i (per es., che corrispondono ai) parametri k/l; e Thus, in various embodiments, the PWM generation circuit is configured to receive at least two of the parameters i, k and p, and at least two of the parameters j, l and q. For example, the PWM signal generation circuit can directly receive the parameters k / l and / or p / q and / or i / j, such as: - data identifying the (eg, which correspond to the) parameters k / l; And

- dati che identificano i (per es., che corrispondono ai) parametri p/q. - data identifying (e.g., corresponding to) p / q parameters.

In alternativa, il circuito di generazione di un segnale PWM può ricevere altri dati che permettono un calcolo di questi parametri secondo le Equazioni (5) e (6), come: Alternatively, the PWM signal generation circuit can receive other data that allow a calculation of these parameters according to Equations (5) and (6), such as:

- dati che identificano la durata di commutazione TSW, come i parametri i e j summenzionati, e uno tra: - data identifying the switching duration TSW, such as the parameters i and j mentioned above, and one of:

- dati che identificano i (per es., che corrispondono ai) parametri k/l; - data identifying the (e.g., which correspond to the) parameters k / l;

- dati che identificano i (per es., che corrispondono ai) parametri p/q; o - data identifying (e.g., corresponding to) p / q parameters; or

- dati che identificano il duty cycle. - data identifying the duty cycle.

Come rappresentato nella Figura 6A, in varie forme di attuazione, il circuito di generazione di un segnale PWM comprende un circuito timer 102 che comprende un circuito contatore digitale 104 configurato per variare (cioè, incrementare o decrementare) un valore di conteggio CNT intero in risposta a un segnale di clock CLK_TMR e un circuito comparatore 106 configurato per confrontare il valore di conteggio CNT con una rispettiva soglia di confronto intera. As shown in Figure 6A, in various embodiments, the PWM signal generation circuit comprises a timer circuit 102 which comprises a digital counter circuit 104 configured to vary (i.e., increase or decrease) an integer CNT count value in response to a clock signal CLK_TMR and a comparator circuit 106 configured to compare the count value CNT with a respective integer comparison threshold.

Come rappresentato nella Figura 6A, lo stesso contatore 104 e lo stesso comparatore 106 possono essere usati sia per il periodo di attivazione sia per il periodo di disattivazione selezionando, per es. attraverso un multiplexer 108, il parametro k o p come soglia di confronto. Di conseguenza, resettando il contatore 104 attraverso il segnale all’uscita del comparatore 106, lo stesso contatore 104 può essere usato per monitorare il periodo di attivazione e il periodo di disattivazione. Tuttavia, il contatore 104 può anche essere usato per monitorare il periodo di attivazione e la duration TSW. Per esempio, in questo caso, il multiplexer 108 può ricevere i parametri k e i, e il contatore 104 può essere resettato soltanto quando il valore di conteggio CNT raggiunge il valore i. As shown in Figure 6A, the same counter 104 and the same comparator 106 can be used for both the activation period and the deactivation period by selecting, e.g. through a multiplexer 108, the parameter k or p as the comparison threshold. Consequently, by resetting the counter 104 through the signal at the output of the comparator 106, the same counter 104 can be used to monitor the activation period and the deactivation period. However, the counter 104 can also be used to monitor the activation period and the TSW duration. For example, in this case, the multiplexer 108 can receive the parameters k and i, and the counter 104 can be reset only when the count value CNT reaches the value i.

In alternativa, come rappresentato nella Figura 6B, un rispettivo contatore 104a e 104b e un rispettivo comparatore 106a e 106b possono essere usati per il periodo di attivazione e per il periodo di disattivazione, in cui il comparatore 106a confronta un valore di conteggio CNTa fornito dal contatore 104a con il parametro k e il comparatore 106b confronta un valore di conteggio CNTb fornito dal contatore 104b con il parametro p. Alternatively, as shown in Figure 6B, a respective counter 104a and 104b and a respective comparator 106a and 106b can be used for the activation period and for the deactivation period, wherein comparator 106a compares a count value CNTa provided by the counter 104a with parameter k and comparator 106b compares a count value CNTb supplied by counter 104b with parameter p.

In varie forme di attuazione, il circuito timer 102 è configurato per generare uno o più segnali di innesco quando l’uscita del comparatore indica che il valore di conteggio ha raggiunto la soglia di confronto, per es. usando un segnale EOC_TMR all’uscita del comparatore 106, o un rispettivo segnale EOC_TMRa e EOC_TMRb alle uscite dei comparatori 106a e 106b. In various embodiments, the timer circuit 102 is configured to generate one or more trigger signals when the comparator output indicates that the count value has reached the comparison threshold, for example. using an EOC_TMR signal at the output of comparator 106, or a respective signal EOC_TMRa and EOC_TMRb at the outputs of comparators 106a and 106b.

Nelle forme di attuazione considerate, il segnale EOC_TMR (Figura 6A) o i segnali EOC_TMRa e EOC_TMRb (Figura 6B) sono forniti a un circuito di controllo 110 che seleziona il segnale di clock CLK_TMR per il circuito timer 102, in particolare il contatore 104 (104a/104b), in funzione di: In the embodiments considered, the signal EOC_TMR (Figure 6A) or the signals EOC_TMRa and EOC_TMRb (Figure 6B) are supplied to a control circuit 110 which selects the clock signal CLK_TMR for the timer circuit 102, in particular the counter 104 (104a / 104b), based on:

- durante un periodo di attivazione, il parametro l; e - durante un periodo di disattivazione, il parametro q. Specificamente, anche quando è monitorata la fine della durata di commutazione TSW, è preferibile ottenere, per es. calcolare secondo le Equazioni (5) e (6), il parametro q, perché questo parametro indica le frazioni aggiuntive che devono essere aggiunte rispetto al periodo di attivazione precedente. - during an activation period, the parameter l; and - during a deactivation period, the parameter q. Specifically, even when the end of the switching duration TSW is monitored, it is preferable to obtain e.g. calculate according to Equations (5) and (6), the parameter q, because this parameter indicates the additional fractions that must be added with respect to the previous activation period.

Per esempio, il circuito di controllo 110 può selezionare il segnale di clock CLK_TMR pilotando, attraverso un segnale di selezione SEL1, un multiplexer 100 che riceve in ingresso le fasi di clock ϕ0..ϕn-1. Similmente, il segnale di controllo può pilotare, attraverso un segnale di selezione SEL2, un multiplexer 112 al fine di selezionare il parametro l o il parametro q, cioè il segnale di selezione indica se il periodo corrente è un periodo di attivazione o un periodo di disattivazione, e così può anche essere usato per pilotare il multiplexer 108. For example, the control circuit 110 can select the clock signal CLK_TMR by driving, through a selection signal SEL1, a multiplexer 100 which receives the clock phases ϕ0..ϕn-1 as input. Similarly, the control signal can drive, through a selection signal SEL2, a multiplexer 112 in order to select the parameter l or the parameter q, i.e. the selection signal indicates whether the current period is an activation period or an deactivation period. , and so it can also be used to drive multiplexer 108.

Specificamente, in varie forme di attuazione, in risposta a un innesco nel segnale EOC_TMR (Figura 6A) o nei segnali EOC_TMRa e EOC_TMRb (Figura 6B), il circuito di controllo 110 è configurato per cambiare il valore logico del segnale di selezione SEL1: Specifically, in various embodiments, in response to a trigger in the EOC_TMR signal (Figure 6A) or in the EOC_TMRa and EOC_TMRb signals (Figure 6B), the control circuit 110 is configured to change the logic value of the SEL1 selection signal:

- durante un periodo di attivazione, in funzione del parametro l; e - during an activation period, depending on the parameter l; And

- durante un periodo di disattivazione, in funzione del parametro q. - during a deactivation period, according to parameter q.

Specificamente, in varie forme di attuazione, il circuito di controllo effettua anche un’operazione di modulo al fine di mantenere il segnale di selezione SEL1 tra 0 e n-1. Di conseguenza, in risposta a un innesco nel segnale EOC_TMR (Figura 6A) o nei segnali EOC_TMRa e EOC_TMRb (Figura 6B), il circuito di controllo 110 varia il segnale di selezione SEL1: Specifically, in various embodiments, the control circuit also performs a module operation in order to maintain the SEL1 selection signal between 0 and n-1. Consequently, in response to a trigger in the EOC_TMR signal (Figure 6A) or in the EOC_TMRa and EOC_TMRb signals (Figure 6B), the control circuit 110 varies the selection signal SEL1:

- durante un periodo di attivazione, SEL1 = (SEL1 l) mod n; e - during an activation period, SEL1 = (SEL1 l) mod n; And

- durante un periodo di disattivazione, SEL1 = (SEL1 q) mod n. - during a deactivation period, SEL1 = (SEL1 q) mod n.

Così, sostanzialmente, il circuito di controllo 110 implementa un circuito accumulatore di fase, che aggiunge l o q alla fase selezionata attualmente, in cui i parametri l e q possono essere calcolati, per es., come rappresentato nelle Equazioni (5) e (6) in funzione dei parametri j e n. Thus, substantially, the control circuit 110 implements a phase accumulator circuit, which adds l or q to the currently selected phase, in which the parameters l and q can be calculated, e.g., as represented in Equations (5) and (6) in function of parameters j and n.

Infine, in varie forme di attuazione, il rispettivo periodo (un periodo di attivazione o di disattivazione) è fatto terminare e il periodo seguente è fatto partire con il prossimo impulso di clock (cioè, con il prossimo fronte di salita o di discesa in base a quale tipo di fronte è usato dal circuito timer 102) della fase di clock selezionata. Finally, in various embodiments, the respective period (an on or off period) is terminated and the following period is started with the next clock pulse (i.e., with the next rising or falling edge in base at which type of edge is used by the timer circuit 102) of the selected clock phase.

Così sostanzialmente, durante un periodo di attivazione TON, il segnale di innesco EOC_TMR (or EOC_TMRa) è generato dopo un tempo k ∙ TCLK e, cambiando il segnale di clock CLK_TMR, il periodo di attivazione è fatto terminare, facendo partire con ciò il periodo di disattivazione seguente, dopo un tempo aggiuntivo l/n ∙ TCLK. Similmente, durante un periodo di disattivazione TOFF, il segnale di innesco EOC_TMR (o EOC_TMRb) è generato dopo un tempo p ∙ TCLK (che può essere ottenuto, per es., resettando il contatore 104 e attendendo per p cicli o attendendo finché il valore di conteggio non raggiunge i) e, cambiando il segnale di clock CLK_TMR, il periodo di disattivazione è fatto terminare, facendo partire con ciò il periodo di attivazione seguente, dopo un tempo aggiuntivo q/n ∙ TCLK. Thus substantially, during an activation period TON, the EOC_TMR (or EOC_TMRa) trigger signal is generated after a time k ∙ TCLK and, by changing the clock signal CLK_TMR, the activation period is terminated, thereby starting the period following deactivation, after an additional time l / n ∙ TCLK. Similarly, during a deactivation period TOFF, the trigger signal EOC_TMR (or EOC_TMRb) is generated after a time p ∙ TCLK (which can be obtained, for example, by resetting the counter 104 and waiting for p cycles or waiting until the value does not reach i) and, by changing the clock signal CLK_TMR, the deactivation period is terminated, thereby starting the following activation period, after an additional time q / n ∙ TCLK.

Per esempio, questo è rappresentato nella Figura 7, in cui, durante un periodo di attivazione, il circuito timer usa una fase di clock CLK_TMR = ϕx, e il segnale di innesco EOC_TMR è impostato dopo, per es., k = 9 periodi della fase ϕx, per es. con il 10° fronte di salita. In risposta al segnale di innesco EOC_TMR (EOC_TMRa), il circuito di controllo seleziona una nuova fase CLK_TMR = ϕy (con y = (x l) mod n). Inoltre, in risposta al fronte (per es., di salita) immediatamente seguente nel segnale ϕy, il circuito di generazione di un segnale PWM termina il periodo di attivazione e fa partire il periodo di disattivazione seguente, introducendo con ciò un tempo aggiuntivo corrispondente a una frazione l/n del periodo di clock. For example, this is represented in Figure 7, where, during an on period, the timer circuit uses a clock phase CLK_TMR = ϕx, and the trigger signal EOC_TMR is set after, e.g., k = 9 periods of the phase ϕx, e.g. with the 10th rising edge. In response to the EOC_TMR trigger signal (EOC_TMRa), the control circuit selects a new phase CLK_TMR = ϕy (with y = (x l) mod n). Furthermore, in response to the immediately following (e.g., rising) edge in the ϕy signal, the PWM signal generation circuit ends the activation period and starts the following deactivation period, thereby introducing an additional time corresponding to a fraction l / n of the clock period.

Nella forma di attuazione considerata, durante il periodo di disattivazione seguente, il circuito timer usa quindi la fase di clock CLK_TMR = ϕy, e il segnale di innesco EOC_TMR è impostato dopo, per es., p = 8 periodi della fase ϕy, per es. con il 9° fronte di salita. In risposta al segnale di innesco EOC_TMR (EOC_TMRb), il circuito di controllo seleziona una nuova fase CLK_TMR = ϕz (con z = (y q) mod n). In risposta al fronte (per es., di salita) immediatamente seguente nel segnale ϕz, il circuito di generazione di un segnale PWM termina il periodo di disattivazione e fa partire il periodo di attivazione seguente, introducendo con ciò un tempo aggiuntivo che corrisponde a una frazione q/n del periodo di clock. In the considered embodiment, during the following deactivation period, the timer circuit therefore uses the clock phase CLK_TMR = ϕy, and the trigger signal EOC_TMR is set after, for example, p = 8 periods of the phase ϕy, for example . with the 9th rising edge. In response to the EOC_TMR trigger signal (EOC_TMRb), the control circuit selects a new phase CLK_TMR = ϕz (with z = (y q) mod n). In response to the immediately following (e.g. rising) edge in the ϕz signal, the PWM signal generation circuit ends the deactivation period and starts the next activation period, thereby introducing an additional time corresponding to a q / n fraction of the clock period.

Nelle forme di attuazione precedenti, il circuito di controllo 110 è configurato per pilotare il circuito di selezione 100 al fine di cambiare la fase ϕ assegnata al segnale di clock CLK_TMR dalla fase corrente ϕ(t) (per es., ϕ0) alla prossima fase ϕ(t+1) (per es., ϕ5), in risposta al segnale EOC_TMR, aggiungendo con ciò le frazioni (l o q) alla fine del rispettivo periodo di attivazione o di disattivazione. In the previous embodiments, the control circuit 110 is configured to drive the selection circuit 100 in order to change the phase ϕ assigned to the clock signal CLK_TMR from the current phase ϕ (t) (e.g., ϕ0) to the next phase ϕ (t + 1) (e.g., ϕ5), in response to the EOC_TMR signal, thereby adding the fractions (l or q) to the end of the respective activation or deactivation period.

Tuttavia, in varie forme di attuazione, la commutazione dalla fase corrente ϕ(t) alla prossima fase ϕ(t+1) può avvenire in un istante qualsiasi durante il rispettivo periodo. In questo caso, l’unità di controllo 110 può anche essere configurata per incrementare/decrementare in sequenza, per es. in risposta al segnale di clock CLK_TMR, il segnale di selezione SEL1 dalla vecchia fase ϕ(t) alla nuova fase ϕ(t+1) (per es., ϕ0, ϕ1, ϕ2, ϕ3, ϕ4, ϕ5) o commutando direttamente alla nuova fase. However, in various embodiments, the switching from the current phase ϕ (t) to the next phase ϕ (t + 1) can occur at any instant during the respective period. In this case, the control unit 110 can also be configured to increase / decrease in sequence, for example. in response to the CLK_TMR clock signal, the SEL1 selection signal from the old phase ϕ (t) to the new phase ϕ (t + 1) (e.g., ϕ0, ϕ1, ϕ2, ϕ3, ϕ4, ϕ5) or by switching directly to new phase.

Generalmente, anche se si è fatto riferimento ai periodi del segnale di clock CLK, in effetti le fasi ϕ0...ϕn-1 possono anche avere un differente periodo di clock TPLL, per es. la frequenza fPLL = 1/TPLL può essere un multiplo della frequenza di clock fCLK, per es. usando un divisore di frequenza nell’anello di retroazione della fase ϕn-1. Di conseguenza, in generale: Generally, even if reference has been made to the periods of the clock signal CLK, in fact the phases ϕ0 ... ϕn-1 can also have a different clock period TPLL, e.g. the frequency fPLL = 1 / TPLL can be a multiple of the clock frequency fCLK, eg. using a frequency divider in the feedback loop of phase ϕn-1. Consequently, in general:

- la durata di attivazione corrisponde a TON = k∙TPLL l·TPLL/n; e - the activation duration corresponds to TON = k ∙ TPLL l · TPLL / n; And

- la durata di disattivazione corrisponde a TOFF = p∙TPLL q·TPLL/n. - the deactivation duration corresponds to TOFF = p ∙ TPLL q · TPLL / n.

La Figura 8 rappresenta una seconda forma di attuazione di un circuito di generazione di un segnale PWM. Figure 8 represents a second embodiment of a PWM signal generation circuit.

Specificamente, nella forma di attuazione considerata, il circuito di generazione di un segnale PWM comprende di nuovo un circuito timer 102, un circuito di commutazione di clock 100’ e un circuito di controllo/accumulatore di fase 110’. Specifically, in the embodiment considered, the PWM signal generation circuit again comprises a timer circuit 102, a clock switching circuit 100 'and a phase control / accumulator circuit 110'.

Specificamente, con riferimento alle Figure 6A e 6B, il circuito di commutazione di clock 100’ non è implementato con un puro e semplice multiplexer, ma con un circuito che genera direttamente, in risposta al segnale di innesco EOC_TMR fornito dal circuito timer 102, il segnale di clock CLK_TMR per il circuito timer in funzione del segnale di selezione SEL1 fornito dal circuito di controllo 110’. Generalmente, come descritto in precedenza, può anche essere usato un qualsiasi altro segnale di innesco per assegnare al segnale di clock CLK_TMR una nuova fase di clock, in funzione del segnale di selezione SEL1. Specifically, with reference to Figures 6A and 6B, the clock switching circuit 100 'is not implemented with a pure and simple multiplexer, but with a circuit which directly generates, in response to the EOC_TMR trigger signal supplied by the timer circuit 102, the clock signal CLK_TMR for the timer circuit as a function of the selection signal SEL1 supplied by the control circuit 110 '. Generally, as described above, any other trigger signal can also be used to assign a new clock phase to the clock signal CLK_TMR, depending on the selection signal SEL1.

Per esempio, una possibile forma di attuazione del circuito di commutazione di clock 100’ è rappresentata nelle Figure 9A e 9B. For example, a possible embodiment of the clock switching circuit 100 'is shown in Figures 9A and 9B.

Nella forma di attuazione considerata, il segnale di selezione SEL1 (indicativo della prossima fase di clock), è fornito a una serie di latch 1000 opzionali configurati per memorizzare il valore del segnale SEL1 in risposta al segnale di innesco EOC_TMR. Sostanzialmente, questi latch 1000 assicurano che il circuito campioni il valore del segnale SEL1 soltanto quando è generato un innesco nel segnale EOC_TMR. In the embodiment considered, the selection signal SEL1 (indicative of the next clock phase), is supplied to a series of optional latches 1000 configured to store the value of the signal SEL1 in response to the trigger signal EOC_TMR. Basically, these latches 1000 ensure that the circuit samples the value of the SEL1 signal only when a trigger is generated in the EOC_TMR signal.

Nella forma di attuazione considerata, ciascuna fase di clock ϕ0…ϕn-1 è fornita a una rispettiva porta di trasmissione (celle con clock abilitato selettivamente) 10020...1002n che è abilitata in funzione del segnale di selezione SEL1 o opzionalmente del segnale di selezione SEL1 memorizzato con latch (“latched”), generando in tal modo rispettivi segnali (con abilitazione selettiva) ϕ0_gtd…ϕn-1_gtd. Per esempio, in varie forme di attuazione, il segnale di selezione comprende (n) bit SEL0...SELn-1 e usa una codifica one-hot, in cui un dato bit è associato in modo univoco a una data fase di clock ϕ0...ϕn-1, cioè soltanto uno dei bit SEL0...SELn-1 è impostato e indica che la rispettiva fase di clock ϕ0...ϕn-1 può passare attraverso la rispettiva porta di trasmissione 10020...1002n- In the embodiment considered, each clock phase ϕ0 ... ϕn-1 is supplied to a respective transmission port (cells with selectively enabled clock) 10020 ... 1002n which is enabled according to the selection signal SEL1 or optionally the signal of selection SEL1 stored with latch (“latched”), thus generating respective signals (with selective enabling) ϕ0_gtd… ϕn-1_gtd. For example, in various embodiments, the selection signal comprises (n) bits SEL0 ... SELn-1 and uses a one-hot encoding, in which a given bit is uniquely associated with a given clock phase ϕ0 ... ϕn-1, i.e. only one of the bits SEL0 ... SELn-1 is set and indicates that the respective clock phase ϕ0 ... ϕn-1 can pass through the respective transmission port 10020 ... 1002n-

1, mentre le altre fasi di clock ϕ0...ϕn-1 non possono passare attraverso le rispettive porte di trasmissione 10020...1002n- 1, while the other clock phases ϕ0 ... ϕn-1 cannot pass through their respective transmission ports 10020 ... 1002n-

1. In generale, possono anche essere usati altri schemi di codifica per il segnale di selezione (come una codifica binaria), e le porte di trasmissione possono essere pilotate attraverso un circuito decodificatore, configurato per generare i segnali di pilotaggio codificati one-hot per le porte di trasmissione 10020...1002n-1, in funzione del segnale di selezione SEL1. 1. In general, other coding schemes for the select signal (such as a binary coding) can also be used, and the transmission gates can be driven through a decoder circuit, configured to generate the one-hot coded driving signals for the transmission ports 10020 ... 1002n-1, depending on the selection signal SEL1.

Come rappresentato nella Figura 9B, i segnali ϕ0_gtd…ϕn- As shown in Figure 9B, the signals ϕ0_gtd ... ϕn-

1_gtd sono quindi forniti a un circuito logico combinatorio 1004 configurato per generare in uscita il segnale di clock CLK_TMR per il circuito timer 102, combinando i segnali ϕ0_gtd...ϕn-1_gtd. Per esempio, in varie forme di attuazione, i segnali ϕ0_gtd…ϕn-1_gtd sono combinati attraverso un’operazione logica di OR, per es. implementata con una struttura in cascata di una pluralità di porte logiche OR OR1, OR2, OR3, ecc. 1_gtd are then supplied to a combinational logic circuit 1004 configured to output the clock signal CLK_TMR for the timer circuit 102, combining the signals ϕ0_gtd ... ϕn-1_gtd. For example, in various embodiments, the signals ϕ0_gtd ... ϕn-1_gtd are combined through a logical OR operation, eg. implemented with a cascade structure of a plurality of OR logic gates OR1, OR2, OR3, etc.

La Figura 10A rappresenta il funzionamento del circuito di commutazione di clock 100’ per l’esempio di un segnale di selezione SEL1 che ha in sequenza i valori k, x e y, attivando in tal modo (in risposta al segnale di innesco EOC_TMR) in sequenza le fasi di clock ϕk_gtd, ϕx_gtd e ϕy_gtd. Figure 10A represents the operation of the clock switching circuit 100 'for the example of a selection signal SEL1 which has the values k, x and y in sequence, thereby activating (in response to the trigger signal EOC_TMR) in sequence the clock phases ϕk_gtd, ϕx_gtd and ϕy_gtd.

Così, nel caso in cui il segnale di selezione SEL1 cambi, il segnale di clock CLK_TMR commuta da una prima fase di clock a una seconda fase di clock in risposta al segnale di selezione. Thus, in the event that the selection signal SEL1 changes, the clock signal CLK_TMR switches from a first clock phase to a second clock phase in response to the selection signal.

Specificamente, come rappresentato nella Figura 10B, quando la seconda fase di clock (ϕx_gtd) va alta (fronte di salita), mentre la prima fase di clock (ϕk_gtd) è ancora alta, il segnale di clock CLK_TMR risultante avrà un singolo impulso di clock con una durata che è maggiore del periodo di clock TPLL delle fasi di clock ϕ0...ϕn-1, perdendo sostanzialmente con ciò un ciclo di clock. Specifically, as shown in Figure 10B, when the second clock phase (ϕx_gtd) goes high (rising edge), while the first clock phase (ϕk_gtd) is still high, the resulting CLK_TMR clock signal will have a single clock pulse with a duration which is greater than the TPLL clock period of the clock phases ϕ0 ... ϕn-1, thereby substantially losing one clock cycle.

Di solito questo si verifica quando la rispettiva frazione l o q è minore di n/2. Usually this occurs when the respective fraction l or q is less than n / 2.

Per contro, come rappresentato nella Figura 10C, quando la seconda fase di clock (ϕy_gtd) va alta (fronte di salita), mentre la prima fase di clock (ϕx_gtd) è bassa, il segnale di clock CLK_TMR risultante avrà un singolo impulso di clock, con una durata che è minore del periodo di clock TPLL delle fasi di clock ϕ0...ϕn-1. Di solito questo si verifica quando la rispettiva frazione l o q è maggiore di n/2. Conversely, as shown in Figure 10C, when the second clock phase (ϕy_gtd) goes high (rising edge), while the first clock phase (ϕx_gtd) is low, the resulting CLK_TMR clock signal will have a single clock pulse , with a duration that is less than the TPLL clock period of the clock phases ϕ0 ... ϕn-1. Usually this occurs when the respective fraction l or q is greater than n / 2.

Così, si dovrebbe tenere conto del fronte di clock perso (Figura 10B) al fine di determinare correttamente la durata del rispettivo intervallo di tempo. Specificamente, in varie forme di attuazione, nel caso in cui un ciclo di clock sia perso, cioè la rispettiva frazione l o q è minore di n/2, il circuito di generazione di un segnale PWM è configurato per incrementare il circuito timer 102 di un ciclo di clock aggiuntivo, cioè il timer 102 è incrementato di 2 e non soltanto di 1 per un singolo ciclo di clock. Thus, the lost clock edge should be taken into account (Figure 10B) in order to correctly determine the duration of the respective time interval. Specifically, in various embodiments, in the event that a clock cycle is lost, i.e. the respective fraction l or q is less than n / 2, the PWM signal generation circuit is configured to increment the timer circuit 102 by one cycle additional clock, i.e. timer 102 is incremented by 2 and not just 1 for a single clock cycle.

La Figura 11A rappresenta una possibile forma di attuazione del circuito timer 102. Figure 11A represents a possible embodiment of the timer circuit 102.

Specificamente, nella forma di attuazione considerata, il contatore 104 è implementato con un accumulatore comprendente: Specifically, in the embodiment considered, the counter 104 is implemented with an accumulator comprising:

- un registro 1040 che fornisce a una uscita il valore di conteggio CNT, in cui il registro 1040 è configurato per memorizzare un segnale REG_IN a un rispettivo ingresso, in risposta al segnale di clock CLK_TMR; e - a register 1040 which supplies to an output the count value CNT, in which the register 1040 is configured to store a signal REG_IN at a respective input, in response to the clock signal CLK_TMR; And

- un sommatore digitale 1042, configurato per generare il segnale REG_IN all’ingresso del registro 1040 sommando un valore di incremento INC al valore di conteggio CNT. - a digital adder 1042, configured to generate the REG_IN signal at the input of register 1040 by adding an INC increment value to the CNT count value.

Nella forma di attuazione considerata, il valore di incremento INC può essere impostato a “1” o “2”, per es. attraverso un multiplexer 1044. Specificamente, la selezione è pilotata attraverso un segnale di selezione SEL3 fornito dal circuito di controllo 110 (o, similmente, dal circuito di controllo 110’). In the embodiment considered, the increment value INC can be set to "1" or "2", eg. through a multiplexer 1044. Specifically, the selection is driven through a selection signal SEL3 provided by the control circuit 110 (or, similarly, by the control circuit 110 ').

Specificamente, nella forma di attuazione considerata, il circuito di controllo 110 comprende: Specifically, in the embodiment considered, the control circuit 110 comprises:

- un comparatore digitale 1100 configurato per determinare se il valore della frazione l o q del periodo di attivazione o di disattivazione corrente è maggiore di n/2; e - a digital comparator 1100 configured to determine if the value of the fraction l or q of the current activation or deactivation period is greater than n / 2; And

- un circuito 1102 configurato per generare un segnale di selezione SEL3 in funzione del segnale di confronto generato dal comparatore 1100 e di un segnale di innesco che indica l’inizio di un nuovo periodo di attivazione o di disattivazione, come il segnale EOC_TMR o, nel caso generale, in funzione del segnale di confronto generato dal comparatore 1100 e di un segnale di innesco generico, la cui lunghezza è un ciclo di CLK_TMR e generato in un istante appropriato qualsiasi durante il periodo di attivazione o di disattivazione. - a circuit 1102 configured to generate a selection signal SEL3 as a function of the comparison signal generated by the comparator 1100 and a trigger signal indicating the start of a new activation or deactivation period, such as the EOC_TMR signal or, in the general case, as a function of the comparison signal generated by the comparator 1100 and of a generic trigger signal, the length of which is a CLK_TMR cycle and generated at any appropriate instant during the activation or deactivation period.

Specificamente, nella forma di attuazione considerata, il multiplexer 112 fornisce già il valore della frazione per il periodo corrente, in cui il segnale di selezione SEL2 indica se il periodo corrente è un periodo di attivazione o di disattivazione. Di conseguenza, il comparatore 1100 può ricevere in ingresso il segnale fornito dal multiplexer 112 e può così generare un segnale di confronto che indica se il valore della frazione l o q è maggiore di n/2. Specificamente, i circuiti 110 e 112 sono configurati per: Specifically, in the embodiment considered, the multiplexer 112 already provides the value of the fraction for the current period, in which the selection signal SEL2 indicates whether the current period is an activation or deactivation period. Consequently, the comparator 1100 can receive at its input the signal supplied by the multiplexer 112 and can thus generate a comparison signal which indicates whether the value of the fraction l or q is greater than n / 2. Specifically, circuits 110 and 112 are configured for:

- quando il segnale all’uscita del comparatore indica che la frazione l o q (in base al periodo corrente) è maggiore di n/2 o il segnale di innesco (per es., EOC_TMR) non è impostato, pilotare il multiplexer 1044 attraverso il segnale SEL3 al fine di selezionare il valore “1”, per cui l’accumulatore 1040/1042 è incrementato di “1” in risposta al segnale di clock CLK_TMR; e - when the signal at the comparator output indicates that the fraction l or q (based on the current period) is greater than n / 2 or the trigger signal (e.g., EOC_TMR) is not set, drive the multiplexer 1044 through the signal SEL3 in order to select the value "1", whereby the accumulator 1040/1042 is increased by "1" in response to the clock signal CLK_TMR; And

- quando il segnale all’uscita del comparatore indica che la frazione l o q (in base al periodo corrente) è minore di n/2 e il segnale di innesco (per es., EOC_TMR) è impostato, pilotare il multiplexer 1044 attraverso il segnale SEL3 al fine di selezionare il valore “2”, per cui l’accumulatore 1040/1042 è incrementato di “2” in risposta al segnale di clock CLK_TMR. - when the signal at the comparator output indicates that the fraction l or q (based on the current period) is less than n / 2 and the trigger signal (e.g., EOC_TMR) is set, drive the multiplexer 1044 through the SEL3 signal in order to select the value “2”, whereby the accumulator 1040/1042 is increased by “2” in response to the CLK_TMR clock signal.

Di conseguenza, sostanzialmente, il circuito timer 104 è configurato per incrementare di due (“2”) per un ciclo di clock del segnale CLK_TMR (cioè, un singolo ciclo per ciascun periodo di attivazione o di disattivazione) il valore di conteggio quando la frazione l o q (in base al periodo corrente) è minore di n/2. Consequently, substantially, the timer circuit 104 is configured to increment by two ("2") for a clock cycle of the signal CLK_TMR (i.e., a single cycle for each activation or deactivation period) the count value when the fraction l or q (based on the current period) is less than n / 2.

Per contro, la Figura 11B rappresenta che un risultato simile può essere ottenuto adattando direttamente il valore di soglia usato dal comparatore 106. Conversely, Figure 11B represents that a similar result can be obtained by directly adapting the threshold value used by comparator 106.

Specificamente, nella forma di attuazione considerata, il valore di incremento INC è impostato sempre a “1”, ed è fornito un sottrattore digitale aggiuntivo che è configurato, per es. attraverso un multiplexer 1048, per: Specifically, in the embodiment considered, the increment value INC is always set to "1", and an additional digital subtractor is provided which is configured, e.g. through a 1048 multiplexer, for:

- sottrarre il valore “1” dalla soglia corrente selezionata dal multiplexer 108 (k o p); o - subtract the value "1" from the current threshold selected by multiplexer 108 (k or p); or

- mantenere il valore di soglia, per es., sottraendo il valore “0” dalla soglia corrente selezionata dal multiplexer 108 (k o p). - keep the threshold value, for example, by subtracting the value “0” from the current threshold selected by the multiplexer 108 (k or p).

In generale, le forme di attuazione possono anche essere combinate, cioè durante una durata di attivazione può essere implementato il meccanismo “più due” (Figura 11A) o l’adattamento della soglia k (Figura 11B), e durante una durata di disattivazione può essere implementato il meccanismo “più due” o l’adattamento della soglia p. In general, the embodiments can also be combined, i.e. during a duration of activation the mechanism "plus two" (Figure 11A) or the adaptation of the threshold k (Figure 11B) can be implemented, and during a duration of deactivation can be implemented the “plus two” mechanism or the adaptation of the threshold p be implemented.

Di conseguenza, nelle forme di attuazione considerate, i circuiti 1100/1102 informano il circuito timer 102 che un fronte di conteggio manca o mancherà a causa della combinazione di clock rappresentata nella Figura 9B. Queste informazioni di un fronte mancante (cioè, il segnale SEL3) possono essere calcolate dalla macchina del circuito di controllo/accumulatore di fase 110/110’ che controlla la selezione del ritardo fine e genera il cambiamento di selezione della fase SEL1 (indicativo della prossima fase di clock da usare per una regolazione fine del segnale PWM). In effetti, se la selezione della nuova fase seleziona un clock che ha un suo fronte di salita che compare durante il tempo di attivazione o ON (“on-time”) del clock corrente, il CLK_TMR combinato avrà un tempo di ON più lungo e il fronte della prossima fase di clock selezionata, usata nella circuiteria di combinazione di clock della Figura 9B, mancherà. Questo capita se il cambiamento di selezione della fase è minore di metà del numero delle fasi disponibili cioè, questo si verifica quando la rispettiva frazione l o q è minore di n/2 (per es., ہ17/2ۂ= 8). Consequently, in the embodiments considered, the circuits 1100/1102 inform the timer circuit 102 that a counting edge is missing or will be missing due to the clock combination represented in Figure 9B. This missing edge information (i.e., signal SEL3) can be calculated by the phase control / accumulator machine 110/110 'which controls the fine delay selection and generates the SEL1 phase selection change (indicative of the next clock phase to be used for fine tuning of the PWM signal). Indeed, if the selection of the new phase selects a clock that has its own rising edge that appears during the ON time of the current clock, the combined CLK_TMR will have a longer ON time and the edge of the next selected clock phase, used in the clock combining circuitry of Figure 9B, will be missing. This happens if the phase selection change is less than half the number of available phases i.e., this occurs when the respective fraction l or q is less than n / 2 (e.g., ہ 17/2 ۂ = 8).

Usando questa proprietà di cambiamento del clock, il timer può essere incrementato di “1” o di “2”, o la soglia del comparatore 106 può essere adattata rispetto a questo indicatore (“flag”) interno, generato come rappresentato nelle Figure 11A o 11B. Using this clock change property, the timer can be incremented by "1" or "2", or the threshold of comparator 106 can be adapted with respect to this internal "flag", generated as shown in Figure 11A or 11B.

In varie forme di attuazione, il segnale PWM è commutato in risposta al prossimo fronte di salita della nuova fase di clock, cioè la fase di clock ϕ0_gtd...ϕn-1_gtd selezionata del periodo di attivazione o di disattivazione seguente. Tuttavia, il segnale PWM può anche essere cambiato in risposta al fronte di salita del segnale di innesco EOC_TMR nel caso di un segnale SEL1 generato in un istante appropriato qualsiasi durante il dato periodo/istante di tempo elementare (“time slot”). In various embodiments, the PWM signal is switched in response to the next rising edge of the new clock phase, i.e. the selected clock phase ϕ0_gtd ... ϕn-1_gtd of the next on or off period. However, the PWM signal can also be changed in response to the rising edge of the EOC_TMR trigger signal in the case of a SEL1 signal generated at any appropriate instant during the given elementary time slot.

Per esempio, come rappresentato nella Figura 8, il circuito di generazione di un segnale PWM può comprendere un circuito di toggle 114 configurato per generare il segnale PWM in funzione dei segnali ϕ0_gtd...ϕn-1_gtd e del segnale di innesco EOC_TMR. For example, as shown in Figure 8, the PWM signal generation circuit may comprise a toggle circuit 114 configured to generate the PWM signal as a function of the signals ϕ0_gtd ... ϕn-1_gtd and the trigger signal EOC_TMR.

Generalmente, può essere usato un circuito adatto qualsiasi per fare commutare (“toggle”) il livello del segnale PWM in risposta al segnale EOC_TMR (o EOC_TMRa e EOC_TMRb) e alla nuova fase di clock. Generally, any suitable circuit can be used to toggle the level of the PWM signal in response to the EOC_TMR (or EOC_TMRa and EOC_TMRb) signal and the new clock phase.

Per esempio, la Figura 12A rappresenta una forma di attuazione del circuito di toggle 114. Specificamente, il circuito di toggle 114 comprende un circuito rilevatore del fronte di salita. Specificamente, nella forma di attuazione considerata, il circuito di toggle comprende, per ciascuno dei segnali ϕ0_gtd...ϕn-1_gtd, un rispettivo rilevatore del fronte di salita 11400..1140n-1, che è abilitato in funzione del segnale EOC_TMR. For example, Figure 12A represents an embodiment of the toggle circuit 114. Specifically, the toggle circuit 114 comprises a rising edge detector circuit. Specifically, in the embodiment considered, the toggle circuit comprises, for each of the signals ϕ0_gtd ... ϕn-1_gtd, a respective detector of the rising edge 11400..1140n-1, which is enabled as a function of the EOC_TMR signal.

Specificamente, come rappresentato nelle Figure 12B, 12C e 12D, in risposta al fronte di salita della fase di clock corrente (per es., ϕk_gtd nella Figura 12C), il segnale EOC_TMR sarà impostato dopo un breve ritardo. In risposta all’innesco nel segnale EOC_TMR, il circuito 100’ commuterà alla nuova fase di clock (per es., ϕx_gtd nella Figura 12C). Così, non si verifica alcun fronte di salita aggiuntivo del vecchio segnale di clock (per es., ϕk_gtd nella Figura 12C). Così, in risposta al fronte di salita seguente nella nuova fase di clock (per es., ϕx_gtd nella Figura 12C), il rispettivo rilevatore del fronte 1140 imposterà (per es., alta) la sua uscita, perché è impostato ancora anche il segnale EOC_TMR. Specifically, as shown in Figures 12B, 12C and 12D, in response to the rising edge of the current clock phase (e.g., ϕk_gtd in Figure 12C), the EOC_TMR signal will be set after a short delay. In response to the trigger in the EOC_TMR signal, circuit 100 'will switch to the new clock phase (eg, ϕx_gtd in Figure 12C). Thus, no additional rising edge of the old clock signal occurs (e.g., ϕk_gtd in Figure 12C). Thus, in response to the next rising edge in the new clock phase (e.g., ϕx_gtd in Figure 12C), the respective edge detector 1140 will set (e.g., high) its output, because the signal is still set as well. EOC_TMR.

Di conseguenza, nella forma di attuazione considerata, le uscite dei vari rilevatori del fronte di salita 11400..1140n-1 possono essere connesse a un circuito logico combinatorio, per es. che implementa una funzione logica di OR (la Figura 12A rappresenta schematicamente una porta logica OR OR4, che può corrispondere all’ultima porta OR di una catena di porte OR, per es. che comprende in cascata 6 porte OR che hanno tre ingressi, 2 porte OR che hanno 2 ingressi e la porta OR OR4) a questo scopo ma, in termini generali, ciò può essere implementato con un numero e una topologia differenti di porte come risultato di un processo di bilanciamento differente rispetto alla velocità e al numero di fasi di clock), che genera in uscita un segnale di innesco TRIG che indica che il livello logico del segnale PWM deve cambiare. Consequently, in the embodiment considered, the outputs of the various detectors of the rising edge 11400..1140n-1 can be connected to a combinational logic circuit, e.g. which implements a logic OR function (Figure 12A schematically represents an OR logic gate OR4, which can correspond to the last OR gate of a chain of OR gates, e.g. which comprises in cascade 6 OR gates which have three inputs, 2 OR gates which have 2 inputs and the OR gate OR4) for this purpose but, in general terms, this can be implemented with a different number and topology of gates as a result of a different balancing process with respect to speed and number of phases clock), which outputs a trigger signal TRIG indicating that the logic level of the PWM signal must change.

Di conseguenza, nella forma di attuazione considerata, il segnale TRIG può essere usato per pilotare un flip-flop FF1 al fine di invertire l’uscita del flip-flop FF1, in cui il segnale PWM è generato in funzione del (e preferibilmente corrisponde al) segnale all’uscita del flip-flop FF1. Consequently, in the embodiment considered, the TRIG signal can be used to drive a flip-flop FF1 in order to invert the output of the flip-flop FF1, in which the PWM signal is generated as a function of (and preferably corresponds to the ) signal at the output of flip-flop FF1.

Per esempio, nella forma di attuazione considerata, il flip-flop FF1 è implementato come un flip-flop di tipo D, che riceve al terminale di dati D, attraverso un inverter INV1, il segnale di uscita invertito del flip-flop FF1, invertendo con ciò l’uscita del flip-flop FF1 in risposta al segnale di innesco TRIG. For example, in the embodiment considered, the flip-flop FF1 is implemented as a flip-flop of type D, which receives at the data terminal D, through an inverter INV1, the inverted output signal of the flip-flop FF1, inverting thereby the output of flip-flop FF1 in response to the trigger signal TRIG.

Naturalmente, fermi restando i principi di fondo dell’invenzione, i dettagli di costruzione e le forme di attuazione possono variare, anche in modo apprezzabile, rispetto a quanto è stato descritto e illustrato qui, puramente a titolo di esempio, senza uscire con ciò dall’ambito della presente invenzione, come definito dalle rivendicazioni che seguono. Naturally, without prejudice to the basic principles of the invention, the construction details and the embodiments may vary, even appreciably, with respect to what has been described and illustrated here, purely by way of example, without thereby departing from the scope of the present invention, as defined by the following claims.

Claims

CLAIMS 1. Circuit for generating a PWM signal configured to generate a Pulse Width Modulation signal having a given switching duration (TSW) which includes an on duration (TON) and an off duration (TOFF), called generation of a PWM signal comprising a multiphase clock generator (OSC, DU, PD, CP, LF) configured to generate a given number n of out of phase clock phases (ϕ0 ... ϕn-1) which have the same clock period (TPLL) and which are out of phase by a time (TDU) corresponding to a fraction 1 / n of said clock period (TPLL), in which said circuit for generating a PWM signal is configured for: - determining, for each activation duration, (TON) a first (k) and a second (l) whole number, said first whole number (k) being indicative of the whole number of clock periods (TPLL) of said activation duration (TON) and said second whole number (1) being indicative of the whole number of said fractions 1 / n of said clock period (TPLL) of said activation duration (TON) in addition to said whole number of clock periods (TPLL ) of said activation duration (T <ON>), e - determine, for each deactivation duration, (TOFF) a third (p; i) and a fourth (q) whole number, said third whole number (p; i) being indicative of the whole number (p) of clock periods ( TPLL) of said deactivation duration (TOFF) or of the whole number (s) of clock periods (TPLL) of said switching duration (TSW), and said fourth whole number (q) being indicative of the whole number of said fractions 1 / n of said clock period (TPLL) of said deactivation duration (TOFF) in addition to said integer number of clock periods (TPLL) of said deactivation duration (TOFF); wherein said PWM signal generation circuit comprises: - a clock switching circuit (100; 100 ') configured to generate a timer clock signal (CLK_TMR) by selecting one of said out of phase clock phases (ϕ0 ... ϕn-1) as said timer clock signal ( CLK_TMR) as a function of a selection signal (SEL1); - a timer circuit (102) comprising one or more counters (104; 104a, 104b) and one or more comparators (106; 106a, 106b), in which said timer circuit (102) is configured for: - during an activation duration (TON), vary a first count value (CNT; CNTa) in response to said timer clock signal (CLK_TMR) and generate a first trigger (EOC_TMR; EOC_TMRa) when said first count value ( CNT; CNTa) reaches said first integer (k), and - during a deactivation duration (TOFF), vary a second count value (CNT; CNTb) in response to said timer clock signal (CLK_TMR) and generate a second trigger (EOC_TMR; EOC_TMRb) when said second count value ( CNT; CNTb) reaches said second integer (p; i), - a phase accumulator circuit (110; 110 ') configured to generate said selection signal (SEL1): - during an activation duration (TON), increasing said selection signal (SEL1) by said second whole number (1), and - during a deactivation duration (TOFF), increasing said selection signal (SEL1) by said fourth whole number (q); And - a toggle circuit (114) configured for: - in response to said first trigger (EOC_TMR; EOC_TMRa), set said PWM signal low, and - in response to said second trigger (EOC_TMR; EOC_TMRb), set said PWM signal high.

2. Circuit for generating a PWM signal according to Claim 1, configured to receive in input said first (k) and said second (1) integer, and said third (p; i) and said fourth (q) integer.

3. Circuit for generating a PWM signal according to Claim 1 or Claim 2, configured for: - during an activation duration (TON), determine if said second whole number (l) is less than n / 2 and, if said second whole number (l) is less than n / 2, increase said first by two count value (CNT; CNTa) for a single clock cycle of said timer clock signal (CLK_TMR); And - during a deactivation duration (TOFF), determine if said fourth integer (q) is less than n / 2 and, if said fourth integer (q) is less than n / 2, increase said second by two count value (CNT; CNTb) for a single clock cycle of said timer clock signal (CLK_TMR).

4. Circuit for generating a PWM signal according to Claim 1 or Claim 2, configured for: - during an activation duration (TON), determine if said second whole number (l) is less than n / 2 and, if said second whole number (l) is less than n / 2, decrease by one said first integer (k); and - during a deactivation duration (TOFF), determining whether said fourth integer (q) is less than n / 2 and, if said fourth integer (q) is less than n / 2, decrement by one said third integer (p).

Circuit for generating a PWM signal according to any one of the preceding claims, comprising a single counter (104) configured to generate said first count value (CNT) and said second count value (CNT), and in which: - said third whole number (p) is indicative of the whole number (p) of clock periods (TPLL) of said deactivation duration (TOFF), and said single counter is reset at the beginning of each activation duration (TON) and of each deactivation duration (TOFF), or - said third integer (i) is indicative of the integer number (s) of clock periods (TPLL) of said switching duration (TSW), and said single counter is reset only at the beginning of each activation duration (TON) .

6. Circuit for generating a PWM signal according to any one of the preceding claims, in which said phase accumulator circuit (110; 110 ') is configured to generate said selection signal (SEL1): - in response to said first trigger (EOC_TMR; EOC_TMRa), increasing said selection signal (SEL1) by said second integer (1), and - in response to said second trigger (EOC_TMR; EOC_TMRb), increasing said selection signal (SEL1) by said fourth integer (q).

7. Circuit for generating a PWM signal according to any of the preceding claims, in which said clock switching circuit (100; 100 ') comprises: - for each of said clock phases out of phase (ϕ0 ... ϕn- 1) a respective transmission port (1002), and in which each transmission port (1002) is configured to generate a respective clock phase with selective enabling (ϕ0_gtd ... ϕn-1_gtd), as a function of said selection signal (SEL1); And - a combinational logic circuit (1004) configured to generate said clock signal of the timer (CLK_TMR) by combining said clock phases with selective enabling (ϕ0_gtd ... ϕn-1_gtd).

8. Integrated circuit comprising a PWM signal generation circuit according to any one of the preceding claims.