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FR3151939A1 - Procédé de fabrication d’une couche contrainte - Google Patents

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FR3151939A1
FR3151939A1 FR2308447A FR2308447A FR3151939A1 FR 3151939 A1 FR3151939 A1 FR 3151939A1 FR 2308447 A FR2308447 A FR 2308447A FR 2308447 A FR2308447 A FR 2308447A FR 3151939 A1 FR3151939 A1 FR 3151939A1
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FR
France
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support substrate
substrate
semiconducting
metallic
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FR2308447A
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Inventor
Franck Fournel
Karine ABADIE
Quentin LOMONACO
Christophe Morales
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Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
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Publication date
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Abstract

Procédé de fabrication d’une couche contrainte La présente description concerne un procédé de fabrication d’une couche métallique ou semiconductrice ou isolante contrainte comprenant une étape au cours de laquelle on transfère la couche métallique ou semiconductrice ou isolante (11) d’un premier substrat support (10) à un deuxième substrat support (20), les substrats supports (10, 20) ayant des coefficients de dilatation thermique différents, l’étape de transfert étant réalisée à chaud. Après retrait du premier substrat support (10), la structure obtenue est refroidie, moyennant quoi on obtient une couche métallique ou semiconductrice ou isolante (11) contrainte en tension ou en compression. Figure pour l'abrégé : Fig. 1A

Description

Procédé de fabrication d’une couche contrainte
La présente description concerne de façon générale la fabrication de couches contraintes. De telles couches contraintes sont particulièrement intéressantes pour des structures utilisées en microélectronique, et en particulier pour des structures de type SSOI (« Strained Silicon On Insulator »).
Les substrats silicium sur isolant (SOI pour « Silicon On Insulator ») comprennent un substrat en matériau semiconducteur recouvert par une fine couche d’oxyde et une couche de silicium. Ces structures sont particulièrement intéressantes car elles évitent l’utilisation de substrat massif et permettent aussi d’augmenter la densité d’intégration des composants.
La réalisation d’une couche contrainte au sein de ces structures est d’un grand intérêt pour de nombreuses applications.
Par exemple, la réalisation de SSOI permet de d’augmenter les performances des micro-processeurs [Huang et al. « Carrier mobility enhancement in strained Si-on-insulator fabricated by wafer bonding », 2001 Symposium on VLSI Technology, 2001. Digest of Technical Papers, 57‑58, 2001 ; Mazurier et al. « High performance and low variability fully-depleted strained-SOI MOSFETs »,2010 IEEE International SOI Conference (SOI), 1-2, 2010].
La mise sous contrainte de film de Germanium permet aussi de réaliser des dispositifs optiques grâce à l’obtention d’un gap direct dans le Germanium [Gassenq et al. « 1.9% Bi-Axial Tensile Strain in Thick Germanium Suspended Membranes Fabricated in Optical Germanium-on-Insulator Substrates for Laser Applications »,Applied Physics Letters107, 19, 2015, 191904].
Généralement, pour fabriquer une couche contrainte, une étape de croissance épitaxiale est mise en œuvre. Ce type de croissance permet de jouer sur les désaccords de paramètre de maille. Cependant, inévitablement des dislocations et d’autres défauts cristallins apparaissent dans les couches contraintes. Ainsi, il est difficile dans une structure SSOI d’obtenir moins de 105dislocation/cm².
Autrement, afin de mieux contrôler les contraintes dans la structure SSOI, il est possible de fabriquer ces structures en mettant en œuvre des collages à chaud [Abadie et al. « Germanium Thin Film Manufacturing Using Covalent Bonding Process », Semiconductor Science and Technology 37, 4, 2022, 045012] ou encore par collage sous courbure imposée, comme décrit dans le brevet EP1570509 B1. Ces différentes techniques de collages permettent d’imposer des contraintes dans la structure tout en évitant l’apparition de défauts cristallins.
Cependant, après le collage à chaud, la structure collée doit résister au retour à température ambiante malgré les différences de coefficient de dilation des matériaux collés. Or, comme les matériaux collés présentent des épaisseurs épaisses (typiquement supérieures à 100µm), l’énergie élastique stockée atteint des valeurs importantes, pouvant induire des défauts ou la rupture de la structure collée. Il est donc nécessaire de limiter la température du collage à chaud, ce qui limite le niveau accessible de contraintes.
Il existe un besoin d’obtenir un procédé de fabrication de couches contraintes en tension ou en compression, les couches contraintes obtenues devant présenter un fort niveau de contrainte (notamment supérieur à 200 MPa, de préférence supérieur à 700MPa voire supérieur à 1GPa) et un faible taux de défauts cristallins, voire aucun défaut cristallin.
Ce but est atteint par un procédé de fabrication d’une couche contrainte comprenant les étapes suivantes :
a) Fournir, d’une part, une première structure élémentaire comprenant un premier substrat support dont l’épaisseur est par exemple supérieure à 100 µm, de préférence supérieure à 500 µm, par exemple supérieure à 700 µm, recouvert par une couche métallique ou semiconductrice ou isolante ayant une épaisseur inférieure à 10µm, et d’autre part, une deuxième structure élémentaire comprenant un deuxième substrat support dont l’épaisseur est par exemple supérieure à 100 µm, de préférence supérieure à 500 µm, par exemple supérieure à 700 µm, le coefficient de dilatation thermique du premier substrat support étant différent du coefficient de dilatation thermique du deuxième substrat support,
b) Transférer la couche métallique ou semiconductrice ou isolante sur la deuxième structure élémentaire en assemblant la première structure élémentaire et la deuxième structure élémentaire par collage à une température de collage Tc telle que Tc>70°C, moyennant quoi on obtient une structure collée, puis en retirant le premier substrat support à une température Tt telle que Tc-50°C < Tt < Tc+50°C et telle que Tt>70°C, entre le collage et le retrait du premier substrat support, la température de la structure collée étant maintenue à une température à la fois supérieure à 70°C et ne variant pas de plus de 50°C par rapport à la température de collage,
c) Refroidir l’ensemble obtenu, moyennant quoi on obtient une couche métallique ou semiconductrice ou isolante contrainte en tension ou en compression.
L’invention se distingue fondamentalement de l’art antérieur par la mise en œuvre à chaud de l’ensemble des étapes de transfert, c’est-à-dire que non seulement l’étape de collage des structures élémentaires est réalisée à chaud mais aussi de l’étape de retrait du premier substrat support. Par à chaud, on entend une température supérieure à 70°C.
De plus, entre le collage des deux structures élémentaires et le retrait du premier substrat support, la température de la structure collée est maintenue à une température Tt telle que Tc-50°C < Tt < Tc+50°C et telle que Tt>70°C. Autrement dit, la structure collée est toujours à une température supérieure à 70°C.
Comme la couche présente une faible épaisseur (inférieure à 10 µm), lors de la mise en température, une forte contrainte apparaît dans la couche mais pas ou relativement peu dans le premier substrat support car ce dernier est bien plus épais. L’énergie élastique stockée sera alors assez faible pour éviter toute rupture ou génération de défauts dans le substrat support.
De plus, comme la couche présente une faible épaisseur (inférieure à 10 µm), lors du refroidissement, une forte contrainte apparaît dans la couche mais pas ou relativement peu dans le deuxième substrat support car ce dernier est bien plus épais. L’énergie élastique stockée sera alors assez faible pour éviter toute rupture ou génération de défauts dans le substrat support.
On obtient ainsi un ensemble comprenant le deuxième substrat support, libre de pratiquement toute contrainte, recouvert par la couche métallique ou semiconductrice ou isolante au sein de laquelle les contraintes internes sont relativement homogènes et plus élevées que celles présentes initialement dans la même couche sur le premier support avant le chauffage.
Lors de l’étape c), la température Tt peut être identique à la température de collage Tc ou proche à la température de collage Tc. Par proche, on entend qu’elle ne varie pas de plus de 50°C, voire pas plus de 20°C, par rapport à la température de collage et, de préférence, qu’elle ne varie pas de plus 10°C par rapport à la température de collage. La température sera choisie en fonction de la couche que l’on souhaite mettre sous contrainte et de manière à ne pas nuire à l’étape de transfert.
Le collage est réalisé à chaud (Tc>70°C) et la température de la structure collée est maintenue dans une gamme de température dont les valeurs extrêmes ne varient pas de plus de 50°C, voire de 20°C et de préférence de 10°C, par rapport à la température de collage.
Plus l’écart de température sera faible, plus les CTE des deux substrats pourront être différents et plus la contrainte obtenue sera importante.
Avantageusement, la couche métallique ou semiconductrice ou isolante est une couche semiconductrice, de préférence en silicium.
La première structure peut comprendre une ou plusieurs couches additionnelles positionnées au-dessus et/ou en-dessous de la couche métallique ou semiconductrice ou isolante.
La deuxième structure peut comprendre une ou plusieurs couches additionnelles positionnées sur le deuxième substrat support.
La présence de ces couches additionnelles peut permettre de faciliter le collage à chaud et/ou de protéger la couche métallique ou semiconductrice ou isolante.
Les couches additionnelles peuvent être choisies, par exemple, parmi des couches d’oxyde, des couches de nitrure et des couches de matériau semiconducteur amorphe.
Avantageusement, la première structure élémentaire comprend le premier substrat support, la couche métallique ou semiconductrice ou isolante et une première couche de matériau semiconducteur amorphe et/ou la deuxième structure élémentaire comprend le deuxième substrat support et une deuxième couche de matériau semiconducteur amorphe.Selon ce mode de réalisation avantageux, lors de l’étape b), la première couche de matériau semiconducteur amorphe est collée avec la deuxième couche de matériau semiconducteur amorphe.
Avantageusement, le premier substrat support et le deuxième substrat support sont choisis parmi les substrats en germanium, SiC, saphir, cuivre, acier inoxydable, silicium, SiGe, GaN, silice, InP, AsGa et diamant. Les substrats supports sont choisis en fonction de la couche à transférer.
Selon une première variante de réalisation avantageuse, le premier substrat support est en saphir et le deuxième substrat support est en silice.
Selon une deuxième variante de réalisation, le premier substrat support est en cuivre et le deuxième substrat support est en silice.
Ces deux premières variantes sont intéressantes pour mettre en tension une couche, par exemple une couche en silicium.
Selon une troisième variante de réalisation avantageuse, le premier substrat support est en silicium et le deuxième substrat support est en cuivre. Cette variante est intéressante pour mettre en compression une couche, par exemple une couche en silicium.
Avantageusement, lors de l’assemblage de la première structure élémentaire avec la deuxième structure élémentaire, un collage dit courbé peut être réalisé pour adapter le niveau de contrainte.
Avantageusement, plusieurs itérations des étapes b) et c) seront réalisées de manière à accroitre les contraintes au sein de la couche. De préférence, selon cette variante avantageuse, le procédé comprend, après l’étape c), les étapes suivantes :
d) coller la couche métallique ou semiconductrice ou isolante sur un troisième substrat support, de préférence identique au premier substrat support,
e) retirer le deuxième substrat support,
f) transférer la couche métallique ou semiconductrice ou isolante sur un quatrième substrat support, de préférence identique au deuxième substrat support, en mettant en œuvre l’étape b),
g) refroidir l’ensemble obtenu à l’étape f).
Avantageusement, la couche métallique ou semiconductrice ou isolante est une couche semiconductrice et le procédé comprend une étape ultérieure, après l’étape c) ou après l’étape g), au cours de laquelle ladite couche est transférée sur un substrat semiconducteur recouvert par une couche d’oxyde moyennant quoi on forme une structure sur isolant (un SSOI si la couche d’intérêt est en silicium).
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
la , la et la représentent de manière schématique différentes étapes d’un procédé de fabrication d’une couche contrainte selon un premier mode de réalisation particulier de l’invention ;
la , la et la représentent de manière schématique différentes étapes d’un procédé de fabrication d’une couche contrainte selon un autre mode de réalisation particulier de l’invention ;
la , la et la représentent de manière schématique différentes étapes d’un procédé de fabrication d’une structure élémentaire comprenant une couche à mettre en contrainte selon un mode de réalisation particulier de l’invention ;
la , la , la et la représentent de manière schématique différentes étapes d’un procédé de fabrication d’une structure élémentaire comprenant une couche à mettre en contrainte selon un autre mode de réalisation particulier de l’invention ; et
la représente, de manière schématique et en coupe, une structure SSOI comprenant une couche contrainte selon un mode de réalisation particulier de l’invention.
Pour des raisons de clarté des figures, les différents éléments ne sont pas représentés selon une échelle homogène.
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques.
Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés.
Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position relative, tels que les termes "sur", "sous", etc., il est fait référence sauf précision contraire à l'orientation des figures.
Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près.
Nous allons maintenant décrire plus en détail le procédé de fabrication d’une couche métallique ou semiconductrice ou isolante contrainte en faisant tout d’abord référence aux figures 1A à 1C ainsi qu’aux figures 2A à 2C. La couche peut être contrainte en tension ou en compression selon l’utilisation de la couche contrainte.
Le procédé de fabrication de la couche métallique ou semiconductrice ou isolante contrainte comprend une étape au cours de laquelle on transfère la couche métallique ou semiconductrice ou isolante 11 d’un premier substrat support 10 à un deuxième substrat support 20, les substrats supports 10, 20 ayant des coefficients de dilatation thermique différents. L’étape de collage et de transfert est réalisée à chaud. Après retrait du premier substrat support, la structure obtenue est refroidie, moyennant quoi on obtient une couche métallique ou semiconductrice ou isolante 11 contrainte en tension ou en compression.
Plus particulièrement, le procédé comprend les étapes suivantes :
a) fournir, d’une part, une première structure élémentaire S1 comprenant un premier substrat support 10 recouvert par une couche métallique ou semiconductrice ou isolante 11 ayant une épaisseur inférieure à 10µm, et d’autre part, une deuxième structure élémentaire S2 comprenant un deuxième substrat support 20, le coefficient de dilatation thermique du premier substrat support 10 étant différent du coefficient de dilatation thermique du deuxième substrat support 20(figures 1A et 2A),
b) transférer la couche métallique ou semiconductrice ou isolante 11 du premier substrat support 10 sur le deuxième substrat support 20 :
- en assemblant la première structure élémentaire S1 et la deuxième structure élémentaire S2 par collage à une température de collage Tc telle que Tc> 70°C (figures 1B et 2B), moyennant quoi on obtient une structure collée, puis
- en retirant le premier substrat support 10 à une température Tt telle que Tt > 70°C et telle que Tc-50°C < Tt < Tc+50°C, et de préférence Tc-20°C < Tt < Tc+20°C, et plus préférentiellement Tc-10°C < Tt < Tc+10°C (figures 1C et 2C),
entre le collage et le retrait du premier substrat support, la température de la structure collée étant toujours à une température supérieure à 70°C et à une température ne variant pas de plus de 50°C, de préférence ne variant pas de plus de 20°C et de préférence ne variant pas plus de 10°C par rapport à la température de collage,
c) refroidir l’ensemble obtenu à l’étape b), moyennant quoi on obtient une couche métallique ou semiconductrice ou isolante 11 contrainte en tension ou en compression.
La couche 11 à mettre en contrainte peut être une couche métallique, une couche semiconductrice ou une couche isolante. Par couche isolante, on entend une couche électriquement isolante. De préférence, il s’agit d’une couche semiconductrice et, encore plus préférentiellement, il s’agit d’une couche semiconductrice en silicium ou en SiGe. La couche semiconductrice peut être une couche amorphe ou une couche cristalline (de préférence monocristalline). La couche isolante peut être de la silice.
La couche 11 à mettre en contrainte a une épaisseur inférieure à 10 µm, de préférence inférieure à 2 µm. L’épaisseur de la couche peut être inférieure à 500 nm, voire inférieure à 200 nm. De préférence, l’épaisseur de la couche 11 est supérieure à 5 nm et encore plus préférentiellement supérieure à 10 nm. En fonction de son épaisseur, cette couche peut également être appelée film.
Le coefficient de dilatation thermique (CTE) du premier substrat support 10 est différent du coefficient de dilatation thermique du deuxième substrat support 20. Les substrats sont choisis en fonction de la contrainte souhaitée (tension ou compression) et de la nature de la couche à mettre en contrainte.
Les coefficients de dilatation thermiques des substrats supports 10, 20 peuvent être supérieurs ou inférieurs au coefficient de dilatation thermique de la couche 11 à mettre en contrainte. De préférence, le coefficient de dilatation thermique d’un des substrats supports 10, 20 est supérieur à celui de la couche 11 à mettre en contrainte et le coefficient de dilatation thermique de l’autre substrat support 10, 20 est inférieur à celui de la couche 11 à mettre en contrainte.
Les substrats supports 10, 20 sont choisis parmi les substrats en germanium, SiC, saphir, cuivre, acier inoxydable, silicium, SiGe, GaN, silice, InP, AsGa et diamant.
Par exemple, pour mettre en tension une couche 11, par une couche en silicium, le premier substrat support 10 et le deuxième substrat support 20 peuvent être choisis parmi l’un des couples suivants :
- un premier substrat support 10 en saphir et un deuxième substrat support 20 en silice,
- un premier substrat support 10 en cuivre et un deuxième substrat support 20 en silice.
Ainsi, lorsque la première structure S1 est chauffée lors de l’étape b), le substrat support 10 en cuivre ou en saphir se dilate plus que le silicium, conduisant à une dilatation de la couche de silicium 11. La couche de silicium 11 dilatée est assemblée à chaud avec le deuxième substrat support 20 en silice qui ne se dilate presque pas. Le premier substrat support 10 est retiré à chaud. Quand la température redescend, le substrat support 10 en silice ne se contracte presque pas et une couche de silicium 11, qui elle tend à se contracter, voit sa tension encore augmentée.
Si le premier substrat support n’était pas retiré avant refroidissement, l’ensemble formé de l’assemblage de la première structure élémentaire et de la deuxième structure élémentaire casserait à cause de la contrainte interne générée par différence de coefficient de dilatation thermique entre les deux substrats supports.
Pour mettre en compression une couche 11, notamment une couche de silicium, le premier substrat support 10 peut être en silicium et le deuxième substrat support 20 peut être en cuivre.
La première structure S1 peut être constituée du premier substrat support 10 recouvert par la couche à mettre en contrainte 11.
Selon une variante de réalisation avantageuse, la première structure S1 comprend en outre une première couche 13 de matériau apte à faciliter ou permettre le collage à chaud. La première couche 13 peut aussi avantageusement protéger la couche 10 lors du collage et du transfert. Cette couche peut notamment être en matériau semiconducteur amorphe comme du silicium amorphe ( ).
Selon une variante particulière de réalisation, la première structure S1 comprend en outre une couche d’oxyde 12 positionnée entre la couche 11 à mettre en contrainte et la couche de silicium amorphe 13 ( ). D’une façon générique, il est possible d’avoir un/des multicouches au-dessus et/ou au-dessous de la couche 11.
La première structure S1 peut également comprendre, entre le premier substrat support 10 et la couche à contraindre 11, une couche ou un multicouche permettant le détachement lors de l’étape b), notamment dans le cas d’un décollage au laser (ou LLO pour « Laser Lift Off »). Il peut s’agir d’un bicouche comprenant une couche de GaN et une couche d’oxyde, par exemple, dans le cas d’un premier substrat support 10 en saphir. Il peut également s’agir d’un tricouche SiO2/AlN/SiO2ou SiO2/TiN/SiO2, par exemple, dans le cas d’un premier substrat support 10 en silicium. Il peut aussi s’agir d’une couche de silicium ou d’un bicouche silicium/oxyde dans le cas de l’utilisation du procédé Smart CutTMpour faire le transfert. La fracture due au procédé Smart CutTMa lieu dans cette couche de silicium et non dans la couche 11. Cette couche de silicium peut être polycristalline. A titre de variante, la fracture peut avoir lieu dans la couche 11.
Comme représenté sur les figures 3A à 3C et sur les figures 4A à 4C, la première structure S1 peut être obtenue en collant, sur le premier substrat support 10 ou le cas échéant sur la couche ou le multicouche de détachement, un substrat SOI comprenant un substrat semiconducteur 14 recouvert par une couche d’oxyde 12 et une couche semiconductrice 11 puis en retirant le substrat semiconducteur 14 et, éventuellement, la couche d’oxyde 14. Ceci permet d’obtenir la structure qui sera collée et transférée à chaud.
Le deuxième structure S2 peut être constituée du premier substrat support 20.
Selon une variante de réalisation avantageuse, la deuxième structure S2 peut être constituée du deuxième substrat support 20 recouvert par une deuxième couche 21 de matériau apte à faciliter ou permettre le collage à chaud. Cette couche peut notamment être en un matériau semiconducteur amorphe comme du silicium amorphe ( ).
De préférence, la première couche de matériau semiconducteur amorphe 13 et la deuxième couche de matériau semiconducteur amorphe 21 sont en silicium.
La première couche de matériau semiconducteur amorphe 13 et la deuxième couche de matériau semiconducteur amorphe 21 peuvent être formées par exemple par une technique de dépôt chimique en phase vapeur, notamment par dépôt chimique en phase vapeur à basse pression (LPCVD pour « Low Pressure. Chemical Vapor Deposition”).
Lors de l’étape b), la couche à mettre en contrainte 11 est transférée de la première structure élémentaire S1 à la deuxième structure élémentaire S2. Le transfert consiste, dans un premier temps à assembler à chaud la première structure élémentaire S1 sur la deuxième structure élémentaire S2 afin de positionner la couche 11 sur la deuxième structure élémentaire S2, puis à retirer à chaud le premier substrat support 10.
Dans un premier temps, les deux structures élémentaires S1 et S2 sont assemblées par collage à chaud. Par exemple, les structures élémentaires S1 et S2 sont assemblées en mettant en contact les surfaces des couches de matériau semiconducteur amorphe 13, 21 si elles sont présentes.
Afin de faciliter le collage, le surfaces à coller peuvent être préalablement soumises à différents traitements, par exemple un polissage mécanique et/ou chimique, un traitement chimique, un traitement UV/Ozone, RIE (« Reactive Ion Etching »), plasma, ou un recuit hydrogène, etc.
Le collage peut être réalisée sous ultra-vide (ou UHV pour « Ultra High Vacuum » en termes anglophones).
De préférence, le collage est un collage SAB (« Surface Activated Bonding »). Pour cela, les surfaces des structure S1 et S2 sont bombardées ioniquement sous ultra-vide avant d’être mises en contact.
Dans le cas d’un collage SAB et d’un deuxième substrat support 20 en silice, une deuxième couche 21 de silicium amorphe pourra être déposée préalablement sur le deuxième substrat support 20 afin de faciliter le collage SAB.
Il est possible de recouvrir la couche 11 à mettre sous contrainte par une couche d’oxyde puis par une couche 13 de silicium amorphe. La couche d’oxyde évite d’endommager la couche 11, et notamment de créer en surface une zone amorphe indésirable, lors du procédé SAB. La couche 13 de silicium amorphe facilite le collage SAB.
Alternativement, le collage est un collage ADB (« Activated Diffusion Bonding »). Un métal d’apport peut être utilisé pour assembler les surfaces à coller. Il peut s’agir aussi d’une couche de semi-conducteur comme du silicium ou du germanium.
Selon une variante de réalisation, le collage peut être un collage dit courbé. La courbure des couches de matériau semiconducteur amorphe 13, 21 sera choisie de manière à permettre le transfert de la couche à contraindre 11 (couche métallique, semiconductrice ou isolante). Le collage sera alors réalisé à chaud et avec une courbure.
Pour réaliser un collage courbé, avant mise en contact des deux couches amorphes 13, 21, une différence d'état de contraintes tangentielles entre les deux faces à assembler est créée. Cette différence peut être obtenue en courbant chacune des deux structures élémentaires S1, S2 à assembler, par exemple par application de forces mécaniques. Par exemple, l’utilisation de supports (« chucks ») électrostatiques ayant une courbure permet d’imposer une courbure à S1 et à S2 lors de l’application de la force électrostatique. Avantageusement, les structures S1, S2 sont courbées de sorte que les deux faces à assembler soient complémentaires. Par exemple, l’une des faces peut être concave et l’autre face peut être convexe.
Le collage des couches amorphes 13, 21 est réalisé à une température dite de collage notée Tc. La température de collage est déterminée en fonction des matériaux à coller. Avantageusement, la température Tc peut être maintenue après le collage pendant une durée comprise entre 1 min et 10h. La température de collage Tc est supérieure à la température ambiante (TA) d’au moins 50°C, c’est-à-dire que pour une température ambiante typique de 20°C, la température est de collage TC est supérieure à 70°C. Avantageusement Tc>TA +380°C (autrement dit Tc > 400°C si TA=20°C) ou même Tc>TA+880°C (autrement dit Tc > 900°C si TA=20°C).
Lors du collage, les structures élémentaires S1 et S2 peuvent être maintenues chacune par des supports (« chucks ») électrostatiques pouvant être chauffés à des températures identiques ou différentes.
Selon une première variante de réalisation, lors du collage, la première structure élémentaire S1 et la deuxième structure élémentaire S2 sont à des températures identiques.
Selon une autre variante de réalisation, lors du collage, la première structure élémentaire S1 et la deuxième structure élémentaire S2 sont à des températures différentes. On assimile alors la température Tc de collage comme la température la plus haute.
Après collage, le premier substrat support 10 est retiré à chaud à une température Tt. La température Tt peut être identique à la température de collage Tc ou proche de la température de collage Tc. Entre le transfert et le collage, la structure collée reste proche de Tc.
Par proche, on entend qu’elle ne varie pas de plus de 20°C et, de préférence, qu’elle ne varie pas de plus de 10°C. Autrement dit, l’étape c) est réalisée à une température Tt telle que Tc -20°C < Tt < Tc + 20°C, et de préférence, telle que Tc - 10°C < Tt < Tc + 10°C.
Avantageusement, la température Tt peut être maintenue pendant une durée comprise entre 1 min et 10 h.
En fonction de la technique de transfert utilisée, une partie de la couche 11 peut également être retirée. C’est notamment le cas dans un procédé de type Smart Cut™. L’épaisseur retirée reste néanmoins faible par rapport à l’épaisseur de la couche lorsqu’elle est collée. Notamment, moins de 90 % ou plus spécifiquement moins de 50% ou moins de 10% de l’épaisseur de la couche est retirée. Pour ne pas changer l’épaisseur de la couche 11 il est possible de réaliser le Smart Cut™ dans une couche positionnée sous la couche 11 .
Afin de mettre en œuvre le procédé de type Smart CutTM, une étape d’implantation d'espèces ioniques, telles que de l'hydrogène et/ou de l'hélium, éventuellement associé à du bore est réalisée dans la couche 11 de sorte à former une zone de fragilisation délimitant la partie de la couche 11 à transférer. La fracture de la première structure élémentaire S1 a lieu le long de la zone de fragilisation, ce qui permet de détacher le reliquat de la structure élémentaire S1 et transférer la couche mince 11. L’étape d’implantation est réalisée avant de mettre en œuvre l’étape b).
Selon une autre variante de réalisation, le retrait du premier substrat support 10 peut être réalisé par un procédé par décollage au laser (LLO) par exemple par le procédé Nanocleave™. Dans le cas d’un procédé par décollage laser LLO, une couche ou un multicouche permettant le détachement est positionnée entre le premier substrat support 10 et la couche métallique ou semiconductrice ou isolante 11.
Alternativement, le retrait du premier substrat support 10 peut être réalisé par un procédé mettant en œuvre un matériau poreux (par exemple un poreux SiOCH) ou encore un procédé mettant en œuvre la fusion d’une couche sacrificielle avec une séparation mécanique (« slide off »).
Lors de l’étape c), l’ensemble obtenu après le transfert de la couche métallique ou semiconductrice ou isolante 11 est refroidi. L’ensemble est refroidi de préférence jusqu’à la température ambiante. Par température ambiante, on entend une température comprise entre 20 et 25 °C.
A l’issue de l’étape c), on obtient un ensemble comprenant le deuxième substrat support 20, éventuellement les couches amorphes 13, 21, potentiellement une ou plusieurs couches additionnelles nécessaires à la structure finale et/ou à la mise en œuvre du procédé, et la couche métallique ou semiconductrice ou isolante 11 contrainte en tension ou en compression.
Pour augmenter les contraintes au sein de la couche, le procédé peut en outre comprendre, après l’étape c), les étapes suivantes :
d) Coller la couche métallique ou semiconductrice ou isolante 11 sur un troisième substrat, de préférence identique au premier substrat 10,
e) Retirer le deuxième substrat 20,
f) Refroidir l’ensemble obtenu à l’étape f).
L’étape d) est, de préférence, réalisée par collage direct et, encore plus préférentiellement, par un collage SAB ou ADB.
L’étape f) permet de transférer la couche métallique ou semiconductrice ou isolante 11 par collage à chaud et retrait du troisième substrat à chaud.
A l’issue de l’étape f), on obtient une couche métallique ou semiconducteur-conductrice 11 présentant un taux de contrainte supérieur à celui obtenu à l’issue de l’étape b).
Ainsi, en réitérant plusieurs fois cette séquence, il est possible d’augmenter considérablement les contraintes au sein de la couche 11.
Le nombre d’itérations sera choisi en fonction du taux de contrainte et de l’épaisseur de la couche métallique ou semiconductrice ou isolante 11 désirés. En effet, à chaque étape de transfert, une partie de la couche 11 peut être retirée. Avantageusement, des couches additionnelles sont astucieusement mises en place pour réaliser les transferts.
Ce procédé permet d'obtenir une couche, de silicium par exemple, contrainte en tension ou en compression.
La couche obtenue présente une contrainte supérieure à 200MPa, de préférence supérieure à 400MPa, encore plus préférentiellement supérieure à 700MPa et de manière encore plus préférentielle supérieure à 1GPa.
Une telle couche est particulièrement intéressante pour des applications en microélectronique, en particulier dans le domaine des hautes fréquences, les porteurs de charge présentant alors une plus grande mobilité.
Ainsi, à l’issue de l’étape c) ou de l’étape g), la couche 11 contrainte en tension ou en compression peut être avantageusement déposée sur un substrat d’intérêt. Par exemple, dans le cas d’une couche 11 semiconductrice, notamment en silicium, cette couche peut être déposée sur un substrat d’intérêt comprenant un substrat de silicium 30 et une couche d’oxyde 31 pour former un substrat SSOI ( ).
La structure SSOI comprend successivement un substrat semiconducteur, une couche d’oxyde et une couche semiconductrice contrainte en tension ou en compression, la couche semiconductrice ayant une contrainte de plus de 200MPa, de préférence de plus de 400MPa, encore plus préférentiellement de plus 700MPa et de manière encore plus préférentielle de plus de 1GPa en valeur absolue. La couche semiconductrice contrainte en tension ou en compression est, de préférence, dépourvue de défaut.
Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier.
Enfin, la mise en œuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus.
Exemples illustratifs et non limitatifs de différents modes particuliers de réalisation
Premier exemple : fabrication d’un SSOI mettant en œuvre une étape de Smart Cut™ à partir d’un substrat en saphir et d’un substrat en silice
Dans ce premier exemple, dans un premier temps, un substrat SOI est collé sur un premier substrat support en saphir par collage direct.
Le substrat SOI est un substrat SOI commercial formé d’un substrat de silicium de 200 mm de diamètre et de 725 µm d’épaisseur recouvert par un oxyde de 500 nm et un film mince de silicium de 1000 nm.
Le premier substrat support en saphir est un substrat de 200 mm de diamètre et de 725 µm d’épaisseur.
Avant collage, un traitement plasma d’azote est réalisé sur le substrat SOI puis de l’éthalonamine (diluée à 10-4M) est ajoutée sur ce même substrat. Après collage, un recuit thermique à 150°C est réalisé (la température maximale, au-dessus de laquelle un tel collage casse, est de 200°C environ).
Une étape de rodage est réalisée sur le substrat de silicium jusqu’à réduire l’épaisseur du substrat à environ 50 µm. Une attaque chimique à base de HF/HNO3permet de retirer la partie restante du substrat. La concentration est par exemple 1% en volume de HF (50%) dans HNO3(70%). Cette étape peut être réalisée dans une machine, par exemple dans une machine qui ne traite qu’une seule face comme une machine du type SEZ. L’oxyde, qui a servi à arrêter l’attaque chimique, subit alors un polissage mécano-chimique (CMP) pour diminuer son épaisseur jusqu’à 100nm et réduire sa rugosité en dessous de 0,3nm RMS pour le rendre compatible avec un collage direct.
Une couche de silicium amorphe de 30 nm est ensuite déposée par dépôt chimique en phase vapeur (LPCVD pour « Low-pressure Chemical Vapor Deposition ») à 550°C.
La couche de silicium est implantée avec une dose d’hydrogène de 8E16at/cm² à une énergie de 76 keV.
Parallèlement, un deuxième substrat support (plaque) en silice fondue de 200 mm de diamètre et de 725 µm d’épaisseur est polie par CMP pour obtenir une surface compatible avec le collage direct. Une couche de silicium amorphe de 30 nm identique à celle de la première structure est déposée sur la plaque de silice. Les couches de silicium amorphes sont collées l’une avec l’autre par SAB (« Surface Advanced Bonding ») à 400°C. Pour cela, après mise sous ultravide (UHV ou « High Ultra Vacuum ») à 10-8mbar, les surfaces à collées sont soumises à un faisceau d’ions argons à 200 eV et 150 mA pendant 60 s. Les substrats sont ensuite placés sur des supports (« chucks ») électrostatiques préchauffés à 400°C. Après une stabilisation thermique de 5 min, les deux surfaces à collées sont mises en contact. Le collage est alors réalisé sans modification des niveaux de contrainte car les deux substrats sont à 400°C. Le traitement thermique est prolongé pendant 2h pour pouvoir mettre en œuvre le procédé Smart Cut™. Après la séparation Smart Cut™, le premier support avec une partie du film de silicium et l’ensemble formé de la couche de silicium, des couches de silicium amorphes et du deuxième substrat support sont refroidis jusqu’à la température ambiante (typiquement entre 20 et 25°C). Environ 800 nm de silicium sont transférés du substrat en saphir sur le substrat en silice.
Le fait d’avoir monté la température de la couche de silicium collé sur le saphir à une température de 400°C permet de le mettre en tension à +262 MPa.
Après le transfert sur le substrat en silice, il n’y a pas de changement de contrainte dans la couche de silicium car la silice est à une même température (ici 400°C). Après descente en température jusqu’à la température ambiante et séparation des substrats, la couche de silicium transférée sur la silice voit sa contrainte monter à +465 MPa.
Les différentes étapes précédemment décrites peuvent être répétées pour augmenter la contrainte dans la couche en silicium.
Pour cela, la couche en silicium d’environ 800nm est polie par CMP pour le rendre compatible avec un collage direct puis le substrat en silice recouvert de la couche en silicium est collé à froid sur une nouvelle plaque de saphir. L’épaisseur de la couche en silicium est alors environ de 700 nm. Le substrat en silice est retiré par rodage et attaque chimique (acide fluorhydrique). La contrainte de la couche en silicium transférée sur le substrat en saphir est toujours de +465 MPa.
La couche en silicium est ensuite transférée sur un autre substrat en silice à chaud comme précédemment : une couche avec une contrainte de 930 MPa et une épaisseur de 500 nm (en ayant adapté l’implantation hydrogène) est obtenue. Après une nouvelle étape de CMP, la couche en silicium est prête pour une troisième itération. Son épaisseur est alors de 400 nm. On obtient alors 200 nm de silicium avec une contrainte de 1395 MPa et une épaisseur de 100 nm après une dernière CMP.
Cette couche en silicium de 100 nm peut être finalement transférée sur un substrat de silicium recouvert d’un film d’oxyde de 20 nm par rodage et attaque chimique. Un SSOI avec une couche présentant une contrainte à environ 1,4 GPa est obtenu.
Deuxième exemple : fabrication d’un SSOI mettant en œuvre une étape de Smart Cut™ à partir d’un substrat en cuivre et d’un substrat en silice
Dans ce deuxième exemple, dans un premier temps, un substrat SOI est collé sur un premier substrat support en cuivre par collage direct.
Le substrat SOI est un substrat SOI commercial formé d’un substrat support de silicium de 200 mm de diamètre et de 725 µm d’épaisseur recouvert par un oxyde de 500 nm et un film mince de silicium de 400 nm.
Le premier substrat support en cuivre est un substrat de 200 mm de diamètre et de 725 µm d’épaisseur.
Le substrat SOI est collé sur le substrat en cuivre par SAB. Comme précédemment, le substrat de silicium est soumis à une étape de rodage pour diminuer l’épaisseur du substrat en silicium jusqu’à environ 50 µm, puis une attaque chimique à base de HF/HNO3(concentrations 1% en volume de HF (50%) dans HNO3(70%)) est réalisée pour retirer cette partie du substrat en silicium. On réalise une CMP de l’oxyde qui a servi à arrêter l’attaque chimique. L’oxyde retrouve alors un état de surface compatible avec un collage direct et une épaisseur de 50nm. Une couche de silicium amorphe de 30 nm est déposée sur l’oxyde par LPCVD à 550°C. Finalement, la couche de silicium est implantée, par exemple, avec une co-implantation Hélium-Hydrogène (avec des énergies et des doses respectivement de 38 keV/1.3E16 at/cm2et 24 keV/5.25E16 at/cm2).
Parallèlement, un deuxième substrat support (plaque) de silice fondue de 200 mm de diamètre et de 725 µm d’épaisseur est polie par CMP pour obtenir une surface compatible avec le collage direct. Une couche de silicium amorphe de 30 nm est déposée à sa surface.
Les deux couches de silicium amorphes sont collées par SAB à 400°C. Pour cela, comme précédemment, les deux surfaces à collées sont mises sous ultravide à 10-8mbar et activées avec un faisceau d’ions argons à 200 eV et 150 mA pendant 60 s. Les plaques sont ensuite placées sur des supports (« chucks ») électrostatiques préchauffés à 400°C. Après une stabilisation thermique de 5 min, les deux plaques sont mises en contact. Le collage est alors réalisé sans modification des niveaux de contrainte car les deux substrats sont à 400°C. Le recuit thermique est prolongé pendant 2 h afin de de pouvoir mettre en œuvre le procédé Smart Cut®. Une épaisseur d’environ 200 nm de silicium est ainsi transférée depuis le substrat de cuivre sur le substrat de silice.
Avant le collage, le fait de monter à 400°C le film de silicium collé sur le cuivre met le film de silicium en tension à +1030 MPa. Après le transfert sur la silice, il n’y a pas de changement de contrainte car la silice est aussi à 400°C. Après séparation des deux substrats, ils sont refroidis jusqu’à la température ambiante. La couche de silicium transférée sur la silice voit sa contrainte monter à +1,23 GPa. On obtient alors une contrainte de 1395 MPa et une épaisseur de 100 nm après une dernière CMP.
Cette couche de 100 nm peut alors être transférée sur un substrat de silicium recouvert d’un film d’oxyde de 20 nm par rodage et attaque chimique. On obtient au finale une structure SSOI comprenant une couche de silicium présentant des contraintes d’environ 1,4 GPa. Dans cet exemple, il n’y a pas besoin de réitéré les étapes du procédé pour obtenir un SSOI à plus de 1,2 GPa.
Troisième exemple : fabrication d’un SSOI mettant en œuvre une étape de transfert par un procédé « Laser Lift OFF » ( LLO ) à partir d’un substrat en saphir et d ’un substrat en silice
Dans un premier temps, un substrat SOI commercial composé d’un film mince de silicium de 100 nm sur un oxyde de 500 nm est collé sur un substrat en silicium de 200 mm de diamètre et de 725 µm d’épaisseur.
Dans un deuxième temps, on dépose successivement sur un premier substrat support en saphir une couche de GaN de 100 nm d’épaisseur par épitaxie et une couche d’oxyde de 200 nm sur le GaN. Une CMP est réalisée sur cet oxyde pour le rendre compatible avec du collage direct. Après avoir réalisé un traitement plasma azote et ajouter de l’éthanolamine (diluée à 10-4M), on réalise un collage direct du SOI sur le substrat support en saphir de 200 mm de diamètre et de 725 µm d’épaisseur recouvert de GaN et d’oxyde. Après un traitement thermique à 150°C (la température maximale, au-dessus de laquelle un tel collage casse, est de 200°C environ), on rode le substrat de silicium pour n’en laisser que 50 µm puis on retire cette épaisseur restante par une attaque chimique à base de HF/HNO3(1% en volume de HF(50%) dans HNO3(70%)) dans une machine (par exemple de type SEZ). L’oxyde est également retiré.
Le deuxième substrat support est une plaque de silice fondue de 200 mm de diamètre et de 725 µm d’épaisseur. On la polit par CMP pour obtenir une surface compatible avec le collage direct. On y dépose une couche de silicium amorphe de 30 nm réaliser par LPCVD à 550°C.
Pour transférer la couche à mettre sous contrainte, on réalise, en premier, un collage SAB à 900°C. Pour cela les deux plaques sont mises sous ultravide à 10-8mbar. On réalise une activation de chaque face avec un faisceau d’ions argons à 200 eV et 150 mA pendant 60 s. Les plaques sont ensuite placées sur des supports (« chucks ») électrostatiques préchauffés à 900°C. Après une stabilisation thermique de 5 min, les deux plaques sont mises en contact. Le collage est alors réalisé sans modification des niveaux de contrainte car les deux substrats sont à 900°C. L’ensemble obtenu est ensuite transféré, tout en maintenant la température à 900°C, dans une chambre permettant un transfert par une technique de LLO (« laser lift off ») pour séparer le GaN du saphir.
La couche de silicium de 100nm est ainsi transférée sur la silice.
Avant le collage, comme la couche de silicium est collée sur le saphir à une température de 900°C, elle est en tension à +700 MPa. Après le transfert sur la silice, il n’y a pas de changement de contrainte car la silice est aussi à 900°C. après séparation des substrats, les deux substrats sont refroidis jusqu’à la température ambiante. La couche de silicium transférée sur la silice voit sa contrainte monter à +1,24 GPa.
Après le retrait par gravure chimique du reste de GaN et de l’oxyde de silicium avec du HF.
La couche de 100 nm peut alors être transférée sur un substrat de silicium recouvert d’un film d’oxyde de 20 nm par rodage et attaque chimique. On obtient un SSOI ayant une couche de silicium contrainte à environ 1,24 GPa.
Quatriè me exemple : fabrication d’un SSOI en compression mettant en œuvre une étape de transfert par LLO à partir d’un substrat en cuivre et d ’un substrat en silicium
Le SOI commercial utilisé est composé d’un film mince de silicium de 100 nm sur un oxyde de 500 nm et d’un substrat de silicium de 200 mm de diamètre et de 725 µm d’épaisseur.
On prend également un substrat de silicium sur lequel on met un tricouche de SiO2/AlN/SiO2de 100/50/100 nm d’épaisseur. Une CMP est réalisée sur l’oxyde de surface pour le rendre compatible avec du collage direct. On colle par collage direct avec un traitement plasma azote et l’ajout d’éthalonamine (diluée à 10-4M), le SOI sur le substrat de silicium de 200 mm de diamètre et de 725 µm d’épaisseur recouvert du tricouche. Après un traitement thermique à 1100°C, on rode le substrat de silicium du SOI pour n’en laisser que 50 µm. L’épaisseur restante est retirée par une attaque chimique à base de HF/HNO3(1% en volume de HF (50%) dans HNO3(70%)), par exemple dans une machine de type SEZ. L’oxyde est retiré.
En parallèle, le deuxième substrat support utilisé est une plaque de cuivre de 200 mm de diamètre et de 725 µm d’épaisseur. On dépose une couche d’oxyde de 400nm sur ce deuxième substrat support, puis on la polie par CMP pour obtenir une surface compatible avec le collage direct. On y dépose une couche de silicium amorphe de 30 nm réalisée par LPCVD à 550°C.
On réalise un collage SAB à 500°C. Pour cela les deux plaques sont mises sous ultravide à 10-8mbar. On réalise une activation de chaque face avec un faisceau d’ions argons à 200 eV et 150 mA pendant 60 s. Les plaques sont ensuite placées sur des supports (« chucks ») électrostatiques préchauffés à 500°C. Après une stabilisation thermique de 5 min, les deux plaques sont mises en contact. Le collage est alors réalisé sans modification des niveaux de contrainte car les deux substrats sont à 500°C. L’ensemble obtenu est alors transféré, tout en maintenant la température à 500°C, dans une chambre permettant un transfert de type LLO (« laser lift off ») à travers le silicium en séparant le AlN du silicium. La couche de silicium de 100nm est transférée sur le cuivre.
Avant le collage, le fait de monter à 500°C la couche de silicium collée sur le substrat support en silicium ne change pas la contrainte de la couche en silicium. Après le transfert sur le cuivre, il n’y a pas de changement de contrainte car le cuivre est aussi à 500°C. On redescend les deux substrats séparés à température ambiante. La couche de silicium transférée sur le cuivre voit sa contrainte descendre à -1,32 GPa en compression. Après le retrait par gravure chimique du reste de l’AlN.
La couche de silicium de 100 nm peut alors être transférée sur un substrat de silicium recouvert d’un film d’oxyde de 20 nm par rodage et attaque chimique du cuivre. On obtient un SSOI ayant une couche de silicium contrainte à environ -1,32 GPa en compression.

Claims (12)

  1. Procédé de fabrication d’une couche contrainte comprenant les étapes suivantes :
    a) Fournir, d’une part, une première structure élémentaire (S1) comprenant un premier substrat support (10) recouvert par une couche métallique ou semiconductrice ou isolante (11) ayant une épaisseur inférieure à 10µm, et d’autre part, une deuxième structure élémentaire (S2) comprenant un deuxième substrat support (20), le coefficient de dilatation thermique du premier substrat support (10) étant différent du coefficient de dilatation thermique du deuxième substrat support (20),
    b) Transférer la couche métallique ou semiconductrice ou isolante (11) sur la deuxième structure élémentaire (S2) en assemblant la première structure élémentaire (S1) et la deuxième structure élémentaire (S2) par collage à une température de collage Tc tel que Tc>70°C, moyennant quoi on obtient une structure collée, puis en retirant le premier substrat support (10) à une température Tt telle que Tc-50°C < Tt < Tc+50°C, entre le collage et le retrait du premier substrat support (10), la température de la structure collée étant maintenue à une température à la fois supérieure à 70°C et ne variant pas de plus de 50°C par rapport à la température de collage,
    c) Refroidir l’ensemble obtenu, moyennant quoi on obtient une couche métallique ou semiconductrice ou isolante (11) contrainte en tension ou en compression.
  2. Procédé selon la revendication 1, caractérisé en ce que la couche métallique ou semiconductrice ou isolante (11) est une couche semiconductrice, de préférence en silicium.
  3. Procédé selon l’une des revendications 1 et 2, caractérisé en ce que le premier substrat support (10) et le deuxième substrat support (20) sont choisis parmi les substrats en germanium, SiC, saphir, cuivre, acier inoxydable, silicium, SiGe, GaN, silice, InP, AsGa et diamant.
  4. Procédé selon l’une quelconque des revendications précédentes, caractérisé en ce que la première structure élémentaire (S1) comprend une ou plusieurs couches additionnelles pouvant être positionnées au-dessus et/ou en-dessous de la couche métallique ou semiconductrice ou isolante (11) et/ou en ce que la deuxième structure élémentaire (S2) comprend une ou plusieurs couches additionnelles positionnées sur le deuxième substrat support (20).
  5. Procédé selon l’une quelconque des revendications précédentes, caractérisé en ce que la première structure élémentaire (S1) comprend le premier substrat support (10), la couche métallique ou semiconductrice ou isolante (11) et une première couche de matériau semiconducteur amorphe (13) et/ou en ce que la deuxième structure élémentaire (S2) comprend le deuxième substrat support (20) et une deuxième couche de matériau semiconducteur amorphe (21).
  6. Procédé selon l’une quelconque des revendications 1 à 5, caractérisé en ce que le premier substrat support (10) est en saphir et le deuxième substrat support (20) est en silice.
  7. Procédé selon l’une quelconque des revendications 1 et 5, caractérisé en ce que le premier substrat support (10) est en cuivre et le deuxième substrat support (20) est en silice.
  8. Procédé selon l’une quelconque des revendications 1 à 5, caractérisé en ce que le premier substrat support (10) est en silicium et le deuxième substrat support (20) est en cuivre.
  9. Procédé selon l’une quelconque des revendications précédentes, caractérisé en ce que les températures Tc et Tt sont identiques.
  10. Procédé selon l’une quelconque des revendications précédentes, caractérisé en ce que lors de l’assemblage de la première structure élémentaire (S1) avec la deuxième structure élémentaire (S2), une différence d'état de contraintes tangentielles existe entre la première couche de matériau semiconducteur amorphe (13) et la deuxième couche de matériau semiconducteur amorphe (21).
  11. Procédé selon l’une quelconque des revendications précédentes, caractérisé en ce que le procédé comprend, après l’étape c), les étapes suivantes :
    d) Coller la couche métallique ou semiconductrice ou isolante (11) sur un troisième substrat support, de préférence identique au premier substrat support (10),
    e) Retirer le deuxième substrat support (20),
    f) Transférer la couche métallique ou semiconductrice ou isolante (11) sur un quatrième substrat support, de préférence identique au deuxième substrat support (20), en mettant en œuvre l’étape b),
    g) Refroidir l’ensemble obtenu à l’étape f).
  12. Procédé selon l’une quelconque des revendications précédentes, caractérisé en ce que la couche métallique ou semiconductrice ou isolante (11) est une couche semiconductrice et en ce que le procédé comprend une étape ultérieure, après l’étape c) ou après l’étape g), au cours de laquelle ladite couche (11) est transférée sur un substrat semiconducteur (30) recouvert par une couche d’oxyde (31) moyennant quoi on forme une structure sur isolant.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1570509B1 (fr) 2002-12-09 2009-01-21 Commissariat A L'energie Atomique Procede de realisation d' une structure complexe par assemblage de structures contraintes
US20100147448A1 (en) * 2008-12-15 2010-06-17 Twin Creeks Technologies, Inc. Methods of transferring a lamina to a receiver element
US20120280355A1 (en) * 2009-12-28 2012-11-08 Shin-Etsu Chemical Co., Ltd. Sos substrate with reduced stress

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE402063B (sv) 1975-04-21 1978-06-19 Norbergs Mekaniska Verkstad Ab Anordning for hantering av gjutformar eller kokiller fore och efter gjutning eller tappning

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1570509B1 (fr) 2002-12-09 2009-01-21 Commissariat A L'energie Atomique Procede de realisation d' une structure complexe par assemblage de structures contraintes
US20100147448A1 (en) * 2008-12-15 2010-06-17 Twin Creeks Technologies, Inc. Methods of transferring a lamina to a receiver element
US20120280355A1 (en) * 2009-12-28 2012-11-08 Shin-Etsu Chemical Co., Ltd. Sos substrate with reduced stress

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
ABADIE ET AL.: "Germanium Thin Film Manufacturing Using Covalent Bonding Process", SE-MICONDUCTOR SCIENCE AND TECHNOLOGY, vol. 37, no. 4, 2022, pages 045012, XP020417515, DOI: 10.1088/1361-6641/ac52b6
GASSENQ ET AL.: "1.9% Bi-Axial Tensile Strain in Thick Germanium Suspended Membranes Fabricated in Optical Germanium-on-Insulator Substrates for Laser Applications", APPLIED PHYSICS LETTERS, vol. 107, no. 19, 2015, pages 191904, XP012202293, DOI: 10.1063/1.4935590
HUANG ET AL.: "Carrier mobility enhancement in strained Si-on-insulator fabricated by wafer bonding", 2001 SYMPOSIUM ON VLSI TECHNOLOGY, 2001. DIGEST OF TECHNICAL PAPERS, 2001, pages 57 - 58, XP032404313, DOI: 10.1109/VLSIT.2001.934945
MAZURIER ET AL.: "High performance and low variability fully-depleted strained-SOI MOSFETs", 2010 IEEE INTERNATIONAL SOI CONFERENCE (SOI), 2010, pages 1 - 2, XP031805488

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