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FR3018630A1 - Boitier electronique perfore et procede de fabrication - Google Patents

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FR3018630A1
FR3018630A1 FR1451979A FR1451979A FR3018630A1 FR 3018630 A1 FR3018630 A1 FR 3018630A1 FR 1451979 A FR1451979 A FR 1451979A FR 1451979 A FR1451979 A FR 1451979A FR 3018630 A1 FR3018630 A1 FR 3018630A1
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FR
France
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chip
perforation
weakening
support plate
electrical connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
FR1451979A
Other languages
English (en)
Inventor
Francis Steffen
Delphine Mathey
Gilbert Assaud
Remi Brechignac
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics Rousset SAS
STMicroelectronics Grenoble 2 SAS
Original Assignee
STMicroelectronics Rousset SAS
STMicroelectronics Grenoble 2 SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics Rousset SAS, STMicroelectronics Grenoble 2 SAS filed Critical STMicroelectronics Rousset SAS
Priority to FR1451979A priority Critical patent/FR3018630A1/fr
Priority to US14/640,237 priority patent/US9196590B2/en
Publication of FR3018630A1 publication Critical patent/FR3018630A1/fr
Pending legal-status Critical Current

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Abstract

Boîtier électronique comprenant au moins une puce de circuits intégrés (3), des moyens de support (2, 16) de la puce et des moyens de connexion électrique (15) et présentant au moins une perforation profonde d'affaiblissement (19) aménagée dans lesdits moyens de support réduisant la résistance du boîtier à la flexion perpendiculairement à ladite plaque de support.

Description

Boîtier électronique perforé et procédé de fabrication La présente invention concerne le domaine des boîtiers électroniques. Il existe des boîtiers électroniques qui sont fixés par collage sur des objets, en vue de l'identification de ces objets lorsque ces derniers sont installés sur des appareils. C'est le cas en particulier des cartouches d'encre destinées à être installées sur des appareils de reproduction. Il est néanmoins courant que ces boîtiers électroniques soient séparés des objets qui les portent pour être recollés sur des objets non souhaités pouvant néanmoins être installés sur les appareils.
Selon une variante de réalisation, il est proposé un boîtier électronique comprenant au moins une puce de circuits intégrés, des moyens de support de la puce et des moyens de connexion électrique. Le boîtier électronique peut présenter au moins une perforation profonde d'affaiblissement aménagée dans lesdits moyens de support réduisant la résistance du boîtier à la flexion perpendiculairement à ladite plaque de support. Ladite perforation d'affaiblissement peut s'étendre à faible distance de la puce. Ladite perforation d'affaiblissement peut s'étendre à faible distance desdits moyens de connexion électrique. Lesdits moyens de support peuvent comprendre une plaque de support de la puce, ladite perforation d'affaiblissement pouvant être aménagée dans cette plaque de support. Lesdits moyens de support peuvent comprendre un bloc d'encapsulation dans lequel sont noyés la puce et les moyens de connexion électrique, ladite perforation d'affaiblissement pouvant être aménagée dans ledit bloc d'encapsulation. Ladite perforation peut être aménagée perpendiculairement à ladite plaque de support.
Ladite perforation d'affaiblissement peut comprendre au moins une rainure. Ladite perforation d'affaiblissement peut comprendre au moins un trou.
Il est également proposé un procédé de fabrication d'un boîtier électronique affaibli comprenant la fabrication d'un boîtier électronique comprenant au moins une puce de circuits intégrés, des moyens de support de la puce et des moyens de connexion électrique et comprenant la réalisation ultérieure d'au moins une perforation profonde d'affaiblissement dans lesdits moyens de support. Ladite perforation peut être réalisée de façon à s'étendre à faible distance de la puce et/ou desdits moyens de connexion électrique. Ladite perforation peut être réalisée de façon à comprendre au moins une rainure et/ou au moins un trou réalisés par sciage ou perçage. Des boîtiers électroniques vont maintenant être décrits à titre d'exemples non limitatifs, illustrés sur le dessin dans lequel : - la figure 1 représente une coupe d'un boîtier électronique ; - la figure 2 représente une coupe d'un montage du boîtier électronique de la figure 1 ; - la figure 3 représente une variante de réalisation d'un boîtier électronique ; - la figure 4 représente une autre variante de réalisation d'un boîtier électronique ; et - la figure 5 représente une vue partielle de dessous du boîtier électronique de la figure 4. Un boîtier électronique 1 représenté sur la figure 1 comprend des moyens de support qui comprennent une plaque de support 2, par exemple en un composite de fibre de verre et de résine, et une puce de circuits intégrés 3 dont une face arrière est montée sur une face avant 5 de la plaque de support 2 par l'intermédiaire d'une couche de colle 6.
La plaque de support 2 est munie d'un réseau traversant de connexion électrique 7 muni de plots avant 8 aménagés sur la face avant 5 de la plaque de support 2 et de plots arrière extérieurs 9 aménagés sur une face arrière 10 de la plaque de support 2. Les plots avant 8 sont disposés par exemple sur deux rangées 11 et 12 situées de part et d'autre de la puce 3. Des plots avant 13 de la puce 3, aménagés sur une face avant 14 de cette dernière, sont reliés aux plots avant 8 du réseau 7, par l'intermédiaire de fils de connexion électrique 15 dont les extrémités sont respectivement soudées à ces plots. Les moyens de support du boîtier électronique 1 comprennent en outre un bloc d'encapsulation 16, par exemple en une résine, qui est aménagé au-dessus de la face arrière 5 de la plaque de support 2 et dans lequel sont noyés la puce 3, les plots avant 8 et 13 et les fils de connexion électrique 15. La plaque de support 2 est par exemple rectangulaire ou carrée et le bloc d'encapsulation 16 recouvre complètement la face avant 5 de la plaque de support 2 et présente une face avant 17 parallèle à la plaque de support 2 et des flancs de contour 18 perpendiculaires à la plaque de support 2. Par exemple, le boîtier électronique 1 est issu d'une fabrication collective sous la forme d'une plaquette de plusieurs boîtiers adjacents et d'une singularisation par sciage de cette plaquette perpendiculairement à la plaque de support 2, de telle sorte que le boîtier électronique 1 se présente sous la forme d'un parallélépipède rectangle. Le boîtier électronique 1 se distingue par le fait que le bloc d'encapsulation 16 présente des perforations se présentant sous la forme de deux rainures profondes d'affaiblissement ou de dégradation 19 et 20 qui sont aménagées à partir de sa face avant 17, perpendiculairement à la plaque de support 2. Les rainures profondes d'affaiblissement 19 et 20 sont situées approximativement au-dessus, c'est-à-dire au droit par rapport à la plaque de support, des rangées de plots 11 et 12 et les fonds 19a et 20a de ces rainures 19 et 20 passent à faible distance des plots avant 8 et des extrémités soudées des fils de connexion électrique 15, cependant sans les découvrir. Les rainures d'affaiblissement 19 et 20 peuvent être réalisées par usinage, par exemple et de façon simple, par le passage d'une scie parallèlement à la plaque de support 2, d'un bord à l'autre du bloc d' encapsulation 16. Il résulte de ce qui précède que, dans l'environnement des rainures 19 et 20, la résistance du boîtier électronique 1, notamment sa résistance à des contraintes de flexion perpendiculairement à ladite plaque de support 2, est réduite. Comme illustré sur la figure 2, le boîtier électronique 1 est monté sur une platine 21 dans une position telle que la face frontale du bloc d'encapsulation du boîtier électronique 1 est en vis-à-vis d'une surface de réception 22 de la platine 21 et est fixée sur cette surface de réception 22 par l'intermédiaire d'une couche de colle 23. Si une personne mal intentionnée cherche à décoller le boîtier électronique 1, par exemple à l'aide d'un outil, et éventuellement y parvient, alors, cette opération provoque une flexion du boîtier électronique 1 et/ou une flexion de la platine 21 engendrant une flexion du boîtier électronique 1, au moins dans l'environnement des rainures 19 et 20 et provoque inévitablement un endommagement irréversible, voire une rupture, du boîtier électronique 1 au moins dans l'environnement d'au moins une des rainures 19 et 20 et en conséquence un endommagement des connexions électriques internes (notamment des plots 8, des fils 15 des soudures associées et/ou du réseau de connexion électrique 7) de la puce 3 à l'intérieur du boîtier électronique 1. Ainsi, le boîtier électronique 1 se trouvera au moins partiellement détruit et ne sera plus utilisable.
Selon une autre application, si la platine 21 subit une déformation, cette déformation peut engendrer une détérioration partielle du boîtier électronique 1 dans l'environnement des rainures 19 et 20, par rupture de certaines des connexions électriques internes, par exemple spécialement dédiées, de telle sorte que le boîtier électronique 1 présentera alors un fonctionnement dégradé ou différent susceptible d'être détecté. Selon une variante de réalisation illustrée sur la figure 3, le boîtier électronique 1 ne présente pas les rainures d'affaiblissement 19 et 20 de la figure 1, mais présente une rainure profonde d'affaiblissement 26 qui est aménagée dans le bloc d'encapsulation 16 à partir de sa face frontale 17, par exemple réalisée par un trait de scie, et qui passe au-dessus et à faible distance de la face frontale 14 de la puce 3, parallèlement et à distance de deux rangées parallèles de plots avant 13 de cette puce 3. Il en résulte que, dans l'environnement de la rainure 26, la résistance du boîtier électronique 1 est réduite, de telle sorte que, de façon équivalente à l'exemple décrit en référence à la figure 1, toute tentative d'arrachement du boîtier électronique 1 monté sur une surface de réception provoque son endommagement notamment dans l'environnement de la rainure d'affaiblissement 26, en cassant au moins certaines de ses connexions électriques internes. Selon une variante de réalisation illustrée sur les figures 4 et 5, le boîtier électronique 1 ne présente ni les rainures d'affaiblissement 19 et 20 de la figure 1 ni la rainure d'affaiblissement 26 de la figure 3, mais présente une pluralité de trous profonds espacés d'affaiblissement 27 qui sont cette fois aménagés dans la plaque de support 2 à partir de sa face arrière 10, par usinage par exemple par un rayonnement laser, dans une zone ne comportant pas le réseau de connexion électrique 7. Selon l'exemple représenté, les trous 27 traversent complètement la plaque de support 2, et, dans la zone de la puce 3, s'étendent à faible distance de la face arrière 4 de cette dernière. Comme illustré sur la figure 4, le boîtier électronique 1 peut être monté sur une plaque de circuit imprimé 29, munie de plots de contact électrique 30 sur lesquels sont soudés les plots de connexion électrique 9. De façon équivalente aux exemples précédents, les trous d'affaiblissement 27 fragilisent le boîtier électronique 1, de telle sorte que toute tentative d'arrachement du boîtier électronique 1 monté sur une surface de réception provoque son endommagement. Bien entendu, les différentes variantes spécifiques de réalisation de perforations profondes d'affaiblissement formées par des rainures d'affaiblissement peuvent être combinées. Les dispositions des perforations profondes d'affaiblissement peuvent être situées à d'autres endroits du boîtier électronique. Par exemple, des perforations profondes d'affaiblissement pourraient être aménagées dans les flancs du bloc d'encapsulation 16, parallèlement à la plaque de support 2. Par ailleurs, les perforations profondes d'affaiblissement pourraient être réalisées dans des boîtiers électroniques différents du boîtier 1, par exemple des boîtiers dans lesquels la puce serait reliée à la plaque de support par des billes de connexion électrique encapsulées dans une matière de remplissage introduite entre la plaque de support 2 et la puce 3, avec ou sans bloc d'encapsulation, ou dans lesquels la plaque de support pourrait être remplacée par une grille métallique présentant une plateforme de support de la puce et une pluralité de pattes de connexion électrique.
Selon une autre variante de réalisation, les perforations profondes d'affaiblissement peuvent être réalisées à relativement grandes distances des moyens de connexion électrique de façon à occasionner uniquement des fissures de la matière les environnant, sans détérioration des moyens de connexion électrique, ces fissures pouvant être ultérieurement détectées et analysées pour en déduire des contraintes anormales de flexion que le boîtier électronique auraient subies. En outre, d'autres moyens d'usinage des perforations profondes d'affaiblissement tels que décrits précédemment pourraient être envisagés, par exemple par attaque chimique. La présente invention ne se limite pas aux exemples ci-dessus décrits. Bien des variantes de réalisation sont possibles sans sortir du cadre de l'invention.

Claims (11)

  1. REVENDICATIONS1. Boîtier électronique comprenant au moins une puce de circuits intégrés (3), des moyens de support (2, 16) de la puce et des moyens de connexion électrique (15) et présentant au moins une perforation profonde d'affaiblissement (19) aménagée dans lesdits moyen& de support réduisant la résistance du boîtier à la flexion perpendiculairement à ladite plaque de support.
  2. 2. Bottier selon la revendication 1, dans lequel ladite perforation d'affaiblissement est aménagée au-dessus de la puce.
  3. 3. Boîtier selon l'une des revendications 1 et 2, dans lequel ladite perforation d'affaiblissement est aménagée au-dessus desdits moyens de connexion électrique.
  4. 4. Boîtier selon l'une quelconque des revendications précédentes, dans lequel lesdits moyens de support comprennent une plaque de support de la puce, ladite perforation d'affaiblissement étant aménagée dans cette plaque de support.
  5. 5. Bottier selon l'une quelconque des revendications précédentes, dans lequel lesdits moyens de support comprennent un bloc d'encapsulation dans lequel sont noyés la puce et les moyens de connexion électrique, ladite perforation d'affaiblissement étant aménagée dans ledit bloc d'encapsulation.
  6. 6. Boîtier selon l'une des revendications 4 et 5, dans lequel ladite perforation est aménagée perpendiculairement à ladite plaque de support.
  7. 7. Boîtier selon l'une quelconque des revendications précédentes, dans lequel ladite perforation d'affaiblissement comprend au moins une rainure.
  8. 8. Boîtier selon l'une quelconque des revendications précédentes, dans lequel ladite perforation d'affaiblissement comprend au moins un trou.
  9. 9. Procédé de fabrication d'un boîtier électronique affaibli comprenant la fabrication d'un boîtier électronique comprenant au moins une puce de circuits intégrés (3), des moyens de support de la puce et des moyens de connexion électrique (15) et comprenant laréalisation ultérieure d'au moins une perforation profonde d'affaiblissement dans lesdits moyens de support.
  10. 10. Procédé selon la revendication 9, dans lequel ladite perforation s'étend à faible distance de la puce et/ou desdits moyens de connexion électrique.
  11. 11. Procédé selon la revendication 9, dans lequel ladite perforation comprend au moins une rainure et/ou au moins un trou réalisés par sciage ou perçage.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9905515B2 (en) * 2014-08-08 2018-02-27 Mediatek Inc. Integrated circuit stress releasing structure
JP6780710B2 (ja) * 2016-12-28 2020-11-04 株式会社村田製作所 回路モジュール
FR3131080A1 (fr) * 2021-12-22 2023-06-23 Valeo Equipements Electriques Moteur Module de puissance avec surmoulage et systeme electrique comprenant un tel module de puissance

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110233747A1 (en) * 2010-03-25 2011-09-29 Seongmin Lee Integrated circuit packaging system with stacking option and method of manufacture thereof
US20120086003A1 (en) * 2010-10-06 2012-04-12 Sung-Kyu Park Semiconductor device and test system for the semiconductor device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4595265B2 (ja) * 2001-08-13 2010-12-08 日本テキサス・インスツルメンツ株式会社 半導体装置の製造方法
US7602054B2 (en) * 2005-10-05 2009-10-13 Semiconductor Components Industries, L.L.C. Method of forming a molded array package device having an exposed tab and structure
US8581381B2 (en) * 2006-06-20 2013-11-12 Broadcom Corporation Integrated circuit (IC) package stacking and IC packages formed by same
TWI314774B (en) * 2006-07-11 2009-09-11 Siliconware Precision Industries Co Ltd Semiconductor package and fabrication method thereof
US20080284045A1 (en) * 2007-05-18 2008-11-20 Texas Instruments Incorporated Method for Fabricating Array-Molded Package-On-Package
US7944034B2 (en) * 2007-06-22 2011-05-17 Texas Instruments Incorporated Array molded package-on-package having redistribution lines
US20100110656A1 (en) * 2008-10-31 2010-05-06 Advanced Semiconductor Engineering, Inc. Chip package and manufacturing method thereof
KR101362398B1 (ko) * 2012-07-10 2014-02-13 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
US9281256B2 (en) * 2013-09-25 2016-03-08 Freescale Semiconductor, Inc. Package encapsulant relief feature

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110233747A1 (en) * 2010-03-25 2011-09-29 Seongmin Lee Integrated circuit packaging system with stacking option and method of manufacture thereof
US20120086003A1 (en) * 2010-10-06 2012-04-12 Sung-Kyu Park Semiconductor device and test system for the semiconductor device

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