[go: up one dir, main page]

FR3001577A1 - Structure integree a dissipation thermique amelioree - Google Patents

Structure integree a dissipation thermique amelioree Download PDF

Info

Publication number
FR3001577A1
FR3001577A1 FR1350770A FR1350770A FR3001577A1 FR 3001577 A1 FR3001577 A1 FR 3001577A1 FR 1350770 A FR1350770 A FR 1350770A FR 1350770 A FR1350770 A FR 1350770A FR 3001577 A1 FR3001577 A1 FR 3001577A1
Authority
FR
France
Prior art keywords
chip
structure according
heat
heat dissipating
housing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
FR1350770A
Other languages
English (en)
Inventor
Laurent-Luc Chapelon
Pascal Ancey
Sandrine Lhostis
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
STMicroelectronics Crolles 2 SAS
Original Assignee
STMicroelectronics SA
STMicroelectronics Crolles 2 SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SA, STMicroelectronics Crolles 2 SAS filed Critical STMicroelectronics SA
Priority to FR1350770A priority Critical patent/FR3001577A1/fr
Priority to US14/155,007 priority patent/US9520334B2/en
Publication of FR3001577A1 publication Critical patent/FR3001577A1/fr
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/427—Cooling by change of state, e.g. use of heat pipes
    • H01L23/4275—Cooling by change of state, e.g. use of heat pipes by melting or evaporation of solids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

Structure intégrée, comprenant un support (7) supportant au moins une puce (1) et un boîtier de dissipation thermique (4), fixé à ladite puce, thermiquement conducteur et thermiquement dilatable de façon compatible avec ladite puce.

Description

Structure intégrée à dissipation thermique améliorée L'invention concerne les circuits intégrés, notamment les 5 structures ou empilements intégrés par exemple mais non exclusivement tridimensionnels, et, plus particulièrement la dissipation thermique à l'intérieur de telles structures. En fonctionnement, les différents composants du ou des différents circuits intégrés ou puces de la structure libèrent de la 10 chaleur. Or, cette chaleur libérée limite la puissance du ou des circuits intégrés et par conséquent leurs performances, ce qui est particulièrement critique dans certaines applications, comme par exemple les applications de téléphonie. Par ailleurs, l'intensité de la chaleur et les flux thermiques ne 15 sont pas uniformes à l'intérieur de la structure, et de nombreux obstacles thermiques comme par exemple des matériaux à faible conductivité thermique et/ou les circuits intégrés eux-mêmes limitent la dissipation thermique de la structure. Selon un mode de réalisation, il est proposé une structure 20 intégrée présentant une dissipation thermique améliorée. Selon un aspect, il est proposé une structure intégrée, comprenant un support, par exemple du type BGA (« Ball Grid Array ») comportant des microbilles de connexion permettant de souder la structure sur une carte de circuit imprimé, ledit support 25 supportant au moins une puce et un boîtier de dissipation thermique, fixé à ladite puce, thermiquement conducteur et thermiquement dilatable de façon compatible avec ladite puce. Le boîtier fait avantageusement partie intégrante de la structure. Il est par conséquent intégrable, en particulier réalisable par 30 un flot d'intégration du type CMOS. Sa compatibilité avec la puce en terme de dilatation thermique signifie notamment que lors d'une augmentation de température, la dilatation thermique du boîtier préserve l'intégrité de la puce en ne provoquant notamment pas de fissures dans la puce. L'homme du métier saura choisir notamment le coefficient de dilatation thermique du boîtier pour être compatible avec les matériaux habituellement utilisés dans la fabrication d'une puce électronique compte tenu de l'application envisagée et de l'augmentation prévisible de température lors du fonctionnement des composants de la puce. A titre indicatif un coefficient de dilatation thermique acceptable peut être compris entre 2 ppm.K-1 et 5 ppm.K-1.
L'élasticité du boîtier contribue également lors d'une dilatation thermique à préserver l'intégrité de la structure. A titre indicatif un module d'Young acceptable pour le boîtier peut être compris entre 50 GPa et 190 GPa. La conductivité thermique du boîtier est également avantageusement choisie compte tenu de l'application envisagée et de l'augmentation prévisible de température lors du fonctionnement des composants de la puce. A titre indicatif le boîtier de dissipation thermique a par exemple une conductivité thermique comprise entre 100 W.m-1.K-1 et 300 W.m-1.K-1. Selon un mode de réalisation, le boîtier de dissipation thermique est configuré pour stocker de la chaleur lorsque les composants électroniques de ladite au moins une puce sont en fonctionnement et pour restituer de la chaleur stockée lorsque lesdits composants sont à l'arrêt. Ainsi le boîtier de dissipation thermique peut contenir au moins un matériau à changement de phase, par exemple de la paraffine, possédant un premier changement de phase au cours duquel il stocke ladite chaleur et un deuxième changement de phase au cours duquel il restitue ladite chaleur stockée. La capacité de stockage en chaleur latente du boîtier est également avantageusement choisie compte tenu de l'application envisagée et de l'augmentation prévisible de température lors du fonctionnement des composants de la puce.
A titre indicatif, une valeur acceptable de capacité de stockage en chaleur latente peut être comprise entre 0,5 J et 3,5 J pour un volume de boîtier d'épaisseur 250 microns et de section égale à 1 cm2. Selon un mode de réalisation, le boîtier de dissipation thermique comprend un corps en silicium possédant au moins une cavité fermée par un capot en silicium et contenant ledit matériau à changement de phase. De façon à améliorer la conductivité thermique, ladite au moins une cavité et la face interne du capot sont de préférence tapissées d'une couche thermiquement conductrice. Le matériau utilisé pour la couche thermiquement conductrice peut être avantageusement du nitrure d'aluminium (A1N). En effet, un tel matériau peut être aisément gravé et déposé à basse température (350°C par exemple). Cela étant, d'autres matériaux peuvent être utilisés, comme par exemple SiC, sans que cet exemple soit exhaustif. Selon un mode de réalisation le boîtier est fixé dans une cavité ouverte de la puce ménagée sur une de ses faces, par exemple par un collage oxyde/oxyde ou bien au moyen d'une colle spécifique. Ladite au moins une puce peut être située entre le support et le boîtier de dissipation thermique. En variante ledit boîtier de dissipation thermique peut être disposé entre ladite au moins une puce et le support en étant en contact avec ledit support. De façon à améliorer encore la conductivité thermique, une 25 couche thermiquement conductrice, par exemple du nitrure d'aluminium (A1N), peut être située à l'interface entre le corps du boîtier et le support. La structure peut être une structure bidimensionnelle (2D), ou bien tridimensionnelle (3D), c'est à dire comportant en outre au moins 30 une autre puce empilée sur ladite première puce, par exemple à l'opposé du boîtier. La structure peut également comprendre en outre un moyen formant radiateur en contact avec une face dudit boîtier opposée à celle fixée sur ladite puce.
D'autre avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : les figures 1 à 17 ont trait à différents modes de réalisation d'une structure intégrée selon l'invention. Sur la figure 1, la référence STR désigne une structure intégrée tridimensionnelle comprenant deux puces 1 et 2. La puce 1 comporte un substrat 10, par exemple en silicium moncristallin, ainsi qu'un bloc d'interconnexion 11 (ou BEOL) situé au dessus d'une première face Fi du substrat. Ce bloc d'interconnexion comporte un empilement de niveaux de métallisation et de niveaux de vias référencés globalement par la référence 111, enrobés dans une région électriquement isolante référencée globalement par la référence 110. De façon classique, ce bloc d'interconnexion permet de réaliser les interconnexions entre les composants de la puce, par exemple des transistors T ; et/ou avec les plots de contact (« pads », en langue anglaise) situés ici au niveau de la face avant F10 de la puce 1. De même, la deuxième puce 2 comporte un substrat ainsi qu'un bloc d'interconnexion (non représenté ici à des fins de simplification de la figure) comportant également un empilement de niveaux de métallisation et de niveaux de vias enrobés dans une région électriquement isolante. Les deux puces 1 et 2 sont mutuellement solidarisées par l'intermédiaire de leur face avant respective F10, F20 par des piliers électriquement conducteurs PL2, PLI, généralement en cuivre, mutuellement solidarisés à l'aide d'une couche 21 d'un alliage à basse température de fusion, par exemple un alliage étain-argent-cuivre. Ces piliers de cuivre sont généralement désignés par l'homme du métier sous les vocables anglo-saxons de « copper pillars » ou de « copper post ». Les piliers de type « copper pillars » comprennent à leur extrémité libre ledit alliage à basse température de fusion destiné à former un contact électrique avec l'extrémité libre des piliers de type « copper post ».
Dans le mode de réalisation illustré ici, la puce 1 comporte également, de façon classique, plusieurs vias traversants 23 également dénommés par l'homme du métier sous la dénomination anglosaxonne de « TSV » (Through Silicon Vias). Ces vias traversants 23 permettent d'assurer une connexion électrique entre le bloc d'interconnexion 11 de la puce 1 et des moyens de connexion externes 6, par exemple des piliers de cuivre. Les moyens de connexion externes 6 sont fixés, par exemple par soudure, sur un support 7, par exemple du type BGA (« Ball Grid Array ») comportant des microbilles de connexion permettant de connecter la structure STR sur une carte de circuit imprimé par exemple. La structure STR comprend également un boîtier de dissipation thermique 4 disposé ici dans une cavité CV ménagée à l'arrière de la puce 1. Le boîtier 4 est, dans ce mode de réalisation, fixé à la puce 1 par collage direct entre une couche d'oxyde 31 située sur la face arrière du substrat 10 et une couche d'oxyde 32 disposée sur la face supérieure du boîtier 4. Ces deux oxydes sont par exemple de l'oxynitrure de silicium (SiON).
La face inférieure du boîtier 4 repose sur le support 7. L'ensemble est encapsulé dans une résine d'encapsulation 5. Le boîtier fait partie intégrante de la structure. Il est par conséquent intégrable, en particulier réalisable par un flot d'intégration du type CMOS comme on le verra plus en détails ci- après. Lors d'une augmentation de température, la dilatation thermique du boîtier préserve l'intégrité de la puce en ne provoquant notamment pas de fissures dans la puce. A titre indicatif le boîtier a un coefficient de dilatation thermique compris entre 2 ppm.K-1 et 5 ppm.K-1. L'élasticité du boîtier contribue également lors d'une dilatation thermique à préserver l'intégrité de la structure. A titre indicatif un module d'Young acceptable pour le boîtier peut être compris entre 50 GPa et 190 GPa.
La conductivité thermique du boîtier est par exemple comprise entre 100 W.m-1.K-1 et 300 W.m-1.K-1. Le boîtier de dissipation thermique est également avantageusement configuré pour stocker de la chaleur lorsque les composants électroniques des puces 1 et 2 sont en fonctionnement et pour restituer de la chaleur stockée lorsque lesdits composants sont à l'arrêt. Ainsi, comme on le verra plus en détails ci-après, le boîtier de dissipation thermique peut contenir au moins un matériau changement de phase, par exemple de la paraffine, possédant un premier changement de phase au cours duquel il stocke ladite chaleur et un deuxième changement de phase au cours duquel il restitue ladite chaleur stockée. La capacité de stockage en chaleur latente du boîtier est avantageusement choisie compte tenu de l'application envisagée et de l'augmentation prévisible de température lors du fonctionnement des composants des puces. A titre indicatif, une valeur acceptable de capacité de stockage en chaleur latente peut être comprise entre 0,5 J et 3,5 J pour un volume de boîtier d'épaisseur 250 microns et de section égale à 1 cm2. Les plages de valeurs mentionnées ci-avant relatives aux paramètres correspondants du boîtier (coefficient de dilatation thermique, au module d'Young, à la conductivité thermique et à la capacité de stockage en chaleur latente) permettent une bonne dissipation thermique pour des configurations habituelles de structures intégrées, bidimensionnelles ou tridimensionnelles. Cela étant l'homme du métier saura éventuellement modifier la valeur de l'un au moins de ces paramètres en dehors de la plage correspondante en fonction d'une application particulière et configurer le boîtier en conséquence. On se réfère maintenant plus particulièrement aux figures 1 à 6 pour illustrer différentes étapes de fabrication de la structure de la figure 1.
Sur la figure 2, on part d'un substrat W1 en silicium massif pour préparer l'intégration de la puce 1. Ce substrat W1 fait partie d'une plaquette de silicium PQL (figure 3) dans laquelle on réalise simultanément un lot de plusieurs puces 1.
On réalise tout d'abord la partie connue par l'homme du métier sous la dénomination anglosaxonne de « FEOL » (Front End Of Line) incorporant les différents composants T de la puce, puis on réalise d'une façon classique et connue en soi le bloc d'interconnexion (BEOL) 11.
On forme également, préalablement à la réalisation du bloc d'interconnexion 11, un via 130 non débouchant dans le substrat Wl, connu par l'homme du métier sous la dénomination de « TSV middle ». Après avoir effectué des opérations similaires (FEOL et BEOL) sur la puce supérieure 2 et on réalise les piliers PL1, PL2, de façon classique et connue en soi, par exemple en utilisant des étapes de dépôt électrochimique. On solidarise les piliers PL1 et PL2 et on procède à une encapsulation de la puce supérieure 2 à l'aide d'une résine 50. On procède ensuite à un amincissement de l'encapsulation de façon à arriver par exemple à une épaisseur de 60 microns pour la puce 2. On fixe alors, par exemple au moyen d'une colle temporaire TG, une poignée de maintien TC en silicium, ce qui permet alors de maintenir l'ensemble pour permettre un amincissement du substrat W1 à partir de la face arrière, et réduire l'épaisseur à par exemple 93 microns. Puis, on réalise dans chacune des puces inférieures 1 de la plaquette PQL, une cavité CV débouchant sur la face arrière F2 du substrat Wl. Cette cavité, d'une hauteur par exemple de 78 microns, est réalisée de façon classique et connue en soi, par exemple par des étapes de photolithogravure. Le traitement de la face arrière de la puce 1 comporte notamment (figure 4) un retrait localisé du substrat W1 au niveau du « TSV middle » 130 (illustré sur la figure 3), puis un dépôt, par exemple un dépôt chimique en phase vapeur (dépôt CVD) de la couche 31 d'oxynitrure de silicium, ayant par exemple une épaisseur de 2 microns, suivi d'un polissage mécanochimique. On procède ensuite, de façon classique, à la formation des piliers 6 venant contacter le via traversant 23. Là encore, ces piliers sont par exemple formés de façon classique et connue en soi par des étapes de dépôt électrochimique et sont pourvus à leur extrémité d'un alliage 60 à basse température de fusion en vue de leur fixation sur le support 7.
Puis, comme illustré sur la figure 5, on fixe le boîtier de dissipation thermique 4 sur la puce 1 dans la cavité CV. A cet égard, la face supérieure du boîtier 4 est pourvue de la couche d'oxyde 32, par exemple également de l'oxynitrure de silicium. Le boîtier 4 est alors fixé par un collage direct oxyde/oxyde (couche 32-couche 31) classique. On procède ensuite (figure 6) au retrait de la poignée de maintien TC, au nettoyage de la colle temporaire TG et à la découpe de la plaquette selon les lignes de découpe LDC (figure 3). Et, après encapsulation finale dans une résine d'encapsulation et/fixation sur le support 7, on obtient la structure STR de la figure 1. En variante, comme illustré sur la figure 7, le boîtier de dissipation thermique 4 de la structure STR peut être fixé à la puce 1 au moyen d'une couche de colle thermiquement conductrice 8, par exemple à base d'argent, remplissant l'espace de la cavité CV située entre le boîtier et le substrat de la puce 1. D'autres agencements de la structure STR sont possibles. Ainsi, comme illustré sur la figure 8, le boîtier de dissipation thermique 4 peut être fixé dans une cavité ménagée cette fois-ci dans la face avant F10 de la puce 1 tout en étant en contact avec le support 7 dans le fond d'une cavité de ce support. La puce 2 est cette fois-ci en contact, par l'intermédiaire des piliers PL2, PL1 avec la face arrière de la puce 1. Alors que dans les modes de réalisation des figures 1 et 8, le boîtier de dissipation thermique 4 était disposé entre la puce 1 et le support 7, il est cette fois disposé au contact et au dessus de la puce supérieure 2 (figure 9) de la structure STR. Là encore, une cavité a été ménagée dans la puce 2 pour recevoir la face inférieure du boîtier de dissipation thermique 4.
Par ailleurs, afin d'améliorer encore la dissipation thermique, un moyen formant radiateur 9, par exemple un bloc en cuivre, est disposé au contact de la face supérieure du boîtier 4. Alors que les structures STR décrites dans les modes de réalisation précédents étaient des structures tridimensionnelles, c'est- à-dire qu'elles comportaient un empilement d'au moins deux puces sur un support, par exemple du type BGA, l'invention s'applique également à des structures STR bidimensionnelles, c'est-à-dire ne comportant qu'une seule puce sur un support. Ceci est illustré plus particulièrement sur les figures 10 et 11.
Plus précisément, sur la figure 10, la structure STR comporte une puce 1 en contact électrique avec le support 7 et comportant une cavité recevant le boîtier de dissipation thermique 4 qui est fixé sur la puce 1. Là encore, un moyen formant radiateur 9 est fixé sur la face supérieure du boîtier 4, le tout étant encapsulé dans une résine 5.
Alors que sur la figure 10, la puce 1 est située entre le boîtier de dissipation thermique 4 et le support 7, c'est cette fois-ci, dans la structure STR de la figure 11, le boîtier de dissipation thermique 4 qui est disposé entre la puce 1 et le support 7. Plus précisément, le boîtier 4 est fixé sur la face avant de la puce 1 et repose également à contact dans une cavité ménagée dans le support 7. Le tout est également encapsulé dans une résine 5. On se réfère maintenant plus particulièrement aux figures 12 à 17 pour décrire un exemple de réalisation d'un boîtier de dissipation thermique.
Sur les figures 12 et 13, la référence 40 désigne un substrat de silicium ayant par exemple une surface de 1cm2, amincie de façon à avoir une hauteur de 430 microns par exemple. Ce substrat fait partie d'une plaquette de silicium dans laquelle on va réaliser simultanément les parties inférieures de plusieurs boîtiers.
Dans ce substrat 40 sont ménagées de façon classique et connue en soi, par exemple par des étapes d'électrochimie classique, une multitude de cavités 41 ayant à ce stade une profondeur de 400 microns et une largeur de 50 microns.
On forme ensuite sur la face arrière du substrat 40 une couche 46 thermiquement conductrice, par exemple une couche de nitrure d'aluminium ayant par exemple une épaisseur comprise entre 1 et 3 micros, typiquement de l'ordre de 1 micron. Cette formation peut s'effectuer classiquement par un dépôt en pulvérisation cathodique (typiquement à 350°C). Le nitrure d'aluminium All\I est particulièrement intéressant car il présente de forts coefficients de conductivité thermique, typiquement 285 W.m-1.K-1 pour une structure monocristalline et 170 w. .K-1 pour une structure polycristalline orientée.
Ceci est particulièrement intéressant lorsque le substrat 40 du boîtier de dissipation thermique repose, par l'intermédiaire de cette couche 46, sur le support 7 par exemple. Puis, comme illustré sur la figure 14, on fixe sur cette couche 46, par l'intermédiaire d'une colle temporaire 47, une poignée temporaire 48, également en silicium, ce qui permet de maintenir l'ensemble de façon à pouvoir procéder à un amincissement du substrat 40 de la figure 13 pour obtenir, après amincissement, une hauteur du substrat 40 de l'ordre de 130 microns et une profondeur de cavité 41 de l'ordre de 100 microns.
On procède ensuite à un tapissage des parois internes des cavités 41 à l'aide d'une couche thermiquement conductrice 44, également par exemple une couche de nitrure d'aluminium. La couche 44 s'étend également sur la face supérieure du substrat 40. On remplit ensuite les cavités 41 par un matériau à changement de phase, par exemple de la paraffine 45. La formation du capot 43 du boîtier de dissipation thermique 4 est illustrée plus particulièrement sur les figures 15 et 16. Ainsi, dans une plaquette de silicium PLQ1, on réalise simultanément plusieurs capots 43. La réalisation d'un capot 43 comporte notamment le dépôt d'une couche thermiquement conductrice, par exemple également en nitrure d'aluminium, sur toute la face de la plaquette PLQ1 puis une mise en forme de cette couche par des opérations de gravure, de façon à obtenir pour chaque capot, une couche 42 dont la dimension correspond (figure 14) à l'ensemble des ouvertures de toutes les cavités 41. Puis, on procède au collage du capot 43 sur le substrat 40, au moyen d'une colle 49 (figure 17). Après amincissement du capot 43 à une épaisseur de 30 microns, on obtient, après retrait de la poignée de maintien 48 et de la colle 47 et découpe de la plaquette dans laquelle sont réalisés les substrats 40, le boîtier de dissipation thermique 4 illustré sur la figure 17. Un tel boîtier présente - un coefficient de dilatation thermique égal à 3 ppm.K-1, - un module d'Young égal à 80GPa, - une conductivité thermique égale à 150 W.m-1.K-1, et - une capacité de stockage en chaleur latente égale à 2 J. Un tel boîtier de dissipation thermique est donc parfaitement compatible notamment en termes de dilatation, avec la puce sur laquelle il est destiné à être fixé.

Claims (15)

  1. REVENDICATIONS1. Structure intégrée, comprenant un support (7) supportant au moins une puce (1) et un boîtier de dissipation thermique (4), fixé à ladite puce, thermiquement conducteur et thermiquement dilatable de façon compatible avec ladite puce.
  2. 2. Structure selon la revendication 1, dans laquelle le boîtier de dissipation thermique (4) a un coefficient de dilatation thermique compris entre 2 ppm.1C-1 et 5 ppm.K-1.
  3. 3. Structure selon la revendication 2, dans laquelle le boîtier de dissipation thermique (4) a un module d'Young compris entre 50 GPa et 190 GPa.
  4. 4. Structure selon l'une des revendications précédentes, dans laquelle le boîtier de dissipation thermique (4) a une conductivité thermique comprise entre 100 W.m-I.K-1 et 300 W.m-I.K-1.
  5. 5. Structure selon l'une des revendications précédentes, dans laquelle le boîtier de dissipation thermique (4) est configuré pour stocker de la chaleur lorsque les composants électroniques de ladite au moins une puce sont en fonctionnement et pour restituer de la chaleur stockée lorsque lesdits composants sont à l'arrêt.
  6. 6. Structure selon la revendication précédente, dans laquelle le boîtier de dissipation thermique (4) contient au moins un matériau à changement de phase (45) possédant un premier changement de phase au cours duquel il stocke ladite chaleur et un deuxième changement de phase au cours duquel il restitue ladite chaleur stockée.
  7. 7. Structure selon l'une des revendications précédentes, dans laquelle le boîtier de dissipation thermique (4) possède une capacité de stockage en chaleur latente comprise entre 0,5 J et 3,5 J pour un volume de boîtier d'épaisseur 250 microns et de section égale à 1 cm2.
  8. 8. Structure selon la revendication 6 ou la revendication7 prise en combinaison avec la revendication 6, dans laquelle le boîtier de dissipation thermique comprend un corps en silicium (40) possédant au moins une cavité (41) fermée par un capot en silicium (43) et contenant ledit matériau à changement de phase (45).
  9. 9. Structure selon la revendication 8, dans laquelle ladite au moins une cavité (41) et la face interne du capot (43) sont tapissées d'une couche thermiquement conductrice (44, 42).
  10. 10. Structure selon l'une des revendications précédentes, dans laquelle le boîtier (4) est fixé dans une cavité ouverte (CV) de la puce (1) ménagée sur une de ses faces.
  11. 11. Structure selon l'une des revendications 1 à 10, dans laquelle ledit boîtier de dissipation thermique (4) est disposé entre ladite au moins une puce (1) et le support (7) en étant en contact avec ledit support (7).
  12. 12. Structure selon la revendication 11, comportant en outre une couche thermiquement conductrice (46) située à l'interface entre le corps du boîtier et le support.
  13. 13. Structure selon l'une des revendications 1 à 10, dans laquelle ladite au moins une puce (2) est située entre le support (7) et le boîtier de dissipation thermique (4).
  14. 14. Structure selon l'une des revendications précédentes, comprenant en outre au moins une autre puce (2) empilée sur ladite puce (1) à l'opposé du boîtier (4).
  15. 15. Structure selon l'une des revendications précédentes, comprenant en outre un moyen formant radiateur (9) en contact avec une face dudit boîtier (4) opposée à celle fixée sur ladite puce.
FR1350770A 2013-01-30 2013-01-30 Structure integree a dissipation thermique amelioree Withdrawn FR3001577A1 (fr)

Priority Applications (2)

Application Number Priority Date Filing Date Title
FR1350770A FR3001577A1 (fr) 2013-01-30 2013-01-30 Structure integree a dissipation thermique amelioree
US14/155,007 US9520334B2 (en) 2013-01-30 2014-01-14 Integrated structure with improved heat dissipation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR1350770A FR3001577A1 (fr) 2013-01-30 2013-01-30 Structure integree a dissipation thermique amelioree

Publications (1)

Publication Number Publication Date
FR3001577A1 true FR3001577A1 (fr) 2014-08-01

Family

ID=48741280

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1350770A Withdrawn FR3001577A1 (fr) 2013-01-30 2013-01-30 Structure integree a dissipation thermique amelioree

Country Status (2)

Country Link
US (1) US9520334B2 (fr)
FR (1) FR3001577A1 (fr)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115497891B (zh) * 2022-09-30 2023-05-02 高能瑞泰(山东)电子科技有限公司 一种多工位可变放置的探测器芯片放置载具

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060042825A1 (en) * 2004-09-02 2006-03-02 Minhua Lu Cooling of substrate using interposer channels
EP1703557A2 (fr) * 2005-03-17 2006-09-20 Delphi Technologies, Inc. Ensemble électronique avec amortissement thermique transitoire intégral
EP2154938A2 (fr) * 2008-08-15 2010-02-17 Lighting Science Group Corporation Procédé durable de suppression de la chaleur endothermique et appareil

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6683325B2 (en) * 1999-01-26 2004-01-27 Patent-Treuhand-Gesellschaft-für Elektrische Glühlampen mbH Thermal expansion compensated opto-electronic semiconductor element, particularly ultraviolet (UV) light emitting diode, and method of its manufacture
TWI225299B (en) * 2003-05-02 2004-12-11 Advanced Semiconductor Eng Stacked flip chip package
DE102007009521B4 (de) * 2007-02-27 2011-12-15 Infineon Technologies Ag Bauteil und Verfahren zu dessen Herstellung
US9019704B2 (en) * 2009-08-27 2015-04-28 Hewlett-Packard Development Company, L.P. Heat storage by phase-change material
KR101125296B1 (ko) * 2009-10-21 2012-03-27 엘지이노텍 주식회사 라이트 유닛
US20120074549A1 (en) * 2010-09-28 2012-03-29 Freescale Semiconductor, Inc. Semiconductor device with exposed pad
WO2012112873A2 (fr) * 2011-02-18 2012-08-23 3M Innovative Properties Company Dispositif électroluminescent souple à semi-conducteurs
US8841765B2 (en) * 2011-04-22 2014-09-23 Tessera, Inc. Multi-chip module with stacked face-down connected dies
FR3006807A1 (fr) * 2013-06-06 2014-12-12 St Microelectronics Crolles 2 Procede de realisation d'au moins une liaison traversante electriquement conductrice avec dissipation thermique amelioree, et structure integree tridimensionnelle correspondante

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060042825A1 (en) * 2004-09-02 2006-03-02 Minhua Lu Cooling of substrate using interposer channels
EP1703557A2 (fr) * 2005-03-17 2006-09-20 Delphi Technologies, Inc. Ensemble électronique avec amortissement thermique transitoire intégral
EP2154938A2 (fr) * 2008-08-15 2010-02-17 Lighting Science Group Corporation Procédé durable de suppression de la chaleur endothermique et appareil

Also Published As

Publication number Publication date
US20140210071A1 (en) 2014-07-31
US9520334B2 (en) 2016-12-13

Similar Documents

Publication Publication Date Title
EP2960937B1 (fr) Circuit integre comportant un dissipateur de chaleur
CN103548120A (zh) 最优化环形穿透基板通路
EP2869342B1 (fr) Procédé de fabrication d'un dispositif comprenant un circuit intégré et des cellules photovoltaïques et dispositif
FR2990297A1 (fr) Empilement de structures semi-conductrices et procede de fabrication correspondant
JP2008085356A (ja) マウントするために半導体構造体を準備するプロセス
FR2999336A1 (fr) Composant electronique comportant un materiau absorbeur de chaleur et procede de fabrication de ce composant electronique
EP2577729B1 (fr) Puce electronique avec canaux aptes a recevoir l'ecoulement d'un fluide caloporteur, composants electroniques et bras de commutation incorporant cette puce
FR2911432A1 (fr) Interconnexions d'un circuit electronique integre
CN114121828B (zh) 器件芯片及其制造方法、封装结构及其制造方法
FR2973938A1 (fr) Procédés de formation de structures semi-conductrices collées, et structures semi-conductrices formées par ces procédés
FR2980036A1 (fr) Procede de realisation d'une structure integree tridimensionnelle et structure correspondante
FR3001577A1 (fr) Structure integree a dissipation thermique amelioree
WO2018024973A1 (fr) Procédé de fabrication d'un module de puissance tridimensionnel
FR2999017A1 (fr) Structure integree tridimensionnelle a dissipation thermique amelioree
FR2996050B1 (fr) Dispositif semi-conducteur et son procede de realisation
FR3055166A1 (fr) Procede de connection intercomposants a densite optimisee
CN110494994A (zh) 用于制造光电子半导体芯片的方法和光电子半导体芯片
FR2830125A1 (fr) Procede de realisation d'une prise de contact en face arriere d'un composant a substrats empiles et composant equipe d'une telle prise de contact
FR3036531A1 (fr) Procede de realisation d'un circuit microfluidique au sein d'une structure integree tridimensionnelle, et structure correspondante
EP3847694A2 (fr) Module electronique de puissance
FR2901636A1 (fr) Connecteur a vias isoles
FR2993398A1 (fr) Structures semi-conductrices comprenant des microcanaux fluidiques pour le refroidissement et procédés associés.
EP3506358B1 (fr) Dispositif thermoelectrique a jonction thermoelectrique formee dans l'epaisseur d'un substrat et procede de fabrication du dispositif thermoelectrique
EP4354491A1 (fr) Dispositif electronique de type sip et procede de realisation d'un tel dispositif
FR2969381A1 (fr) Puce electronique comportant des piliers de connexion, et procede de fabrication

Legal Events

Date Code Title Description
ST Notification of lapse

Effective date: 20150930