DISPOSITIF DE COMMUTATION POUR CIRCUIT LOGIQUE PROGRAMMABLE COMMANDE PAR DES ELEMENTS DE MEMORISATION DESCRIPTION DOMAINE TECHNIQUE La présente invention se rapporte au domaine des dispositifs de commutation dans les circuits intégrés, en particulier dans le domaine des circuits logiques programmables tels que par exemple les circuits FPGA (FPGA pour « Field-programmable Gate Array »). Elle concerne un dispositif de commutation amélioré, commandé par des éléments de mémorisation, et permettant un routage simplifié tout en ayant un 15 encombrement réduit. ÉTAT DE LA TECHNIQUE ANTÉRIEURE Les circuits logiques programmables de type FPGA sont généralement formés d'un nombre important de blocs logiques élémentaires 2, destinés à réaliser une 20 fonction logique donnée, ces blocs logiques 2 étant interconnectés entre eux par l'intermédiaire de blocs 4A, 4B d'interconnexion entre des lignes horizontales de routage et des lignes verticales de routage permettant de relier des entrées et/ou sorties de bloc 25 logiques. Dans de tels circuits, un bloc de commutation 6 peut être prévu pour modifier le routage entre plusieurs blocs d'interconnexion 4A, 4B (figure 1). Dans un bloc d'interconnexion 4A ou 4B, la connexion entre une ligne verticale et une ligne 30 horizontale peut être réalisée par l'intermédiaire de transistors 8 interrupteurs dont l'état « ouvert » ou « fermé » dépend d'une donnée mémorisée dans une cellule 10 de mémoire de type SRAM (SRAM pour « Static Random Access Memory »). TECHNICAL FIELD The present invention relates to the field of switching devices in integrated circuits, in particular in the field of programmable logic circuits such as, for example, FPGA circuits (FPGAs). for "Field-Programmable Gate Array"). It relates to an improved switching device, controlled by storage elements, and allowing simplified routing while having a small footprint. STATE OF THE PRIOR ART Programmable logic circuits of the FPGA type are generally formed of a large number of elementary logic blocks 2 intended to perform a given logic function, these logic blocks 2 being interconnected via blocks 4A. 4B interconnection between horizontal routing lines and vertical routing lines for connecting logical inputs and / or block outputs. In such circuits, a switching block 6 may be provided to modify the routing between a plurality of interconnection blocks 4A, 4B (FIG. 1). In an interconnection block 4A or 4B, the connection between a vertical line and a horizontal line can be achieved by means of 8-switch transistors whose "open" or "closed" state depends on a data item stored in a SRAM type memory cell (SRAM for "Static Random Access Memory").
Dans les bloc de commutation 6 permettant d'assurer le routage entre des blocs d'interconnexion 4A, 4B, le chemin d'un signal peut être commuté entre lignes horizontales et lignes verticales par l'intermédiaire d'éléments de routage 12 comprenant des transistors interrupteurs 14 dont l'état de commutation est également commandé par une cellule 16 de mémoire SRAM (figure 2). Un exemple d'élément de commutation d'un bloc de commutation intégré à un circuit FPGA mis en oeuvre suivant l'art antérieur, est donné sur la figure 3. Cet élément comporte 6 transistors interrupteurs 141, 142, 143, 144, 145, 146 et 6 cellules mémoires 161, 162, 163, 164, 165, 166 permettant de commander l'état de commutation des interrupteurs. Dans le cas où les cellules mémoires mises en oeuvre sont des cellules de type « 6T » c'est-à-dire à 6 transistors, un élément de commutation comprend au total 42 transistors. Un tel élément de commutation pose des 25 problèmes en termes d'encombrement et de densité d'intégration. EXPOSÉ DE L'INVENTION La présente invention concerne un dispositif de commutation comprenant : 30 une borne conductrice flottante disposée entre une pluralité d'éléments conducteurs destinés à être connectés entre eux par l'intermédiaire de ladite borne flottante, - des moyens interrupteurs disposés entre lesdits éléments conducteurs et ladite borne flottante et prévus respectivement pour connecter ou déconnecter un desdits éléments conducteurs à ladite borne flottante, les moyens interrupteurs comprenant au moins une cellule mémoire. Les éléments conducteurs peuvent être destinés à être connectés entre eux deux-à-deux. Selon une possibilité de mise en oeuvre, les moyens interrupteurs peuvent être commandés par une cellule de mémoire SRAM. La cellule mémoire peut être une cellule 15 mémoire résistive telle que de type RRAM ou PMC ou CBRAM. Selon une autre possibilité de mise en oeuvre, les moyens interrupteurs peuvent comprendre une cellule mémoire ou un élément de mémorisation doté d'un 20 électrolyte solide ou d'une zone diélectrique disposé(e) entre une première électrode et une deuxième électrode. L'invention concerne également un circuit logique programmable, en particulier de type FPGA, 25 comprenant un dispositif de commutation tel que défini plus haut. BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation 30 donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels : - les figures 1 et 2 illustrent une portion d'un circuit logique programmable tel que mis en oeuvre suivant l'art antérieur, - la figure 3 illustre un élément de routage au sein d'un dispositif de commutation mis en oeuvre au sein d'un circuit logique programmable suivant l'art antérieur, - la figure 4 illustre un exemple de dispositif de commutation suivant l'invention, doté d'une borne flottante située entre 4 éléments pouvant être connectés deux-à-deux par l'intermédiaire de la borne flottante au moyen de transistors interrupteurs dont l'état est commandé par un élément de mémorisation, - les figures 5 et 6A-6D illustrent différents états d'un dispositif de commutation tel que mis en oeuvre suivant l'invention, - la figure 7A illustre un exemple de 20 dispositif de commutation suivant l'invention dans lequel des éléments interrupteurs sont commandés par des cellules de mémoire SRAM, - la figure 7B illustre un exemple de structure de cellule SRAM intégrée à un dispositif de 25 commutation suivant l'invention, - la figure 8A illustre un autre exemple de dispositif de commutation suivant l'invention, dans lequel des éléments interrupteurs sont commandés par des cellules de mémoire CBRAM ou RRAM, - la figure 8B illustre un exemple de structure de cellule RRAM ou CBRAM intégrée à un dispositif de commutation suivant l'invention, Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une 10 échelle uniforme, pour rendre les figures plus lisibles. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS Un exemple de dispositif de commutation tel que mis en oeuvre suivant l'invention est illustré sur 15 la figure 4. Le dispositif de commutation comporte deux pistes conductrices 121, 123 verticales et deux pistes conductrices 122, 124 horizontales. Les pistes conductrices 121, 123 verticales peuvent être alignées, 20 tandis que les pistes conductrices 122, 124 verticales peuvent être également alignées entre elles, l'ensemble des pistes conductrices 121, 122, 123, 124 ayant, dans cet exemple, une disposition en forme de croix. Au centre dudit ensemble figure une borne 25 conductrice 110 flottante, distincte des pistes 121, 122, 123, 124, et à laquelle ces pistes 121, 122, 123, 124 sont susceptibles d'être connectées. Chaque piste conductrice est susceptible d'être connectée à une des trois autres pistes par 30 l'intermédiaire de la borne flottante 120. In the switching blocks 6 for routing between interconnection blocks 4A, 4B, the path of a signal can be switched between horizontal and vertical lines via routing elements 12 comprising transistors switches 14 whose switching state is also controlled by a cell 16 of SRAM memory (Figure 2). An example of a switching element of a switching block integrated into an FPGA circuit implemented according to the prior art is given in FIG. 3. This element comprises six switching transistors 141, 142, 143, 144, 145, 146 and 6 memory cells 161, 162, 163, 164, 165, 166 for controlling the switching state of the switches. In the case where the memory cells used are "6T" type cells, that is to say 6 transistors, a switching element comprises a total of 42 transistors. Such a switching element poses problems in terms of size and integration density. SUMMARY OF THE INVENTION The present invention relates to a switching device comprising: a floating conductive terminal disposed between a plurality of conductive elements intended to be connected to one another via said floating terminal, switch means disposed between said conductive elements and said floating terminal and respectively provided for connecting or disconnecting one of said conductive elements to said floating terminal, the switch means comprising at least one memory cell. The conductive elements may be intended to be connected together in pairs. According to one possible embodiment, the switch means can be controlled by an SRAM memory cell. The memory cell may be a resistive memory cell such as RRAM or PMC or CBRAM. According to another possible embodiment, the switch means may comprise a memory cell or a storage element provided with a solid electrolyte or a dielectric zone disposed between a first electrode and a second electrode. The invention also relates to a programmable logic circuit, in particular of the FPGA type, comprising a switching device as defined above. BRIEF DESCRIPTION OF THE DRAWINGS The present invention will be better understood on reading the description of exemplary embodiments given, purely by way of indication and in no way limiting, with reference to the appended drawings in which: FIGS. 1 and 2 illustrate a portion of a programmable logic circuit as implemented according to the prior art, - Figure 3 illustrates a routing element within a switching device implemented within a programmable logic circuit according to the prior art FIG. 4 illustrates an example of a switching device according to the invention, provided with a floating terminal located between 4 elements that can be connected two-by-two via the floating terminal by means of switching transistors of which the state is controlled by a storage element, - Figures 5 and 6A-6D illustrate different states of a switching device as implemented according to the invention, - FIG. 7A illustrates an example of a switching device according to the invention in which switch elements are controlled by SRAM memory cells; FIG. 7B illustrates an example of a SRAM cell structure integrated into a switching device according to FIG. FIG. 8A illustrates another example of a switching device according to the invention, in which switch elements are controlled by CBRAM or RRAM memory cells; FIG. 8B illustrates an exemplary RRAM or CBRAM cell structure; The same, similar or equivalent parts of the different figures bear the same numerical references in order to facilitate the passage from one figure to another. The different parts shown in the figures are not necessarily in a uniform scale, to make the figures more readable. DETAILED DESCRIPTION OF PARTICULAR EMBODIMENTS An example of a switching device as implemented according to the invention is illustrated in FIG. 4. The switching device comprises two vertical conducting tracks 121, 123 and two horizontal conducting tracks 122, 124. . The vertical conductive tracks 121, 123 may be aligned, while the vertical conductive tracks 122, 124 may also be aligned with each other, all of the conductive tracks 121, 122, 123, 124 having, in this example, an arrangement of cross shape. At the center of said assembly is a floating conductive terminal 110, distinct from the tracks 121, 122, 123, 124, and to which these tracks 121, 122, 123, 124 are connectable. Each conductive track may be connected to one of the other three tracks via floating terminal 120.
Des moyens interrupteurs, sous forme de 4 transistors interrupteurs 131, 132, 133, 134, sont prévus pour connecter ou déconnecter la borne conductrice 110 flottante respectivement aux pistes conductrices 121, 122, 123, 124. Les transistors interrupteurs 131, 132, 133, 134 peuvent être par exemple des transistors MOS dont la grille est connectée et commandée par un élément de mémorisation ou une cellule mémoire. Switching means, in the form of four switching transistors 131, 132, 133, 134, are provided for connecting or disconnecting the conductive terminal 110 floating respectively to the conductive tracks 121, 122, 123, 124. The switching transistors 131, 132, 133, 134 may be for example MOS transistors whose gate is connected and controlled by a storage element or a memory cell.
Dans cet exemple, une première cellule mémoire 141, une deuxième cellule mémoire 142, une troisième cellule mémoire 143, une quatrième cellule mémoire 144 sont associées respectivement, à un premier transistor interrupteur 131, un deuxième transistor interrupteur 132, un troisième transistor interrupteur 133, et un quatrième transistor interrupteur 134. La commutation et le maintien dans un état donné du dispositif de commutation dépendent ainsi de signaux ou de données conservées dans les cellules mémoires 141, 142, 143, 144 et qui peuvent avoir été chargé(e)s dans ces cellules 141, 142, 143, 144 par un dispositif extérieur au dispositif de commutation. Chaque cellule mémoire 141, 142, 143, 144 comporte ainsi au moins une électrode ou un noeud dont 25 le potentiel est appliqué à la grille d'un des transistors interrupteurs 131, 132, 133, 134. Sur les figures 5, et 6A-6D un exemple de mise en oeuvre du dispositif de commutation et son schéma électrique équivalent sont donnés. 30 Le dispositif de commutation peut adopter un premier état (figure 6A) dans lequel une première piste 121 verticale et une deuxième piste 123 verticale sont connectées l'une à l'autre. Pour cela, le potentiel appliqué par la première cellule mémoire 141 qui commande le premier 5 transistor interrupteur 131 rend ce dernier passant, tandis que le potentiel appliqué par la troisième cellule mémoire 143 qui commande le troisième transistor interrupteur 133 rend ce dernier passant. La première piste 121 verticale et la 10 deuxième piste 123 verticale sont ainsi toutes les deux reliées électriquement à la borne flottante 110. Dans le même temps, le potentiel appliqué par la deuxième cellule mémoire 142 qui commande le deuxième transistor interrupteur 132 rend ce dernier 15 bloqué, tandis que le potentiel appliqué par la quatrième cellule mémoire 144 qui commande le quatrième transistor interrupteur 134 rend également ce dernier bloqué. Dans le premier état, la première piste horizontale 122 et la deuxième piste horizontale 124 20 sont ainsi déconnectées toutes les deux de la borne flottante 110. Selon un deuxième état (figure 6B) du dispositif de commutation, la première piste horizontale 122 et la deuxième piste horizontale 124 25 sont connectées électriquement l'une à l'autre par l'intermédiaire de la borne flottante 110 qui est connectée au quatrième transistor interrupteur 134 rendu passant par la quatrième cellule mémoire 144 et au deuxième transistor interrupteur 132 rendu passant 30 par la deuxième cellule mémoire 142. In this example, a first memory cell 141, a second memory cell 142, a third memory cell 143, a fourth memory cell 144 are respectively associated, with a first switch transistor 131, with a second switch transistor 132, a third switch transistor 133, and a fourth switch transistor 134. Switching and maintaining in a given state of the switching device thus depend on signals or data stored in memory cells 141, 142, 143, 144 and which may have been loaded into these cells 141, 142, 143, 144 by a device external to the switching device. Each memory cell 141, 142, 143, 144 thus comprises at least one electrode or node whose potential is applied to the gate of one of the switching transistors 131, 132, 133, 134. In FIGS. 5 and 6A, FIG. 6D an example of implementation of the switching device and its equivalent electrical diagram are given. The switching device may adopt a first state (Fig. 6A) in which a first vertical track 121 and a second vertical track 123 are connected to each other. For this, the potential applied by the first memory cell 141 which controls the first switch transistor 131 makes the latter switch, while the potential applied by the third memory cell 143 which controls the third switch transistor 133 makes the latter switch. The first vertical track 121 and the second vertical track 123 are thus both electrically connected to the floating terminal 110. At the same time, the potential applied by the second memory cell 142 which controls the second switch transistor 132 makes the latter blocked, while the potential applied by the fourth memory cell 144 which controls the fourth switch transistor 134 also makes it blocked. In the first state, the first horizontal track 122 and the second horizontal track 124 are thus both disconnected from the floating terminal 110. In a second state (FIG. 6B) of the switching device, the first horizontal track 122 and the second horizontal track 124 are electrically connected to each other via floating terminal 110 which is connected to the fourth switched transistor 134 passing through the fourth memory cell 144 and to the second switching transistor 132 turned on by the second memory cell 142.
Dans ce deuxième état, le premier transistor 131 et le troisième transistor interrupteur 133 sont polarisés par l'intermédiaire des cellules mémoires 141 et 143 de manière à être bloqués et à déconnecter ainsi la première piste 121 et la troisième piste 123 de la borne flottante 110. Selon un troisième état (figure 6C) du dispositif de commutation, la deuxième piste 124 horizontale et la deuxième piste verticale 123 peuvent être connectées entre elles par l'intermédiaire de la borne 120 tandis que la première piste verticale 121 et la première piste horizontale 122 sont flottantes. Pour cela, des potentiels issus des troisième et quatrième cellules mémoires 143, 144 et appliqués respectivement sur le troisième et quatrième transistors interrupteurs 133, 134, rendent passants ces derniers. Dans le même temps, selon le troisième état, des potentiels issus des première et deuxième cellules mémoires 141, 142 appliqués respectivement sur le premier et deuxième transistors interrupteurs 131, 132 rendent bloqués ces derniers. Selon un quatrième état (figure 6D) du dispositif de commutation, les états respectifs des cellules mémoires 141, 142, 143, 144 sont tels que la première piste 121 verticale et la première piste horizontale 122 sont connectées à la borne 110, tandis que la deuxième piste 123 verticale et la deuxième piste horizontale 124 sont laissées flottantes. Un exemple de topologie de dispositif de 30 commutation mis en oeuvre suivant l'invention, dans lequel les transistors interrupteurs 231, 232, 233, 234, sont commandés chacun à l'aide d'une mémoire SRAM est donné sur la figure 7A. Les transistors interrupteurs 231, 232, 233, 234, sont situés chacun entre une piste conductrice, qui peut être sous forme d'une ligne métallique 220 et une borne conductrice flottante 210 qui peut être une zone métallique disposée entre chacune des lignes métalliques 220. Des éléments verticaux d'interconnexion communément appelés vias 235, 236, permettent de connecter la zone active des transistors interrupteurs 231, 232, 233, 234 respectivement à une desdites lignes métallique 220, et à la borne flottante 210. La grille 235 de chaque transistor interrupteur est quant à elle connectée à un noeud N1 ou 15 N2 d'une cellule mémoire SRAM telle que par exemple la cellule 6T illustrée sur la figure 7B. Un autre exemple de topologie de dispositif de commutation mis en oeuvre suivant l'invention, dans lequel les moyens interrupteurs 231, 232, 233, 234, 20 sont formés chacun d'un élément de mémorisation CBRAM (« conductive bridge random access memory ») ou PMC Phase (« phase change material ») ou RRAM (RRAM pour « Resistive random-access memory » ou mémoire résistive à accès aléatoire) est donné sur la figure 8A. 25 Dans cet exemple, les moyens interrupteurs 331, 332, 333, 334, peuvent ainsi comprendre deux électrodes 381, 382 situées de part et d'autre d'une zone diélectrique 383 ou d'un électrolyte solide dont la conductivité peut être modifiée en fonction du 30 potentiel appliqué sur une de ses électrodes par un transistor T de mémorisation (figure 8B). In this second state, the first transistor 131 and the third switch transistor 133 are biased through the memory cells 141 and 143 so as to be blocked and thereby disconnect the first track 121 and the third track 123 from the floating terminal 110 According to a third state (FIG. 6C) of the switching device, the second horizontal track 124 and the second vertical track 123 can be connected to each other via terminal 120 while the first vertical track 121 and the first horizontal track 122 are floating. For this, potentials from the third and fourth memory cells 143, 144 and respectively applied to the third and fourth switching transistors 133, 134, pass the latter. At the same time, according to the third state, potentials from the first and second memory cells 141, 142 respectively applied to the first and second switching transistors 131, 132 block the latter. According to a fourth state (FIG. 6D) of the switching device, the respective states of the memory cells 141, 142, 143, 144 are such that the first vertical track 121 and the first horizontal track 122 are connected to the terminal 110, while the second vertical track 123 and the second horizontal track 124 are left floating. An example of a switching device topology implemented according to the invention, in which the switching transistors 231, 232, 233, 234, are each controlled by means of an SRAM memory, is given in FIG. 7A. The switching transistors 231, 232, 233, 234 are each located between a conductive track, which may be in the form of a metal line 220 and a floating conductive terminal 210 which may be a metal zone disposed between each of the metal lines 220. Interconnection vertical elements commonly called vias 235, 236, enable the active zone of the switching transistors 231, 232, 233, 234 to be connected respectively to one of the said metallic lines 220, and to the floating terminal 210. The gate 235 of each transistor The switch is connected to a node N1 or N2 of an SRAM memory cell such as, for example, the cell 6T illustrated in FIG. 7B. Another example of switching device topology implemented according to the invention, wherein the switch means 231, 232, 233, 234, 20 are each formed of a storage element CBRAM ("conductive bridge random access memory") or PMC Phase ("phase change material") or RRAM (RRAM for "Resistive random-access memory") is given in Figure 8A. In this example, the switch means 331, 332, 333, 334 may thus comprise two electrodes 381, 382 situated on either side of a dielectric zone 383 or of a solid electrolyte whose conductivity can be modified in accordance with FIG. a function of the potential applied to one of its electrodes by a storage transistor T (FIG. 8B).
Un tel dispositif utilise un nombre de transistors moins important et occupe moins de place que celui de décrit en liaison avec les figures 7A et 7B. Un circuit programmable de type FPGA nécessite généralement un nombre de dispositifs de commutation très élevé. Aussi, intégrer des dispositifs de commutation tels que mis en oeuvre suivant l'invention permet de réaliser des circuits FPGA de taille considérablement réduite.10 Such a device uses a smaller number of transistors and takes up less space than that described with reference to FIGS. 7A and 7B. A FPGA type programmable circuit generally requires a very large number of switching devices. Also, integrating switching devices as implemented according to the invention makes it possible to produce FPGA circuits of considerably reduced size.