FR2714765A1 - Procédé de réalisation d'une connexion électrique entre deux couches conductrices. - Google Patents
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Abstract
Procédé de réalisation d'une connexion entre un premier conducteur électrique (130, 235) déposé sur une face d'un substrat (112, 212) et un second conducteur électrique (118, 208) déposé sur un empilement (110, 210) présentant au moins une face latérale (120, 220, 222, 223), faisant saillie sur la face du substrat et comportant le second conducteur, au moins une couche de matériau semiconducteur et au moins une couche de matériau non conducteur (116, 206, 216) séparant la couche de matériau semiconducteur (114, 204, 214) et le second conducteur électrique, caractérisé en ce qu'il comporte les opérations a) traitement sélectif de la face latérale (120, 220, 222, 223) de l'empilement pour isoler la couche de matériau semiconducteur (114, 204, 214), b) dépôt d'une couche conductrice de connexion (132, 232) pour relier le premier et le second conducteurs.
Description
PROCEDE DE REALISATION D'UNE CONNEXION ELECTRIQUE ENTRE
DEUX COUCHES CONDUCTRICES.
DEUX COUCHES CONDUCTRICES.
DESCRIPTION
DOMAINE TECHNIQUE
La présente invention concerne un procédé de réalisation d'une connexion électrique entre deux couches conductrices.
DOMAINE TECHNIQUE
La présente invention concerne un procédé de réalisation d'une connexion électrique entre deux couches conductrices.
Elle s'applique de manière générale au domaine de la microélectronique et plus particulièrement à des réalisations de matrices de transistors en couches minces pour la commande d'écrans d'affichage.
ETAT DE LA TECHNIQUE ANTERIEURE
Les techniques de réalisation de transistors en couches minces, et particulièrement les techniques à deux étapes de masquage dites 2SFT (2 Step Thin Film
Transistor) ont à l'heure actuelle beaucoup de succès en raison essentiellement de leur faible coût. Le faible coût de réalisation tient justement au nombre réduit d'opérations de masquage.
Les techniques de réalisation de transistors en couches minces, et particulièrement les techniques à deux étapes de masquage dites 2SFT (2 Step Thin Film
Transistor) ont à l'heure actuelle beaucoup de succès en raison essentiellement de leur faible coût. Le faible coût de réalisation tient justement au nombre réduit d'opérations de masquage.
Ces transistors sont largement utilisés pour la réalisation de matrices d'affichage pour écran à cristaux liquides par exemple.
Ces matrices d'affichage comportent en général des pavés conducteurs qui sont formés sur un substrat transparent, selon des lignes et des colonnes, et qui définissent des pixels d'affichage. Des pistes conductrices disposées également en lignes et en colonnes et des transistors de commande permettent de porter sélectivement certains pavés à un potentiel déterminé et de provoquer ainsi un état d'affichage des pixels correspondants.
Les matrices d'affichage de ce type comportent en général deux "niveaux" conducteurs. Il s'agit, d'une part essentiellement des pavés conducteurs et des pistes conductrices "colonnes" qui, formés directement sur le substrat, font partie du premier niveau et, d'autre part, les pistes "lignes", qui font partie du second niveau. Les pistes lignes sont généralement gravées dans un empilement de couches déposées sur le substrat et comprenant, dans l'ordre, à partir du substrat, par exemple, une couche semiconductrice, une couche isolante et une couche conductrice. La gravure de ces couches définit les lignes de commande et les transistors de commande des pavés. Les transistors comportent de même deux "niveaux" conducteurs.
Il s'agit, d'une part, des sources et drains formés sur le substrat et, d'autre part, de leur grille qui est formée par exemple par la couche conductrice de l'empilement.
Le document FR-A-2 533 072 illustre la réalisation des matrices et des transistors en couches minces.
Un problème qui se pose couramment pour ce type de matrices ou pour des transistors en couches minces est la réalisation de connexions électriques entre les différents niveaux conducteurs.
Par exemple, lorsque l'on veut reporter les matrices d'affichage sur des substrats en verre comportant des circuits de commande et que l'on a recours à une technique de report du type COG (Chip On
Glass), il s'avère nécessaire, dans certains cas, de relier les pistes conductrices des lignes de commande à des prises de connexion en oxyde d'étain et d'indium
ITO (Indium Tin Oxyde) formées sur le substrat pour faciliter les prises de contact.
Glass), il s'avère nécessaire, dans certains cas, de relier les pistes conductrices des lignes de commande à des prises de connexion en oxyde d'étain et d'indium
ITO (Indium Tin Oxyde) formées sur le substrat pour faciliter les prises de contact.
Pour les transistors en couches minces, le problème des connexions se pose, par exemple, quand on veut relier la grille d'un premier transistor à la source ou au drain d'un transistor voisin : une connexion entre deux couches conductrices de deux niveaux différents doit être effectuée. Pour réaliser ces connexions, il est connu de déposer sur l'ensemble de la structure une couche de matériau isolant, de pratiquer dans cette couche des ouvertures en face des conducteurs à relier, de déposer une couche métallique puis de graver cette dernière pour définir les connexions. Cette technique est bien connue et très fiable. Elle augmente cependant le coût de fabrication des transistors ou des éléments à couches minces. En effet, deux étapes de photolithogravure supplémentaires sont nécessaires pour réaliser les ouvertures dans la couche isolante puis pour réaliser les connexions. Ces étapes supplémentaires accroissent la complexité du procédé.
Un but de l'invention est de permettre les connexions entre différents niveaux conducteurs avec seulement une seule opération de masquage ou de photolithographie.
EXPOSE DE L'INVENTION
L'invention concerne plus précisément un procédé de réalisation d'une connexion entre un premier conducteur électrique déposé sur une face d'un substrat et un second conducteur électrique déposé sur un empilement présentant au moins une face latérale, faisant saillie sur la face du substrat et comportant le second conducteur, au moins une couche de matériau semiconducteur et au moins une couche de matériau non conducteur séparant la couche de matériau semiconducteur et le second conducteur électrique, caractérisé en ce qu'il comporte les opérations successives suivantes a) traitement sélectif de la face latérale de
l'empilement pour isoler électriquement la couche de
matériau semiconducteur, b) dépôt d'une couche conductrice pour relier le premier
et le second conducteurs.
L'invention concerne plus précisément un procédé de réalisation d'une connexion entre un premier conducteur électrique déposé sur une face d'un substrat et un second conducteur électrique déposé sur un empilement présentant au moins une face latérale, faisant saillie sur la face du substrat et comportant le second conducteur, au moins une couche de matériau semiconducteur et au moins une couche de matériau non conducteur séparant la couche de matériau semiconducteur et le second conducteur électrique, caractérisé en ce qu'il comporte les opérations successives suivantes a) traitement sélectif de la face latérale de
l'empilement pour isoler électriquement la couche de
matériau semiconducteur, b) dépôt d'une couche conductrice pour relier le premier
et le second conducteurs.
On entend par matériau non conducteur, un matériau qui est soit isolant électrique, soit semiconducteur.
Selon la forme générale de l'empilement, celuici présente une ou plusieurs faces latérales. Dans le cas où il y a plusieurs faces latérales, on applique de préférence le même traitement à toutes les faces. Pour cette raison, dans la suite de la description, il ne sera question que d'une seule face latérale.
Pour éviter tout risque de court-circuit avec d'autres éléments formés sur le substrat et pour ne pas former de capacité parasite, la couche conductrice peut être gravée en ne laissant subsister que de fines pistes qui relient le premier et le second conducteurs.
Le traitement sélectif de la face latérale de 11 empilement peut avoir lieu selon plusieurs variantes.
Toutefois, dans aucun des cas ce traitement ne comporte d'opération de masquage.
Selon une première variante, le traitement de la face latérale de l'empilement comporte une gravure sélective de la couche de matériau semiconducteur.
Cette gravure a pour effet de mettre en retrait la couche de matériau semiconducteur par rapport à la face latérale de l'empilement. Le retrait de la couche permet de ménager un espacement qui l'isole par rapport à la couche conductrice ultérieurement déposée.
Selon une seconde variante de 1 invention, le traitement de la face latérale de l'empilement comporte le dépôt d'une couche de matériau isolant sur l'ensemble de la structure de manière à recouvrir entièrement l'empilement. La gravure en mode réactif anisotrope de la couche de matériau isolant permet ensuite de former un espaceur latéral qui protège la face latérale de l'empilement. Cette gravure permet en effet du fait de son caractère anisotrope d'enlever la totalité du matériau sur les surfaces horizontales tout en en laissant subsister sur les surfaces verticales.
Les surfaces verticales et horizontales correspondent, dans le cadre de l'invention, à des surfaces respectivement parallèles et perpendiculaires à la face latérale de l'empilement.
Selon une autre variante, qui s'applique au cas où la couche de matériau semiconducteur est en silicium, le traitement de la face latérale de l'empilement consiste en une nitruration locale du matériau semiconducteur.
Le procédé de l'invention est particulièrement avantageux dans son application à des structures telles que décrites précédemment, c'est-à-dire les transistors en couches minces et les matrices d'écrans d'affichage.
Dans le cas des transistors, l'empilement chevauche deux électrodes formées directement sur le substrat et qui sont des électrodes drain et source.
L'empilement comprend alors, par exemple, une couche de matériau semiconducteur en contact avec les électrodes, une couche isolante et enfin la couche conductrice qui constitue la grille du transistor.
Le procédé permet de relier par exemple la grille d'un tel transistor à la source ou au drain d'un autre transistor. Cette source ou ce drain constituent alors ledit premier conducteur ou y sont reliés. La grille constitue le second conducteur.
Dans le cas des matrices d'affichage, l'empilement est en fait une ligne de commande pour une ligne de pixels. Le premier conducteur est alors, par exemple une prise de connexion formée sur le substrat, tandis que le second conducteur forme une piste conductrice de la ligne de commande.
D'autres caractéristiques et avantages de l'invention ressortiront mieux de la description qui va suivre, donnée à titre purement illustratif et non limitatif, en référence aux figures annexées.
BREVE DESCRIPTION DES FIGURES
- les figures 1 à 3 montrent, en coupe, différentes variantes de traitement de la face latérale d'un empilement selon l'invention,
- les figures 4 à 6 montrent, en coupe, une connexion réalisée conformément au procédé de l'invention et selon différentes variantes,
- la figure 7 montre schématiquement une liaison électrique entre la grille d'un premier transistor et la source (par exemple) d'un second transistor à effet de champ,
- la figure 8 est une coupe d'un premier transistor et d'un second transistor, reliés conformément au schéma de la figure 7 et conformément au procédé de l'invention.
- les figures 1 à 3 montrent, en coupe, différentes variantes de traitement de la face latérale d'un empilement selon l'invention,
- les figures 4 à 6 montrent, en coupe, une connexion réalisée conformément au procédé de l'invention et selon différentes variantes,
- la figure 7 montre schématiquement une liaison électrique entre la grille d'un premier transistor et la source (par exemple) d'un second transistor à effet de champ,
- la figure 8 est une coupe d'un premier transistor et d'un second transistor, reliés conformément au schéma de la figure 7 et conformément au procédé de l'invention.
DESCRIPTION DETAILLEE DE MODES DE MISE EN OEUVRE DE
L'INVENTION
L'empilement 10 à la figure 1 comporte à titre d'exemple, à partir du substrat 12, une première couche semiconductrice 14 de silicium, une couche isolante 16 de nitrure de silicium et une couche conductrice 18 d'aluminium.
L'INVENTION
L'empilement 10 à la figure 1 comporte à titre d'exemple, à partir du substrat 12, une première couche semiconductrice 14 de silicium, une couche isolante 16 de nitrure de silicium et une couche conductrice 18 d'aluminium.
Les couches 14 et 16 sont déposées, par exemple selon une technique de dépôt par plasma en phase vapeur dite PECVD (Plasma Enhanced Chemical Vapor Deposition).
La couche conductrice est alors déposée par évaporation ou par pulvérisation cathodique.
La forme de l'empilement 10 résulte de la gravure des couches 14, 16 et 18 et dépend du motif du masque utilisé. Les couches 14 et 16 sont de préférence gravées par gravure réactive anisotrope et la couche 18 par voie humide.
L'empilement 10 comporte des faces latérales 20, 22 qui sont définies lors de la gravure.
Lorsque la forme générale de l'empilement est de forme cylindrique ou ne présente pas d'arête latérale, les -références 20 et 22 désignent la même face latérale.
Selon une première variante de l'invention, on peut réaliser une gravure sélective de la couche de silicium 14 de manière à la mettre en retrait par rapport à la couche isolante 16 et, de manière plus générale, par rapport aux faces 20, 22.
Cette gravure peut être réalisée directement à la suite de la gravure qui définit l'empilement 10.
La gravure réactive anisotrope des couches 14 et 16 est alors poursuivie par une gravure isotrope.
A cet effet, on peut augmenter la pression dans le réacteur où est effectué la gravure, ou diminuer la puissance électrique pour générer le plasma de gravure.
Par ailleurs, on peut remplacer le mélange gazeux du plasma riche en CHF3 pour la gravure anisotrope par un mélange riche en SF6 pour la gravure isotrope.
Le tableau I résume à titre d'exemple des conditions de gravure pour un réacteur de gravure plasma avec une électrode d'un diamètre de 550 mm.
TABLEAU I
<tb> <SEP> Gravure <SEP> anisotrope <SEP> Gravure <SEP> isotrope
<tb> <SEP> des <SEP> couches <SEP> 14 <SEP> et <SEP> pour <SEP> la <SEP> mise <SEP> en
<tb> <SEP> 16 <SEP> retrait <SEP> de <SEP> la <SEP> couche
<tb> <SEP> 14
<tb> mélange <SEP> SF6 <SEP> = <SEP> 15 <SEP> sccm <SEP> SF6 <SEP> = <SEP> 15 <SEP> sccm
<tb> gazeux <SEP> CHF3= <SEP> 100 <SEP> sccm
<tb> Pression <SEP> 10 <SEP> mTorr <SEP> (1,33Pa) <SEP> 10 <SEP> mTorr <SEP> (1,33Pa)
<tb> Puissance <SEP> 500 <SEP> Watt <SEP> 50 <SEP> Watt
<tb>
Selon une seconde variante de 1 invention, le traitement des faces 10, 22 consiste en la formation d'espaceurs latéraux. La figure 2 illustre cette variante.
<tb> <SEP> des <SEP> couches <SEP> 14 <SEP> et <SEP> pour <SEP> la <SEP> mise <SEP> en
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<tb> Puissance <SEP> 500 <SEP> Watt <SEP> 50 <SEP> Watt
<tb>
Selon une seconde variante de 1 invention, le traitement des faces 10, 22 consiste en la formation d'espaceurs latéraux. La figure 2 illustre cette variante.
La partie A de la figure 2 montre l'empilement 10 identique à celui de la figure 1 et tel qu'obtenu après gravure anisotrope des couches 14, 16 et 18.
Une couche 24 de matériau isolant qui dans le cas présent peut être du nitrure de silicium est, comme le montre la partie B, déposée sur l'ensemble afin de recouvrir entièrement l'empilement 10. Le dépôt est réalisé également par la technique PECVD.
La couche 24 est exposée ensuite à un plasma de gravure anisotrope symbolisé par des flèches. Cette gravure permet comme le montre la partie C de la figure 2 d'enlever la totalité du matériau de la couche 24 sur les surfaces horizontales, c'est-à-dire le substrat 12, la couche 18, tout en en laissant subsister sur les surfaces verticales qui sont ici les faces 20, 22 de l'empilement 10. La gravure de la couche 24 laisse subsister ainsi un (ou des) espaceur latéral 26 qui recouvre les faces 20, 22 et isole notamment la couche 14.
La couche 24, d'une épaisseur de 100 à 300 nm est déposée par exemple par PECVD puis gravée selon une technique de gravure par des réactifs dite RIE (Reactive Ion Etching).
Le tableau II résume les paramètres de dépôt et de gravure de cette couche.
Il est bien évident que les valeurs sont simplement données à titre d'exemple et peuvent varier selon chaque cas particulier.
TABLEAU II
<tb> <SEP> Dépôt <SEP> PECVD <SEP> Gravure <SEP> RIE
<tb> Mélange <SEP> SiH4 <SEP> = <SEP> 10 <SEP> sccm <SEP> SFg <SEP> = <SEP> 15 <SEP> sccm
<tb> gazeux <SEP> NH3 <SEP> = <SEP> 40 <SEP> sccm <SEP> CHF3 <SEP> = <SEP> 100 <SEP> sccm
<tb> <SEP> He <SEP> = <SEP> 15 <SEP> sccm
<tb> Pression <SEP> 400 <SEP> mTorr <SEP> (532 <SEP> Pa) <SEP> 10 <SEP> mTorr <SEP> (1,33Pa)
<tb> Puissance <SEP> 175 <SEP> Watt <SEP> 500 <SEP> Watt
<tb> Température <SEP> 200"C <SEP> (diamètre <SEP> des
<tb> <SEP> électrodes <SEP> = <SEP> 550mm)
<tb>
Selon une troisième variante, le traitement des faces 20, 22 consiste en la nitruration locale de la couche 14.
<tb> Mélange <SEP> SiH4 <SEP> = <SEP> 10 <SEP> sccm <SEP> SFg <SEP> = <SEP> 15 <SEP> sccm
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<tb> <SEP> électrodes <SEP> = <SEP> 550mm)
<tb>
Selon une troisième variante, le traitement des faces 20, 22 consiste en la nitruration locale de la couche 14.
Cette variante est très intéressante lorsque l'empilement a été formé par gravure des couches 14, 16 et 18 comme exposé précédemment. En effet, la nitruration et la gravure anisotrope des couches 14 et 16 peuvent avoir lieu dans le même équipement. La gravure anisotrope est alors suivie par un traitement par un plasma contenant de l'azote. Toutefois, il est possible également d'utiliser pour la nitruration un réacteur du type de ceux servant au dépôt PECVD qui ont l'avantage de permettre d'opérer à une température plus élevée.
La figure 3 montre un empilement 10 dont les faces 20, 22 ont été ainsi traitées. La nitruration locale des parties affleurantes 28, 30 de la couche 14 sur les faces 20, 22 permet d'isoler électriquement la couche 14.
L'intérêt de l'isolation électrique de la couche 14 apparaît plus explicitement sur les figures suivantes qui illustrent les cas particuliers de l'application du procédé de l'invention aux transistors à couches minces et aux écrans d'affichage.
Les figures 4 à 6, qui représentent en coupe une ligne de commande d'un écran d'affichage, illustrent bien l'invention.
La ligne de commande porte la référence 110.
Par analogie avec les figures précédentes, les couches qui la composent portent les références 114, 116 et 118. Ces couches sont, par exemple, comme les couches 14, 16 et 18 en silicium amorphe, en nitrure et en aluminium. Bien évidemment, d'autres cas peuvent être envisagés : il peut y avoir deux couches semiconductrices, deux couches isolantes.
Un premier conducteur est formé directement sur le substrat 112 ; il s'agit d'une prise de connexion 130 pour la ligne de commande 110. Cette prise de connexion est disposée de préférence en bordure du substrat en vue d'un report de type COB.
La face latérale 120 de la ligne 110 est traitée selon l'une des variantes précédemment décrites.
La figure 4 illustre le cas où la couche 114 a été gravée de manière à la mettre en retrait.
Après ce traitement, une couche conductrice 132 est déposée sur l'ensemble de la structure. La couche 132, par exemple d'aluminium et avec une épaisseur de 200 um peut être déposée par pulvérisation cathodique.
Une photogravure de la couche 132 avec un masque non représenté permet de définir une connexion 134 qui relie électriquement la couche 118 de la ligne 110 à la prise 130.
Il apparaît à la figure 4 qu'un espacement 135, obtenu par gravure anisotrope de la couche 114, mise en retrait, isole la couche 114 de la couche 132.
La figure 5 représente une ligne de commande 110 dont la face latérale 120 est protégée par un espaceur latéral 136.
Les espaceurs 136 sont formés selon la méthode illustrée à la figure 2.
Une couche conductrice 132 est, de même que dans l'exemple précédent, déposée puis gravée pour former une connexion 134 qui relie la couche métallique 118 de la ligne 110 à la prise de connexion 130.
La figure 6 montre également une connexion entre une ligne 110 et une prise 130. La couche 114 en silicium de la ligne 110 a subi, avant le dépôt de la couche conductrice 132, une nitruration sur la face latérale 120. Ainsi, la partie massive centrale de la couche 114 est isolée électriquement du conducteur 132 par un flanc 128 nitruré.
Un autre cas particulier d'application de l'invention est illustré à la figure 8.
Comme le montre la figure 7 qui est le schéma électrique équivalent de la figure 8, il s'agit de réaliser une connexion entre la grille 218 d'un premier transistor 210 et la source 235 d'un second transistor 211.
Les transistors 210 et 211 comportent chacun un empilement d'une couche 204, 214 d'un matériau semiconducteur comme le silicium amorphe, une couche isolante 206, 216 par exemple en nitrure de silicium et une couche conductrice 208, 218 en un métal tel que l'aluminium, le chrome ou le molybdène. Les empilements sont formés sur un substrat 212.
Les couches 208 et 218 forment respectivement les grilles des transistors 210, 211.
A titre d'exemple, les épaisseurs des couches sont de 200 nm pour les couches 204, 214, 300 nm pour les couches 206 et 216 et 100 um pour les couches 208 et 218.
L'empilement de chaque transistor chevauche deux électrodes métalliques qui en forment la source et le drain. Ces électrodes portent, pour les transistors 210 et 211, respectivement les références 230, 231, 233 et 235.
Les faces latérales 220, 222, 223 des transistors sont traitées selon l'une des méthodes décrites dans ce qui précède pour isoler électriquement la couche semiconductrice 204, 214.
La figure 8 représente le cas où des espaceurs latéraux 226, 227, 228 ont été formés sur les faces latérales. Une couche métallique 232 est déposée sur l'ensemble puis gravée afin de définir une connexion 234 qui relie la grille 208 du transistor 210 à la source 235 du transistor 211. La couche 232 par exemple en aluminium peut être déposée par pulvérisation cathodique avec une épaisseur de 200 nm. On peut noter que lors de la formation de l'empilement du transistor 204, on a veillé à laisser dépasser l'électrode 235 pour disposer d'une prise de connexion.
Finalement, il est possible grâce à l'invention de réaliser une connexion entre deux couches conductrices situées sur deux "niveaux" différents en ayant recours au plus à une seule opération de masquage. Cette opération de masquage est nécessaire pour la gravure de la couche métallique de connexion.
La gravure de cette couche s'impose si plusieurs connexions indépendantes sont réalisées simultanément sur un même substrat, afin d'éviter tout court-circuit entre ces connexions.
Le procédé permet donc de réaliser des connexions à moindre coût et par conséquent de garder aux structures à couches minces telles que les transistors 2STFT leur principal intérêt.
Claims (10)
1. Procédé de réalisation d'une connexion entre un premier conducteur électrique (130, 235) déposé sur une face d'un substrat (112, 212) et un second conducteur électrique (118, 208) déposé sur un empilement (110, 210) présentant au moins une face latérale (120, 220, 222, 223), faisant saillie sur la face du substrat et comportant le second conducteur, au moins une couche de matériau semiconducteur et au moins une couche de matériau non conducteur (116, 206, 216) séparant la couche de matériau semiconducteur (114, 204, 214) et le second conducteur électrique, caractérisé en ce qu'il comporte les opérations a) traitement sélectif de la face latérale (120, 220,
222, 223) de l'empilement pour isoler la couche de
matériau semiconducteur (114, 204, 214), b) dépôt d'une couche conductrice de connexion (132,
232) pour relier le premier et le second conducteurs.
2. Procédé selon la revendication 1, caractérisé en ce qu'il comporte en outre une étape de gravure de la couche conductrice (132, 232) pour former une piste (134, 234) reliant le premier et le second conducteur.
3. Procédé selon l'une quelconque des revendications 1 ou 2, caractérisé en ce que le traitement de la face latérale de l'empilement comporte une gravure sélective de la couche de matériau semiconducteur (114, 204, 214) de manière à la mettre en retrait par rapport à la face latérale de l'empilement (120, 220, 222, 223).
4. Procédé selon l'une quelconque des revendications 1 à 3, caractérisé en ce que le traitement de la face latérale de l'empilement comprend le dépôt d'une couche de matériau isolant (24) pour recouvrir ledit empilement (10, 110, 210, 211), puis la gravure en mode réactif anisotrope de la couche de matériau isolant pour former un espaceur latéral (136, 226, 227, 228) sur la face latérale de l'empilement.
5. Procédé selon l'une quelconque des revendications 1 à 3, caractérisé en ce que le matériau semiconducteur est du silicium, et le traitement de la face latérale de l'empilement consiste en une nitruration locale du matériau semiconducteur.
6. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que l'empilement comporte une couche isolante (206) disposée entre la couche de matériau semiconducteur (204) et le second conducteur électrique (208), et chevauche au moins deux électrodes (230, 231, 233, 235) pour former un transistor (210) dont la grille est constituée par le second conducteur (208).
7. Procédé selon la revendication 6, caractérisé en ce que le second conducteur (208) est relié à une électrode-source (235) ou une électrodedrain d'un second transistor à effet de champ (211).
8. Procédé selon l'une quelconque des revendications 1 à 5, caractérisé en ce que l'empilement est une ligne de commande d'une matrice d'affichage, le premier conducteur formant une prise de connexion (130) sur le substrat (112) et le second conducteur formant une piste conductrice (118) de la ligne de commande (110).
9. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que la couche conductrice de connexion (132) est une couche de molybdène.
10. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que l'empilement comporte dans l'ordre une couche de silicium amorphe (114), une couche de nitrure de silicium (116) et une couche d'un métal (118) choisi parmi l'aluminium et le chrome.
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- 1993-12-30 FR FR9315893A patent/FR2714765B1/fr not_active Expired - Fee Related
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Also Published As
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|---|---|
| FR2714765B1 (fr) | 1996-02-02 |
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