FR2585915A1 - Appareil de correction de depassements d'un signal numerique - Google Patents
Appareil de correction de depassements d'un signal numerique Download PDFInfo
- Publication number
- FR2585915A1 FR2585915A1 FR8610969A FR8610969A FR2585915A1 FR 2585915 A1 FR2585915 A1 FR 2585915A1 FR 8610969 A FR8610969 A FR 8610969A FR 8610969 A FR8610969 A FR 8610969A FR 2585915 A1 FR2585915 A1 FR 2585915A1
- Authority
- FR
- France
- Prior art keywords
- input
- samples
- msb
- processed
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N11/00—Colour television systems
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49905—Exception handling
- G06F7/4991—Overflow or underflow
- G06F7/49921—Saturation, i.e. clipping the result to a minimum or maximum value
Landscapes
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Computing Systems (AREA)
- Computational Mathematics (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Analogue/Digital Conversion (AREA)
- Color Television Systems (AREA)
- Processing Of Color Television Signals (AREA)
- Error Detection And Correction (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
L'INVENTION CONCERNE UN APPAREIL DE CORRECTION DE DEPASSEMENTS DE SIGNAUX NUMERIQUES A UTILISER AVEC UNE SOURCE D'ECHANTILLONS D'ENTREE TRAITES A N BITS ET POTENTIELLEMENT ERRONES EN SYSTEME EN COMPLEMENT A DEUX. SELON L'INVENTION, IL COMPREND UNE SOURCE 24 D'UN SIGNAL DE CONTROLE SYNCHRONE AVEC ET AYANT LE MEME DEBIT QUE LES ECHANTILLONS TRAITES D'ENTREE ET INDIQUANT LA PRESENCE OU L'ABSENCE D'UN DEPASSEMENT; UN MOYEN 50 REPONDANT AU MSB DES ECHANTILLONS D'ENTREE TRAITES POTENTIELLEMENT ERRONES POUR PRODUIRE DES VALEURS DE SUBSTITUTION A N BITS, LEQUEL MOYEN COMPREND UN INVERSEUR 54 AYANT UNE ENTREE RECEVANT LE MSB DES ECHANTILLONS; LA SORTIE DE L'INVERSEUR DEFINISSANT LE MSB DES VALEURS DE SUBSTITUTION; ET LES N-1 LSB DES VALEURS DE SUBSTITUTION A N BITS SONT DETERMINES PAR LE MSB DES ECHANTILLONS TRAITES; ET UN COMMUTATEUR 60 A DEUX ENTREES REPONDANT AU SIGNAL DE CONTROLE ET RECEVANT LES ECHANTILLONS D'ENTREE TRAITES NON ALTERES AINSI QUE LES VALEURS ASSOCIEES DE SUBSTITUTION. L'INVENTION S'APPLIQUE NOTAMMENT A LA TELEVISION.
Description
1. La présente invention se rapporte à un appareil pour corriger les
dépassements positifs et négatifs qui se produisent dans le traitement des signaux numériques binaires dans un système de traitement de signaux numériques à bits fixes, comme un téléviseur numérique. Dans la technique de la télévision, des efforts considérables ont été dirigés vers la mise sous forme
numérique du signal vidéo couleur dans le domaine analo-
gique, le traitement des échantillons sous forme numérique du signal vidéo analogique pour séparer les composantes de chrominance et de luminance et pour démoduler les composantes de chrominance en signaux respectifs sur bande de base, puis la reconversion des échantillons numériques en signaux analogiques respectifs pour leur application au tube-image de télévision pour la reproduction. Une
motivation de ces efforts vient du fait que la télé-
vision numérique peut offrir un grand nombre de caracté-
ristiques nouvelles, comme une visualisation d'images
arrêtées, une visualisation multi-images, une inter-
connexion directe vers des amplificateurs paraboliques de satellite, et autres. Tandis que les circuits numériques deviennent plus rapides et moins coûteux, le concept de la télévision numérique devient de plus en plus pratique
et attrayant.
Dans un téléviseur numérique, le système de nombres binaires en complément à deux est en usage général parce qu'il simplifie le circuit requis pour accomplir les manipulations arithmétiques. Pour convertir un nombre binaire pur en son équivalent positif en complément à deux, un zéro est ajouté à la position du bit de poids supérieur suivant. Lorsque le négatif d'un nombre binaire en complément à deux positif est requis, le nombre binaire négatif est formé en prenant le complément de chaque position de bit de la représentation positive puis en ajoutant un un. Les nombres décimaux et les nombres binaires en complément à deux correspondants sont montrés à titre d'exemple au Tableau 1. Le bit de poids fort (MSB) des nombres binaires en complément à deux indique le signe. Si le MSB est un zéro, le nombre binaire en complément à deux est positif; si le MSB est un un, le
nombre binaire en complément à deux est négatif.
TABLEAU 1
Nombre décimal Nombre en complément -128 -127 -126 à deux
1000 0000
1000 0001
1000 0010
-2 -1 +1 +2 +126 +127
1111 1110
1111 1111
0000 0000
0000 0001
0000 0010
0111 1110
0111 1111
Un avantage du système à nombres en complément à deux réside dans le fait que les nombres binaires sont soustraits en ajoutant le complément à deux du diminuteur au diminuende et en ignorant le bit de report. Cela élimine la nécessité d'avoir un circuit séparé pour accomplir des soustractions. Par exemple, la soustraction (10)-(3) peut
être accomplie sous la forme d'une addition (10)+(-3).
Ainsi,
0000 1010 (+10) 0000 1010 (+10)
-0000 0011 (+3) +1111 1101 (-3)
0000 0111 (+7) 0000 0111 (+7)
Dans le traitement des signaux binaires, il y a des situations o des changements non garantis de signe se produisent du fait de dépassements. La capacité de traitement de mots d'un système de traitement numérique binaire à bits fixes est limitée. Par exemple, up système de traitement numérique à 8 bits ne peut traiter que des nombres entiers entre -128 (1000 0000) et +127 (0111 1111) .
dans le système de nombres binaires en complément à deux.
Les dépassements se produisent lorsque le nombre de bits dans la somme ou produit résultant dépasse la plage des nombres que le système peut traiter (comme -128 à +127 dans un système en complément à deux à 8 bits). Les dépassements de signal dans un système de traitement de signaux numériques peuvent se produire aussi bien en directions positive que négative. Les dépassements positifs se produisent, par exemple, lorsque deux nombres positifs de 8 bits sont ajoutés dans un système en complément à deux pour produire un nombre négatif erroné de 8 bits. Par exemple,
0111 1111 (+127) 0111 1111 (+127)
+0111 1111 (+127) ou +0000 0001 ( +1)
1111 1110 ( -2) 1000 0000 (-128)
Les dépassements négatifs peuvent par ailleurs se produire dans le système en complément à deux lorsque deux nombres négatifs de 8 bits sont ajoutés pour produire un nombre positif erroné de 8 bits. Par exemple,
1000 0000 (-128) 1000 0000 (-128)
+1000 0000 (-128) ou +1111 1111 ( -1)
0000 0000 ( 0) 0111 1111 (+127)
L'appareil de correction de dépassements selon l'invention substitue la valeur la plus positive (comme 0111 1111 ou +127) et la valeur la plus négative (comme 1000 0000 ou -128) aux échantillons erronés lorsqu'un dépassement positif et un dépassement négatif s'est produit respectivement. L'appareil de correction de dépassements comprend un circuit pour produire des valeurs appropriées
de substitution, comprenant à titre d'exemple deux inver-
seurs qui sont reliés en série. Le bit de poids fort (MSB) d'un échantillon potentiellement erroné est appliqué à l'entrée du premier inverseur. La sortie du premier inverseur forme le MSB des valeurs de substitution, et il est appliqué à l'entrée du second inverseur. La sortie du second inverseur est étendue pour définir les bits de moindre poids (LSB) des valeurs de substitution. Lorsqu'une condition d'erreur de dépassement est détectée, la valeur erronée de l'échantillon traité est remplacée par
la valeur appropriée de substitution.
Selon une autre mise en oeuvre de l'invention, le second des deux inverseurs (qui sert de tampon) est éliminé et les LSB des valeurs de substitution sont produits directement en éliminant le MSB des échantillons
potentiellement erronés.
L'invention sera mieux comprise, et d'autres buts, caractéristiques, détails et avantages de celle-ci
apparaîtront plus clairement au cours de la description
explicative qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation de l'invention et dans lesquels: - la figure 1 donne un schéma-bloc général d'un système de traitement de signaux numériques comprenant un appareil de correction de dépassements selon la présente invention; - la figure 2 représente un schéma-bloc du présent appareil de correction de dépassements de la figure 1; - la figure 3 illustre une modification du présent appareil de correction de dépassements de la figure 2; et - la figure 4 donne un schéma-bloc d'un exemple de circuit, approprié à une utilisation dans le système de traitement de signaux numériques de la figure 1, pour
produire un signal de contrôle indiquant un dépassement.
Dans le système de traitement de signaux numériques de la figure 1, indiqué par un chiffre de référence 10, une borne d'entrée 12 applique une séquence d'échantillons numériques binaires à n bits en parallèle en système en complément à deux à un processeur numérique 20. Le
processeur numérique 20 accomplit des opérations de traite-
ment de signaux comprenant des opérations arithmétiques telles que l'addition, la soustraction et autres.-Le processeur numérique 20 a deux sorties: (a) les échantillons binaires à n bits traités à une borne 22 et (b) un signal de contrôle de I bit à une borne 24, indiquant la présence ou l'absence du dépassement dans les échantillons traités. Il faut noter que le signal d'entrée traité à la borne 22 et le signal de contrôle l'accompagnant à la borne 24 sont tous deux synchronisés
par l'horloge du système et ont le même débit (n=8).
Les échantillons traités d'entrée à la borne 22 et le signal associé de contrôle à la borne 24 sont appliqués à un circuit 30 de correction de dépassements selon la
présente invention. Le circuit 30 de correction de dépasse-
ments substitue la valeur la plus positive (0111 1111 ou +127) et la valeur la plus négative (1000 0000 ou -128) aux échantillons traités d'entrée à 8 bits à la borne 22 lorsqu'une condition de dépassement positif ou négatif
est rencontrée respectivement.
Comme cela est représenté sur la figure 2, l'appareil 30
de correction de dépassements comprend un moyen 50, répon-
dant au MSB des échantillons potentiellement erronés à la borne 22, pour produire les valeurs de substitution à 8 bits à sa borne de sortie 52. Le moyen générateur de valeurs de substitution produit la valeur la plus positive 0111 1111 (c'est-à-dire +127 ou 7FHex) et la valeur la plus négative 1000 0000 (c'est-à-dire -128 ou 80Hex) lorsque le MSB d'un échantillon potentiellement erroné à la borne 22 est un et zéro, respectivement, pour ainsi
indiquer un dépassement positif et un dépassement négatif.
Le moyen 50 générateur de valeurs de substitution
comprend deux inverseurs 54 et 56 qui sont reliés en série.
Le MSB des échantillons traités d'entrée, éventuellement
erronés, est appliqué à l'entrée du premier inverseur 54.
La sortie du premier inverseur 54 forme le MSB des valeurs de substitution à 8 bits et elle est de plus appliquée à l'entrée du second inverseur 56 qui sert de tampon. La sortie du second inverseur 56 est étendue pour définir les 7 LSB des valeurs de substitution à 8 bits. Les sorties des deux inverseurs 54 et 56 sont combinées pour former les valeurs de substitution à 8 bits (c'est-à-dire 7FHex et Hex)- Par exemple, lorsque le MSB d'un échantillon d'entrée traité et potentiellement erroné est un "un" indiquant un dépassement positif, les sorties des premier et second inverseurs 54 et 56 sont respectivement un "zéro" et un "un" et la valeur à la borne de sortie 52 est 0111 1111 (c'est-à-dire + 127). Par ailleurs, lorsque le MSB d'un échantillon d'entrée traité et potentiellement erroné est un "zéro" indiquant un dépassement négatif,
la valeur à la borne 52 est 1000 0000 (c'est-à-dire -128).
L'appareil 30 de correction de dépassements contient de plus un multiplexeur 60 à deux entrées qui répond au signal de contrôle indiquant un dépassement à la borne 24. Aune entrée du multiplexeur 60 sont appliqués
les échantillons d'entrée traités non altérés et potentiel-
lement erronés à la borne 22. A la seconde entrée du multiplexeur 60 sont appliquées les valeurs associées de
substitution (7FHex et8OHex) à la borne 52. Le multi-
plexeur 60 laisse passer les valeurs non altérées des échantillons traités d'entrée à sa borne de sortie 32 lorsqu'il n'y a pas de dépassement. Par ailleurs, le multiplexeur 60 applique les valeurs appropriées de substitution (7FHex ou 80Hex) qui sont associées aux échantillons traités d'entrée à la borne 32 lorsqu'un dépassement s'est produit dans les échantillons traités d'entrée. La figure 3 montre une modification 30' du présent circuit 30 de correction de dépassements. Sur la modification de la figure 3, le second inverseur tampon 56 est éliminé et les 7 LSB des valeurs de substitution sont produits directement en étendant le MSB des échantillons traités d'entrée potentiellement erronés. Le reste du circuit de la figure 3 est le même que celui de la
figure 2.
La figure 4 montre un exemple de circuit 70 pour produire le signal de contrôle indiquant le dépassement lorsqu'une addition est accomplie. Le circuit 70 générateur du signal de contrôle, qui fait partie du processeur numérique 20, peut simplement être un ensemble logique programmable (PLA) recevant les signes des deux nombres A et B qui doivent être ajoutés et le signe de la somme C. Le PLA 70 peut être programmé pour produire le signal de contrôle indiquant le dépassement à sa borne de sortie 24
comme cela est illustré au Tableau 2.
TABLEAU 2
A B C = A + B Sortie
+ + - 1
- - + 1
+ - + 0
+ - - O
- + + 0
- + - 0
L'appareil de correction de dépassements selon l'invention produit et substitue des valeurs limites appropriées 7FHeX et 80Hex aux échantillons traités
d'entrée potentiellement erronés lorsqu'il y a respecti-
vement un dépassement positif ou un dépassement négatif.
Le présent appareil accomplit non seulement efficacement sa fonction mais il emploie relativement moins de
composants et est par conséquent moins coûteux.
R EV E N DI C A T I ON S
1.- Appareil de correction de dépassements de
signaux numériques à utiliser avec une source d'échantil-
lons d'entrée traités à n bits, potentiellement erronés, en système en complément à deux, caractérisé par: une source (24) d'un signal de contrôle synchrone avec et ayant le même débit que lesdits échantillons traités d'entrée et indiquant la présence ou l'absence d'un dépassement dans lesdits échantillons d'entrée traités;
un moyen (50) répondant au MSB desdits échantil-
lons d'entrée traités potentiellement erronés pour produire des valeurs de substitution à n bits qui lui sont
associées; ledit moyen générateur de valeurs de substitu-
tion comprenant un inverseur (54) dont l'entrée est reliée au MSB desdits échantillons traités d'entrée; la sortie dudit inverseur définissant le MSB desdites valeurs de substitution à n bits; et les n-1 LSB desdites valeurs de substitution à n bits étant déterminés par le MSB
desdits échantillons traités d'entrée; et -
un commutateur à deux entrées (60) répondant audit signal de commande; une entrée dudit commutateur à deux entrées recevant les échantillons traités d'entrée non modifiés; la seconde entrée dudit commutateur étant pourvue desdites valeurs associées de substitution; ledit commutateur produisant à sa sortie soit lesdits échantillons d'entrée traités non altérés ou lesdites valeurs associées de substitution selon l'absence ou la présence du dépassement. 2.- Appareil selon la revendication 1, caractérisé en ce que le moyen générateur de valeurs de substitution comprend également un second inverseur (56) ayant une entrée couplée pour recevoir la sortie de l'inverseur et un moyen pour étendre la sortie dudit second inverseur pour former lesdits n-1 LSB desdites valeurs de
substitution à n bits.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/760,382 US4722066A (en) | 1985-07-30 | 1985-07-30 | Digital signal overflow correction apparatus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2585915A1 true FR2585915A1 (fr) | 1987-02-06 |
| FR2585915B1 FR2585915B1 (fr) | 1990-08-31 |
Family
ID=25058943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR868610969A Expired - Lifetime FR2585915B1 (fr) | 1985-07-30 | 1986-07-29 | Appareil de correction de depassements d'un signal numerique |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4722066A (fr) |
| JP (1) | JP2529829B2 (fr) |
| KR (1) | KR950006454B1 (fr) |
| CA (1) | CA1249666A (fr) |
| DE (1) | DE3625612C2 (fr) |
| FR (1) | FR2585915B1 (fr) |
| GB (1) | GB2178575B (fr) |
| HK (1) | HK33494A (fr) |
| SG (1) | SG22992G (fr) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2607990A1 (fr) * | 1986-12-09 | 1988-06-10 | Sony Corp | Circuit limiteur numerique |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3524981A1 (de) * | 1985-07-12 | 1987-01-22 | Siemens Ag | Anordnung mit einem saettigbaren carry-save-addierer |
| DE3720960A1 (de) * | 1987-06-25 | 1989-01-12 | Daimler Benz Ag | Vorderwandsaeule eines kraftfahrzeuges |
| US5047975A (en) * | 1987-11-16 | 1991-09-10 | Intel Corporation | Dual mode adder circuitry with overflow detection and substitution enabled for a particular mode |
| JP2565730B2 (ja) * | 1988-01-12 | 1996-12-18 | 三菱電機株式会社 | オーバフロー検出回路 |
| JP2600293B2 (ja) * | 1988-06-10 | 1997-04-16 | 日本電気株式会社 | オーバーフロー補正回路 |
| JP2565555B2 (ja) * | 1988-11-07 | 1996-12-18 | 株式会社河合楽器製作所 | 電子楽器の系列累算処理装置 |
| JPH07109976B2 (ja) * | 1989-02-23 | 1995-11-22 | エルエスアイ・ロジック株式会社 | ディジタルフィルタを用いた演算装置 |
| US5038314A (en) * | 1989-11-17 | 1991-08-06 | Digital Equipment Corporation | Method and apparatus for correction of underflow and overflow |
| JP3199371B2 (ja) * | 1990-07-30 | 2001-08-20 | 松下電器産業株式会社 | 丸め装置 |
| US5164914A (en) * | 1991-01-03 | 1992-11-17 | Hewlett-Packard Company | Fast overflow and underflow limiting circuit for signed adder |
| JPH04309123A (ja) * | 1991-04-08 | 1992-10-30 | Nec Corp | 冗長２進演算回路 |
| US5218564A (en) * | 1991-06-07 | 1993-06-08 | National Semiconductor Corporation | Layout efficient 32-bit shifter/register with 16-bit interface |
| US5440702A (en) * | 1992-10-16 | 1995-08-08 | Delco Electronics Corporation | Data processing system with condition code architecture for executing single instruction range checking and limiting operations |
| US5408670A (en) * | 1992-12-18 | 1995-04-18 | Xerox Corporation | Performing arithmetic in parallel on composite operands with packed multi-bit components |
| JP3071607B2 (ja) * | 1993-06-01 | 2000-07-31 | 日本電気株式会社 | 乗算回路 |
| JPH07168696A (ja) * | 1993-10-19 | 1995-07-04 | Mitsubishi Electric Corp | ２進数加算器のオーバフロー，アンダフロー処理回路 |
| US5448509A (en) * | 1993-12-08 | 1995-09-05 | Hewlett-Packard Company | Efficient hardware handling of positive and negative overflow resulting from arithmetic operations |
| JPH1091395A (ja) * | 1996-09-13 | 1998-04-10 | Toshiba Corp | プロセッサ |
| GB2330226B (en) * | 1997-08-30 | 2000-12-27 | Lg Electronics Inc | Digital signal processor |
| JP2002063151A (ja) * | 2000-08-22 | 2002-02-28 | Mitsubishi Electric Corp | マイクロコンピュータ |
| US7110482B2 (en) | 2000-12-29 | 2006-09-19 | Lockheed Martin Corporation | Method and apparatus for tracking invalid signals through a digital system |
| KR100493053B1 (ko) * | 2003-02-26 | 2005-06-02 | 삼성전자주식회사 | 디지털 데이터의 포화 처리 장치 |
| JP4714134B2 (ja) * | 2006-12-15 | 2011-06-29 | 健一 堀田 | 自転車 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2087609A (en) * | 1980-10-31 | 1982-05-26 | Hitachi Ltd | A floating point type multiplier circuit |
| EP0107463A1 (fr) * | 1982-10-21 | 1984-05-02 | Rca Licensing Corporation | Système de télévision numérique avec correction d'erreur |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB142913A (en) * | 1919-02-11 | 1920-05-11 | Florance Meredith David | An improvements in divisible rims for motor car wheels |
| US2937810A (en) * | 1957-06-28 | 1960-05-24 | Bell Telephone Labor Inc | Digital computer circuit |
| US3725687A (en) * | 1971-03-04 | 1973-04-03 | Bell Telephone Labor Inc | Threshold logic digital filter |
| US3970833A (en) * | 1975-06-18 | 1976-07-20 | The United States Of America As Represented By The Secretary Of The Navy | High-speed adder |
| US4215415A (en) * | 1977-09-19 | 1980-07-29 | Nippon Electric Company, Ltd. | Recursive digital filter comprising a circuit responsive to first sum and feedback sign bits and second sum sign and integer bits for detecting overflow in the second sum |
| US4282581A (en) * | 1979-10-15 | 1981-08-04 | Sperry Corporation | Automatic overflow/imminent overflow detector |
| US4430721A (en) * | 1981-08-06 | 1984-02-07 | Rca Corporation | Arithmetic circuits for digital filters |
| EP0086851A1 (fr) * | 1982-02-18 | 1983-08-31 | Deutsche ITT Industries GmbH | Détecteur de débordement pour circuits additionneurs algébriques |
| US4589084A (en) * | 1983-05-16 | 1986-05-13 | Rca Corporation | Apparatus for symmetrically truncating two's complement binary signals as for use with interleaved quadrature signals |
| AU573246B2 (en) * | 1983-08-24 | 1988-06-02 | Amdahl Corporation | Signed multiplier |
| JPS60210084A (ja) * | 1984-04-04 | 1985-10-22 | Hitachi Ltd | デジタル信号処理回路 |
-
1985
- 1985-07-30 US US06/760,382 patent/US4722066A/en not_active Expired - Lifetime
-
1986
- 1986-07-24 GB GB8618104A patent/GB2178575B/en not_active Expired
- 1986-07-24 CA CA000514636A patent/CA1249666A/fr not_active Expired
- 1986-07-29 DE DE3625612A patent/DE3625612C2/de not_active Expired - Fee Related
- 1986-07-29 JP JP61176839A patent/JP2529829B2/ja not_active Expired - Fee Related
- 1986-07-29 KR KR1019860006212A patent/KR950006454B1/ko not_active Expired - Fee Related
- 1986-07-29 FR FR868610969A patent/FR2585915B1/fr not_active Expired - Lifetime
-
1992
- 1992-03-06 SG SG229/92A patent/SG22992G/en unknown
-
1994
- 1994-04-14 HK HK33494A patent/HK33494A/xx not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2087609A (en) * | 1980-10-31 | 1982-05-26 | Hitachi Ltd | A floating point type multiplier circuit |
| EP0107463A1 (fr) * | 1982-10-21 | 1984-05-02 | Rca Licensing Corporation | Système de télévision numérique avec correction d'erreur |
Non-Patent Citations (1)
| Title |
|---|
| PATENT ABSTRACTS OF JAPAN * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2607990A1 (fr) * | 1986-12-09 | 1988-06-10 | Sony Corp | Circuit limiteur numerique |
Also Published As
| Publication number | Publication date |
|---|---|
| CA1249666A (fr) | 1989-01-31 |
| DE3625612A1 (de) | 1987-02-05 |
| KR950006454B1 (ko) | 1995-06-15 |
| JPS6248889A (ja) | 1987-03-03 |
| GB8618104D0 (en) | 1986-09-03 |
| DE3625612C2 (de) | 1995-07-20 |
| SG22992G (en) | 1992-05-15 |
| US4722066A (en) | 1988-01-26 |
| GB2178575B (en) | 1989-04-05 |
| FR2585915B1 (fr) | 1990-08-31 |
| JP2529829B2 (ja) | 1996-09-04 |
| HK33494A (en) | 1994-04-22 |
| KR870001746A (ko) | 1987-03-17 |
| GB2178575A (en) | 1987-02-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FR2585915A1 (fr) | Appareil de correction de depassements d'un signal numerique | |
| KR970078437A (ko) | 저역 필터링과 히스토그램 등화를 이용한 화질 개선 방법 및 그 회로 | |
| JPS62231509A (ja) | 適応型メジアン・フイルタ装置 | |
| US4355337A (en) | Method of restoring pictures with high density | |
| FR2554995A1 (fr) | Procede de compression d'une succession d'informations numeriques et dispositif mettant en oeuvre ce procede | |
| FR2557410A1 (fr) | Circuit de traitement de signaux | |
| FR2533785A1 (fr) | Circuit adaptatif de creusement de signaux numeriques | |
| FR2571882A1 (fr) | Dispositif de visualisation | |
| KR950004843B1 (ko) | 디지탈 임계 검출기 | |
| GB2232853A (en) | Zero crossing detector arrangements | |
| US4933978A (en) | Method and apparatus for determining the value of a sample in the mth position of an ordered list of a plurality of samples | |
| KR940000936B1 (ko) | 디지탈 신호처리에 있어서 소신호 잡음 제거회로 | |
| JPH06242927A (ja) | 信号処理方法 | |
| JP3235125B2 (ja) | ディジタル信号処理回路 | |
| JP2947994B2 (ja) | ２値化フィルタ装置 | |
| JPS60127879A (ja) | アパ−チヤ補正回路 | |
| JPH02128575A (ja) | 画像処理装置 | |
| JP2685545B2 (ja) | 歪補正回路 | |
| KR930007009B1 (ko) | 퍼스날 컴퓨터용 영상신호 입력보드 | |
| JP2725286B2 (ja) | ファクシミリ信号処理回路 | |
| JPH05257645A (ja) | 加算、減算回路 | |
| JPS6387893A (ja) | 色差信号切り替え回路 | |
| JPS62193456A (ja) | 画像信号処理装置 | |
| JPS62281678A (ja) | 画像処理装置 | |
| JPH0573267A (ja) | 演算処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TP | Transmission of property | ||
| ST | Notification of lapse |
Effective date: 20060331 |