FR2579047A1

FR2579047A1 - Method for synchronisation by frequency compensation and device for implementing the method

Info

Publication number: FR2579047A1
Application number: FR8503873A
Authority: FR
Original assignee: Individual
Current assignee: Individual
Priority date: 1985-03-15
Filing date: 1985-03-15
Publication date: 1986-09-19
Anticipated expiration: 2005-03-15
Also published as: FR2579047B1

Abstract

The invention relates to a method for synchronisation by frequency compensation for a packet-mode communication network, according to which digital data are written to a buffer memory 3 at a writing frequency Fe which is independent of a reading frequency Fl at which the data are read from the memory. So as to preclude any discontinuity in the restoration of a packet signal which might be caused by a break in phase, the method furthermore comprises the following steps: determination of an instantaneous rate of fill of the memory 3, comparison of the rate of fill with minimum and maximum values T1, T2, and correction of the reading frequency as a function of the result of the comparison. The frequency correction is done in steps between a nominal frequency, an accelerated frequency greater than the nominal frequency and a slowed frequency less than the nominal frequency.

Description

PROCEDE DE SYNCHRONISATION PAR RATTRAPAGE DE FREQUENCE
ET DISPOSITIF DE MISE EN OEUVRE DU PROCEDE
La présente invention concerne un procédé de synchronisation par rattrapage de fréquence pour réseaux de communication asynchrones et un dispositif permettant la mise en oeuvre du procédé.FREQUENCY TUNING SYNCHRONIZATION METHOD
AND DEVICE FOR IMPLEMENTING THE METHOD
The present invention relates to a frequency catching synchronization method for asynchronous communication networks and a device allowing the implementation of the method.

Le procédé peut être utilisé, en particulier, dans les télécommunications en général et plus particulièrement, dans les réseaux en mode paquet destinés à véhiculer des signaux numériques à récurrence fixe comme des signaux sonores, qu ils soient téléphoniques ou non, ou des signaux vidéos. The method can be used, in particular, in telecommunications in general and more particularly, in packet mode networks intended to convey fixed recurrence digital signals such as sound signals, whether telephone or not, or video signals.

Dans les réseaux de communications par paquet, des paquets sont reçus à une extrémité de réception après un temps de propagation variable, ce qui engendre une gigue dans les signaux reçus. En outre, les paquets transitent à travers de nombreux organes intermédiaires entre une extrémité de transmission et l'extrémité de réception. Les organes intermédiaires remettent en forme les signaux reçus au moyen d'horloges indépendantes. Ceci a pour conséquence que l'extrémité de réception ignore la fréquence exacte du signal émis. Par ailleurs, dans un réseau de communication asynchrone en mode paquet, il est nécessaire pour restituer un signal synchrone de ranger les paquets en réception dans une mémoire tampon afin d'assurer la continuité de restitution du signal.Si l'on fait abstraction du caractère stochastique du moment d'arrivée des paquets reçus à l'extrémité de réception, c 'est-à-dire de la durée entre deux paquets successifs, dont la conséquence est une oscillation du taux de remplissage de la mémoire tampon à effet statistiquement nul, il reste la dérive en fréquence entre la fréquence de réception et la fréquence de transmission dont l'effet est une variation continue monotone du taux de remplissage de la mémoire tampon.Pour y remédier, on peut
soit asservir la fréquence de réception,
soit provoquer des rattrapages de phase, c'est-à-dire relire une deuxième fois le contenu de la mémoire tampon, ou bien une sous-quantité du contenu de la mémoire tampon, si la lecture est trop rapide par rapport à l'écriture, ce qui se traduit par une fréquence de réception associée à la lecture supérieure à la fréquence de transmission associée à l'écriture, ou bien sauter la lecture de tout ou partie du contenu de la mémoire tampon dans le cas contraire, lorsque la fréquence de réception associée à la lecture est inférieure à la fréquence de transmission associée à l'écriture.In packet communications networks, packets are received at a receiving end after a variable propagation time, which causes jitter in the received signals. In addition, the packets pass through numerous intermediate members between a transmission end and the reception end. The intermediate members reshape the signals received by means of independent clocks. This has the consequence that the receiving end ignores the exact frequency of the transmitted signal. In addition, in an asynchronous communication network in packet mode, it is necessary to restore a synchronous signal to store the received packets in a buffer memory in order to ensure the continuity of signal restitution. stochastic of the moment of arrival of the packets received at the receiving end, that is to say of the duration between two successive packets, the consequence of which is an oscillation of the filling rate of the buffer memory with statistically zero effect, there remains the frequency drift between the reception frequency and the transmission frequency, the effect of which is a monotonous continuous variation in the filling rate of the buffer memory.
either control the reception frequency,
either cause phase catch-up, i.e. re-read the content of the buffer a second time, or a sub-quantity of the content of the buffer, if the reading is too fast compared to writing , which results in a reception frequency associated with reading greater than the transmission frequency associated with writing, or else skipping the reading of all or part of the content of the buffer memory otherwise, when the frequency of reception associated with reading is lower than the transmission frequency associated with writing.

L'asservissement de la fréquence de réception a pour inconvénient majeur, sa complexité de mise en oeuvre, car il faut extraire une référence de phase d'un signal qui, à la sortie d'un réseau de transfertde paquet est de nature perturbée, c'est-à-dire sans synchronisme rigoureux. Le rattrapage de phase, quant à lui, n'est guère utilisable en pratique pour des signaux transmis continûment dans le temps, car on ne peut pas délimiter une zone de mémoire tampon à relise ou à éliminer sans risquer de dégrader le signal restitué. Slaving of the reception frequency has the major drawback, its complexity of implementation, since it is necessary to extract a phase reference from a signal which, at the output of a packet transfer network is of disturbed nature, c that is to say without rigorous synchronism. As for phase catching, it is hardly usable in practice for signals transmitted continuously over time, since it is not possible to delimit a zone of buffer memory to be reread or to be eliminated without risking degrading the restored signal.

L'invention vise à pallier les inconvénients précédents et à proposer un procédé permettant d'éviter toute discontinuité dans la restitution d'un signal par paquet qui serait provoquée par une rupture de phase. The invention aims to overcome the above drawbacks and to propose a method making it possible to avoid any discontinuity in the reproduction of a signal by packet which would be caused by a phase break.

A cette fin, selon l'invention, un procédé de synchronisation par rattrapage de fréquence selon lequel des données numériques sont écrites dans une mémoire tampon à une fréquence d'écriture indépendante d'une fréquence de lecture à laquelle les données sont lues dans la mémoire, est caractérisé en ce qu'il comprend en outre les étapes suivantes
détermination d'un taux de remplissage instantané de la mémoire tampon
comparaison du taux de remplissage avec des valeurs minimale et maximale, et
correction de la fréquence de lecture en fonction du résultat de la comparaison.To this end, according to the invention, a frequency catching synchronization method according to which digital data is written in a buffer memory at a writing frequency independent of a reading frequency at which the data is read in the memory , is characterized in that it further comprises the following steps
determination of an instantaneous buffer filling rate
comparison of the filling rate with minimum and maximum values, and
correction of the reading frequency according to the result of the comparison.

De préférence, la correction de fréquence s'effectue par paliers entre une fréquence nominale, une fréquence accélérée supérieure à la fréquence nominale et une fréquence ralentie inférieure à la fréquence nominale. Preferably, the frequency correction is carried out in stages between a nominal frequency, an accelerated frequency greater than the nominal frequency and a slowed frequency less than the nominal frequency.

De façon avantageuse, l'étape de correction diminue la fréquence de lecture par rapport à une fréquence nominale correspondant à la frequence d'écriture lorsque le taux de remplissage atteint la valeur minimale, maintient à une fréquence ralentie la fréquence de lecture tant que le taux de remplissage n'est pas revenu à une valeur intermédiaire haute comprise entre les valeurs minimale et maximale et rétablit la fréquence de lecture nominale dès que la valeur intermédiaire haute est atteinte. Advantageously, the correction step decreases the reading frequency compared to a nominal frequency corresponding to the writing frequency when the filling rate reaches the minimum value, maintains the reading frequency at a slower frequency as long as the rate filling has not returned to a high intermediate value between the minimum and maximum values and restores the nominal reading frequency as soon as the high intermediate value is reached.

De meme, l'étape de correction augmente la fréquence de lecture par rapport à une fréquence nominale correspondant à -la fréquence d'écriture lorsque le taux de remplissage atteint la valeur maximale, maintient à une fréquence accélérée la fréquence de lecture tant que le taux de remplissage n'est pas revenu à une valeur intermédiaire basse comprise entre les valeurs minimale et maximale et rétablit la fréquence de lecture nominale dès que la valeur intermédiaire basse est atteinte. Likewise, the correction step increases the reading frequency with respect to a nominal frequency corresponding to the writing frequency when the filling rate reaches the maximum value, maintains the reading frequency at an accelerated frequency as long as the rate filling has not returned to a low intermediate value between the minimum and maximum values and restores the nominal reading frequency as soon as the low intermediate value is reached.

Selon une réalisation de l'invention, le dispositif de mise en oeuvre du procédé comprend des moyens pour récupérer la fréquence d'écriture à partir de données numériques entrantes, une mémoire tampon mémorisant les données à la fréquence d'écriture, des moyens logiques pour commander des écriture et lecture de données indépendantes dans la mémoire, et des moyens incrémentés par les moyens logiques pour établir des adresses instantanées d'écriture et de lecture de la mémoire.Il est caractérisé en ce qu'il comprend des moyens pour calculer le taux de remplisssge à partir des adresses instantanées d'écriture et de lecture, des moyens pour comparer le taux de remplissage calculé avec des valeurs minimale et maximale afin de fournir un résultat de comparaison, -et des moyens pour modifier la fréquence de lecture par paliers en fonction du résultat de comparaison en vue d'appliquer une fréquence de lecture modifiée aux moyens logiques. According to one embodiment of the invention, the device for implementing the method comprises means for recovering the writing frequency from incoming digital data, a buffer memory storing the data at the writing frequency, logic means for command independent writing and reading of data in the memory, and means incremented by the logic means for establishing instantaneous addresses for writing and reading from the memory. It is characterized in that it comprises means for calculating the rate filling from instant write and read addresses, means for comparing the calculated filling rate with minimum and maximum values in order to provide a comparison result, and means for modifying the reading frequency in steps function of the comparison result with a view to applying a modified reading frequency to the logic means.

D'autres caractéristiques de l'invention apparaîtront plus clairement à la lecture de la description suivante d'une réalisation préférée selon l'invention en référence aux dessins annexés correspondants dans lesquels
- la Fig.1 est un bloc-diagramme d'un dispositif de synchronisation par rattrapage de fréquence pour réseaux de communication asynchrones écrivant dans une mémoire tampon ;
- la Fig.2 montre des variations du taux de remplissage de la mémoire tampon en fonction du temps lors de la mise en oeuvre du procédé de synchronisation par rattrapage de fréquence, dans le cas d'une fréquence de lecture trop rapide ; et
- la Fig.3 montre des variations du taux de remplissage de la mémoire tampon en fonction du temps lors de la mise en oeuvre du procédé de synchronisation par rattrapage de fréquence, dans le cas d'une fréquence de lecture trop lente.Other characteristics of the invention will appear more clearly on reading the following description of a preferred embodiment according to the invention with reference to the corresponding appended drawings in which
- Fig.1 is a block diagram of a synchronization device by frequency catching up for asynchronous communication networks writing in a buffer memory;
- Fig.2 shows variations in the filling rate of the buffer memory as a function of time during the implementation of the synchronization method by frequency catch-up, in the case of a reading frequency that is too fast; and
- Fig.3 shows variations in the filling rate of the buffer memory as a function of time during the implementation of the synchronization method by frequency catch-up, in the case of a reading frequency that is too slow.

Comme montré à la Fig.l, dans un dispositif de synchronisation par rattrapage de fréquence selon l'invention, une ligne d'arrivée de données 1 transmet un signal numérique incident perturbé à une entrée 20 d'un circuit de récupération de signal d'horloge 2. Le circuit 2 délivre par une sortie 21 un signal d'horloge récupérée
HE à une fréquence d'écriture fe du signal incident de données. Le signal incident est appliqué par ailleurs à une entrée 30 d'une mémoire tampon 3, qui sert à éviter toute discontinuité dans la restitution des données par paquet à une sortie 31 de la mémoire 3.As shown in FIG. 1, in a frequency catching synchronization device according to the invention, a data arrival line 1 transmits a disturbed incident digital signal to an input 20 of a signal recovery circuit clock 2. Circuit 2 delivers via an output 21 a recovered clock signal
HE at a write frequency fe of the incident data signal. The incident signal is also applied to an input 30 of a buffer memory 3, which serves to avoid any discontinuity in the restitution of the data by packet at an output 31 of the memory 3.

La mémoire tampon 3 est constituée de façon avantageuse par une mémoire vive (RAM) fonctionnant en file (FIFO) transmettant en sortie le signal incident. The buffer memory 3 advantageously consists of a random access memory (RAM) operating in a queue (FIFO) transmitting the incident signal as an output.

La ligne 1 transmettant le signal incident est également reliée à une entrée 40 d'un circuit de détection 4 de présence de données dans la ligne 1, ayant une sortie 41 délivrant un signal de demande d'écriture DE à un circuit de commande et de gestion 5 de la mémoire 3. Le circuit 5 comporte un circuit logique de gestion 50 ayant des entrées 500 et 501 reliées respectivement aux sorties 41 et 21 des circuit 4, et 2. Le circuit 5 comporte également un registre d'adresse d'écriture 51, un registre d'adresse de lecture 52 et un multiplexeur d'adresses 53. Une première sortie 502 du circuit logique de gestion 5 délivre un signal de commande d'écriture et lecture CE/L à une entrée de commande 32 de la mémoire tampon, ainsi qu'à une entrée de sélection 530 du multiplexeur 53. Une deuxième sortie 503 du circuit logique 50 délivre un signal d'incrémentation à une entrée 510 du registre d'adresse d'écriture 51. Des sorties 511 du registre 51 sont reliées à des entrées 531 du multiplexeur 53. Une troisième sortie 504 du circuit logique 50 délivre un signal d'incrémentation à une entrée 520 du registre d'adresse de lecture 52 ayant des sorties 521 reliées à des entrées 532 du multiplexeur 53. Des sorties 533 du multiplexeur 53 sont reliées à des entrées d'adresse 33 de la mémoire tampon 3. Les registres 51 et 52 sont en fait des compteurs modulo N, où N désigne la capacité de la mémoire tampon 3. Le multiplexeur 53 sélectionne l'adresse à délivrer à la mémoire parmi les adresses délivrées par les registres 51 et 52 en fonction de la nature de la demande, écriture ou lecture, indiquée par le signal
CE/L.Line 1 transmitting the incident signal is also connected to an input 40 of a circuit 4 for detecting the presence of data in line 1, having an output 41 delivering a write request signal DE to a control and management 5 of the memory 3. The circuit 5 comprises a logic management circuit 50 having inputs 500 and 501 connected respectively to the outputs 41 and 21 of the circuits 4, and 2. The circuit 5 also comprises a write address register 51, a read address register 52 and an address multiplexer 53. A first output 502 of the management logic circuit 5 delivers a write and read command signal CE / L to a control input 32 of the memory buffer, as well as to a selection input 530 of the multiplexer 53. A second output 503 of the logic circuit 50 delivers an incrementation signal to an input 510 of the write address register 51. Outputs 511 of the register 51 are connected to inputs 531 of the multiplexer 53. A he third output 504 of the logic circuit 50 delivers an increment signal to an input 520 of the read address register 52 having outputs 521 connected to inputs 532 of the multiplexer 53. Outputs 533 of the multiplexer 53 are connected to inputs address 33 of the buffer memory 3. The registers 51 and 52 are in fact modulo N counters, where N denotes the capacity of the buffer memory 3. The multiplexer 53 selects the address to be delivered to the memory from the addresses delivered by registers 51 and 52 depending on the nature of the request, write or read, indicated by the signal
CE / L.

Les sorties 511 et 521 des registres d'adresse d'écriture et de lecture sont reliées respectivement à des entrées 60 et 61 d'un circuit de détermination du taux de remplissage 6. Le circuit 6 comporte un soustracteur effectuant la différence entre une adresse d'écriture et une adresse de lecture delivrées par les sorties 511 et 521. The outputs 511 and 521 of the write and read address registers are respectively connected to inputs 60 and 61 of a circuit for determining the filling rate 6. The circuit 6 comprises a subtractor making the difference between an address d 'write and a read address delivered by outputs 511 and 521.

Une sortie 62 du circuit 6 est reliée à une entrée 70 d'un circuit de sélection de fréquence de lecture 7 permettant, en fonction d'un signal de différence reçu par son entrée 70, d'activer sélectivement l'une de trois sorties 71, 72, 73. Le circuit 7 compare au moyen d'un comparateur la différence entre les adresses d'écriture et de lecture avec des valeurs stockées préalablement dans une mémoire et, en fonction du résultat des comparaisons, active l'une des sorties 71, 72, 73. An output 62 of circuit 6 is connected to an input 70 of a read frequency selection circuit 7 allowing, as a function of a difference signal received by its input 70, to selectively activate one of three outputs 71 , 72, 73. Circuit 7 compares by means of a comparator the difference between the write and read addresses with values previously stored in a memory and, depending on the result of the comparisons, activates one of the outputs 71 , 72, 73.

Les sorties 71, 72, 73 sont reliées respectivement à des entrées 811, 812, 813 d'un circuit de génération de fréquence de lecture variable par paliers 8 comprenant un circuit diviseur de fréquence programmable 51 à trois valeurs de diviseur N-1, N, N+1. The outputs 71, 72, 73 are respectively connected to inputs 811, 812, 813 of a circuit for generating a variable reading frequency in steps 8 comprising a programmable frequency divider circuit 51 with three divider values N-1, N , N + 1.

Une entrée 810 du circuit diviseur 81 reçoit par une sortie 800 d'un oscillateur 80 un signal à une fréquence prédéterminée. Le circuit diviseur 81 délivre par une sortie 814 un signal d'horloge
HL à une fréquence de lecture fi obtenue par division de la fréquence prédéterminée par la valeur sélectionnée N-1, ou N, ou N+1. La valeur de fréquence de lecture correspondant à la valeur N est appelée fréquence nominale FN, celle correspondant à la valeur
N+1 est appelée fréquence ralentie FRAL et celle correspondant à la valeur N-1 est appelée fréquence accélérée FACC.L'une des trois fréquences FN, FRAL et FACC à la sortie 814 du circuit diviseur est transmise, d'une part à une entrée 505 du circuit logique 50, d'autre part en tant que signal d'horloge, vers un circuit d'utilisation des données constitué par exemple par un convertisseur numérique-analogique (non représenté).An input 810 of the divider circuit 81 receives by an output 800 of an oscillator 80 a signal at a predetermined frequency. The divider circuit 81 delivers by an output 814 a clock signal
HL at a reading frequency fi obtained by dividing the predetermined frequency by the selected value N-1, or N, or N + 1. The reading frequency value corresponding to the value N is called the nominal frequency FN, that corresponding to the value
N + 1 is called the slowed down frequency FRAL and that corresponding to the value N-1 is called the accelerated frequency FACC. One of the three frequencies FN, FRAL and FACC at the output 814 of the divider circuit is transmitted, on the one hand to a input 505 of logic circuit 50, on the other hand as a clock signal, to a data usage circuit constituted for example by a digital-analog converter (not shown).

Les registres d'adresse d'écriture et de lecture 51 et 52 progressent de façon séquentielle et non-aléatoire et le non-dépassement en écriture et lecture de la capacité de ces registres, traditionnellement assuré par les informations mémoire vide et mémoire pleine, est ici assuré par le circuit de sélection de fréquence 7 qui maintient le déphasage entre l'écriture et la lecture dans des limites fixées initialement par l'utilisateur. La présence du multiplexeur d'adresse 53 permet à la mémoire vive 3 de fonctionner en simple accès, c'est-à-dire d'utiliser uniquement le registre d'adresse d'écriture 51 lorsque le signal de commande CE/L indique une écriture, et uniquement le registre d'adresse de lecture 52 lorsque le signal de commande indique une lecture.Le circuit 2 récupérant la fréquence d'horloge d'écriture peut être un circuit connu détectant par exemple des transitions dans le signal incident transmis dans la ligne 1 pour en déduire un rythme d'arrivée. On rappelle que le signal véhiculant les informations arrivant dans la ligne 1 est sporadique, à rythme élevé et à valeur moyenne faible.Par exemple, pour un signal vidéo, le rythme d'arrivée peut être de 280 Mbit/s pour une valeur moyenne de 70
Mbit/s ; l'horloge d'écriture est alors de 280 MHz et l'horloge de lecture de 70 MHz. Les valeurs des fréquences accélérée et ralentie sont telles qu'elles se trouvent à l'extérieur d'une plage maximale d'excursion en fréquence AF d'un oscillateur à une extrémité de transmission de la ligne 1, correspondant à la fréquence d'écriture fe de façon à être sûr de pouvoir corriger la fréquence de lecture fQ quelle que soit la fréquence d'écriture dans la plage de tolérance connue.The write and read address registers 51 and 52 progress sequentially and non-randomly and the non-exceeding in write and read capacity of these registers, traditionally ensured by the empty memory and full memory information, is here provided by the frequency selection circuit 7 which maintains the phase difference between writing and reading within limits initially set by the user. The presence of the address multiplexer 53 allows the RAM 3 to operate in single access, that is to say to use only the write address register 51 when the control signal CE / L indicates a write, and only the read address register 52 when the control signal indicates a read. Circuit 2 recovering the write clock frequency can be a known circuit detecting for example transitions in the incident signal transmitted in the line 1 to deduce an arrival rhythm. As a reminder, the signal conveying the information arriving in line 1 is sporadic, at high rate and at low average value. For example, for a video signal, the arrival rate can be 280 Mbit / s for an average value of 70
Mbit / s; the write clock is then 280 MHz and the read clock is 70 MHz. The values of the accelerated and slowed down frequencies are such that they lie outside a maximum range of excursion in frequency AF of an oscillator at a transmission end of line 1, corresponding to the writing frequency fe so as to be sure that the reading frequency fQ can be corrected whatever the writing frequency within the known tolerance range.

Le fonctionnement du dispositif constitue le procédé de synchronisation par rattrapage de fréquence qui va être explicité à l'aide des Figs. 2 et 3. The operation of the device constitutes the synchronization method by frequency catching up which will be explained with the aid of FIGS. 2 and 3.

La Fig.2 représente une variation du taux de remplissage de la mémoire tampon 3 en fonction du temps entre deux valeurs extrêmes T1 et T2 qui constituent respectivement des butées maximales et minimales, et des valeurs intermédiaires T3 et T4 qui constituent respectivement une butée de correction haute, et une butée de correction basse. Les valeurs T1 à T4 sont pré-enregistrées dans la mémoire incluse dans le circuit de sélection de fréquence de lecture 7. Initialement le taux' due remplissage de la mémoire 3 est située entre les deux butées extrêmes T1 et T2 de la mémoire. Dans le cas de la Fig.2, où la fréquence de lecture fi est supérieure à la fréquence d'écriture fe des informations dans la mémoire 3, celle-ci est vidée progressivement jusqu'à atteindre la butée minimale T2.Lorsque le taux de remplissage instantané atteint la butée T2 correspondant au taux minimum autorisé, on en déduit que la lecture est trop rapide et le circuit de sélection 7 sélectionne la valeur N+1 afin que la fréquence fi soit égale à la fréquence ralentie FRAL, ce qui a pour effet immédiat d'augmenter le taux de remplissage. La valeur de la fréquence ralentie FRAL est maintenue jusqu'à ce que la butée intermédiaire haute T3 qui sert de limite de correction haute soit atteinte. A ce stade, le circuit 7 sélectionne la valeur N afin que fi soit égale à la fréquence nominale FN, que l'on sait trop élevée et qui va donc provoquer la même dérive de phase qu'initialement. Le taux de remplissage va donc atteindre à nouveau la butée minimale T2 et la correction est à nouveau appliquée. Fig. 2 represents a variation of the filling rate of the buffer memory 3 as a function of the time between two extreme values T1 and T2 which constitute maximum and minimum stops respectively, and intermediate values T3 and T4 which constitute respectively a correction stop high, and a low correction stop. The values T1 to T4 are prerecorded in the memory included in the reading frequency selection circuit 7. Initially the rate due of filling of the memory 3 is located between the two extreme stops T1 and T2 of the memory. In the case of FIG. 2, where the reading frequency fi is higher than the writing frequency fe of the information in the memory 3, the latter is emptied gradually until reaching the minimum stop T2. When the rate of instantaneous filling reaches the stop T2 corresponding to the minimum authorized rate, it is deduced therefrom that the reading is too fast and the selection circuit 7 selects the value N + 1 so that the frequency fi is equal to the slowed down frequency FRAL, which has for immediate effect of increasing the filling rate. The value of the slowed down frequency FRAL is maintained until the high intermediate stop T3 which serves as the high correction limit is reached. At this stage, circuit 7 selects the value N so that fi is equal to the nominal frequency FN, which is known to be too high and which will therefore cause the same phase drift as initially. The filling rate will therefore again reach the minimum stop T2 and the correction is again applied.

La Fig.3 représente le cas inverse, c'est-à-dire le cas où- la fréquence nominale de lecture est trop lente et provoque une dérive de phase qui va faire atteindre la butée T1 au taux de remplissage. Fig.3 shows the opposite case, that is to say the case where- the nominal reading frequency is too slow and causes a phase drift which will cause the stop T1 to reach the filling rate.

Dès que cette butée est atteinte, le circuit de sélection de fréquence 7 sélectionne la valeur N-l pour que le circuit diviseur de fréquence 81 délivre la fréquence accélérée FACC jusqu'au moment où le taux de remplissage atteint la butée de correction basse T4.As soon as this stop is reached, the frequency selection circuit 7 selects the value N-1 so that the frequency divider circuit 81 delivers the accelerated frequency FACC until the filling rate reaches the low correction stop T4.

A cet instant, le circuit 7 sélectionne la valeur N et donc le circuit 81 délivre la fréquence nominale FN et les opérations décrites précédemment sont réitérées.At this instant, the circuit 7 selects the value N and therefore the circuit 81 delivers the nominal frequency FN and the operations described above are repeated.

Ainsi le procédé permet de traiter des paquets dont l'arrivée est sporadique alors que la restitution de ceux-ci est continue, sans pour autant nécessiter une relecture de tout ou partie de la mémoire tampon. Thus, the method makes it possible to process packets whose arrival is sporadic while the restitution of these is continuous, without however necessitating a re-reading of all or part of the buffer memory.

Claims

1 - Frequency catching synchronization method according to which digital data is written in a buffer memory (3) at a writing frequency (Fe) independent of a reading frequency (FQ) at which the data is read in the memory, characterized in that it further comprises the following steps

determination of an instantaneous filling rate of the buffer memory (3),

comparison of the filling rate with minimum and maximum values (T1, T2), and

correction of the reading frequency according to the result of the comparison.

2 - Method according to claim 1, characterized in that the frequency correction is carried out in steps between a nominal frequency (FN), an accelerated frequency (FACC) greater than the nominal frequency and a slowed frequency (FRAL) less than the nominal frequency.

3 - Method according to one of claims 1 or 2, characterized in that the correction step decreases the reading frequency (fi) compared to a nominal frequency (FN) corresponding to the writing frequency when the rate filling rate reaches the minimum value (T2), maintains the reading frequency at a slower frequency (FRAL) as long as the filling rate has not returned to a high intermediate value (T3) between the minimum values (T2) and maximum (T1) and restores the nominal reading frequency (FN) as soon as the high intermediate value (T3) is reached.

4 - Method according to any one of claims 1 to 3, characterized in that the correction step increases the reading frequency (fi) compared to a nominal frequency (FN) corresponding to the writing frequency when the filling rate reaches the maximum value (T1), maintains the reading frequency at an accelerated frequency (FACC) as long as the filling rate has not returned to a low intermediate value (T4) between the minimum values (T2) and maximum (T1) and restores the nominal reading frequency (FN) as soon as the low intermediate value (T4) is reached.

5 - Device for implementing the method according to any one of claims 1 to 4, comprising means (2) for recovering the write frequency (fe) from incoming digital data, a buffer memory (3) storing the data at the writing frequency (fe), logic means (50) for controlling independent writing and reading of data in the memory, and means (51, 52) incremented by the logic means for establishing addresses instantaneous write and read memory, characterized in that it comprises means (6) for calculating the filling rate from instant write and read addresses, means (7) for comparing the rate filling calculated with minimum and maximum values (T1, T2) in order to provide a comparison result (N-1, N, N + 1), and means (8) for modifying the reading frequency (fQ) in stages according to the comparison result in order to apply a reading frequency modified (fl) with logical means (50).

6 - Device according to claim 5, characterized in that the means for modifying (8) comprise an oscillator (80) and a programmable frequency divider circuit (81) 'dividing a frequency supplied by the oscillator according to said result of comparison, said result having three values (N-1, N, N + 1), one of the three values being equal to the average of the other two and corresponding to the average writing frequency (Fe).

7 - Device according to claim 5 or 6, characterized in that the means for comparing (7) compare the filling rate also calculated at two high and low intermediate values (T3, T4) between the minimum and maximum values (T1 , T2).