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DE69800514T2 - Leiterplatte mit primären und sekundären Durchgangslöchern - Google Patents

Leiterplatte mit primären und sekundären Durchgangslöchern

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Publication number
DE69800514T2
DE69800514T2 DE69800514T DE69800514T DE69800514T2 DE 69800514 T2 DE69800514 T2 DE 69800514T2 DE 69800514 T DE69800514 T DE 69800514T DE 69800514 T DE69800514 T DE 69800514T DE 69800514 T2 DE69800514 T2 DE 69800514T2
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DE
Germany
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electrical contacts
group
carrier material
holes
chip carrier
Prior art date
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DE69800514T
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English (en)
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Irving Memis
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
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Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
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Application granted granted Critical
Publication of DE69800514T2 publication Critical patent/DE69800514T2/de
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Description

  • Die vorliegende Erfindung bezieht sich auf eine verbesserte, mehrschichtige, gedruckte Leiterplatte, die in der Lage ist, einen hohen Grad an Verdrahtungsdichte zu erreichen.
  • Mit zunehmender Kompaktheit moderner Chipträger wird es immer schwieriger, die Träger mit den darunter liegenden Leiterplatten zu verbinden ohne benachbarte elektrische Kontakte kurzzuschließen. Dementsprechend ist es wünschenswert, eine neue Konstruktion für Leiterplatten zu entwickeln, die eine noch größere Verdrahtungsdichte zulässt als es in der Vergangenheit möglich war.
  • Entsprechend einem Aspekt der vorliegenden Erfindung wird eine mehrschichtige Leiterplatte zur Aufnahme eines Chipträgers bereitgestellt, der eine dichte Anordnung von in einem Gittermuster angeordneten elektrischen Kontakten aufweist, welche die Verdrahtungsdichte optimiert, wobei die Leiterplatte Folgendes umfasst:
  • ein mehrschichtiges, elektrisch isolierendes Trägermaterial mit oberen, unteren und inneren Oberflächen;
  • eine Vielzahl elektrischer Kontakte auf der oberen Oberfläche zur Verbindung mit den elektrischen Kontaktflächen des Chipträgers, so dass die elektrischen Kontakte eine erste und eine zweite Gruppe elektrischer Kontakte bilden, wobei ein gegebener Bereich dem Gitter der Kontaktflächen auf dem Chipträger entspricht;
  • eine Vielzahl primärer Durchgangslöcher in einem interstitiellen Muster innerhalb des gegebenen Bereiches, durch das Trägermaterial unter dem Gitter des Chipträgers hindurch, die von der oberen Oberfläche bis zu einer dritten Gruppe elektrischer Kontakte auf der unteren Oberfläche des Trägermaterials reichen;
  • eine Vielzahl sekundärer Durchgangslöcher durch das Trägermaterial hindurch, außerhalb des vom interstitiellen Muster ausgefüllten Bereiches unter dem Gitter des Chipträgers, die von einer Oberfläche des Trägermaterials bis zu einer anderen Oberfläche des Trägermaterials reichen;
  • eine vierte Gruppe elektrischer Kontakte auf der unteren Oberfläche des Trägermaterials, die mit den sekundären Durchgangslöchern verbunden sind, wobei die erste Gruppe elektrischer Kontakte mit den primären Durchgangslöchern verbunden ist und die zweite Gruppe elektrischer Kontakte mit den sekundären Durchgangslöchern auf einer Oberfläche des Trägermaterials verbunden ist; und wobei die sekundären Durchgangslöcher mit der vierten Gruppe elektrischer Kontakte durch Verdrahtung auf einer der Oberflächen des Trägermaterials verbunden sind.
  • Das Verbinden von nur einigen der Chipträger-Kontaktflächen mit Durchgangslöchern innerhalb des durch den Chipträger festgelegten Gitters vergrößert den Abstand zwischen benachbarten Durchgangslöchern in diesem Bereich und erlaubt somit die Unterbringung von mehr Leiterbahnen und größeren Leiterbahnbreiten, Zwischenräumen und Anschlußflecken in diesen Bereichen zwischen benachbarten Durchgangslöchern. Dies wiederum ermöglicht eine höhere Verdrahtungsdichte und Flexibilität. Das Verbinden der übrigen Chipträger-Kontaktflächen mit Durchgangslöchern, die sich außerhalb des Chipträger-Gitters befinden, erlaubt dichtere Anordnungen auf dem Chipträger und trägt dadurch zur Kompaktheit bei. Als ein Ergebnis hiervon können Verdrahtungsdichte und Flexibilität durch den Einsatz von nicht durchgehenden Durchkontaktierungen (blind vias) wesentlich verbessert werden, während gleichzeitig die Kompaktheit der Vorrichtung insgesamt erhalten bleibt.
  • Die vorliegende Erfindung ist leichter verständlich unter Bezugnahme auf die folgenden Zeichnungen:
  • Fig. 1 ist eine schematische Darstellung eines Längsschnitts von einem Teil einer mehrschichtigen Leiterplatte, die gemäß der vorliegenden Erfindung ausgeführt ist, wobei auf die Leiterplatte ein Chipträger mit hoher Dichte montiert ist;
  • Fig. 2 ist eine Ansicht ähnlich der in Fig. 1, zeigt jedoch zusätzliche Schichten dielektrischen Materials und eine Schaltung gemäß dieser Erfindung;
  • Fig. 3 ist eine schematische Darstellung der Anordnung der elektrischen Kontaktflächen auf der Leiterplatte, so dass diese mit den Kontakten auf einem Chipträger gepaart sind;
  • Fig. 4 ist eine schematische Draufsicht auf die innere Struktur, welche die Anordnung der primären Durchgangslöcher in der Leiterplatte von Fig. 1 veranschaulicht, die sich innerhalb des vom Chipträger aus Fig. 1 festgelegten Gitters befinden;
  • Fig. 5 ist eine schematische Draufsicht auf die innere Struktur ähnlich wie Fig. 3, welche die Durchgangslöcher zeigt, die sich innerhalb sowie außerhalb des interstitiellen Gitters befinden. Unter Bezugnahme auf Fig. 1 ist eine neue mehrschichtige Leiterplatte (allgemein als 10 bezeichnet) gemäß der vorliegenden Erfindung aus drei Schichten 12, 13 und 14 eines elektrisch isolierenden Materials wie z. B. FR4, einem glasfaserverstärkten Epoxid, zusammengesetzt. Schicht 12 hat eine obere Oberfläche 15, Schicht 14 hat eine untere Oberfläche 16, und zwei innere Zwischenschichten 17 und 18 sind jeweils zwischen den Schichten 12/13 und 13/14 festgelegt. Des Weiteren umfasst die Leiterplatte 10 eine Vielzahl elektrischer Kontakte 20 auf der Oberfläche 15 des Trägermaterials. Diese Kontakte 20 sind im Muster der Kontakte auf dem anzubringenden I/C- Chipträger angeordnet, welches im Folgenden auch als Gitter bezeichnet wird. Einige der Kontakte 20 sind durch nicht durchgehende Durchkontaktierungen 21 mit direkt darunter liegenden, gefüllten, metallisierten Durchgangslöchern 22 verbunden. Diese Löcher 22 können an Oberfläche 18 aufhören oder, wie in Fig. 1 dargestellt, weiter durchgehen bis Oberfläche 16. Diese Löcher 22 werden gelegentlich als primäre Löcher bezeichnet. Andere der Kontakte 20 sind über Durchkontaktierungen 21 mit der Verdrahtung 24 auf der Oberfläche 17 oder 18 verbunden, welche ihrerseits mit den metallisierten Durchgangslöchern 26 verbunden ist, die entweder ganz durch das Trägermaterial oder von einer der Oberflächen 15, 16, 17 oder 18 zu einer anderen Oberfläche reichen können. Außerdem können verdrahtende Leiterbahnen 24 auf jeder der Oberflächen 15, 16, 17 und 18 bereitgestellt werden, um die Löcher 22 oder 26, die Durchkontaktierungen 21 oder die Kontaktflächen 20 untereinander zu verbinden. Der Abstand zwischen den Löchern 22 und 26 läßt eine solche Verdrahtung, wie nachfolgend erklärt, zu. Wie nun im Detail erläutert wird, befinden sich die metallisierten Durchgangslöcher 22 innerhalb des Gittermusters des Chipträgers, und die metallisierten Durchgangslöcher 26 liegen außerhalb des Gittermusters. Fig. 2 veranschaulicht, dass das Element 13 aus mehreren Schichten dielektrischen Materials bestehen und mehrere verdrahtungsschichten 24 enthalten kann, die mit den metallisierten Durchgangslöchern 22 und 26 verbunden sind. Die Kontakte 27 auf der unteren Oberfläche 16 stehen zur Verfügung, um zu ermöglichen, dass Lötperlen 28 die Leiterplatte 10 mit den Kontaktflächen 29 auf den Komponenten verbinden (nicht abgebildet). (Ähnliche Verbindungen werden bei der Ausführung von Fig. 1 gemacht.) Dies gestattet, einen Chipträger hoher Dichte mit einer Trägermaterialoberfläche zu verbinden, und die elektrischen Verbindungen gehen von den metallisierten Durchgangslöchern aus, die über das interstitielle Gittermuster hinaus verteilt sind, was mehr Raum für Verdrahtung auf den Oberflächen 15 und 16 und mehr Raum für Verdrahtung im Inneren von Element 13 erlaubt.
  • Auf die Leiterplatte 10 ist ein Chipträger 30 mit hoher Dichte montiert. Auf seiner unteren Oberfläche 32 gibt der Chipträger 30 eine dichte Anordnung von elektrischen Kontakten 34 vor, die in einem von den elektrischen Kontaktflächen 34 in der Baugruppe festgelegten Gittermuster 44 angeordnet sind (siehe Fig. 3, 4 und 5). Lötperlen 35 verbinden die Kontaktflächen 34 mit den Kontaktflächen 20. Die Kontaktflächen 34 sind dicht in einer Anordnung zusammengepackt und, in der besonderen dargestellten Ausführung, in Spalten 36 und dazu rechtwinkligen Reihen 38 angeordnet (Fig. 3). Die Kontaktflächen 34 befinden sich in derselben Anordnung wie die Kontakte 20 auf der Oberfläche 15 des Trägermaterials.
  • Wie des Weiteren in Fig. 3 veranschaulicht wird, sind die elektrischen Kontaktflächen 34 in zwei Gruppen, Gruppe A und Gruppe B, angeordnet. Im Besonderen sind die elektrischen Kontaktflächen 34 so angeordnet, dass benachbarte Kontaktflächen jeder Spalte und benachbarte Kontaktflächen jeder Reihe in unterschiedlichen Gruppen sind. Dies wird in Fig. 3 dargestellt, welche erkennen läßt, dass die zwei elektrischen Kontaktflächen 34, die direkt neben der elektrischen "B"-Kontaktfläche 34 in der Spalte 40 liegen, in Gruppe A sind und die zwei elektrischen Kontaktflächen 34, die direkt neben der elektrischen "B"- Kontaktfläche 34 in der Reihe 42 liegen, ebenfalls in Gruppe A sind. Die Kontaktflächen beider Gruppen, A und B, können mit Oberfläche 17 über nicht durchgehende Durchkontaktierungen verbunden werden.
  • Gemäß der vorliegenden Erfindung sind die Durchgangslöcher oder primären Löcher 22 in einem interstitiellen Muster oder einer Anordnung entsprechend der Anordnung 32 der elektrischen Kontaktflächen 34 des Chipträgers 30 angeordnet. Mit "interstitieller Anordnung" ist gemeint, dass die Elemente der Anordnung in Reihen und Spalten angeordnet sind, so dass die Elemente in einer Spalte von den Elementen in benachbarten Spalten etwa um den halben Anstand der Elemente innerhalb einer Spalte versetzt sind. Mit "entsprechend der Anordnung 32" ist gemeint, dass die primären Durchgangslöcher 22 mit ausgewählten elektrischen Kontaktflächen 34 des Chipträgers 30 eine Linie bilden oder fluchten - insbesondere mit den elektrischen "B"- Kontaktflächen 34 des Chipträgers in der abgebildeten speziellen Ausführung.
  • Dies wird veranschaulicht in Fig. 4, welche das Muster der primären Durchgangslöcher 22 in der Leiterplatte 10 zeigt, wie es in der mittleren Schicht 13 zu sehen ist. Wie aus dieser Figur ersichtlich, ist jedes der primären Durchgangslöcher 22 auf die gleiche Weise in einer Spalte und einer Reihe angeordnet wie die elektrischen Kontaktflächen 34 des Chipträgers 30.
  • Außerdem sind die primären Durchgangslöcher 22 so angeordnet, dass sie mit den entsprechenden elektrischen Kontaktflächen 34 des Chipträgers fluchten. Da die primären Durchgangslöcher 22 jedoch zueinander versetzt sind, so dass sie eine entsprechende interstitielle Anordnung bilden, beträgt die Anzahl der primären Durchgangslöcher 22 etwa die Hälfte der Zahl der elektrischen Kontaktflächen 34 des Chipträgers. Somit fluchten die primären Durchgangslöcher 22 nur mit jeder zweiten elektrischen Kontaktfläche 34 des Chipträgers 30 aus, im Besonderen nur nach elektrischen "B"-Kontaktflächen 34 des Chipträgers 30 in der abgebildeten Ausführung.
  • Durch diese Anordnung sind etwa die Hälfte der elektrischen Kontaktflächen 34 des Chipträgers 30, d. h. alle "B"- Kontaktflächen, mit denjenigen primären Durchgangslöchern 22 der Leiterplatte, die direkt unter den "B"-Kontaktflächen 34 liegen, elektrisch verbunden. Diese Löcher 22 sind im Gitter 44 enthalten, welches die äußere Grenze der Kontaktflächen 34 des Chipträgers 30 darstellt. Dies lässt ungefähr die Hälfte der restlichen elektrischen Kontakte des Chipträgers 30, d. h. alle "A"-Kontakte, für eine elektrische Verbindung auf andere Weise übrig. (Dies ist so zu verstehen, dass mehr oder weniger als die Hälfte mit den Löchern 22 verbunden werden kann, eine typische Konfiguration ist jedoch die Hälfte".)
  • Gemäß der vorliegenden Ausführung sind diese elektrischen "A"- Kontakte über nicht durchgehende Durchkontaktierungen 21 mit Verdrahtungsleitungen oder Leiterbahnen 24 verbunden, und/oder mehrere zusätzliche oder zweite Verdrahtungsschichten, die nicht auf den Oberflächen 15, 16, 17 und 18 zu sehen sind, sind verbunden mit den sekundären Durchgangslöchern 26, die sich außerhalb des Gitters 44 befinden. Dies wird veranschaulicht in Fig. 5, welche zeigt, dass die metallisierten Durchgangslöcher 26 außerhalb des interstitiellen Musters im Gitter 44 liegen. Dieses kann entsprechend der vorliegenden Erfindung durch jedes konventionelle Mittel erreicht werden. Beispielsweise können für diesen Zweck die Techniken der Surface Mount Technology (SMT) sowie die in U. S. -Patent Nr. 5,424,492, U. S. -Patent Nr. 5,451,721 und U. S. -Patent Nr. 5,487,218 beschriebenen Techniken für nicht durchgehende Durchkontaktierungen verwendet werden. Die Darlegungen dieser Patente sind durch die Bezugnahme Bestandteil des vorliegenden Dokuments.
  • Zur Maximierung von Verdrahtungsdichten sind in der Vergangenheit viele Ansätze gemacht worden. Wenn Durchgangslöcher, so wie die primären Durchgangslöcher 22, zu dicht gepackt werden, kann die maximale Anzahl und Breite der Leiterbahnen, die zwischen benachbarten Löchern untergebracht werden können, erheblich verringert werden, insbesondere in Zwischenebenen sowie in der unteren Oberfläche der Leiterplatte. Dies ist ein besonderes Problem, wenn die Leiterplatte so konstruiert ist, dass die meisten, wenn nicht alle Durchkontaktierungen in der Platte innerhalb des Gitters des Chipträgers gebildet oder "abgesenkt" werden. Das Anordnen von einigen Durchgangslöchern in einer interstitiellen Anordnung innerhalb des Gitters und anderen außerhalb, so wie oben beschrieben, verringert dieses Problem erheblich, da zwischen benachbarten Durchgangslöchern beträchtlich mehr Platz zur Verfügung steht.
  • Aus diesem Grund wird es einleuchten, dass eine Anordnung der Durchgangslöcher 26 außerhalb der interstitiellen Anordnung der primären Durchgangslöcher 22 eine ausreichende Vergrößerung der Zwischenräume zwischen allen benachbarten Durchgangslöchern der Vorrichtung erlaubt. Gleichzeitig erhält sie die Geometrie der Vorrichtung im Ganzen so kompakt wie möglich. Folglich wird bei der Verdrahtung der Komponenten das angestrebte Ziel einer höheren Flexibilität und größeren Dichte ohne übermäßige Zunahme der Gesamtgröße der Vorrichtung erreicht. Dies erweist sich in modernen elektronischen Komponenten, bei denen Miniaturisierung ein ständiges Ziel darstellt, als besonders vorteilhaft.
  • Zusammenfassend wird beschrieben, dass eine Leiterplatte zur Verfügung gestellt wird, die auf der Oberfläche Kontakte aufweist, welche zur Verbindung mit Kontaktflächen auf einem Chipträger, die von einem Gitter begrenzt werden, entsprechend angeordnet sind. In der Leiterplatte steht eine Vielzahl primärer Durchgangslöcher zur Verfügung, die sich innerhalb des Gitters befinden und mit darüber liegenden Chip-Kontaktflächen elektrisch verbunden sind. Eine Vielzahl sekundärer Durchgangslöcher steht zur Verfügung, die sich außerhalb des Gitters befinden und mit dem Inneren der Chip-Kontaktflächen elektrisch verbunden sind.
  • Obwohl im Vorstehenden lediglich wenige Ausführungen der vorliegenden Erfindung beschrieben worden sind, sollte es klar sein, dass viele Modifikationen gemacht werden können, ohne vom geistigen Inhalt und Umfang der Erfindung abzuweichen. Obwohl beispielsweise in der vorangegangenen Beschreibung die interstitiellen Anordnungen von Fig. 3 und 4 als aus orthogonal verlaufenden Reihen und Spalten zusammengesetzt dargestellt sind, sollte einleuchten, dass eine interstitielle Anordnung aus Reihen und Spalten zusammengesetzt sein kann, die in einem spitzen Winkel zueinander oder sogar in einem Kreis angeordnet sind. Außerdem sollte es klar sein, dass die Löcher 26 auch gefüllte, metallisierte Durchgangslöcher sein können, entsprechend den Löchern 22. Alle diese Modifikationen sollen im Umfang der vorliegenden Erfindung enthalten sein, welcher nur durch die folgenden Ansprüche begrenzt wird:

Claims (10)

1. Mehrschichtige Leiterplatte (10) zur Aufnahme eines Chipträgers (30), der eine dichte Anordnung von in einem Gittermuster (44) angeordneten elektrischen Kontakten aufweist, welche die Verdrahtungsdichte optimiert, wobei die Leiterplatte Folgendes umfasst:
Ein mehrschichtiges, elektrisch isolierendes Trägermaterial (12, 13, 14) mit oberen (15), unteren (16) und inneren Oberflächen (17, 18);
eine Vielzahl elektrischer Kontakte (20) auf der oberen Oberfläche (15) zur Verbindung mit den elektrischen Kontaktflächen (34) des Chipträgers, so dass die elektrischen Kontakte eine erste und eine zweite Gruppe elektrischer Kontakte bilden, die sich in einem gegebenen Bereich entsprechend dem Gitter (44) der Kontaktflächen auf dem Chipträger (30) befinden;
eine Vielzahl primärer Durchgangslöcher (22) in einem interstitiellen Muster innerhalb des gegebenen Bereiches, durch das Trägermaterial unter dem Gitter (44) des Chipträgers hindurch, die von der oberen Oberfläche bis zu einer dritten Gruppe elektrischer Kontakte auf der unteren Oberfläche des Trägermaterials reichen;
eine Vielzahl sekundärer Durchgangslöcher (26) durch das Trägermaterial hindurch, außerhalb des vom interstitiellen Muster ausgefüllten Bereiches des Chipträgers unter dem Gitter des Chipträgers, die von einer Oberfläche des Trägermaterials bis zu einer anderen Oberfläche des Trägermaterials reichen;
eine vierte Gruppe elektrischer Kontakte (27) auf der unteren Oberfläche (16) des Trägermaterials, die mit den sekundären Durchgangslöchern verbunden sind;
wobei die erste Gruppe elektrischer Kontakte (20) mit den primären Durchgangslöchern (22) verbunden ist und die zweite Gruppe elektrischer Kontakte mit den sekundären Durchgangslöchern auf einer Oberfläche des Trägermaterials verbunden ist; und
wobei die sekundären Durchgangslöcher (26) mit der vierten Gruppe elektrischer Kontakte mittels Verdrahtung (24) auf einer der Oberflächen (15, 16, 17, 18) des Trägermaterials (10) verbunden sind.
2. Leiterplatte gemäß Anspruch 1, wobei die Vielzahl elektrischer Kontakte (20) auf der oberen Oberfläche (15) so angeordnet ist, dass die elektrischen Kontakte Spalten und Reihen bilden und elektrische Kontakte der ersten Gruppe nicht direkt mit elektrischen Kontakten der zweiten Gruppe benachbart sind.
3. Leiterplatte gemäß Anspruch 2, wobei die Reihen und Spalten, welche von den elektrischen Kontakten (20) auf der oberen Oberfläche (11) gebildet werden, orthogonal sind.
4. Leiterplatte gemäß Anspruch 2 oder 3, wobei die vierte Gruppe elektrischer Kontakte mit den sekundären Durchgangslöchern über Durchkontaktierungen (via) (21) Verbunden ist.
5. Leiterplatte gemäß Anspruch 2, 3 oder 4, wobei die sekundären Durchgangslöcher eine Schicht vor der unteren Oberfläche des Trägermaterials aufhören und mit den elektrischen Kontakten (27) auf der unteren Oberfläche des Trägermaterials durch eine einschichtige Durchkontaktierung (one layer via) verbunden sind.
6. Verfahren zur Herstellung einer mehrschichtigen Leiterplatte (10) gemäß einem der Ansprüche 1 bis 5, zur Aufnahme eines Chipträgers (30), der eine dichte Anordnung von in einem Gittermuster (44) angeordneten elektrischen Kontaktflächen aufweist, welches die Verdrahtungsdichte optimiert, wobei dieses Verfahren folgende Schritte umfasst:
Bereitstellung eines mehrschichtigen, elektrisch isolierenden Trägermaterials (12, 13, 14) mit oberen (15), unteren (16) und inneren Oberflächen (17, 18);
Bildung einer Vielzahl von elektrischen Kontakten (20) auf der oberen Oberfläche (15), zur Verbindung mit den elektrischen Kontaktflächen (34) des Chipträgers, so dass die elektrischen Kontakte eine erste und zweite Gruppe von elektrischen Kontakten mit einem gegebenen Bereich entsprechend dem Gitter (44) der Kontaktflächen auf dem Chipträger (30) bilden;
Bildung einer Vielzahl von primären Durchgangslöchern (22) in einem interstitiellen Muster innerhalb des gegebenen Bereiches, durch das Trägermaterial unter dem Gitter (44) des Chipträgers hindurch, die von der oberen Oberfläche (15) bis zu einer dritten Gruppe elektrischer Kontakte auf der unteren Oberfläche des Trägermaterials reichen;
Bildung einer Vielzahl von sekundären Durchgangslöchern (26) durch das Trägermaterial hindurch, außerhalb des vom interstitiellen Muster ausgefüllten Bereichs des Chipträgers unter dem Gitter des Chipträgers, die von einer Oberfläche des Trägermaterials bis zu einer anderen Oberfläche des Trägermaterials reichen;
Bildung einer vierten Gruppe von Verbindungen (27) auf der unteren Oberfläche (16) des Trägermaterials;
Verbinden der ersten Gruppe elektrischer Kontakte (20) mit den primären Durchgangslöchern (22) und Verbinden der zweiten Gruppe elektrischer Kontakte mit den sekundären Durchgangslöchern mittels einer Verdrahtung, die sich auf einer Oberfläche des Trägermaterials befindet; und
Verbinden der sekundären Durchgangslöcher (26) mit der vierten Gruppe elektrischer Kontakte mittels Verdrahtung (24) auf einer der Oberflächen (15, 16, 17, 18) des Trägermaterials (10).
7. Verfahren gemäß Anspruch 6, wobei die Vielzahl elektrischer Kontakte (20) auf der oberen Oberfläche (15) so angeordnet ist, dass die elektrischen Kontakte Spalten und Reihen bilden und elektrische Kontakt der ersten Gruppe nicht direkt mit elektrischen Kontakten der zweiten Gruppe benachbart sind.
8. Verfahren gemäß Anspruch 6 oder 7, wobei die elektrischen Kontakte (20) auf der oberen Oberfläche (15) Reihen und Spalten bilden, die orthogonal verlaufen.
9. Verfahren gemäß Anspruch 6, 7 oder 8, wobei die zweite Gruppe elektrischer Kontakte (20) mit den sekundären Durchgangslöchern über Durchkontaktierungen (21) verbunden ist.
10. Verfahren gemäß Anspruch 6, 7, 8 oder 9, wobei die sekundären Durchgangslöcher (26) eine Schicht vor der unteren Oberfläche des Trägermaterials aufhören und mit der vierten Gruppe elektrischer Kontakte (27) auf der unteren Oberfläche des Trägermaterials über eine einschichtige Durchkontaktierung verbunden sind.
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