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Korrekturschaltung
für Gleichspannungsoffset
mit Gleichspannungsregelungsschleife und Gleichspannungsblockierungsschaltung
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Die
vorliegende Erfindung bezieht sich auf eine Korrekturschaltung für Gleichspannungsoffset mit
einer Gleichspannungsoffsetregelungsschleife, verkörpert durch:
- – eine
Summieranordnung mit einem Signalstreckeneingang, einem Gleichspannungsregelungseingang
und einem Summierausgang; und
- – ein
Offsetbestimmungsmittel, das zwischen dem Summierausgang und dem
Gleichspannungsregelungseingang der Summieranordnung vorgesehen
ist.
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Die
vorliegende Erfindung bezieht sich ebenfalls auf einen Empfänger mit
einer derartigen Gleichspannungsoffsetkorrekturschaltung.
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Eine
derartige Gleichspannungsoffsetkorrekturschaltung ist aus US-A-5.422.889 (=EP-A-0
594 894) bekannt. Die bekannte Gleichspannungsoffsetkorrekturschaltung,
die in den beiden Quadraturstrecken der Basisbandschaltung in einem
DC-Empfänger
vorgesehen ist, umfasst eine erste Gleichspannungsoffsetregelschleife.
Die erste Gleichspannungsoffsetregelschleife umfasst eine Summieranordnung
mit einem analogen Basisbandsignaleingang, wenigstens einem Gleichspannungsregeleingang
und einen Summierausgang; einen Analog-Digital-Wandler, der mit
dem Summierausgang der Summieranordnung gekoppelt ist und einen
Analog-Digital-Wandlerausgang hat; ein den Offset bestimmendes Mittel
in Form einer Mittelwertbestimmungsschaltung, die mit dem Analog-Digital-Wandlerausgang
gekoppelt ist; und einen Digital-Analog-Wandler, der zwischen dem
den Offset bestimmenden Mittel und dem wenigstens einen Gleichspannungsregeleingang
der Summieranordnung vorgesehen ist. Dem einen Gleichspannungsregeleingang
wird ein den Offset darstellendes Signal zugeführt, das von dem Offset hergeleitet
wird, der durch die Mittelwertbestimmungsschaltung bestimmt wird, und/oder
von dem Offset, der aus Speichermitteln ausgelesen worden ist, die
in der Basisbandschaltung vorhanden sind. Der Direktumwandlungsempfänger umfasst
ebenfalls eine zweite Gleichspannungsoffsetsteuerschleife mit einer
Reihenschaltung aus einer Vergleichsschaltung, die als ein etwas
anderer Analog-Digital-Wandler funktioniert und einem weiteren Digital-Analog-Wandler
zum Schaffen eines weiteren Offsetausgleichsignals, das zum weiteren Ausgleichen
eines Gleichspannungsoffsets einem zweiten Gleichspannungsregeleingang
der Summieranordnung zugeführt
wird.
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Zwecks
einer einwandfreien Kompensation von Offsets, herrührend von
einer Anzahl möglicher Gleichspannungsoffsetquellen,
wie Speisespannungsschwankungen und Temperaturschwankungen, sollen
die beiden Gleichspannungsoffsetsteuerschaltungen sehr genau implementiert
und gesteuert werden. Die Genauigkeit der Gleichspannungsoffsetkompensation
ist insbesondere Abhängig
von der Genauigkeit der jeweiligen Digital-Analog-Wandler in dem Steuerteil der
Gleichspannungsoffsetregelschleifen abhängig. Je größer diese letztere Genauigkeit,
umso höher
sind die Komplexität,
die Kosten, die Chip-Fläche und
der Energieverbrauch dieser Wandler. Dies setzt der speziell möglichen
Genauigkeit und folglich den Spezifikationen der Art von Empfängern, wie
Niedrig-ZF-Empfängern,
nahezu Null-ZF-Empfängern
und Null-ZF-Empfängern,
die zur Zeit sehr beliebt werden, Grenzen.
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Deswegen
ist es u. a. eine Aufgabe der vorliegenden Erfindung eine Gleichspannungsoffsetkorrekturschaltung
zur Anwendung beispielsweise in einem Empfänger zu schaffen, die verringerte
Anforderungen an die Gleichspannungsoffsetregelschleife setzt, während sie
dennoch bessere Gleichspannungsoffsetspezifikationen schafft.
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Dazu
weist die Gleichspannungsoffsetkorrekturschaltung nach der vorliegenden
Erfindung das Kennzeichen auf dass die Gleichspannungsoffsetkorrekturschaltung
weiterhin eine Gleichspannungsblockierungsschaltung aufweist, die
mit dem Summierausgang der Summieranordnung vorgesehen ist und einen
Gleichspannungsblockierungsausgang aufweist zum Liefern eines Offset-korrigierten
Ausgangssignals.
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Überraschenderweise
hat es sich herausgestellt, dass dadurch, dass eine Gleichspannungssperrschaltung
in der Signalstrecke vorgesehen wird, die strengen Anforderungen,
die an die Spezifikationen der Gleichspannungsoffsetregelschleife
gestellt werden um eine entsprechende Gleichspannungsoffsetkorrekturwirkung
zu liefern, wesentlich reduziert werden können. Es sei bemerkt, dass
Anwendung der Gleichspannungssperrschaltung in Kombination mit der
oben genannten Gleichspannungsschleife dagegen zu ähnlichen
geringeren Anforderungen führt,
die an die Spezifikationen der Gleichspannungssperrschaltung, sowie
an die Spezifikationen der Gleichspannungsoffsetregelschleife gestellt
werden. Insbesondere kann die Größenordnung
der Gleichspannungsfilterkennlinien der Gleichspannungssperrschaltung
oder in dem betreffenden Fall die Auflösung der Gleichspannungsfilterkennlinien reduziert
werden, was Chip-Fläche
spart. Weiterhin führt
die reduzierte Größenordnung
zu einer kürzeren
Reaktionszeit der Gleichspannungssperrschaltung, was die Datenübertragungsrate
eines Empfängers
verbessert, der mit einer derartigen Offsetkorrekturschaltung versehen
ist.
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Die
Gleichspannungssperrschaltungen, die in den bekannten analogen Gleichspannungsoffsetkorrekturschaltungen
angewandt werden, umfassen einen Kondensator mit einem großen Wert,
was zu einem groß bemessenen
Kondensator führt,
der sich nur schwer auf einer begrenzten Chip-Fläche integrieren lässt, und
der einen entsprechend großen Leckstrom
hat. Auf einen derartigen Kondensator mit einem hohen Wert kann
dadurch verzichtet werden, dass ein Teil der Anforderungen, die
den erwünschten
Gleichspannungsoffsetspezifikationen entsprechen, zu der Gleichspannungssperrschaltung
oder umgekehrt transponiert werden. Außerdem wird ein großer Freiheitsgrad
in der Flexibilität
des Entwurfs erreicht, weil, entweder eine analoge oder eine digitale
Implementierung der Gleichspannungssperrschaltung verwirklicht werden
kann.
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Es
hat sich weiterhin herausgestellt, dass es zwischen den Spezifikationen
der Elemente der Gleichspannungsoffsetregelschleife und der Gleichspannungssperrschaltung
ein Kompromiss gibt, wenn es darum geht, eine Gleichspannungsoffsetkorrektur
zu erzielen. Dieses Kompromiss behält die Vorteile jedes dieser
Elemente und führt
mit Vorteil zu einer größeren Flexibilität im Entwurf
und zu größeren Toleranzen
der Teile der Offsetkorrekturschaltung nach der vorliegenden Erfindung.
Diese Teile und entsprechende Schaltungselemente können deswegen
auf einfachere Art und Weise integriert werden, wobei ein weniger
genauer Integrationsprozess erforderlich ist.
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Eine
auf einfache Weise zu implementierende Ausführungsform der Gleichspannungssperrschaltung
nach der vorliegenden Erfindung weist das Kennzeichen auf, dass
die Gleichspannungssperrschaltung ein Hochpassfilter aufweist.
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Eine
Ausführungsform
des Empfängers
nach der vorliegenden Erfindung mit einer derartigen Gleichspannungsoffsetkorrekturschaltung
weist das Kennzeichen auf, dass der Empfänger Kanalfiltermittel aufweist,
die zwischen der Summieranordnung und der Gleichspannungssperrschaltung
vorgesehen sind. Diese Kanalfiltermittel können bei einer anderen Ausführungsform
des Empfängers
oder der Gleichspannungsoffsetkorrekturschaltung analoge oder digitale
Filter enthalten, im Falle einer analogen bzw. digitalen Implementierung
der genannten Kanalfiltermittel.
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Diese
Kanalfiltermittel wirken als Selektivitätsfilter und können entweder
analog oder digital verkörpert
werden. In einer analogen Implementierung der Kanalfiltermittel
können
beispielsweise Gyratorfilter verwendet werden, während in einer digitalen Filterimplementierung,
die keine Kondensatoren erfordert, können Dezimierungsfilter vorgesehen werden.
Diese Dezimierungsfilter sind zum Unterdrücken von Quantisierungsrauschen,
erzeugt von Sigma-Delta-Analog-Digital-Wandlern, wobei das digitale
Kanalfilter die erforderliche Dämpfung
der Filterkennlinie versorgt, damit die Anforderungen der Kanalselektivität des Empfängers nach
der vorliegenden Erfindung erfüllt
werden.
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Es
können
verschiedene Ausführungsformen
des Empfängers
nach der vorliegenden Erfindung implementiert werden, die zusätzliche
Flexibilität
der Anordnung liefern. Beispiele davon sind: Quadraturempfänger, Niedrig-ZF-Empfänger, und Null-ZF-Empfänger. Diese
Empfänger
können
Direktumwandlung, Doppelumwandlung oder dergleichen umfassen.
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Noch
eine andere Ausführungsform
des Empfängers
nach der vorliegenden Erfindung weist das Kenzeichen auf, dass der
Empfänger
mit schaltbaren Mitteln versehen ist. Diese schaltbaren Mittel können auf
vorteilhafte Weise verwendet werden zum Ein- und Abschalten der örtlichen
Oszillatoren und/oder der automatischen Verstärkungsregelung in dem Empfänger, so
dass während
Perioden von Stille ein Gleichspannungsoffset ermittelt werden kann und
auf Wunsch zur Verwendung während
Betriebsperioden des Empfängers
gespeichert werden kann.
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Nachstehend
wird die Gleichspannungsoffsetkorrekturschaltung nach der vorliegenden
Erfindung und ein damit versehener Empfänger zusammen mit den zusätzlichen
Vorteilen näher
erläutert, während Bezug
genommen wird auf die beiliegende Zeichnung, die eine detaillierte
Ausführungsform
eines derartigen Empfängers
zeigt, der mit einer Offsetkorrekturschaltung nach der vorliegenden
Erfindung versehen ist.
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Die
Figur zeigt eine detaillierte Ausführungsform eines Empfängers 1 nach
der vorliegenden Erfindung. Ein derartiger Empfänger 1 ist imstande,
modulierte Signale zu empfangen. Beispiele davon sind Schmalbandempfänger zum
Empfangen von FSK, wie 4-FSK-Signale,
FM-modulierte Signale oder dergleichen. Paging, die relativ neue
Norm mit der Bezeichnung "Bluetooth", Fernauslese von
Metern, Sicherheit (Wagendiebstahl) sind einige der Applikationsbereiche.
Nebst möglichen
(nicht dargestellten) Bandpassfiltern umfasst der sog. Eingangsteil
des Empfängers 1 eine
Antenne 2, einen Verstärker
mit nied rigem Rauschpegel 3, dessen Verstärkung über ein
AVR-Signal regelbar ist, ein Bandpassfilter 4 und einen
Ortsoszillator 5, der in der dargestellten Ausführungsform
der erste Ortsoszillator ist, der ein erstes Ortsoszillatorsignal
LO1 liefert und einen ZF-Filter 6.
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Der
als Beispiel dargestellte Empfänger 1 ist ein
Null-ZF-Quadraturempfänger.
Der dargestellte Empfänger
hat insbesondere eine I-Strecke und eine Q-Strecke, wobei jede der
betreffenden Strecken mit aufeinander folgend zweiten örtlichen
Mischern 7-1, 7-2 zum Heruntermischen des Eingangssignals
I und des Eingangssignals Q, mit Hilfe des zweiten örtlichen
Oszillatorsignals LO2I und LO2Q; und mit Tiefpassfiltern 8-1,
8-2 zum Liefern analoger Basisbandsignale I bzw. Q. Der Empfänger 1 ist
mit betreffenden I- und
Q-Gleichspannungsoffsetkorrekturschaltungen I1, Q1 versehen, je
in Form von Gleichspannungsoffsetregelschleifen O1 und O2. Jede
Gleichspannungsoffsetregelschleife ist mit einer Summieranordnung
in Form eines Subtrahierers 9-1, 9-2 versehen.
Jeder Subtrahierer hat einen Signaleingang 10-1, 10-2,
einen subtrahierenden Gleichspannungsregeleingang 11-1, 11-2 und
einen Summierausgang 12-1, 12-2. Jede Gleichspannungsoffsetregelschleife O1
und O2 hat in einer digitalen Implementierung der Gleichspannungskorrekturschaltung
(I1, Q1), einen Analog-Digital-Wandler 13-1, 13-2,
der mit dem betreffenden Summierausgang 12-1, 12-2 des
Subtrahierers 9-1, 9-2 gekoppelt ist. Jeder Analog-Digital-Wandler 13-1, 13-2 hat
einen Ausgang 14-1, 14-2. Jede Schleife O1, O2
hat weiterhin ein Gleichspannungsoffsetbestimmungsmittel 15-1,
15-2, das mit den betreffenden Ausgängen 14-1, 14-2 des
betreffenden Analog-Digital-Wandlers 13-1, 13-2 gekoppelt ist;
und einen Digital-Analog-Wandler 16-1, 16-2,
der zwischen den Offsetbestimmungsmitteln 15-1, 15-2 gekoppelt
ist und dem subtrahierenden Gleichspannungsregeleingang 11-1, 11-2 der
betreffenden Subtrahierer 9-1, 9-2 vorgesehen
ist. Außerdem
umfassen die Gleichspannungsoffsetkorrekturschaltungen I1 und Q1
weiterhin Gleichspannungssperrschaltungen 17-1, 17-2,
die mit den Summierausgängen (12-1, 12-2)
der Summieranordnungen (9-1, 9-2) über die
Ausgänge 14-1, 14-2 des
Analog-Digital-Wandlers 13-1, 13-2 gekoppelt sind.
Die Gleichspannungssperrschaltungen 17-1, 17-2 haben Gleichspannungssperrausgänge 18-1,
18-2 zum Liefern Gleichspannungsoffset-korrigierter Ausgangssignale
auf eine Art und Weise, wie nachher noch näher beschrieben wird. Wie dargestellt,
wird die Kopplung der Gleichspannungssperrschaltungen 17-1, 17-2 mit
den Analog-Digital-Wandlern 13-1, 13-2 hier über betreffende
digitale Kanalfiltermittel DFI, DFQ effektuiert. In der dargestellten
Ausführungsform
sind die digitalen Filtermittel DFI, DFQ als Dezimierungskanalfilter
verkör pert,
die zum Unterdrücken
von Quantisierungsrauschen der betreffenden Analog-Digital-Wandler 13-1, 13-2 und
zum Herunterabtasten der digitalen Filtereingangsdaten. Die Kanalfilter schaffen
die Dämpfung
der Frequenzkennlinie, erforderlich zum Erfüllen der Kanalselektivitätsanforderungen
des Empfängers 1.
Die beiden Gleichspannungssperrschaltungsausgänge 18-1, 18-2 sind
mit einem Amplitudendetektor 19 gekoppelt zum messen der
Amplitude der gewünschten
Ausgangssignale an den genannten Ausgängen. Der Empfänger 1 umfasst
eine Steuerschaltung μC,
der das gemessene Amplitudendetektorausgangssignal zugeführt wird. Die
Steuerschaltung μC
leitet das AVR-Signal für
den Verstärker 3 mit
niedrigem Rauschpegel davon her, wobei dieses Signal hier über einen
Digital-Analog-Wandler 20 dem
Verstärker 3 zugeführt wird.
Auf gleiche Weise sind die beiden Gleichspannungsoffsetbestimmungsmittel 15-1, 15-2 über die
Steuerschaltung μC
mit den Digital-Analog-Wandlern 16-1, 16-2 gekoppelt.
Die Gleichspannungssperrschaltungsausgänge 18-1, 18-2 sind
mit je einem harten Begrenzer 21-1, 21-2 gekoppelt,
so dass die Nulldurchgänge
die wirkliche Information enthält.
Die beiden harten Begrenzer sind mit einem Demodulator 22 gekoppelt
um letztendlich ein demoduliertes Basisbandausgangssignal an dem
Demodulatorausgang 23 zu schaffen.
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Die
Wirkung der Quadraturoffsetkorrekturschaltung I1, Q1 in dem Empfänger 1,
wie in einer digitalen Implementierung dargestellt, ist wie folgt. Nach
dem Empfang an der Antenne 2 und der Verstärkung in
dem Verstärker 3 um
einen AVR-bestimmten Verstärkungsfaktor
wird ein HF-moduliertes Eingangssignal in dem Filter gefiltert,
und zwar zur Bildfrequenzaustastung. Das gefilterte Signal wird danach
in einer oder mehreren Stufen zum Endbasisband heruntergemischt.
In dem vorliegenden Fall wird die Heruntermischung in zwei Stufen
durchgeführt,
wobei die zweite Stufe eine Quadraturstufe ist. Die erste Stufe
umfasst die Heruntermischung mit einem mischenden Ortsoszillatorsignal
LO1 und eine ZF-Filterung in dem ZF-Filter 6, während die
zweite Stufe mit Hilfe der mischenden Quadraturoszillatorsignale
LO2I und LO2Q zu Niedrig-ZF, bzw. zu Null-ZF das Signal umwandelt.
Das Ergebnis der Heruntermischung ist ein Quadratursignal an den
Ausgängen 10-1, 10-2.
Die Quadratursignale enthalten einen Gleichspannungsoffset, der
von einer Anzahl Quellen herrühren
kann. Insbesondere sind Niedrig-ZF-, wie nahezu Null- oder Null-ZF-Empfänger empfindlich
für Gleichspannungsoffset
in dem sog. Endteil des Empfängers,
hauptsächlich
verursacht durch LO2, hindurchgeführt in die erste ZF-Stufe durch
eine endliche Isolierung der Mischstufen 7-1, 7-2.
Der Gleichspannungsoffset an den Ausgängen 10-1, 10-2 begrenzt
den dynamischen Bereich von Verstärkern, Filtern und, im Falle
eines digitalisierten Empfängers
den dynamischen Bereich der Analog-Digital-Wandler. Außerdem verteilt
sie das elektrische Gleichgewicht in Empfängerschaltungen und kann ein
einwandfreies Funktionieren von Demodulatorschemen gefährden, die
auf Nulldurchgängen
basieren, die in den harten Begrenzern detektiert wurden. Diese
Gleichspannungsoffsetquellen und die Art und Weise, wie sie korrigiert
werden können,
ist in US-A-5.422.889 deutlich erklärt, wobei vorausgesetzt wird,
dass der Inhalt dieses Dokumentes als hierin aufgenommen betrachtet
wird.
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Gleichspannungsoffset
wird in der Quadratur-Gleichspannungsschleife 01, 02korrigiert,
der Gleichspannungssperrung in den Schaltungsanordnungen 17-1, 17-2 folgt.,
Nach der Analog-Digital-Umwandlung in den Analog-Digital-Wandlern 13-1, 13-2 und
ggf. nach digitaler Verarbeitung in den Kanalfiltern DFI und DFQ
wird der Gleichspannungsinhalt des Kanalausgangssignals zurückgeschleift, Digital-Analog-umgewandelt
und negativ dem Basisbandeingangssignal hinzugefügt, und zwar zur Gleichspannungskorrektur
des Basisbandsignals in den Subtrahierern 9-1, 9-2.
Dies korrigiert die Vielfältigkeit
oben genannter Offsetquellen und korrigiert weiterhin Gleichspannungsoffset,
eingeführt
insbesondere durch die Umwandlung von Analog-Digital-Wandlern 13-1 und 13-2.
Es sei bemerkt, dass diese Korrektur im Allgemeinen dadurch erfolgt,
dass die AVR und/oder die Ortsoszillatoren ein- und abgeschaltet
werden, so dass der Offset durch die Gleichspannungsschleifen 01
und 02 während
Perioden von Stille in dem empfangenen Signal bestimmt und korrigiert
wird. Dadurch sind die Gleichspannungsschleifen O1, O2 empfindlich
für Gleichspannungsoffset
einschließlich
Gleichspannungstrift, auftretend bei Empfang, wobei diese Quelle
des Offsets nicht durch die Gleichspannungsschleifen O1, O2 korrigiert
wird. Die Gleichspannungsoffset-Nullregelung in den Schleifen O1,
O2 vermeidet, dass die nachfolgenden Stufen in Überlastung arbeiten, während die Gleichspannungssperrschaltungen 17-1. 17-2 vor
einer gleichspannungsoffsetempfindlichen Stufe, wie vor harten Begrenzern 21-1, 21-2 restliche
Offsets entfernen. Dadurch können
die Gleichspannungsoffsetschleifen O1, O2 weniger genau sein, wodurch
ein gewisser Gleichspannungsoffset entsteht, wobei dieser Gleichspannungsoffset
danach durch die Gleichspannungssperrschaltungen 17-1, 17-2 effektiv
gesperrt wird. Nur eine Gleichspannungssperrschaltung 17-1, 17-2,
die durch ein Hochpassfilter, beispielsweise ein digital implementiertes
phasenlineares FIR-Filter oder durch eine IIR-Struktur verkörpert sein
kann, hat sich als in der Praxis ausreichend herausgestellt. Außerdem ermöglicht die
Dämpfung
in Bezug auf den erforderlichen Gleichspannungsoffset zwischen den
Gleichspannungsoffsetschleifen O1, O2 und den Gleichspannungssperrschaltungen 17-1, 17-2 überraschenderweise
die Verwendung dieser Schleifen O1, O2 zum Einstellen des Empfängers 1 für eine minimale
Verzerrung zweiter Ordnung des Ausgangsteils, statt eines minimalen
Gleichspannungsoffsets.
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Nebst
einer Quadratur- oder Zwei-ZF-Struktur kann der Empfänger 1 eine
Einzelstufe-Niedrig-ZF-Struktur, eine Nahezu-Null-ZF-Struktur oder eine
Null-ZF-Struktur sein. Der Analog-Digital-Wandler 13-1, 13-2 kann
beispielsweise ein Sigma-Delta-Wandler
sein, so dass die Dezimierungsfilter in den digitalen Filtern DFI,
DFQ zum Unterdrücken
des Quantisierungsrauschens des 1-Bit-Ausgangssignals des Sigma-Delta-Analog-Digital-Wandlers
verwendet werden.
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Die
I- und Q-Strecke des Empfängers
kann auch auf analoge Weise implementiert werden, wobei dann die
Analog-Digital-Wandler 13-1, 13-2 fehlen werden.
Denn die Kanalfiltermittel DFI und DFQ werden stattdessen durch
analoge Filter implementiert und die Gleichspannungssperrfilter 17-1, 17-2 werden
dann analoge Gleichspannungssperrfilter sein. Kommunikation der
Detektoren 15-1, 15-2 und 19 wird normalerweise
mit einer – nicht
unbedingt – digital
implementierten Steuerschaltung μC
stattfinden, wobei dann eine Analog-Digital-Schnittstelle sowie
eine Digital-Analog-Schnittstelle zur Kommunikation mit Summieranordnungen 9-1, 9-2 und
mit dem Verstärker 3 erforderlich
sind.
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Während Obenstehendes
in Bezug auf wesentlich bevorzugte Ausführungsformen und auf die bestmöglichen
Moden beschrieben worden ist, dürfte es
einleuchten, dass diese Ausführungsformen überhaupt
nicht als begrenzende Beispiele der betreffenden Anordnungen betrachtet
werden sollen, weil viele Abwandlungen, Modifikationen, Merkmale
und Kombinationen von Merkmalen im Rahmen der beiliegenden Patentansprüche nun
im Bereich des Fachmanns liegen.