DE4320062A1 - Verfahren zum Isolieren einzelner Elemente in einem Halbleiterchip - Google Patents
Verfahren zum Isolieren einzelner Elemente in einem HalbleiterchipInfo
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Description
Die vorliegende Erfindung betrifft ein Verfahren zum Iso
lieren einzelner Elemente in einem Halbleiterchip mit einem
Siliziumsubstrat, und insbesondere ein Verfahren zum elek
trischen Isolieren einzelner Elemente voneinander in einem
Halbleiterchip, das sich für die Herstellung einer Halblei
terspeicherschaltung des CMOS-Types eignet, welche eine hohe
Dichte erfordert.
Bei bekannten Techniken wird ein Wafer eingesetzt, der für
eine MOS-Halbleiterschaltung (Metall-Oxid-Halbleiterschal
tung) vorbereitet ist. Um die aktiven Bereiche der Schal
tungselemente zu isolieren, wird, wie dies in Fig. 1(a) ge
zeigt ist, eine Ausgleichs-Siliziumoxidschicht 11 (Pad-Si
liziumoxidschicht) durch Anwendung eines thermischen Oxi
dationsprozesses gebildet, um Spannungen während der Feld
oxidation zu mindern, welche sich auf dem Siliziumsubstrat
aufgrund der Differenz der thermischen Ausdehnungen zwischen
der Siliziumnitridschicht und dem Siliziumsubstrat aufbauen.
Die Entspannung wird durch Nutzung des thermischen, viskosen
Fließens der Siliziumoxidschicht ausgeführt.
Daraufhin wird eine Siliziumnitridschicht 12 durch Anwendung
eines chemischen Niederdruckdampfabscheidungsverfahrens ge
bildet, um eine Oxidation des Siliziumsubstrates während der
Feldoxidation zu verhindern.
Daraufhin wird ein Photoätzprozeß ausgeführt, um eine Struk
tur der Siliziumnitridschicht 12 und der Ausgleichssilizium
oxidschicht zu bilden, wobei die Struktur denjenigen Be
reich, innerhalb dessen die Einheitselemente zu erzeugen
sind, und denjenigen Bereich unterscheidet, innerhalb dessen
die isolierenden Schichten (Feldoxid) zu erzeugen sind. Dann
wird ein erster Feldionenimplantationsprozeß in den Feld
oberflächenbereich ausgeführt.
Als nächstes wird, wie dies in Fig. 1(b) gezeigt ist, eine
zweite Siliziumnitridschicht 13 von geringer Dicke abge
schieden. Daraufhin wird ein in einem chemischen Dampfab
scheidungsverfahren abgeschiedenes SiO2 14 abgeschieden, um
eine Selbstausrichtung einer dünnen Versatznitridschicht zu
bewirken, die sich von der aktiven Nitridschicht auf den
aktiven Bereich erstreckt.
Dann wird, wie dies in Fig. 1(c) dargestellt ist, das SiO2
rückgeätzt, um eine CVD-SiO2-Seitenwand 14a zu bilden, wo
raufhin die zweite Siliziumnitridschicht rückgeätzt wird.
Dann wird das Siliziumsubstrat in einer geringen Tiefe ge
ätzt. Daraufhin wird ein zweiter Feldionenimplantationspro
zeß ausgeführt, um eine Kanalbegrenzungsdotierung auf dem
geätzten niedrigeren Bereich vorzunehmen.
Als nächstes wird, wie dies in Fig. 1(d) gezeigt ist, die
Siliziumoxidseitenwand 14a abgelöst, indem sie in eine Ätz
lösung (HF, Flußsäure) eingetaucht wird. Dann wird, wie dies
in Fig. 1(e) gezeigt ist, der Feldoxid-Oxidationsprozeß
weiter ausgeführt, um eine Feldoxidschicht 15 aufzuwachsen,
wodurch der Isolationsprozeß vervollständigt wird. Nach die
sen Schritten wird ein normaler Halbleiterherstellungsprozeß
des MOS-Types ausgeführt.
Eine derartige bekannte Technik hat folgende Nachteile: Die
Dicke der Nitridschicht muß mehr als 2000 Å betragen, um die
Höhendifferenz zu gewährleisten, die benötigt wird, um die
Seitenwand zu bilden, die ihrerseits erforderlich ist, um
eine Selbstausrichtung des Versatznitrides zu bewirken, um
die Siliziumnitridschicht der aktiven Siliziumnitridschicht
bis unter die Seitenwand zu erstrecken. Demgemäß muß die
Dicke der Ausgleichssiliziumoxidschicht, die für die Span
nungsentlastung während der Feldoxidation dient, mehr als
500 Å betragen. Nach der Feldoxidation wird die Silizium
nitridschicht entfernt, und es muß die Siliziumoxidschicht
des aktiven Bereiches um wenigstens 500 Å entfernt werden,
demgemäß stellt eine Beschädigung der Siliziumoxidschicht
des Feldbereiches ein erhebliches Problem dar. Ferner muß
während des Aufwachsens der Feldoxidschicht die Dicke der
Feldoxidschicht sehr groß sein, wenn eine geeignete Schwel
lenspannung Vt des Feldtransistors gewährleistet werden
soll, welcher das Feldoxid zwischen den aktiven Bereichen
als Gate-Oxid verwendet. Dementsprechend baut sich eine
nennenswerte Spannung während der Feldoxidation auf, wobei
dies wiederum mit der möglichen Konsequenz einhergeht, daß
Kristalldefekte auftreten.
Ferner wird die dicke Siliziumnitridschicht als Oxidations
maske verwendet. Daher kann dies Kristalldefekte in dem
Siliziumsubstrat verursachen. Als Ergebnis werden die elek
trischen Charakteristika, die Zuverlässigkeit der Schaltung
und die Betriebseigenschaften der Produkte beeinträchtigt.
Ausgehend von diesem Stand der Technik liegt der vorliegen
den Erfindung die Aufgabe zugrunde, ein Verfahren zum Iso
lieren einzelner Elemente in einer Halbleitervorrichtung zu
schaffen, durch das die Gefahr des Auftretens von Kristall
fehlern vermindert wird.
Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 ge
löst.
Das Verfahren gemäß der vorliegenden Erfindung umfaßt fol
gende Schritte: (1) thermisches Oxidieren des Silizium
substrates unter Verwendung eines O2-Gases oder einer Mi
schung von H2-Gas und O2-Gas zur Bildung einer dünnen Sili
ziumoxidschicht, Abscheiden eines polykristallinen Sili
ziumfilmes durch Anwendung eines chemischen Abscheidungs
prozesses, und Abscheidung einer ersten Siliziumnitrid
schicht durch Anwendung eines chemischen Dampfabscheidungs
verfahrens; (2) Ausführen eines Photoätzprozesses zur Fest
legung eines aktiven Bereiches und eines Feldbereiches und
Ätzen der thermischen Siliziumoxidschicht, der polykristal
linen Siliziumschicht und der ersten Siliziumnitridschicht
auf dem Feldbereich, um diejenigen Schichten auf dem aktiven
Bereich zu entfernen; (3) Bilden einer zweiten Siliziumni
tridschicht von geringer Dicke durch Anwendung eines chemi
schen Dampfabscheidungsverfahrens und Abscheiden einer Sili
ziumoxidschicht durch Anwendung eines chemischen Dampfab
scheidungsverfahrens; (4) Erzeugung einer Seitenwand aus
Siliziumoxid an der Seite der Struktur des aktiven Bereiches
durch Ausführen einer reaktiven Ionenätztechnik, und Ätzen
der zweiten Siliziumnitridschicht unter Verwendung der Sili
ziumoxidseitenwand als Maske; (5) Ätzen der Seitenwand, um
diese zu entfernen, und Ausführung einer Kanalbegrenzungs
feldionenimplantation in einem Schritt; und (6) Ausführen
eines Feldoxidationsprozesses zur Erzeugung einer Feldoxid
schicht.
Vorzugsweise werden nach der Erzeugung der Siliziumoxid
seitenwand die zweite Siliziumnitridschicht und ein Teil des
Siliziumsubstrates unter Verwendung der Siliziumoxidseiten
wand als Maske und durch Anwendung einer reaktiven Ionenätz
technik rückgeätzt, um dadurch eine flache Ausnehmung auf
dem Siliziumsubstrat zu erzeugen.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung
werden nachfolgend unter Bezugnahme auf die beiliegenden
Zeichnungen näher erläutert. Es zeigen:
Fig. 1 einen bekannten Prozeß zum Isolieren einzelner Ele
mente voneinander innerhalb einer Halbleitervor
richtung;
Fig. 2 das Verfahren zum Isolieren einzelner Elemente
voneinander in einer Halbleitervorrichtung gemäß
der vorliegenden Erfindung; und
Fig. 3 die Erzeugung von Spannungen sowohl bei dem bekann
ten Verfahren als auch bei dem Verfahren nach der
vorliegenden Erfindung.
Fig. 2 ist eine teilweise Schnittdarstellung zur Darstellung
des Verfahrens der vorliegenden Erfindung.
Wie in Fig. 2(a) gezeigt ist, wird eine thermische Sili
ziumoxidschicht (Siliziumdioxid; SiO2) 24 auf einem Sili
ziumsubstrat 22 mit einer Dicke von 100-200 Å aufgewach
sen. Anschließend wird ein chemischer Niederdruckdampfab
scheidungsprozeß ausgeführt, um eine polykristalline Sili
ziumschicht 26 mit einer Dicke von 50-1000 Å auf der Oxid
schicht 24 abzuscheiden, wobei fernerhin ein chemischer Nie
derdruckdampfabscheidungsprozeß ausgeführt wird, um eine
erste Siliziumnitridschicht 28 mit einer Dicke von 1500-
2000 Å auf der Polysiliziumschicht 26 abzuscheiden.
Daraufhin werden, wie dies in Fig. 2(b) gezeigt ist, ein
Feldbereich und ein aktiver Bereich durch einen Photoätz
prozeß definiert. Sodann werden die erste Siliziumnitrid
schicht 28, die polykristalline Siliziumschicht 26 und die
thermische Siliziumoxidschicht 24 auf dem Feldbereich
geätzt, während das Siliziumsubstrat als eine Ätzstopp
schicht verwendet wird.
Daraufhin wird, wie dies in Fig. 2(c) gezeigt ist, ein
chemischer Niederdruckdampfabscheidungsprozeß ausgeführt, um
die zweite Siliziumnitridschicht 30 mit einer Dicke von 300-
700 Å zu bilden. Daraufhin wird ein CVD-SiO2 abgeschieden,
um eine Siliziumoxidschicht 32 zu bilden.
Daraufhin wird, wie dies in Fig. 2(d) gezeigt ist, die Si
liziumoxidschicht 32 rückgeätzt, um eine Siliziumoxid
schichtseitenwand 32a zu bilden. Die zweite Siliziumnitrid
schicht 30 wird rückgeätzt, um eine Versatzsiliziumnitrid
schicht 30a zu erzeugen. Daraufhin wird das Siliziumsubstrat
22 rückgeätzt, um eine Ausnehmung 34 zu erzeugen. Das bedeu
tet, daß die zweite Siliziumnitridschicht 30 und ein Teil
des Siliziumsubstrates unter Verwendung der Siliziumoxid
schichtseitenwand 32a als Maske und durch Anwendung einer
reaktiven Ionenätztechnik geätzt werden, wodurch eine flache
Ausnehmung erzeugt wird.
Als nächstes wird, wie dies in Fig. 2(e) gezeigt ist, die
Seitenwand durch Ätzen entfernt, woraufhin eine Feldionen
implantation (I-I) ausgeführt wird, um eine elektrische Ka
nalbegrenzung zwischen den aktiven Bereichen zu erzeugen.
Daraufhin wird, wie dies in Fig. 2(f) gezeigt ist, eine
thermische Oxidation ausgeführt, um eine Feldoxidschicht 36
mit einer Dicke von 4000-6000 Å zu erzeugen. Der aufgrund
der Siliziumnitridschicht 28 nicht oxidierte aktive Bereich
wird nicht oxidiert, während jedoch der Feldbereich oxidiert
wird, so daß der aktive Bereich isoliert werden kann.
Dann werden die Siliziumnitridschichten 28 und 30a durch
Eintauchen des Wafers in eine heiße Phosphorsäure entfernt,
wobei die Ausgleichspolysiliziumschicht 26 und die Grund
siliziumoxidschicht (thermische Oxidschicht) 24 trocken ge
ätzt werden, um sie zu entfernen.
Daraufhin wird ein an sich bekannter Herstellungsprozeß zur
Erzeugung von Halbleiterelementen ausgeführt.
Gemäß der vorliegenden Erfindung wird die Polysilizium
schicht 26 zwischen die Ausgleichssiliziumoxidschicht 24 und
die Siliziumnitridschicht 28 als eine die Oxidation ver
hindernde Schicht für den aktiven Bereich eingefügt. Als Er
gebnis hiervon kann während des Hochtemperaturerwärmungs
zyklus beim Aufwachsen der Feldoxidschicht 36 die Spannung
in einem erheblichen Umfang aufgenommen werden, die aufgrund
der Differenz der thermischen Ausdehnung der Siliziumnitrid
schicht 28 gegenüber derjenigen des Siliziumsubstrates 22
auftritt. Demzufolge kann das Entstehen von Defekten im Si
liziumsubstrat vermindert werden, wodurch die Zuverlässig
keit der Vorrichtung, ihre elektrischen Charakteristika und
Betriebseigenschaften verbessert werden können.
Die Fig. 3(a) und 3(b) zeigen schematisch die Erzeugung
einer Spannung sowohl in der Siliziumnitridschicht als auch
in dem Siliziumsubstrat bei der bekannten Technik, während
die Fig. 3(c) und 3(d) schematisch die Erzeugung von
Spannungen in der Siliziumnitridschicht, dem Polysilizium
und dem Siliziumsubstrat beim Gegenstand der vorliegenden
Erfindung sowie die Entlastung der Spannungen zeigen.
Die Fig. 3(a) und 3(c) zeigen den Zustand bei einer hohen
Temperatur, während die Fig. 3(b) und 3(d) den Zustand bei
einer niedrigen Temperatur darstellen.
Bei dem Zustand gemäß Fig. 3(a), d. h. bei der hohen Tempe
ratur, bleibt die Siliziumnitridschicht 12 so, wie sie in der
Abscheidungsquelle war, während sich das Siliziumsubstrat 10
aufgrund der hohen Temperatur ausdehnt. Für den Ausdehnungs
koeffizienten k gilt: knit<ksi (wobei knit der Ausdehnungs
koeffizient für Siliziumnitrid und ksi derjenige für Sili
zium ist). Dies bedeutet, daß der Ausdehnungskoeffizient k
in Silizium größer als derjenige in der Siliziumnitrid
schicht ist. Daher wird, wie dies durch die Pfeilmarkierun
gen in Fig. 3(b) bei niedriger Temperatur verdeutlicht
wird, eine Druckspannung auf die Siliziumnitridschicht 12
aufgrund der Kontraktion des Siliziumsubstrates 10 ausgeübt.
Während sich das Siliziumsubstrat 10 zusammenzieht, erfährt
es während dieses Vorganges eine Dehnungsspannung von der
Siliziumnitridschicht als Reaktionsphänomen.
Andererseits wird gemäß der Erfindung bei dem Zustand gemäß
Fig. 3(c), d. h. bei einer hohen Temperatur, die Silizium
nitridschicht 12 beibehalten, wie sie in der Abscheidungs
quelle vorlag, während das Siliziumsubstrat 22 und das Poly
silizium 26 durch die hohe Temperatur ausgedehnt werden. Da
her erfährt die Siliziumnitridschicht 28, wie dies durch die
Pfeilmarkierungen in Fig. 3(d) verdeutlicht ist, eine
Druckspannung aufgrund der Kontraktion des Siliziumsubstra
tes 22, während das Siliziumsubstrat 22 eine Dehnungsspan
nung von der Siliziumnitridschicht als Reaktionsphänomen er
fährt. Es teilt jedoch das Polysilizium 26 die Spannung mit
dem Siliziumsubstrat nach Empfangen der Spannung von der
Siliziumnitridschicht 28, wodurch es zu einer Spannungsent
lastung des Siliziumsubstrates kommt.
Ferner kann die Höhendifferenz, die zur Bildung der Seiten
wand benötigt wird, aufgrund der Dicke der Polysilizium
schicht 26 erhöht werden, so daß die Dicke der Silizium
nitridschicht 28 in einem entsprechenden Grad vermindert
werden kann. Wenn die Dicke der Siliziumnitridschicht ver
mindert wird, wird gleichfalls die auf das Siliziumsubstrat
ausgeübte Spannung vermindert. Da das Polysilizium 26 die
Spannungen vermindert, kann die Dicke der Ausgleichssili
ziumoxidschicht 24 zur Spannungsaufnahme in einem erheb
lichen Umfang vermindert werden. Da sämtliche der erwähnten
Faktoren die Gesamtspannung vermindern, können sämtliche
Charakteristika verbessert werden, die mit Kristalldefekten
in Beziehung stehen.
Da die Dicke der Ausgleichssiliziumoxidschicht gering ist,
kann eine Beschädigung der Feldoxidschicht während des Ent
fernens der Ausgleichssiliziumoxidschicht verringert werden.
Dementsprechend kann die Schwellenspannung Vt des parasitä
ren Feldtransistors zwischen den aktiven Bereichen verbes
sert werden, was zu einer Verbesserung der Isolation führt.
Durch Erzeugung eines Versatzes der dünnen Siliziumnitrid
schicht auf der Seitenwand des aktiven Bereiches wird die
Bildung von sog. Vogelschnabelstrukturen vermindert, welche
aufgrund der Oxidationsdiffusion durch die Ausgleichsoxide
während der Oxidation des Feldoxides auftreten.
Während der Feldionenimplantation werden die Ionen durch
eine dünne Siliziumnitridschicht hindurchgelassen. Daher
können der Boden und die Oberfläche des Siliziumsubstrates
durch einen Schritt Ionen implantiert werden, wodurch der
Prozeß vereinfacht wird. Daher kann während der Feldoxida
tion die Einschleusung von Dotierstoffen in den aktiven
Bereich durch eine seitwärts gerichtete Diffusion vermindert
werden. Gleichfalls können sämtliche Elemente des aktiven
Bereichs einschl. der Transistoren verbessert werden.
Claims (2)
1. Verfahren zum Isolieren einzelner Elemente in einer
Siliziumhalbleitervorrichtung, gekennzeichnet durch
folgende Verfahrensschritte:
- 1) Erzeugen einer thermischen Siliziumoxidschicht (24) mit geringer Dicke auf einem Siliziumsubstrat (22), Abscheiden einer dünnen Schicht (26) aus Polysili zium, und Abscheiden einer ersten Siliziumnitrid schicht (28) auf dieser (26);
- 2) Strukturieren eines aktiven Bereiches und eines Feldbereiches und Ätzen der thermischen Oxidschicht (24), der Polysiliziumschicht (26) und der ersten Siliziumnitridschicht (28) auf dem Feldbereich zur Erzeugung eines strukturierten aktiven Bereiches;
- 3) Abscheiden einer zweiten Siliziumnitridschicht (30) von geringer Dicke und hierauf Abscheiden einer Siliziumoxidschicht (32);
- 4) Rückätzen der Oxidschicht (32) der Oberfläche durch Anwendung einer reaktiven Ionenätztechnik, Erzeugen einer Siliziumoxidseitenwand (32a) an der Seite des strukturierten aktiven Bereiches, und Rückätzen der zweiten Siliziumnitridschicht unter Verwendung der Oxidseitenwand als Maske, um das Siliziumsubstrat (22) freizulegen;
- 5) Entfernen der Oxidseitenwand (32a) und Ausführen einer Kanalbegrenzungsfeldionenimplantation; und
- 6) Ausführen eines Feldoxidationsprozesses zur Erzeu gung einer Feldoxidschicht (36).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
während des vierten Schrittes die zweite Siliziumnitrid
schicht (30) und ein Teil des Siliziumsubstrates (22)
unter Verwendung der Oxidseitenwand (32a) als Maske
durch Anwendung einer reaktiven Ionenätztechnik rück
geätzt werden, wodurch eine flache Ausnehmung auf dem
Siliziumsubstrat (22) erzeugt wird.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0691677A2 (de) | 1994-07-08 | 1996-01-10 | ANT Nachrichtentechnik GmbH | Verfahren zur Erhöhung der lateralen Unterätzung einer strukturierten Schicht |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0136518B1 (en) * | 1994-04-01 | 1998-04-24 | Hyundai Electroncis Ind Co Ltd | Method for forming a field oxide layer |
| JPH0817813A (ja) * | 1994-06-24 | 1996-01-19 | Nec Corp | 半導体装置の製造方法 |
| US5506169A (en) * | 1994-10-20 | 1996-04-09 | Texas Instruments Incorporated | Method for reducing lateral dopant diffusion |
| US5629230A (en) * | 1995-08-01 | 1997-05-13 | Micron Technology, Inc. | Semiconductor processing method of forming field oxide regions on a semiconductor substrate utilizing a laterally outward projecting foot portion |
| KR100209367B1 (ko) * | 1996-04-22 | 1999-07-15 | 김영환 | 반도체 소자의 소자분리 절연막 형성방법 |
| KR100439105B1 (ko) * | 1997-12-31 | 2004-07-16 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 제조방법 |
| US6214696B1 (en) * | 1998-04-22 | 2001-04-10 | Texas Instruments - Acer Incorporated | Method of fabricating deep-shallow trench isolation |
| US6074954A (en) | 1998-08-31 | 2000-06-13 | Applied Materials, Inc | Process for control of the shape of the etch front in the etching of polysilicon |
| US6306726B1 (en) | 1999-08-30 | 2001-10-23 | Micron Technology, Inc. | Method of forming field oxide |
| FR2879020B1 (fr) * | 2004-12-08 | 2007-05-04 | Commissariat Energie Atomique | Procede d'isolation de motifs formes dans un film mince en materiau semi-conducteur oxydable |
| CN110943030A (zh) * | 2018-09-21 | 2020-03-31 | 上海晶丰明源半导体股份有限公司 | 场氧化层结构及其制造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0488625A2 (de) * | 1990-11-30 | 1992-06-03 | AT&T GLOBAL INFORMATION SOLUTIONS INTERNATIONAL INC. | Struktur und Methode zur Herstellung eines Feldoxyde für Halbleiter |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE250808C (de) * | ||||
| GB2104722B (en) * | 1981-06-25 | 1985-04-24 | Suwa Seikosha Kk | Mos semiconductor device and method of manufacturing the same |
| US4508757A (en) * | 1982-12-20 | 1985-04-02 | International Business Machines Corporation | Method of manufacturing a minimum bird's beak recessed oxide isolation structure |
| JPS614240A (ja) * | 1984-06-18 | 1986-01-10 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61100944A (ja) * | 1984-10-22 | 1986-05-19 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPS61247051A (ja) * | 1985-04-24 | 1986-11-04 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6390150A (ja) * | 1986-10-03 | 1988-04-21 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS63217639A (ja) * | 1987-03-06 | 1988-09-09 | Seiko Instr & Electronics Ltd | 半導体装置の素子分離形成方法 |
| US5149669A (en) * | 1987-03-06 | 1992-09-22 | Seiko Instruments Inc. | Method of forming an isolation region in a semiconductor device |
| JPS63217640A (ja) * | 1987-03-06 | 1988-09-09 | Seiko Instr & Electronics Ltd | 半導体装置の素子分離形成方法 |
| JPS63253640A (ja) * | 1987-04-10 | 1988-10-20 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6467938A (en) * | 1987-09-09 | 1989-03-14 | Hitachi Ltd | Manufacture of semiconductor integrated circuit device |
| EP0424018A3 (en) * | 1989-10-17 | 1991-07-31 | American Telephone And Telegraph Company | Integrated circuit field isolation process |
-
1992
- 1992-07-10 KR KR1019920012254A patent/KR940003070A/ko not_active Ceased
-
1993
- 1993-05-28 TW TW082104254A patent/TW239903B/zh active
- 1993-06-17 DE DE4320062A patent/DE4320062C2/de not_active Expired - Fee Related
- 1993-07-09 JP JP5170138A patent/JPH06163532A/ja active Pending
- 1993-07-12 US US08/089,868 patent/US5374584A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0488625A2 (de) * | 1990-11-30 | 1992-06-03 | AT&T GLOBAL INFORMATION SOLUTIONS INTERNATIONAL INC. | Struktur und Methode zur Herstellung eines Feldoxyde für Halbleiter |
Non-Patent Citations (5)
| Title |
|---|
| et.al.: Advanced OSELO Isolation with Shallow grooves for High-Speed Submicrometer ULSI's. In: IEEE Transactions on Electron Devices,Vol.35,No.7,July 1988,S.893-898 * |
| et.al.: Oxidation Rate Reductionin the Submicrometer LOCOS Process. In: IEEE Transactions on Electron Devices, Vol.34, No.11, Nov.1987, S.2255-2259 * |
| JP 3-200351 A. In: Patents Abstracts of Japan, E-1137, Nov.25,1991,Vol.15,No.464 * |
| KAGA,Toru * |
| MIZUNO, Tomohisa * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0691677A2 (de) | 1994-07-08 | 1996-01-10 | ANT Nachrichtentechnik GmbH | Verfahren zur Erhöhung der lateralen Unterätzung einer strukturierten Schicht |
| EP0691677A3 (de) * | 1994-07-08 | 1997-11-26 | Robert Bosch Gmbh | Verfahren zur Erhöhung der lateralen Unterätzung einer strukturierten Schicht |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06163532A (ja) | 1994-06-10 |
| US5374584A (en) | 1994-12-20 |
| KR940003070A (ko) | 1994-02-19 |
| DE4320062C2 (de) | 2002-09-12 |
| TW239903B (de) | 1995-02-01 |
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