DE4110645C2

DE4110645C2 - Verfahren zur Herstellung einer Halbleitereinrichtung

Info

Publication number: DE4110645C2
Application number: DE4110645A
Authority: DE
Inventors: Ikuo Ogoh
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-04-03
Filing date: 1991-04-02
Publication date: 1995-05-24
Anticipated expiration: 2011-04-03
Also published as: KR950000141B1; US5849616A; DE4110645A1; US5436482A; US5254866A; US5547885A

Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halbleitereinrichtung das in Anspruch 1 oder 8 angegebenen Gattung.

Ein MOS-Feldeffekttransistor wird grundsätzlich durch Anord nen einer Metallelektrode auf einem Siliziumsubstrat mit einem dünnen, dazwischenliegenden Oxidfilm, wodurch ein sogenannter MOS-Kondensator bestimmt wird, und Anordnen einer Source, die als Ladungsträgerquelle dient, und einer Drain zum Abziehen von Ladungsträgern auf beiden Seiten des MOS- Kondensators gebildet. Die auf der Oxidschicht angeordnete Metallelektrode, die darauf angepaßt ist, den Leitwert zwi schen Source und Drain zu steuern, wird Gate-Elektrode ge nannt. Eine solche Gate-Elektrode wird im allgemeinen aus mit Verunreinigungsionen dotiertem Polysilizium-Material oder aus einem Metallsilizid-Material, das durch Wärmebehandlung eines in Inertgasatmosphäre auf einem Polysiliziummaterial abge schiedenen Metalls mit hohem Schmelzpunkt, wie etwa Wolfram, gebildet wurde, hergestellt.

Wenn die Spannung (Gate-Spannung) der Gate-Elektrode niedri ger als die Schwellspannung V_th ist, die notwendig ist zur Umkehrung des Leitungstypes eines Abschnittes (Kanals) nahe dem Oberflächenabschnitt des Silizium-Substrates zwischen Source und Drain, fließt kein Strom, da Source und Drain von einander durch einen p-n-Übergang isoliert sind. Wenn eine die Schwellspannung V_th übersteigende Spannung angelegt wird, wird der Leitungstyp der Kanaloberfläche umgekehrt, wodurch eine Schicht des gleichen Leitfähigkeitstyps wie Source und Drain in diesem Abschnitt festgelegt wird, womit ein Strom über Source und Drain fließt.

Wenn in den Grenzen zwischen Source, Drain und dem Kanal die Verteilungen der Ladungsträgerkonzentration abrupt geändert werden, steigen die Feldstärken in diesen Abschnitten an. Die Ladungsträger erlangen durch solche elektrischen Felder Ener gie, wodurch sogenannte heiße Ladungsträger erzeugt werden. Solche Ladungsträger werden in die Gate-Isolierschicht inji ziert, wodurch Grenzflächenniveaus an der Grenzfläche zwi schen der Gate-Isolierschicht und dem Halbleitersubstrat bestimmt werden, oder sie werden in der Gate-Isolierschicht eingefangen. Auf diese Weise werden die Schwellspannung und die Steilheit des MOS-Transistors während des Betriebes ver schlechtert. Das ist das Entartungs-Phänomen des MOS-Transi stors infolge heißer Ladungsträger. Weiterhin wird auch der sogenannte Avalanche(Lawinen)-Widerstand gegen einen Source- Drain-Lawinendurchbruch durch die heißen Ladungsträger ver schlechtert. Der MOS-LDD-Feldeffekttransistor ist darauf an gepaßt, durch Verringerung der Konzentration der Verunreini gungen vom n-Typ in der Nachbarschaft von Source und Drain die Feldstärke zu verringern und die Veränderung der Ladungs trägerverteilungen aufzulockern, wodurch die Verschlechterung des MOS-Transistors, die durch heiße Ladungsträger verursacht wird, unterdrückt und der Source-Drain-Lawinenwiderstand er höht wird.

Ein herkömmlicher MOS-LDD-Feldeffekttransistor wird beispiel weise durch ein in Fig. 1A bis 1F gezeigtes Verfahren herge stellt. Entsprechend diesem Verfahren wird durch das soge nannte LOCOS-Verfahren auf einem Elementbildungsbereich eines p-Halbleitersubstrates 1, der durch eine Elementisolier schicht 2 eingeschlossen ist, eine Gate-Isolierschicht 3 ge bildet (Fig. 1A). Dann werden Verunreinigungsionen vom p-Typ wie Borionen in die gesamte Oberfläche des Halbleitersub strates 1 bei Bedarf zur Steuerung der Schwellspannung im plantiert, wodurch ein ionenimplantierter Bereich 4 gebildet wird (Fig. 1B). Danach wird auf die gesamte Oberfläche der Gate-Isolierschicht 3 durch einen Niederdruck-CVD-Prozeß eine Polysilizium-Schicht abgeschieden, um durch Photolithographie und reaktives Ionenätzen eine Gate-Elektrode 5 zu bilden (Fig. 1C). Statt aus einer Polysilizium-Schicht kann die Gate-Elektrode 5 aus einem Zweischicht-Film eines Metalls mit hohem Schmelzpunkt, wie Wolfram, Molybdän oder Titan, oder ihren Siliziden, und Polysilizium gebildet werden. Diese Gate-Elektrode 5 wird beispielsweise mit Phosphorionen do tiert, um die Leitfähigkeit zu erhöhen.

Dann werden Verunreinigungsionen vom n-Typ, wie Phosphorionen oder Arsenionen, vertikal in die Oberfläche des Halbleiter substrates 1 unter Nutzung der Gate-Elektrode 5 als Maske im plantiert, um ionenimplantierte Schichten vom n-Typ 6 zu bilden (Fig. 1D). Danach wird auf die gesamte Oberfläche des Halbleitersubstrates 1 durch einen Niederdruck- oder Normal druck-CVD-Prozeß eine Isolierschicht aus Siliziumdioxid oder ähnlichem abgeschieden, und ein anisotropes Ätzen wird ausge führt, um Seitenwand-Abstandshalter 7 auszubilden (Fig. 1E). Dann wird die Oberfläche des Halbleitersubstrates 1 vertikal mit Verunreinigungsionen vom n-Typ, wie Phosphor- oder Ar senionen, vertikal beaufschlagt, wobei die Gate-Elektrode 5 und die Seitenwand-Abstandshalter 7 als Masken dienen, um im plantierte Schichten 8 vom n-Typ zu bilden, die eine höhere Konzentration als die ionenimplantierte Schichten 6 aufweisen (Fig. 1F). Danach wird zur Aktivierung der implantierten Verunreinigungsionen eine Wärmebehandlung durchgeführt, wo durch der MOS-LDD-Feldeffekttransistor fertiggestellt wird.

Obwohl im vorgenannten Verfahren ein Halbleitersubstrat vom p-Typ verwendet wird, kann das Substrat zumindest in der Nachbarschaft seiner Oberfläche auch mit einer p-Wanne verse hen sein, in die Verunreinigungsionen vom p-Typ implantiert wurden. Weiterhin kann das Substrat durch ein Halbleitersub strat vom n-Typ oder durch ein Substrat mit einer n-Wanne ge bildet sein, in das zumindest in der Umgebung seiner Ober fläche Verunreinigungsionen vom n-Typ implantiert wurden. In diesem Falle ist die Gate-Elektrode 5 vom p-Typ und ionen implantierte Schichten 6 und 8 vom p-Typ mit einem Source- und Drain-Bereich gebildet.

Bei einem mit dem vorgenannten herkömmlichen Verfahren erhal tenen MOS-LDD-Feldeffekttransistor sind die Veränderungen in der Verteilung der Ladungsträgerkonzentration im Source- und Drain-Bereich etwas ausgeglichen, da die ionenimplantierten Bereiche 6 niedriger Konzentration an den Seiten des Source- und Drain-Bereichs benachbart zu den Kanälen vorgesehen sind. Auf diese Weise werden die Feldstärkenniveaus in diesen Ab schnitten erniedrigt, um die durch heiße Ladungsträger verur sachte Verschlechterung der Eigenschaften des Transistors zu verhindern.

In der herkömmlichen MOS-LDD-Struktur diffundieren jedoch die Verunreinigungsdiffusionsschichten (ionenimplantierten Schichten 6) niedriger Konzentration der Source- und Drain- Bereiche lateral in einen Bereich unterhalb der Gate-Elek trode 5 bei der Hochtemperatur-Wärmebehandlung in einem spä teren Schritt. Auf diese Weise wird zwischen die Gate-Elek trode 5 und das Source- und das Drain-Gebiet eine parasitäre Kapazität eingefügt, die die Erhöhung der Betriebsgeschwin digkeit einer intregrierten Schaltung und die Verringerung der Strukturabmessungen des Transistors behindert.

Ein ähnliches Problem entsteht zum Beispiel in einem inte grierten CMOS-Schaltkreis, der sowohl mit n-Kanal- als auch p-Kanal-Feldeffekttransistoren versehen ist, wenn LDD-Struk turen durch das oben erwähnte herkömmliche Verfahren gebildet werden. Da die Diffusionskoeffizienten von Verunreinigungs elementen, die in die Source- und Drain-Gebiete implantiert werden, von deren Art abhängen, ist die optimale Breite eines Seitenwand-Abstandshalters für den Kanal des ersten Leitungs typs nicht notwendigerweise auch für den Bereich des Kanals des zweiten Leitungstyps brauchbar.

Auch im Falle von Feldeffekttransistoren, deren Kanäle den gleichen Leitungstyp haben, ist es unmöglich, eine für die jeweiligen Transistoren erforderliche optimale Breite der Seitenwand-Abstandshalter zu erreichen, wenn die Konzentrati onsprofile der Verunreinigungsdiffusionsschichten der Source- und Drain-Gebiete in Abhängigkeit von ihren erforderlichen Eigenschaften verändert werden müssen.

Die japanischen Offenlegungsschriften Nr. 61-5571 (1986), 63- 2 26 055 (1988) oder 63-246 865 (1988) beschreiben ein herkömmli ches Herstellungsverfahren zur Lösung dieses Problems. Das dort beschriebene Herstellungsverfahren ist darauf angepaßt, Seitenwand-Abstandshalter von n-Kanal- und p-Kanal-MOS-Tran sistoren, die auf dem gleichen Halbleitersubstrat angeordnet sind, separat zu bilden. Wenn der Seitenwand-Abstandshalter für den Kanal des ersten Leitungstyps gebildet wird, wird nämlich das aktive Gebiet des Kanals vom zweiten Leitungstyp mit einer Resistschicht bedeckt.

Ein typisches Beispiel eines solchen herkömmlichen Herstel lungsverfahrens wird in den Fig. 2A bis 2H gezeigt. Bei die sem Herstellungsverfahren wird auf entsprechenden Oberflächen eines p-Gebietes und eines n-Gebietes eines Halbleitersub strates 1, die voneinander durch eine Elementisolierschicht 2 isoliert sind, mit einer zwischen die Gate-Elektrode 5 und die entsprechenden Oberflächen des p- und n-Gebietes gelegte Gate-Isolierschicht 3 eine Gate-Elektrode 5 gebildet. Dann wird auf die gesamte Oberfläche des Halbleitersubstrates 1 eine Siliziumnitridschicht 9a abgeschieden (Fig. 2A). Danach wird nur die Siliziumnitridschicht auf dem n-Gebiet mit einer (nicht gezeigten) Resistmaske bedeckt, um nur die Silizium nitridschicht 9a zu entfernen, die auf dem p-Gebiet gebildet ist. Nachdem die Resistmaske auf dem n-Gebiet entfernt wurde (Fig. 2B), wird auf die gesamte Oberfläche des Halbleitersub strates 1 eine Isolierschicht 7a abgeschieden (Fig. 2C). Dann wird die Isolierschicht 7a einem reaktiven Ionenätzen ausge setzt, wodurch Seitenwand-Abstandshalter 7b und 7c gebildet werden (Fig. 2D) . Die auf dem n-Gebiet und dem Seitenwand-Ab standshalter 7c gebildete Siliziumnitridschicht 9a wird dann entfernt (Fig. 2E). Danach wird nur der Teil des p-Gebietes mit einer Siliziumnitridschicht 9b bedeckt. Auf die gesamte Oberfläche des Halbleitersubstrates 1 wird eine Isolier schicht 7d abgeschieden (Fig. 2F), wobei der Teil des p-Ge bietes mit der Siliziumnitridschicht 9b bedeckt ist. Diese Isolierschicht 7d wird danach einem reaktiven Ionenätzen aus gesetzt, um die Seitenwand-Abstandshalter 7e und 7f auszubil den (Fig. 2G). Dann wird die auf dem p-Gebiet und dem Seiten wand-Abstandshalter 7e gebildete Siliziumnitridschicht 9b entfernt, so daß die Seitenwand-Abstandshalter 7b und 7f auf dem p- bzw. dem n-Gebiet gebildet werden. Mit dem in den ge nannten Literaturstellen beschriebenen Verfahren ist es mög lich, die Breite der Seitenwand-Abstandshalter für den p- und den n-Kanal bei Bedarf voneinander verschieden zu machen. Je doch erfordern, obwohl die Resistschicht für jeden Kanalbe reich eines Leitungstyps durch einen einzelnen Schritt gebil det werden kann, die CVD-Prozesse zur Bildung aller Seiten wand-Abstandshalter eine lange Zeit, da nur die Abstandshal ter des Kanalbereichs eines Leitfähigkeitstyps jeweils in einem einzelnen CVD-Prozeß gebildet werden. Dies führt zu einem Problem, da die CVD-Prozeßdauer relativ groß gegenüber der Zeit für die Bildung einer Resistschicht ist (Fig. 2A).

Aus der EP 0 244 607 A1 ist ein Verfahren zur Herstellung einer Halbleitereinrichtung bekannt. Dieses Verfahren weist die Merkmale des Schrittes a des Anspruches 1 auf. Dann werden Seitenwand-Abstandshalter auf den den gegenüberliegenden Seitenwandoberflächen der Gate-Elektrode des ersten Transistors gebildet. Dabei ist der zweite Transistor unter einer Abdeckung unter einer durch das DVD-Verfahren abgeschiedenen Oxidschicht geschützt. Daraufhin wird ein Schritt entsprechende dem Schritt c von Patentanspruch 1 durchgeführt. Dann werden Seitenwand-Abstandshalter auf den Seitenwandoberflächen der Gate-Elektrode des zweiten Transistors gebildet und dotierte Bereiche für den zweiten Transistor gebildet. Schließlich wird ein Schritt entsprechend dem Schritt e des Patentanspruches 1 ausgeführt. Dabei bestehen die Seitenwand- Abstandshalter des ersten Transistors aus zwei nacheinander gebildeten Schichten.

Es ist Aufgabe der Erfindung, ein Verfahren zur Herstellung einer Halbleitereinrichtung anzugeben, mit dem ein LDD-CMOS mit unterschiedlichen Dicken der Seitenwand-Abstandshalter bei geringer CVD-Verfahrenszeit hergestellt werden kann.

Diese Aufgabe wird gelöst durch ein Verfahren mit den Merkmalen des Patentanspruches 1 oder 8.

Bevorzugte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Entsprechend dem Verfahren zur Herstellung einer Halbleiter einrichtung mit einer Feldeffekttransistorschaltung mit den obengenannten Schritten werden Seitenwand-Abstandshalter mit unterschiedlichen Breiten nicht getrennt, sondern gleichzei tig durch aufeinanderfolgendes Wiederholen der Abscheidung von Oxid-Isolierschichten und anisotropem Ätzen für eine Mehrzahl von Malen gebildet, während eine Stelle, wo eine ge ringere Seitenwandbreite benötigt wird, bei Bedarf mit einer Resistschicht abgedeckt wird. Auf diese Weise wird die Effi zienz der Bildung von Seitenwand-Abstandshaltern erhöht, verglichen mit dem Fall der separaten Bildung von Seitenwand- Abstandshaltern unterschiedlicher Breite. Der Faktor der Ef fektivitätserhöhung ist wie folgt zu erklären: Bei den oben genannten Schritten ist es notwendig, die Resistschichten mehrfach, je nach den Breiten der Seitenwand-Abstandshalter, zu strukturieren. Ein Schritt des Abscheidens einer Oxid-Iso lierschicht durch CVD erfordert jedoch längere Zeit als ein Schritt der Bildung einer Resistschicht. Bei den erwähnten Schritten werden die Oxid-Isolierschichten und die Seiten wand-Abstandshalter unterschiedlicher Breiten gleichzeitig abgeschieden und nachfolgend vervollständigt. Auf diese Weise kann die Herstellungszeit im Vergleich zu dem Fall, daß die Oxidisolierschichten für Seitenwand-Abstandshalter unter schiedlicher Breiten durch CVD separat abgeschieden werden, extrem reduziert werden.

Entsprechend dem Herstellungsverfahren ei nes Feldeffekttransistors kann wird in einer Mehrzahl von Schrit ten eine Mehrzahl von Schichten von Seitenwand-Abstandshal tern gebildet, und es wird selektiv in jedem Schritt eine Re sistschicht gebildet, wodurch Seitenwand-Abstandshalter vor gegebener Breiten auf den Seitenwänden von Gate-Elektroden gebildet werden. Infolgedessen ist es möglich, leicht den Be trag des Offset von Verunreinigungsdiffusionsschichten in Source- und Drain-Bereichen zu steuern, die unter Nutzung der Seitenwand-Abstandshalter als Masken gebildet werden. Weiter hin wird die Gesamtzeit zur Abscheidung der Oxid-Isolier schichten gegenüber dem Fall verringert, daß die Seitenwand- Abstandshalter in separaten Schritten erzeugt werden, wodurch die Produktivität erhöht wird.

Wenn das Verfahren auf Schritte der Herstel lung eines Feldeffekttransistors, wie eines komplementären MOSFET, der sowohl p- als auch n-Kanalbereiche aufweist, an gewendet wird, kann in einem verfeinerten MOSFET mit Kanal längen von nicht mehr als 1 µm der Betrag des Offset des p-MOSFET leicht so gesteuert werden, daß er größer als der des n-MOSFET ist. Auf diese Weise ist es möglich, einen komple mentären MOSFET oder ähnliches mit hoher Leistungsfähigkeit in Anbetracht der Tatsache bereitzustellen, daß die Diffusi onskoeffizienten der p-Verunreinigungsionen größer als die der n-Verunreinigungsionen sind, und dies mit relativ niedri gen Kosten.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigt

Fig. 1A bis 1F Querschnittsdarstellungen, die aufeinander folgende Herstellungsschritte eines her kömmlichen MOS-LDD-Transistors zeigen;

Fig. 2A bis 2H Querschnittsdarstellungen, die aufeinander folgende herkömmliche Herstellungsschritte im Falle zeigen, daß Seitenwand-Abstands halter eines n-MOS-Transistors und eines p-MOS-Transistors separat auf dem gleichen Halbleitersubstrat gebildet werden;

Fig. 3A bis 3J Querschnittsdarstellungen, die aufeinander folgend Herstellungsschritte eines Feldef fekttransistors entsprechend einer ersten Ausführungsform zeigen;

Fig. 4A bis 4H Querschnittsdarstellungen, die aufeinander folgend Herstellungsschritte eines Feldef fekttransistors entsprechend einer zweiten Ausführungsform zeigen;

Fig. 5A bis 5F Querschnittsdarstellungen, die aufeinander folgend Herstellungsschritte eines Feldef fekttransistors entsprechend einer dritten Ausführungsform zeigen;

Fig. 6 ein Diagramm, das schematisch eine Querschnitts- Struktur eines CMOS-Inverters und dessen Anschlüsse zeigt;

Fig. 7A und 7B Querschnittsdarstellungen, die ein Beispiel des Unterschiedes der Profiländerungen zwi schen einer n-Diffusionsschicht und einer p-Diffusionsschicht in Source-/Drain-Berei chen zeigen, wie sie nach und vor einer Wärmebehandlung vorkommen und durch den Un terschied der Diffusionskoeffizienten zwi schen diesen Diffusionsschichten verursacht sind, im Falle, daß ein n-MOS-Transistor und ein p-MOS-Transistor auf dem gleichen Halbleitersubstrat gebildet sind;

Fig. 8 eine Querschnittsdarstellung zur Erläuterung der stufenartigen Konfiguration, die auf der Oberfläche eines Halbleitersubstrates in Abhängigkeit von der Anzahl der einen Seitenwand-Abstandshalter bildenden mehre ren Schichten erzeugt wird.

Unter Bezugnahme auf die Fig. 3A bis 3J wird eine erste Aus führungsform beschrieben. Diese Ausführungsform ist darauf zugeschnitten, eine integrierte, komplementäre MOS-Schaltung herzustellen, wobei sowohl für den n- als auch den p-MOSFET LDD-Strukturen verwendet werden.

Entsprechend dieser Ausführungsform wird zuerst durch das so genannte LOCOS-Verfahren eine Elementisolierschicht gebildet, um das Halbleitersubstrat 1 in eine Mehrzahl von aktiven Ge bieten aufzuteilen. Danach werden in die aktiven Gebiete p-Verunreinigungsionen wie Borionen und n-Verunreinigungsionen wie Phosphor- oder Arsenionen implantiert, um einen p-Wannen bereich 13 bzw. einen n-Wannenbereich 14 zu bilden. Dann wer den auf die Gate-Isolierschichten 15 und 16 mit Verunreini gungen dotiertes, polykristallines Siliziummaterial oder leitfähige Materialien wie Metalle mit hohem Schmelzpunkt ab geschieden und mittels eines wohlbekannten Verfahrens bear beitet, um Gate-Elektroden 17 und 18 zu bilden (Fig. 3A).

Dann wird die gesamte Oberfläche des aktiven Gebietes, das mit der n-Wanne 14 versehen ist, mit einer Resistschicht 20 bedeckt, und n-Verunreinigungsionen wie Phosphor- oder Ar senionen mit einer Dichte von 10¹² bis 10¹⁴ cm^-2 werden in einen Bereich zur Ausbildung eines n-MOSFET implantiert, so daß auf beiden Seiten der Gate-Elektrode 17, die als Maske dient, in selbstausrichtender Weise n-Diffusionsschichten 19 niedriger Konzentration gebildet werden (Fig. 3B).

Nachdem die Resistschicht 20 entfernt wurde, wird die gesamte Oberfläche des aktiven Gebietes, das die p-Wanne enthält, mit einer Resistschicht 31 bedeckt. Dann werden p-Verunreini gungsionen wie Borionen mit einer Dichte von 10¹² bis 10¹⁴ cm^-2 nur in einem Bereich zur Ausbildung eines p-MOSFET im plantiert, so daß in selbstausrichtender Weise unter Nutzung der Gate-Elektrode 18 als Maske n-Diffusionsschichten 26 niedriger Konzentration gebildet werden (Fig. 3C).

Nachdem die Resistschicht 31 entfernt wurde, wird auf die ge samte Oberfläche des Halbleitersubstrates 11 durch einen CVD- Prozeß oder ähnliches eine Oxidschicht 32 abgeschieden (Fig. 3D). Die abgeschiedene Oxidschicht 32 wird dann einem reakti ven Ionenätzen ausgesetzt, um Seitenwand-Abstandshalter 21 und 22 zu bilden (Fig. 3E). Die Breite der Seitenwand-Ab standshalter 21 auf der Oberfläche des Halbleitersubstrates 11 ist annähernd proportional zur Dicke der Oxidschicht 32.

Die gesamte Oberfläche nur des n-Wannen-Bereiches 14 wird dann mit einer Resistschicht 33 bedeckt. Mit der die gesamte Oberfläche bedeckenden Resistschicht 33 werden n-Verunreini gungsionen wie Phosphor- oder Arsenionen in das aktive Gebiet des n-MOSFET mit einer Dichte von 10¹⁵ bis 10¹⁷ cm^-2 implan tiert. Auf diese Weise werden unter Nutzung der Gate-Elek trode 17 und des Seitenwand-Abstandshalters 21 als Masken n- Diffusionsschichten 24 hoher Konzentration auf deren beiden Seiten in selbstausrichtender Weise gebildet (Fig. 3F).

Dann wird auf die gesamte Oberfläche des Halbleitersubstrates 11 durch CVD eine Oxidschicht 34 abgeschieden, und nur die gesamte Oberfläche des p-Wannen-Bereiches 13 wird mit einer Resistschicht 35 bedeckt (Fig. 3G). Mit der die gesamte Ober fläche bedeckenden Resistschicht 35 wird die Oxidschicht 34 einem reaktiven Ionenätzen ausgesetzt, um einen Seitenwand- Abstandshalter 28 einer zweiten Schicht auf dem n-Wannenbe reich 14 auszubilden (Fig. 3H). In diesem Stadium werden p-Verunreinigungsionen wie Borionen in das aktive Gebiet des p-MOSFET mit einer Dichte von 10¹⁵ bis 10¹⁷ cm^-2 implantiert. Dementsprechend werden unter Nutzung der Gate-Elektrode 18 und der Seitenwand-Abstandshalter 22 und 28 als Masken p-Dif fusionsschichten 30 hoher Konzentration in selbstausrichten der Weise auf deren beiden Seiten gebildet (Fig. 3I).

Die Durchführung einer Wärmebehandlung mit vorgegebenen Be dingungen nach Entfernen der Resistschicht 35 aktiviert die n-Diffusionsschichten 19 niedriger Konzentration, die n-Dif fusionsschichten 24 hoher Konzentration, die p-Diffusions schichten 26 niedriger Konzentration und die p-Diffusions schichten 30 hoher Konzentration (Fig. 3J).

Eine zweite Ausführungsform wird unter Bezugnahme auf die Fig. 4A bis 4H beschrieben. Die in dieser Ausführungsform in Fig. 4A und 4B gezeigten Schritte sind dieselben wie die in Fig. 3A und 3B gezeigten Schritte der ersten Ausführungsform.

Nach der in Fig. 4B erreichten Stufe wird die Resistschicht 20 entfernt und eine Isolierschicht wie eine Siliziumoxid schicht wird durch CVD auf der gesamten Oberfläche in einer bestimmten Dicke gebildet, und auf der gesamten Oberfläche wird ein anisotropes Ätzen ausgeführt, um auf den Seitenwän den der Gate-Elektroden 17 und 18 Seitenwand-Abstandshalter 21 und 22 auszubilden. Danach wird auf der gesamten Oberflä che des aktiven Gebietes, das mit der n-Wanne 14 versehen ist, eine Resistschicht 23 gebildet, und es werden wieder n-Verunreinigungsionen in das Gebiet zur Ausbildung des n-MOSFET implantiert, so daß n-Diffusionsschichten 24 hoher Konzentration in selbstausrichtender Weise unter Nutzung der Gate-Elektrode 17 und des Seitenwand-Abstandshalters 21 als Masken gebildet werden (Fig. 4C).

Die Resistschicht 23 wird entfernt, und auf der gesamten Oberfäche des aktiven Gebietes, das den p-Wannenbereich 13 enthält, wird zur Ausbildung des n-MOSFET eine weitere Re sistschicht 25 gebildet. In diesem Stadium werden p-Verunrei nigungsionen wie Borionen in das aktive Gebiet zur Ausbildung eines p-MOSFET implantiert, um p-Diffusionsschichten 26 nied riger Konzentration in selbstausrichtender Weise unter Nut zung der Gate-Elektrode 18 und des Seitenwand-Abstandshalters 22 als Masken zu bilden (Fig. 4D).

Die Resistschicht 25 wird entfernt, und eine isolierende Schicht wie eine Siliziumoxidschicht wird auf der gesamten Oberfläche in einer bestimmten Dicke wiederum durch CVD ge bildet, und anisotropes Ätzen wird auf der gesamten Oberflä che ausgeführt, um auf den Seitenwänden der Gate-Elektroden 17 und 18 Seitenwand-Abstandshalter 27 und 28 zu bilden (Fig. 4E).

Dann wird die gesamte Oberfläche des aktiven Gebietes für den n-MOSFET mit einer Resistschicht 29 bedeckt, und p-Verunrei nigungsionen wie Borionen werden in den p-MOSFET-Bereich im plantiert, so daß p-Diffusionsschichten 30 hoher Konzentra tion in selbstausrichtender Weise unter Nutzung der Gate- Elektrode 18 und der Seitenwand-Abstandshalter 27 und 28 als Masken gebildet werden (Fig. 4F).

Die Resistschicht 29 wird entfernt, und unter vorgegebenen Bedingungen wird eine Wärmebehandlung durchgeführt, wodurch die n-Diffusionsschichten 19 niedriger Konzentration, die n-Diffusionsschichten 24 hoher Konzentration, die p-Diffusions schichten 26 niedriger Konzentration und die p-Diffusions schichten 30 hoher Konzentration aktiviert werden (Fig. 4G).

Durch die vorgenannten Schritte entsprechend der ersten und zweiten Ausführungsform wird ein komplementärer MOSFET auf dem Halbleitersubstrat 11 so gebildet, daß sowohl der n- als auch der p-MOSFET LDD-Struktur haben.

Entsprechend diesen Ausführungsformen werden, wie oben be schrieben, die Seitenwand-Abstandshalter für die p- und die n-MOSFETs nicht durch separate CVD und anisotropes Ätzen der Abstandshalter gebildet, sondern sie werden gleichzeitig ge bildet. Es ist weiterhin möglich, den Betrag des Offset der Source- und Drain-Bereiche in Abhängigkeit von Leitungstyp der Kanäle durch Einfügen von Schritten der Implantation von Verunreinigungsionen zwischen die Schritte der Ausbildung eines jeweiligen der Mehrzahl von Seitenwand-Abstandshaltern einzustellen. Zur selbstausrichtenden Ausbildung optimaler Source- und Drain-Gebiete in Abhängigkeit vom Leitfähigkeits typ der Kanäle können Schritte des Abscheidens von Oxid-Iso lierschichten durch CVD, die im Vergleich zur Strukturierung von Resistschichten sehr lange Prozeßdauer haben, effizient genutzt werden, wobei Möglichkeiten ähnlich denen bei der se paraten Ausbildung von Seitenwand-Abstandshaltern offengehal ten werden. Damit wird die Produktivität erhöht.

Nunmehr wird unter Bezugnahme auf die Fig. 5A bis 5F eine dritte Ausführungsform beschrieben. Entsprechend dieser Aus führungsform werden ein p-Wannenbereich 13 und ein n-Wannen bereich 14 in aktiven Gebieten eines Halbleitersubstrates 11 gebildet, die durch eine Elementisolations-Isolierschicht 12 voneinander isoliert sind, und auf Gate-Isolierschichten 15 und 16 werden, ähnlich wie in der zweiten Ausführungsform, Gate-Elektroden 17 und 18 gebildet (Fig. 5A). Nachdem die Gate-Elektroden 17 und 18 gebildet sind, werden Seitenwand- Abstandshalter 21 und 22 einer ersten Schicht durch Abschei den einer Oxid-Isolierschicht durch CVD und anisotropes Ätzen gebildet. Danach wird ein Gebiet zur Ausbildung eines p-MOSFET mit einer Resistschicht 20 bedeckt, und n-Verunreini gungsionen wie Phosphor- oder Arsenionen werden implantiert, um n-Diffusionsschichten 19 niedriger Konzentration zu bilden (Fig. 5B). Danach werden Seitenwand-Abstandshalter 27 und 28 einer zweiten Schicht gebildet, und das Gebiet zur Ausbildung des p-MOSFET wird wieder mit einer Resistschicht 23 bedeckt, und n-Verunreinigungsionen werden implantiert, um n-Diffusi onsschichten 24 hoher Konzentration zu bilden (Fig. 5C).

Die Resistschicht 23 wird dann entfernt und ein Gebiet zur Ausbildung eines n-MOSFET wird mit einer Resistschicht 25 be deckt, und p-Verunreinigungsionen wie Borionen werden implan tiert, um p-Diffusionsschichten 26 niedriger Konzentration zu bilden (Fig. 5D). Die Resistschicht 25 wird entfernt, und dann werden Seitenwand-Abstandshalter 41 und 42 einer dritten Schicht gebildet. Dann wird das Gebiet zur Ausbildung des n-MOSFET mit einer Resistschicht 29 bedeckt, und p-Verunreini gungsionen werden weiter implantiert, um p-Diffusionsschich ten 30 hoher Konzentration zu bilden (Fig. 5E). Danach wird die Resistschicht 29 entfernt und unter vorgegebenen Bedin gungen eine Wärmebehandlung zur Aktivierung der entsprechen den Diffusionsschichten durchgeführt, wodurch ein in Fig. 5F gezeigter Zustand erreicht wird.

Entsprechend dieser Ausführungsform wird, wie oben beschrie ben, eine Mehrzahl von Seitenwand-Abstandshaltern durch auf einanderfolgendes Wiederholen der Abscheidung eines Oxid-Iso lierschicht durch CVD und anisotropen Ätzens eine Mehrzahl von Malen gebildet, wobei, ähnlich der ersten und zweiten Ausführungsform, selektiv Resistschichten gebildet und Verun reinigungsionen implantiert werden. Diese Ausführungsform un terscheidet sich von der ersten Ausführungsform darin, daß sie keinen Schritt der Implantation von Verunreinigungsionen unter Nutzung allein der Gate-Elektroden 17 und 18 als Masken enthält, und darin, daß die Seitenwand-Abstandshalter in ei ner Dreischicht-Struktur aufgebaut sind. Ähnlich wie in der zweiten Ausführungsform ist es auch in dieser Ausführungsform möglich, die Effizienz der Schritte zur Ausbildung der Sei tenwand-Abstandshalter zu erhöhen. Im Falle von Transistoren geringer Strukturabmessungen und relativ niedriger Ströme, die Kanalbreiten von nicht mehr als 1 µm haben, steigen die Verunreinigungsdiffusionslängen der Source- und Drain-Berei che relativ zur Kanalbreite an. Damit muß durch Seitenwand- Abstandshalter unverzichtbar ein Offset (Abrücken) erreicht werden. Unter Beachtung der Tatsache, daß eine p-Verunreini gung einen größeren Diffusionskoeffizienten als eine n-Verun reinigung hat, müssen weiterhin die Breiten von Seitenwand- Abstandshaltern, die als Masken zur Implantation von p-Verun reinigungsionen dienen, größer als die der Seitenwand-Ab standshalter sein, die als Masken zur Implantation von n-Ver unreinigungsionen dienen. Diese Ausführungsform erfüllt diese Anforderungen durch Erhöhung der Anzahl der Schichten der Seitenwand-Abstandshalter zur Implantation von p-Verunreini gungsionen im Vergleich mit der bei Seitenwand-Abstandshal tern zur Implantation von n-Verunreinigungsionen.

Ein Beispiel, das im einzelnen den Unterschied der Diffusi onskoeffizienten zwischen p-Verunreinigungen und n-Verunrei nigungen zeigt, wird unter Bezugnahme auf die Fig. 7A und 7B beschrieben. In eine p-Wanne zur Ausbildung eines n-MOSFET wird mit einem Seitenwand-Abstandshalter 21 mit einer Breite von 100 nm auf der Oberfläche des Halbleitersubstrates 11 als Maske Phosphor implantiert, um n-Diffusionsschichten 19 mit niedriger Konzentration zu bilden. Weiterhin werden unter Nutzung eines zusätzlichen Seitenwand-Abstandshalters mit einer Breite von 2000 Å als Maske n-Diffusionsschichten 24 hoher Konzentration gebildet. In eine n-Wanne zur Ausbildung eines p-MOSFET wird unter Nutzung von Seitenwand-Abstandshal tern 22 und 28 mit einer Gesamtbreite von 300 nm als Maske Bor implantiert, um p-Diffusionsschichten 30 hoher Konzentra tion zu bilden, wie in Fig. 7A gezeigt. Danach wird bei einer Temperatur von 900 bis 950°C für etwa 1 Stunde eine Wärmebe handlung ausgeführt, so daß alle Diffusionsschichten akti viert werden und sich auch die Konzentrationsverteilungen in folge thermischer Diffusion verschieben, wie in Fig. 7B ge zeigt. Das heißt, man findet, daß die thermische Diffusion von Bor beträchtlich größer als die des Phosphors oder Arsens vom n-Typ bei der gleichen Wärmebehandlung ist.

In der erwähnten dritten Ausführungsform können die p-Diffu sionsschichten 26 niedriger Konzentration für den den p-MOSFET bildenden Bereich alternativ vor den Seitenwänden 27 und 28 der zweiten Schicht unter Nutzung der Seitenwand-Ab standshalter 22 als Masken gebildet werden, während der Be reich zur Ausbildung des n-MOSFET mit einer Resistschicht be deckt gehalten wird.

Wenn die nur die n-Diffusionsschichten 19 niedriger Konzen tration und keine p-Diffusionsschichten 26 niedriger Konzen tration mit den Seitenwand-Abstandshaltern 21 und 22 der ersten Schicht in der dritten Ausführungsform gebildet wer den, werden nur die p-Diffusionsschichten 30 hoher Konzentra tion in den Source- und Drain-Bereichen des Gebietes zur Aus bildung des p-MOSFET gebildet. In diesem Falle wird nur im Bereich zur Ausbildung des n-MOSFET eine LDD-Struktur ausge bildet.

Die Beschreibung wurde für eine Halbleitereinrichtung für den Fall gegeben, daß der Elementisolationsbereich durch das LOCOS-Verfahren bei jeder der vorangehenden Ausführungsformen gebildet werde, es ist jedoch unnötig zu sagen, daß das glei che Vorgehen geübt werden kann und die gleichen Effekte auf treten, wenn es sich um eine Halbleitereinrichtung handelt, in der der Elementisolationsbereich durch eine Feldabschirm elektrode gebildet wird.

Weiterhin ist es in den vorangegangenen Ausführungsform in dem Fall, daß der Seitenwand-Abstandshalter durch eine Mehr zahl von Schichten gebildet wird, schwierig, die Grenzen der entsprechenden Schichten auch dann zu identifizieren, wenn der Querschnitt des vollständigen Seitenwand-Abstandshalters beobachtet wird, insofern diese durch eine CVD unter Nutzung des gleichen Materials gebildet werden. Dies liegt daran, daß eine CVD-Schicht amorph ist. Jedoch werden, wie in Fig. 8 ge zeigt, stufenartige Konfigurationen (A und B in Fig. 8) durch Überätzen der Oberfläche des Halbleitersubstrates 11 nach Bildung der Seitenwand-Abstandshalter 21 und 27 erzeugt. Da mit macht die Beobachtung der stufenartigen Konfigurationen im Querschnitt einer vollständigen Halbleitereinrichtung durch ein Elektronenmikroskop es möglich, zu bestimmen, ob die Seitenwand-Abstandshalter aus einer Mehrzahl von Schich ten gebildet sind oder nicht.

Die oben beschriebene erste bis dritte Ausführungsform sind besonders effektiv für die Ausbildung eines Schaltungselemen tes einer CMOS-Struktur, wie eines CMOS-Inverters, der An schlüsse entsprechend Fig. 6 hat.

Claims

1. Verfahren zur Herstellung einer Halbleitereinrichtung mit einer Feldeffekttransistorschaltung, die erste und zweite Transistoren mit LDD-Aufbua auf der Hauptoberfläche eines Halbleitersubstrates (11) aufweist, mit den Schritten

a) Ausbilden einer Gate-Elektrode (17, 18) für jeden Transistor, die von der Hauptoberfläche des Substrates (11) durch eine Gate-Isolierschicht (15, 16) isoliert ist;
b) Ausbilden erster Seitenwand-Abstandshalter (21, 22) durch Abscheiden einer ersten Oxid-Isolierschicht (32) auf gegenüberliegenden Seitenwandoberflächen der Gate-Elektroden (17, 18) und anisotropes Ätzen der Oxid-Isolierschicht (32);
c) Implantieren von Verunreinigungsionen eines zum Substrat (11) entgegengesetzten Leitfähigkeitstyps mit relativ hoher Verunreinigungskonzentration in das Substrat (11) unter Nutzung der ersten Seitenwand-Abstandshalter (21) des ersten Transistors als Maske;
d) Ausbilden zweiter Seitenwand-Abstandshalter (27, 28) durch Abscheiden einer zweiten Oxid-Isolierschicht (34) auf den Gate-Elektroden (17, 18) und den ersten Seitenwand-Abstandshaltern (21, 22) mindestens des zweiten Transistors und anisotropen Ätzen der zweiten Oxid-Isolierschicht (34); und
e) Implantieren von Verunreinigungsionen mit relativ hoher Verunreinigungskonzentrationsdichte in das Substrat (11) unter Nutzung der zweiten Seitenwand-Abstandshalter (28) des zweiten Transistors als Maske.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der erste Transistor auf einer Wanne (13) des dem Substrat (11) entsprechenden Leitfähigkeitstyp gebildet wird und daß der zweite Transistor auf einer Wanne (14) mit einem zum Substrat (11) entgegengesetzten Leitfähigkeitstyp gebildet wird.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der erste Transistor ein n-Kanal-Transistor und der zweite Transistor ein p-Kanal-Transistor ist.

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet,
daß in Schritt c) der zweite Transistor durch ein Resist (23, 33) abgedeckt wird und
daß in Schritt e) der erste Transistor durch ein weiteres Resist (29, 35) abgedeckt wird.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß in Schritt e) der erste Transistor durch die zweite Oxid- Isolierschicht (34) abgedeckt wird.

6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß nach Schritt a) die folgenden Schritte ausgeführt werden:

a1) Implantieren von Verunreinigungsionen in das Substrat (11) unter Nutzung der Gate-Elektrode (17) des ersten Transistors als Maske zum Bilden einer ersten Diffuionsschicht (19) niedriger Konzentration; und
a2) Implantieren von Verunreinigungsionen in das Substrat (11) unter Nutzung der Gate-Elektrode (18) des zweiten Transistors als Maske zum Bilden eienr zweiten Diffusionsschicht (26) niedriger Konzentration.

7. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß nach Schritt a) der folgende Schritt ausgeführt wird:

a1) Implantieren von Verunreinigungsionen in das Substrat (11) unter Nutzung der Gate-Elektrode (17) des ersten Transistors als Maske zum Bilden einer ersten Diffusionsschicht (19) niedriger Konzentration und daß nach Schritt c) der folgende Schritt ausgeführt wird:
c1) Implantieren von Verunreinigungsionen in das Substrat (11) unter Nutzung der Gate-Elektrode (18) und der ersten Seitenwand-Abstandshalter (22) des zweiten Transistors als Maske zum Bilden einer zweiten Diffusionsschicht (26) niedriger Konzentration.

8. Verfahren zur Herstellung einer Halbleitereinrichtung mit einer Feldeffekttransistorschaltung, die erste und zweite Transistoren mit LDD-Aufbau auf der Hauptoberfläche eines Halbleitersubstrates (11) mit einem ersten Leitfähigkeitstyp aufweist, mit den Schritten

a) Ausbilden einer Gate-Elektrode (17, 18) für jeden Transistor, die von der Hauptoberfläche des Substrates (11) durch eine Gate-Isolierschicht (15, 16) isoliert ist; (Fig. 5A)
b) Ausbilden erster Seitenwand-Abstandshalter (21, 22) durch Abscheiden einer ersten Oxid-Isolierschicht (32) auf gegenüberliegenden Seitenwandoberflächen der Gate-Elektroden (17, 18) und ansiotropes Ätzen der Oxid-Isolierschicht (32);
- b1) Implantieren von Verunreinigungsionen eines zu dem Substrat (11) entgegengesetzten Leitfähigkeitstyps in das Substrat (11) unter Nutzung der Gate-Elektrode (17) und der ersten Seitenwand-Abstandshalter (21) des ersten Tranistors als Maske zum Bilden einer ersten Diffusionsschicht (19) niedriger Konzentration; (Fig. 5B)
- b2) Bilden weiterer Seitenwand-Abstandshalter (27, 28) auf den ersten Seitenwand-Abstandshaltern (21, 22);
c) Implantieren von Verunreinigungsionen des zum Substrat (11) entgegengesetzten Leitfähigkeitstyps mit relativ hoher Verunreinigungskonzentration in das Substrat (11) unter Nutzung der Gate-Elektrode (7) und des ersten und des weiteren Seitenwand-Abstandshalters (21, 27) des ersten Transistors als Maske; (Fig. 5C)
- c1) Implantieren von Verunreinigungsionen des zum Substrat (11) entgegengesetzten Leitfähigkeitstyps in das Substrat (11) unter Nutzung der Gate-Elektrode (18), des ersten und des weiteren Seitenwand-Abstandshalters (22, 28) des zweiten Transistors als Maske zum Bilden einer zweiten Diffusionsschicht (26) niedriger Konzentration; Fig. 5D)
d) Ausbilden zweiter Seitenwand-Abstandshalter (41, 42) durch Abscheiden einer zweiten Oxid-Isolierschicht (34) auf den Gate-Elektroden (17, 18) und den ersten und weiteren Seitenwand-Abstandshaltern (21, 22, 27, 28) mindestens des zweiten Transistors und anisotropes Ätzen der zweiten Oxid-Isolierschicht (34); und
e) Implantieren von Verunreinigungsionen des zum Substrat (11) entgegengesetzten Leitfähigkeitstyps mit relativ hoher Verunreinigungskonzentrationsdichte in das Substrat (11) unter Nutzung der Gate-Elektrode (18) und der zweiten Seitenwand-Abstandshalter (42) des zweiten Transistors als Maske. (Fig. 5E).