DE4018754A1

DE4018754A1 - CIRCUIT FOR LIMITING THE SIGNAL RISE SPEED OF OUTPUT SIGNALS OF INTEGRATED CIRCUITS

Info

Publication number: DE4018754A1
Application number: DE19904018754
Authority: DE
Inventors: Oliver Fischer; Hans-Peter Klose
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 1990-06-12
Filing date: 1990-06-12
Publication date: 1991-12-19
Also published as: WO1991020129A1

Abstract

The invention relates to a circuit for limiting the rate of increase in the signal level of output signals of integrated circuits. According to the invention, the circuit is integrated into the integrated circuit; a reference signal is generated in the circuit and the output signal then controlled. The rate of increase in the signal level of the output signal is determined by a differential element (DDT1, DDT2) and used to derive a correction signal for controlling the output signal.

Description

State of the art

Die Erfindung betrifft eine Schaltung zur Begrenzung der Sig nalanstiegsgeschwindigkeit von Ausgangssignalen integrierter Schaltkreise.The invention relates to a circuit for limiting the sig nal rate of rise of output signals integrated Circuits.

Ausgangstransistoren von integrierten Schaltungen werden übli cherweise so ausgelegt, daß mit einer geforderten, maximalen, kapazitiven Last und einer geforderten, zugeordneten Signalan stiegszeit gearbeitet werden kann. Dies führt dazu, daß bei einer kleineren, kapazitiven Belastung sehr steilflankige Aus gangssignale entstehen, das heißt, daß die Signalanstiegsge schwindigkeit abhängig von der kapazitiven Belastung ist.Output transistors from integrated circuits are common designed so that with a required, maximum, capacitive load and a required, assigned signal rose time can be worked. This leads to the fact that a smaller, capacitive load very steep-sided output signals arise, that is, the signal increase speed is dependent on the capacitive load.

Solche steilflankige Ausgangssignale enthalten einen erhebli chen, hochfrequenten Spannungsanteil, der bei modernen Steuer geräten oder anderen elektronischen Geräten das abgestrahlte Störspektrum erhöht und die elektromagnetische Verträglich keit ungünstig beeinflußt.Such steep-edged output signals contain a considerable amount Chen, high-frequency voltage share that with modern tax radiated devices or other electronic devices Interference spectrum increased and the electromagnetic compatibility adversely affected.

Eine Maßnahme zur Verringerung der von einem Gerät emittier ten Störstrahlung besteht in der Begrenzung der Anstiegsge schwindigkeit von Signalen, insbesondere von digitalen Signa len, die verschiedene integrierte Schaltungen eines Steuerge räts verbinden. Durch diese an sich bekannte Maßnahme wird der in den Ausgangssignalen enthaltene, hochfrequente Spannungsanteil erheblich reduziert.A measure to reduce the amount emitted by a device Interference radiation consists in limiting the rise speed of signals, especially digital signals len, the various integrated circuits of a Steuerge connect guesswork. This measure is known per se the high-frequency contained in the output signals Voltage share significantly reduced.

Dazu sind verschiedene, externe Maßnahmen, das heißt Zusatz maßnahmen, die nicht unmittelbar im integrierten Schaltkreis enthalten sind, zur Begrenzung der Signalanstiegsgeschwindig keit bekannt:There are various external measures for this, i.e. addition measures that are not directly in the integrated circuit are included to limit the signal rise speed known:

Es ist bekannt, die Ausgänge von integrierten Schaltungen mit externen Kondensatoren kapazitiv zu belasten. Die Lastabhän gigkeit bleibt auch hier erhalten.It is known to use the outputs of integrated circuits capacitive load on external capacitors. The load dependents Here, too, there is no lack of freedom.

Weiter sind externe Treiberbausteine bekannt, welche unmittel bar am Ausgang des integrierten Schaltkreises angeordnet wer den und die Signalanstiegsgeschwindigkeit begrenzen.External driver blocks are also known, which are immediate bar arranged at the output of the integrated circuit limit the and the rate of signal rise.

Weiter ist es bekannt, durch software-gesteuertes Parallel schalten von Treibertransistoren die Treiberstärke im Schalt kreis zu programmieren. Auch hier bleibt die Lastabhängigkeit für die jeweilige Treiberstärke erhalten.It is also known through software-controlled parallel switch driver transistors the driver strength in switching program circle. The load dependency also remains here received for the respective driver strength.

Die vorstehend genannten Softwaremaßnahmen bzw. die Beschal tungen mit externen Bauteilen ist aufwendig, wobei dennoch eine Lastabhängigkeit erhalten bleibt, so daß die Schaltung nicht in der Lage ist, sich auf während des Betriebes wech selnde, kapazitive Lasten einzustellen und eine vorgegebene Signalanstiegsgeschwindigkeit beizubehalten.The software measures mentioned above or the Beschal tion with external components is complex, but still a load dependency is maintained, so that the circuit is unable to change during operation setting capacitive loads and a predetermined Maintain signal slew rate.

Advantages of the invention

In der erfindungsgemäßen Schaltung wird ein Referenzsignal er zeugt und das Ausgangssignal entsprechend nachgeführt und zu dem durch ein Differenzierglied die Signalanstiegsgeschwindig keit des Ausgangssignals bestimmt und daraus ein Korrektursig nal für die Nachführung des Ausgangssignals abgeleitet. Da durch ist die Schaltung in der Lage, Ausgangssignale mit defi nierter Anstiegsgeschwindigkeit (Slewrate) zu erzeugen. Die Schaltung kann auf einem integrierten Schaltkreis mit Kompo nenten der digitalen Signalverarbeitung integriert werden.In the circuit according to the invention, it becomes a reference signal testifies and tracked the output signal accordingly through a differentiator the signal rise speed speed of the output signal is determined and from this a correction signal derived for the tracking of the output signal. There through the circuit is able to output signals with defi generate slew rate. The Circuit can be built on an integrated circuit with compo components of digital signal processing.

Die Lastabhängigkeit der Signalanstiegsgeschwindigkeit der Ausgangssignale wird für einen großen, kapazitiven Lastbe reich eliminiert, ohne spezielle Software oder externe Hard ware einsetzen zu müssen. Die IC-Ausgangsspannung folgt bei einem Signalwechsel einer intern erzeugten Referenzflanke, die unabhängig von der externen Beschaltung ist. Dadurch ist die Schaltung in der Lage, sich auf während des Betriebes wechselnde, kapazitive Lasten einzustellen und eine vorgege bene Signalanstiegsgeschwindigkeit beizubehalten.The load dependence of the signal slew rate of the Output signals are used for a large, capacitive load richly eliminated, without special software or external hard to use goods. The IC output voltage follows at a signal change of an internally generated reference edge, which is independent of the external wiring. This is the circuit will be able to turn on during operation to set changing capacitive loads and a predetermined one maintain the same rate of signal rise.

Durch Differenzieren der Ausgangsspannung mit Hilfe des Diffe renzierglieds wird ein Korrektursignal gebildet, welches die Verstärkerausgangsspannung so korrigiert, daß ein zu schnel ler Anstieg des Ausgangssignals, wie er ohne diese Korrektur maßnahme im Anlaufbereich (Ausgangsspannung < 1,5 V; 10 bis 20 ns) auftreten würde, verhindert wird.By differentiating the output voltage using the Diff renzierglieds a correction signal is formed, which the Corrected amplifier output voltage so that one too fast l increase in the output signal as it is without this correction measure in the start-up area (output voltage <1.5 V; 10 to 20 ns) would occur, is prevented.

Durch Einsatz der Schaltung in integrierten Schaltkreisen ist eine Verringerung der Störstrahlung erreichbar. Damit wird ein Beitrag zur Funktionssicherheit von Steuergeräten gelei stet. Weiter können gegebenenfalls notwendige Maßnahmen zur Aufbereitung von Eingangssignalen an integrierten Schaltun gen, z. B. durch Ausfiltern von Störsignalen, entfallen oder reduziert werden.By using the circuit in integrated circuits a reduction in interference radiation achievable. So that will a contribution to the functional safety of control units continuous Any necessary measures for Processing of input signals on integrated circuits gene, e.g. B. by filtering out interference signals, or be reduced.

Es sind dazu keine speziellen, aufwendigen Hardwaremaßnahmen notwendig, was zu einer Verringerung der notwendigen Bauele mentezahl und somit ebenfalls zur Erhöhung der Funktions sicherheit beiträgt. Spezielle Softwaremaßnahmen sind eben falls nicht erforderlich.There are no special, complex hardware measures necessary, resulting in a reduction in the number of components required ment count and thus also to increase the functional security contributes. Special software measures are just if not necessary.

drawing

Die Erfindung wird anhand der Zeichnung näher erläutert.The invention is explained in more detail with reference to the drawing.

Es zeigen:Show it:

Fig. 1 ein Prinzipschaltbild einer Schaltung zur Begrenzung der Signalanstiegsgeschwindigkeit von Ausgangssignalen integrierter Schaltkreise, Fig. 1 is a schematic diagram of a circuit for limiting the signal slew rate output signals of integrated circuits,

Fig. 2 eine konkrete Ausführung einer Schaltung entsprechend dem Prinzipschaltbild nach Fig. 1. FIG. 2 shows a specific embodiment of a circuit according to the basic circuit diagram according to FIG. 1.

In Fig. 1 ist eine im wesentlichen spiegelbildlich gleiche Schaltung bestehend aus einem oberen Teil für steigende Flan ken und einen unteren Teil (mit umgekehrten Polaritäten) für fallende Flanken. Zunächst wird der obere Teil für steigende Flanken beschrieben:In Fig. 1 is a substantially mirror image of the same circuit consisting of an upper part for rising flanks and a lower part (with reversed polarities) for falling flanks. First, the upper part for rising edges is described:

Am Schaltungseingang liegt eine Stromquelle II, die beim Wech sel des Eingangssignals von "0" nach "1" über einen Schalter S₁ mit dem nicht invertierenden Eingang eines Differenzver stärkers V₁ verbindbar ist.At the circuit input is a current source II, which can be connected when changing the input signal from "0" to "1" via a switch S ₁ to the non-inverting input of a differential amplifier V ₁ .

Der invertierende Eingang des Differenzverstärkers V₁ ist mit dem Schaltungsausgang verbunden, der durch eine externe, kapa zitive Last CL dargestellt ist. Der Ausgang des Differenzver stärkers V₁ ist mit dem Gate eines Ausgangstransistors MP ver bunden. Die beiden anderen Transistoranschlüsse sind jeweils mit einer Spannungsquelle VCC und dem Ausgang der Schaltung CL verbunden.The inverting input of the differential amplifier V ₁ is connected to the circuit output, which is represented by an external, capacitive load CL. The output of the differential amplifier V ₁ is connected to the gate of an output transistor MP. The two other transistor connections are each connected to a voltage source VCC and the output of the circuit CL.

Zwischen dem Ausgang der Schaltung CL und dem Differenzver stärker V₁ ist weiter ein Differenzierglied DDT1 vorgesehen.A differentiator DDT1 is further provided between the output of the circuit CL and the differential amplifier V ₁ .

Weiter hat der nicht invertierende Eingang des Differenzver stärkers V₁ Verbindung mit einer Kapazität C₁. Furthermore, the non-inverting input of the differential amplifier V _{1 has a} connection with a capacitance C ₁ .

Der dargestellte Schaltungsteil hat folgende Funktion: Der Ausgang und Eingang sollen zunächst auf logisch "0", entspre chend 0 V liegen. Wird der Eingang auf logisch "1" gesetzt, so wird die Kapazität C₁ über die Schalter S₁ mit der Strom quelle I₁ verbunden. Die Spannung an der Kapazität ändert sich gemäß nachfolgender Gleichung:
ΔU=I₁×Δt/C₁.
Für einen konstanten Strom I₁ wird dadurch eine linear anstei gende Spannung beschrieben. Diese Spannung wird dem nicht invertierenden Eingang des Differenzverstärkers V₁ zugeführt, dessen invertierender Eingang mit dem Ausgang der Schaltung CL verbunden ist. Die Spannung an der Kapazität C₁ soll vor dem Verbinden mit der Stromquelle I₁=0 sein, so daß der Aus gangstransistor MP zunächst gesperrt ist. Somit entsteht am Eingang des Differenzverstärkers eine Spannungsdifferenz Vdiff, die bewirkt, daß das Gate des Ausgangstransistors MP mit einer Spannung
-v×Vdiff
angesteuert wird. Es fließt jetzt ein Strom I_L durch den Aus gangstransistor MP, der die externe, kapazitive Last CL auf eine entsprechende Spannung auflädt. Wird die Spannung an der Kapazität CL größer als an der Kapazität C₁, wird der Aus gangstransistor MP solange abgeschaltet, bis die Spannung an der Kapazität CL wieder kleiner als an der Kapazität C₁ ist.The circuit section shown has the following function: the output and input should initially be at logic "0", corresponding to 0 V. If the input is set to logic "1", the capacitance C _{1 is} connected to the current source I ₁ via the switch S ₁ . The voltage across the capacitance changes according to the following equation:
ΔU = I ₁ × Δt / C ₁ .
For a constant current I ₁ , a linear rising voltage is described. This voltage is fed to the non-inverting input of the differential amplifier V ₁ , the inverting input of which is connected to the output of the circuit CL. The voltage across the capacitor C ₁ should be I ₁ = 0 before being connected to the current source, so that the output transistor MP is initially blocked. A voltage difference Vdiff thus arises at the input of the differential amplifier, which causes the gate of the output transistor MP to have a voltage
-v × Vdiff
is controlled. A current I _L now flows through the output transistor MP, which charges the external, capacitive load CL to a corresponding voltage. If the voltage across the capacitance CL is greater than the capacitance C ₁ , the output transistor MP is switched off until the voltage across the capacitance CL is again less than the capacitance C ₁ .

Das Differenzierglied DDT1 enthält ein RC-Glied und differen ziert die Spannung an der Kapazität L und bildet ein Korrek tursignal, welches dem Differenzverstärker V₁ zugeführt wird. Dadurch wird die Verstärkerausgangsspannung so korrigiert, daß ein zu schneller Anstieg des Ausgangssignals im Anlaufbe reich (Ausgangsspannung < 1,5 V) verhindert wird.The differentiator DDT1 contains an RC element and differentiates the voltage across the capacitor L and forms a correction signal which is fed to the differential amplifier V ₁ . This corrects the amplifier output voltage so that a too rapid rise in the output signal in the start-up area (output voltage <1.5 V) is prevented.

In der vorstehenden Schaltung wird somit ein internes Refe renzsignal mit einer bestimmten Signalanstiegsgeschwindigkeit über die Kapazität C₁ erzeugt und das Ausgangssignal entspre chend nachgeführt. Um auch eine befriedigende Nachführung und Regelung des Ausgangssignals für kleine Anstiegsgeschwindig keiten im Bereich der ersten 10 bis 20 ns zu erhalten, wird über das Differenzierglied DDT1 die Signalanstiegsgeschwindig keit am Ausgang CL ermittelt und entsprechende Differenzsig nale dem Differenzverstärker V₁ für eine Korrektur zugeführt.In the above circuit, an internal reference signal is thus generated with a certain signal slew rate via the capacitance C ₁ and the output signal is adjusted accordingly. In order to obtain a satisfactory tracking and control of the output signal for small increase speeds in the range of the first 10 to 20 ns, the signal increase speed at the output CL is determined via the differentiator DDT1 and corresponding differential signals are fed to the differential amplifier V ₁ for a correction.

Der untere Teil der Schaltung in Fig. 1 besteht aus dem Diffe renzverstärker V₂, aus der Kapazität C₁, einem Differenzier glied DDT2 und einem Ausgangstransistor MN. Dieser Schaltungs teil arbeitet entsprechend dem vorbeschriebenen ersten Schal tungsteil, wenn das Eingangssignal von logisch "1" nach "0" wechselt.The lower part of the circuit in Fig. 1 consists of the diffe rence amplifier V ₂ , the capacitance C ₁ , a differentiating member DDT2 and an output transistor MN. This circuit part works in accordance with the above-described first device part when the input signal changes from logic "1" to "0".

Die weiter an den Ausgängen der Differenzverstärker V₁ und V₂ dargestellten Schaltungen H₁ und H₂ stellen sicher, daß die Ausgangstransistoren MP und MN zu keinem Zeitpunkt gleichzei tig im leitenden Zustand sind.The circuits H ₁ and H ₂ further shown at the outputs of the differential amplifier V ₁ and V ₂ ensure that the output transistors MP and MN are gleichzei tig in the conductive state at any time.

In Fig. 2 ist eine konkrete Ausführung der erfindungsgemäßen Schaltung dargestellt. Die Erzeugung der steigenden Flanke er folgt hier mit den Kapazitäten C₂₇ und C₂₈ sowie mit dem Strom IREF1. Die Erzeugung der fallenden Flanke erfolgt mit den Kapazitäten C₂₁ und C₂₂ sowie mit dem Strom IREF2. Es er folgt somit eine kapazitive Teilung des jeweiligen Eingangs signals, wodurch verhindert wird, daß die Eingangstransisto ren mit Gatespannungen < Vth betrieben werden.In Fig. 2 is a concrete embodiment of the circuit according to the invention. The generation of the rising edge takes place here with the capacitances C ₂₇ and C ₂₈ and with the current IREF1. The falling edge is generated with the capacitances C ₂₁ and C ₂₂ and with the current IREF2. It thus follows a capacitive division of the respective input signal, thereby preventing the input transistors from being operated with gate voltages <Vth.

Um den jeweiligen Differenzverstärker mit gesättigten Tran sistoren betreiben zu können (Schaltzeiten), können Referenz signal und Ausgangssignal kapazitiv geteilt werden. Dies er folgt durch die Kapazitätspaare C₂₁/C₂₂, C₂₃/C₂₄, C₂₅/C₂₆ und C₂₇/C₂₈. Durch die kapazitive Teilung wird außerdem eine bessere Regelcharakteristik erreicht.In order to be able to operate the respective differential amplifier with saturated transistors (switching times), the reference signal and output signal can be capacitively divided. This is done by the capacitance pairs C ₂₁ / C ₂₂ , C ₂₃ / C ₂₄ , C ₂₅ / C ₂₆ and C ₂₇ / C ₂₈ . Thanks to the capacitive division, a better control characteristic is also achieved.

Für eine Flächenreduktion in der integrierten Schaltung ist es wünschenswert, denselben Satz von Kapazitäten für beide Schaltflanken zu benutzen. In einer modifizierten Ausführung der Schaltung ist dies unter der Voraussetzung möglich, daß ein Taktsignal zur Verfügung steht und die minimale Zeit zwi schen zwei Änderungen des Ausgangssignals gleich der Perioden dauer des Taktsignals ist. Die jeweiligen Kondensatoranschlüs se können dann mit geeignetem Timing entsprechend den zu er zeugenden Flanken geschaltet werden.For a reduction in area in the integrated circuit it is desirable to have the same set of capacities for both To use switching edges. In a modified version the circuit, this is possible provided that a clock signal is available and the minimum time between two changes in the output signal equal to the periods duration of the clock signal is. The respective capacitor connections They can then be timed according to the timing generating flanks are switched.

Claims

1. Circuit for limiting the signal slew rate of output signals of integrated circuits, characterized in that the circuit is integrated in the integrated circuit (IC), that a reference signal is generated in the circuit and the output signal is tracked and that by a differentiator (DDT1 ; DDT2) the signal rate of increase of the output signal is determined and a correction signal for the tracking of the output signal is derived therefrom.

2. Circuit according to claim 1, characterized in that for generating the reference signal, the circuit input with a change in the input state with a current source (I ₁ ) and a downstream capacitor (C ₁ ) can be connected (switch S ₁ ) that a further connection with the non-inverting input of a differential amplifier (V ₁ ) is made that the inverting input is connected to the output of the circuit (external capacitive load CL), that the output of the differential amplifier (V ₁ ) is connected to the gate of an output transistor ( MP) connection and that the two other transistor connections are each connected to a voltage source (VCC) and the output of the circuit (CL).

3. A circuit according to claim 1 or 2, characterized in that the differentiating element (DDT1) for deriving the signal rate of rise contains an RC element which supplies a correction signal proportional to the signal rise rate and which, on the one hand, has the output of the circuit (external ne capacitive) Last CL) and on the other hand with the difference amplifier stronger (V ₁ ).

4. Circuit according to one of claims 1 to 3, characterized in that the limitation is carried out for digital signals and for the rising edge (from "0" to "1") a he circuit part consisting of a first differential amplifier (V ₁ ), a first differentiator (DDT1) and a first output transistor (MP) as well as the capacitor (C ₁ ) is seen before and for the falling edge (from "1" to "0") a second circuit part operating with different polarities consisting of a second differential amplifier (V ₂ ), a second differentiating element (DDT2) and a second output transistor (MN) and the capacitor (C ₁ ) is provided.

5. A circuit according to claim 4, characterized in that circuit units (H ₁ and H ₂ ) are provided which ensure that the first output transistor (MP) and the second output transistor (MN) are at no time in the conductive state at the same time.

6. Circuit according to one of claims 1 to 5, characterized in that the generation of the rising edge of the reference signal with at least two capacitances (C ₂₇ and C ₂₈ ; current IREF1) and that of the falling edge also with at least two capacities ( C ₂₁ and C ₂₂ ; current IREF2) and that the reference signal and the output signal are capacitively divided (capacitance pairs C ₂₁ / C ₂₂ , C ₂₃ / C ₂₄ , C ₂₅ / C ₂₆ and C ₂₇ / C ₂₈ ).