DE3887817T2 - Steuerschaltung für Leseverstärker. - Google Patents

Description

• Diese Erfindung bezieht sich auf integrierte Halbleiterschaltungen und insbesondere auf Leseverstarkerschaltungen, die in Speichersystemen eingesetzt werden.
• Es sind Speichersysteme, insbesondere statische Speichersysteme wahlfreiem Zugriff hoher Leistung erforderlich, die eine kleine oder keine unnötige Verzögerungszeit haben.
• In der US-Patentschrift 4 649 522, am 11. Februar 1985 von H. C. Kirsch eingereicht, wird ein dynamischer Speicher mit wahlfreiem Zugriff offenbart, dem dadurch eine verbesserte Zugriffszeit für das Lesen von Daten aus einer Vielzahl vom Speicherzellen entlang einer gegebenen, ausgewählten Reihe verliehen wird, daß der Datenausgabeleitung erlaubt wird, zwischen den Aktivierungen von Spaltenfreigabesignalen aktiv zu bleiben.
• Die US-Patentschrift 4 663 735, am 30. Dezember 1983 von F. Nowak et al. eingereicht, offenbart eine Schaltung zur Auswahl zwischen dem wahlfreien- und sequentiellen Zugriffsbetrieb, wobei auf das Paar aus einem Reihenadressensignal und einem passenden Datenausgabesteuersignal hin ein sequentieller Betrieb angenommen wird, und ein wahlfreier- oder paralleler Betrieb wird angenommen, wenn nur die Reihenadresse empfangen wird.
• Die US-Patentschrift 4 429 375, am 23. Juli 1981 von S. Kobayashi et al. eingereicht, offenbart eine Speicheradressierungstechnik, in die ein fortlaufendes Zugriffsverfahren eingeht, wenn auf fortlaufende Speicherzellen auf derselben Wortleitung zugegriffen wird.
• Es ist eine Aufgabe dieser Erfindung, eine verbesserte Speicherlese-Steuerschaltung hoher Leistung zur Verfügung zu stellen, die automatisch den Zeitpunkt für den Einstellimpuls des Leseverstärkers für einen optimalen Betrieb angleicht, insbesondere im statischen Spalten- oder schnellen seitenbetrieb.
• In Übereinstimmung mit den Lehren dieser Erfindung wird eine verbesserte Speicherlese-Steuerschaltung zur Verfügung gestellt, wobei Impulse, die von Reihen- oder Wortadressenänderungen und von Spalten- oder Bitadressenänderungen stammen, dazu benutzt werden, Einstellimpulse zu erzeugen, die in optimalen Zeitintervallen an den Leseverstärker gelegt werden. Insbesondere enthält die Speicherlese-Steuerschaltung zur Übertragung eines Bit- Decoder-Steuerimpulses einen ersten und zweiten Pfad, die an einen Leseverstärker-Einstell-Baustein und Mittel angeschlossen sind, die auf Impulse reagieren, die von Mitteln kommen, die Reihen- bzw. Wort- und Spalten- bzw. Bitadressenänderungen feststellen, um vom ersten und zweiten Pfad einen auszuwählen. Die Erfindung wird in Anspruch 1 vorgestellt.
• Die vorhergehende und andere Aufgaben, Eigenschaften und Vorteile der Erfindung werden aus der folgenden, ausführlicheren Beschreibung eines bevorzugten Ausführungsbeispiels der Erfindung ersichtlich werden, wie es in den anliegenden Abbildungen dargestellt ist.
• Fig. 1A und 1B zeigen zusammen ein Schaltbild der Steuerschaltung für Leseverstärker der vorliegenden Erfindung, und
• Fig. 2 zeigt Spannungen gegen die Zeit aufgetragen, die an verschiedenen Punkten der Schaltung aus den Fig. 1A und 1B während der Leseoperation auftreten.
• Auf die Fig. 1A und 1B der Abbildungen ausführlicher eingehend, wird hier ein Ausführungsbeispiel der Steuerschaltung für Leseverstärker der vorliegenden Erfindung zusammen mit einem Speicherfeld 10 dargestellt, das bekannte statische Speicherzellen 1,1; 1,2; 2,1; und 2,2 enthält, wobei Zelle 1,1 in Fig. 1B detaillierter dargestellt ist. Die Zelle 1,1 enthält kreuzgekoppelte N-Kanal-Feldeffekttransistoren 12 und 14 und ein Paar Lasttransistoren 16 und 18, die mit einem Spannungsversorgungsanschluß VH verbunden sind, der z. B. auf 3,3 Volt liegt. Die Lasttransistoren 16 und 18 sind p-Kanal-Feldeffekttransistoren, wobei die P-Kanal-Feldeffekttransistoren in den Fig. 1A und 1B durch Rechtecke gekennzeichnet sind, durch die eine Diagonale verläuft. Der erste bzw. zweite Zugriffstransistor 20 bzw. 22 sind zwischen die kreuzgekoppelten Transistoren 12, 14 und ein Bit/Lese-Leitungspaar B1 und geschaltet. Eine erste Wortleitung WL1 ist mit den Steuerelektroden der Zugriffstransistoren 20 und 22 verbunden. Die Zelle 1,2 ist ebenfalls zwischen das Bitleitungspaar B1 und geschaltet. Zwischen ein zweites Paar von Bitleitungen B2 und sind die Zellen 2,1 und 2,2 geschaltet. Die Bitleitungspaare B1, und B2, sind parallelgeschaltet mit einem mit einem Leseverstärker 24 verbunden, an den ein Pull-down-Baustein 26 angeschlossen ist. Ein erster Bit- Schalter bzw. eine erste Entkopplungsvorrichtung umfaßt die P- Kanal-Transistoren 28 und 30, die in das Bitleitungspaar B1 und zwischen den Leseverstärker 24 und die Zellen 1,1 und 1,2 geschaltet sind. Ein zweiter Bit-Schalter bzw. eine zweite Entkopplungsvorrichtung umfaßt die P-Kanal-Transistoren 32 und 34, die in das Bitleitungspaar B2 und zwischen den Leseverstärker 24 und die Zellen 2,1 und 2,2 geschaltet sind. Eine Bit-Umspeicherschaltung 35 ist zwischen die Eingänge des Leseverstärkers 24 geschaltet. Die Bit-Umspeicherschaltung 35 umfaßt ein Paar hintereinander angeordneter P-Kanal-Transistoren 36 und 38, wobei der Versorgungsspannungsanschluß VH mit dem gemeinsamen Punkt zwischen den Transistoren 36 und 38 verbunden ist, wie auch einen P-Kanal-Transistor 40, der die Bitleitungsspannung ausgleicht. Ein Bitleitungs-Umspeicherimpuls wird durch eine Bitleitungs-Umspeicherleitung BUM an die Steuerelektroden der P- Kanal-Transistoren 36, 38 und 40 gelegt. Ein erster Bitleitungs- Decodierimpuls wird über eine Bit-Decodierleitung BDEC 1 an die Steuerelektrode der ersten Bit-Schalter-Transistoren 28, 30 gelegt, und ein zweiter Bitleitungs-Decodierimpuls wird über eine Bit-Decodierleitung BDEC 2 an die Steuerelektroden der zweiten Bit-Schalter-Transistoren 32, 34 gelegt. Die erste Wortleitung WL1 ist zusätzlich zur Verbindung mit den Zugriffstransistoren 20 und 22 der Zelle 1,1 auch mit den Zugriffstransistoren der Zelle 2,1 verbunden, die nur durch einen Kasten dargestellt ist. Eine zweite Wortleitung WL2 ist mit den Zugriffstransistoren der Zelle 1,2 und den Zugriffstransistoren der Zelle 2,2 verbunden, beide nur durch einen Kasten dargestellt. Die Zellen 1,2; 2,1; und 2,2 entsprechen der Zelle 1,1. Ein Off- Chip-Treiber, OCT 42, hat einen mit dem Ausgang des Leseverstärkers 24 verbundenen Eingang und ein mit einem DATEN AUS-Anschluß verbundenen Ausgang.
• Die Steuerschaltung für den Leseverstärker enthält Mittel 44 zur Erzeugung von Strobe-Impulsen, wie in Fig. 1A dargestellt, die ein erstes NAND-Glied 46 enthält, das einen ersten Eingang hat, an den ein Chip-Freigabesignal gelegt wird, und einen zweiten Eingang, an den der Ausgangsimpuls einer wortadressenübergangsdetektierungsschaltung gelegt wird, den er von der Wortadressenübergangsdetektierungsschaltung 47 eines beliebigen, bekannten Typs erhält, an der die Wordadressen des Speicherfelds 10 liegen. Am Ausgang des ersten NAND-Gliedes 46 wird ein Reihen-Strobe-Impuls RST erzeugt, der auf den Eingang der ersten Inverterschaltung 48 gegeben wird, die einen Ausgang hat, der mit dem Eingang des zweiten NAND-Gliedes 50 verbunden ist, wobei am zweiten Eingang des zweiten NAND-Gliedes 50 der Ausgangsimpuls einer Bitadressenübergangsdetektierungsschaltung liegt, der von der Bitadressenübergangsdetektierungsschaltung 51 kommt, an der die Bit-Adressen des Speicherfelds 10 liegen. Das Ausgangssignal des zweiten NAND-Gliedes 50 wird, nachdem es die zweite Inverterschaltung 53 durchlaufen hat, an einen ersten Eingang eines dritten NAND-Gliedes 52 gelegt, auf dessen zweiten Eingang der Chip-Freigabeimpuls gegeben wird, so daß ein Spalten-Strobe-Impuls SST am Ausgang des dritten NAND-Gliedes 52 erzeugt wird.
• Der Reihen-Strobe-Impuls RST vom Ausgang des ersten NAND-Gliedes 46 und der Spalten-Strobe-Impuls SST vom Ausgang des dritten NAND-Gliedes 52 werden an eine reguläre Lesezyklus-Auswerteschaltung 54 gegeben, die einen dritten Inverter 56 enthält, der einen Eingang hat, der mit dem Ausgang des ersten NAND-Gliedes 46 verbunden ist, und der einen Ausgang hat, der mit einem ersten Eingang eines vierten NAND-Gliedes 58 verbunden ist, wobei ein zweiter Eingang des NAND-Gliedes 58 mit dem Ausgang des dritten NAND-Gliedes 52 der Schaltmittel 44 zur Erzeugung von Strobe-Impulsen verbunden ist. Der Ausgang des vierten NAND- Gliedes 58 ist mit einem ersten Eingang eines fünften NAND- Gliedes 60 verbunden, dessen Ausgang mit einem ersten Eingang eines sechsten NAND-Gliedes 62 verbunden ist. Ein zweiter Eingang des sechsten NAND-Gliedes 62 ist mit dem Ausgang einer dritten Inverterschaltung 56 verbunden, wobei der Ausgang des NAND-Gliedes 62 mit einem zweiten Eingang des fünften NAND- Gliedes 60 verbunden ist. Der Ausgang des sechsten NAND-Gliedes 62 ist auch an einem Knoten A mit der Steuerelektrode eines ersten N-Kanal-Pull-down-Transistors 64 verbunden, dessen Drain mit einer Verriegelung 66 verbunden ist. Die Verriegelung 66 enthält eine vierte Inverterschaltung 68 und eine fünfte Inverterschaltung 70. Die reguläre Lesezyklus-Auswerteschaltung 54 kann bekanntlich als Monoflop bezeichnet werden.
• Der Ausgang des ersten NAND-Gliedes 46 des Schaltungselements 44 zur Erzeugung von Strobe-Impulsen ist auch mit einer Rückflankenverzägerungsschaltung 72 verbunden, die einen sechsten Inverter 74 umfaßt, der einen Eingang hat, der mit dem Ausgang des ersten NAND-Gliedes 46 verbunden ist, und einen Ausgang, der mit dem Eingang der siebenten Inverterschaltung 76 verbunden ist. Der Ausgang der siebenten Inverterschaltung 76 ist mit einem ersten Eingang eines ersten NOR-Gliedes 78 verbunden, wobei der zweite Eingang des NOR-Gliedes 78 direkt mit dem Ausgang des ersten NAND-Gliedes 46 verbunden ist. Der Ausgang des ersten NOR- Gliedes 78 ist mit einer achten Inverterschaltung 80 verbunden. Eine im statischen Zeilen-Toggle- bzw. Schnellzugriffsverfahren arbeitende Auswerteschaltung 82 enthält ein zweites NOR-Glied 86. Ein erster Eingang des zweiten NOR-Gliedes 84 ist mit dem Ausgang der Rückflankenverzögerungsschaltung 72 verbunden, d. h. mit dem Ausgang der achten Inverterschaltung 80, und ein zweiter Eingang des zweiten NOR-Gliedes 84 ist mit dem Ausgang des dritten NOR-Gliedes 86 verbunden. Ein erster Eingang des dritten NOR-Gliedes 86 ist mit dem Ausgang des dritten NAND-Gliedes 52 der Schaltmittel 44 zur Erzeugung von Strobe-Impulsen verbunden, und ein zweiter Eingang des dritten NOR-Gliedes 86 ist mit dem Ausgang des zweiten NOR-Gliedes 84 verbunden. Der Ausgang des zweiten NOR-Gliedes 84 ist auch am Knoten B mit der Steuerelektrode eines zweiten Pull-down-Transistors 88 verbunden, der mit der Verriegelung 66 verbunden ist. Die im statischen Zeilen- Toggle- bzw. Schnellzugriffsverfahren arbeitende Auswerteschaltung 82 kann bekanntlich allgemein als NOR- oder RS-Flipflop oder Set/Reset-Verriegelung bezeichnet werden.
• Ein Multiplexer 90 mit einem ersten und zweiten Pfad 92 bzw. 94 hat an seinem Eingang auf der Leitung BDS einen Bit-Decoder- Steuerimpuls liegen. Der zweite Pfad 94 umfaßt eine neunte Inverterschaltung 96 mit einem Eingang, an dem der Bit-Decoder- Steuerimpuls auf der Leitung BDS liegt, und einem Ausgang, der mit der zehnten Inverterschaltung 98 verbunden ist, und einer ersten CMOS-Durchgangsschaltung bzw. einem Schalter 100 mit einem ersten N-Kanal-Transistor 102 und einem ersten P-Kanal- Transistor 104, der zum Transistor 102 parallelgeschaltet ist. Der erste Pfad 92 des Multiplexers 90 enthält nur eine zweite Durchgangsschaltung bzw. einen Schalter 106 mit einem zweiten N- Kanal-Transistor 108 und einem zweiten P-Kanal-Transistor 110, der zum N-Kanal-Transistor 108 parallelgeschaltet ist. Der Schalter 106 ist zu den Inverterschaltungen 96 und 98 und dem Schalter 100 parallelgeschaltet. Der Drain des zweiten Pulldown-Transistors 88 ist am Knoten C mit der Steuerelektrode des ersten Transistors 102 des Schalters 100 und mit der Steuerelektrode des zweiten P-Kanal-Transistors 110 des zweiten Schalters 106 verbunden, wobei der erste P-Kanal-Transistor 104 des ersten Schalters 100 und der zweite N-Kanal-Transistor 108 des zweiten Schalters 106 über eine elfte Inverterschaltung 112 mit der Drain des zweiten Pull-down-Transistors 88 verbunden sind. Eine Leseverstärker-Einstell-Schaltung 114 hat einen Eingang, der mit dem Ausgang des Multiplexers 90 verbunden ist, und einen Ausgang, der am Knoten D mit der Steuerelektrode des Leseverstärker-Einstell-Transistors 26 verbunden ist. Der Leseverstärker-Einstell-Schaltkreis 114 enthält eine zwölfte Inverterschaltung 116, eine dreizehnte Inverterschaltung 118 und eine vierzehnte Inverterschaltung 120, alle in Reihe geschaltet. Der Ausgang der Inverterschaltung 120 ist mit einem ersten Eingang eines siebenten NAND-Gliedes 122 verbunden, wobei ein zweiter Eingang des NAND-Gliedes 122 direkt mit dem Ausgang des Multiplexers 90 verbunden ist. Der Ausgang des siebenten NAND-Gliedes 122 ist mit einem Eingang einer fünfzehnten Inverterschaltung 124 verbunden, deren Ausgang am Knoten D mit der Steuerelektrode des Leseverstärker-Einstell-Transistors 26 verbunden ist.
• Nun wird die Arbeitsweise der Steuerschaltung für Leseverstärker der vorliegenden Erfindung, die in den Fig. 1A und 1B der Abbildungen dargestellt ist, beschrieben.
• Das in Fig. 1B gezeigte Speicherfeld 10 arbeitet grundsätzlich in bekannter Weise. Um beispielsweise die Zelle 1,1 auszuwählen, nachdem ein Chip-Freigabeimpuls angelegt ist, wird die Bitumspeicherschaltung 35, die über die Leitung BUM einen Impuls erhält, durchgesteuert, und dann werden die Bit-Schaltelemente 28, 30 durchgesteuert, um an jede Bitleitung des Bitleitungspaars B1, gleiche Spannungen anzulegen. Ebenfalls wird ein Wortimpuls auf die Leitung WL1 gelegt, der die Zugriffstransistoren 20 und 22 durchsteuert. Bevor die Zugriffstransistoren 20 und 22 durchgesteuert werden, wird die Bit-Umspeicherschaltung 35 ausgeschaltet, um die Bit-Leitungen B1 und bei einer Spannung gleich oder VH minus einer Schwellenspannung Vt herum zu puffern. Mit der Pufferung der Leitungen B1 und und dem Durchschalten der Zugriffstransistoren 20 und 22, wird sich eine der Bit-Leitungen B1 bzw. entladen, abhängig davon, welcher der kreuzgekoppelten Transistoren 12 und 14 durchgeschaltet ist. Nachdem eine der Bit-Leitungen B1 bzw. mit der Entladung begonnen hat und bei durchgeschalteten Schalterelementen 28, 30 wird der Leseverstärker-Einstell-Transistor 26 durchgeschaltet, um den Leseverstärker 24 vollständig zu setzen. Die Ausgabe vom Leseverstärker 24 geht auf den Eingang des Off-Chip- Treibers 42, wo binäre Information bzw. Daten am DATEN AUS- Anschluß bereitgestellt werden. Um eine andere Zelle des Speicherfeldes 10 auszuwählen, z. B. die Zelle 2,2, wird die Bit- Umspeicherschaltung 35 erneut durchgeschaltet, und dann werden die Bit-Schalterelemente 32, 34 durch einen Impuls auf der Bit- Decodierleitung BDEC 2 durchgeschaltet. Um das Bitleitungspaar B2 und zu puffern, wird die Bit-Umspeicherschaltung 35 wieder ausgeschaltet. Ein Impuls auf der Wortleitung WL2 wird dann an den Zugriffstransistor der Zelle 2,2 gelegt, der eine der Bitleitungen des Bitleitungspaares B2 und entladen wird. Während eine der Bitleitungen B2 bzw. entladen wird und bei durchgeschalteten Bit-Schalterelementen 32, 34 wird der Leseverstärker-Einstell-Transistor 26 erneut durchgeschaltet, um den Leseverstärker 24 vollständig zu setzen. Die Ausgabe des Leseverstärkers 24 geht dann wieder durch den Off-Chip-Treiber 42 auf den DATEN AUS-Anschluß. Auf die anderen Zellen des Feldes, wie Zelle 1,2 und Zelle 2,1, wird auf entsprechende Weise zugegriffen.
• Die Arbeitsweise der Steuerschaltung für Leseverstärker der vorliegenden Erfindung, insbesondere des Teils, der in Fig. 1A der Abbildungen gezeigt ist, wird am besten verständlich, indem zusammen mit den Schaltbildern der Fig. 1A und 1B auf die in Fig. 2 der Abbildungen dargestellten Impulse Bezug genommen wird. Mit dem Chip-Nicht-Freigabeimpuls und dem von der Wortadressenübergangsdetektierungsschaltung 47 kommenden Wortadressen-Übergangsimpuls , die am ersten NAND-Glied 46 liegen, wird der Reihen-Strobe-Impuls RST am Ausgang des ersten NAND-Glied 46 erzeugt. Der Reihen-Strobe-Impuls RST wird zusammen mit einem Impuls , der von der Bitadressenübergangsdetektierungsschaltung 51 kommt, über die erste Inverterschaltung 48 an das zweite NAND-Glied 50 gelegt. Die Ausgabe des zweiten NAND- Gliedes 50 wird zusammen mit dem chip-Nicht-Freigabesignal über den zweiten Inverter 53 an das dritte NAND-Glied 52 gelegt, um den Spalten-Strobe-Impuls SST zu erzeugen. Der Reihen-Strobe- Impuls RST und der Spalten-Strobe-Impuls SST werden an eine reguläre Lesezyklus-Auswerteschaltung 54 gelegt, um am Knoten A eine hohe Spannung zu erzeugen, die den ersten pull-down-Transistor 64 durchschaltet. Bei durchgeschaltetem Transistor 64 ist die Spannung am Knoten C hoch, wodurch der N-Kanal-Transistor 102 der ersten Durchgangsschaltung 100 und auch der P-Kanal- Transistor 104 der ersten Durchgangsschaltung 100 durchgeschaltet werden, nachdem der elfte Inverter 112 durchlaufen worden ist. Zu der Zeit, zu der der Spalten-Strobe-Impuls SST erzeugt wird, wird ein Bit-Decoder-Steuerimpuls auf die Bit-Decode- Steuerleitung BDS und an den Multiplexer 90 gelegt. Da die erste Durchgangsschaltung 100 durchgeschaltet ist, während die zweite Durchgangsschaltung 106 sperrt, durchläuft der Impuls von der Leitung BDS den zweiten Pfad 94 des Multiplexers 90 einschließlich der neunten und zehnten Inverterschaltungen 96 bzw. 98 über die geschlossene erste Durchgangsschaltung bzw. den geschlossenen Schalter 100 zum Eingang der Leseverstärker-Einstell-Schaltung 114. Der Ausgangsimpuls am Ausgang der Schaltung 114, d. h. am Knoten D, ist ein hoher Leseverstärker-Trigger-Steuerimpuls, der an die Gate-Elektrode des Leseverstärker-Einstell-Transistors 26 gelegt wird. Es sollte beachtet werden, daß, wenn der Reihen-Strobe-Impuls RST und der Spalten-Strobe-Impuls SST an die im statischen Zeilen-Toggle- bzw. Schnellzugriffsverfahren arbeitende Auswerteschaltung 82 gelegt werden, die Spannung am Knoten B niedrig ist, und deswegen der zweite Pull-down-Transistor 88 in einem gesperrten Zustand bleibt und Knoten C auf dem hohen Pegel bleibt.
• Auch sollte beachtet werden, daß gelegentlich eine Zelle, etwa Zelle 1,1, ausgewählt wird, die mit der Wortleitung WL1 verbunden ist, worauf sofort die Auswahl einer anderen Zelle, etwa Zelle 2,1, folgt, die ebenfalls mit der Wortleitung WL1 verbunden ist. In diesem Beispiel wird von der Wortadressenübergangsdetektierungsschaltung kein wortadressen-Durchgangsimpuls YADV erzeugt, und deswegen wird am Ausgang des ersten NAND-Cliedes 46 kein Reihen-Strobe-Impuls RST erzeugt. Jedoch wird die Bit- Adresse entsprechend der Arbeitsweise des Speicherfeldes immer erzeugt, und deshalb wird immer ein Bitadressen-Übergangsimpuls von der Bitadressenübergangsdetektierungsschaltung erzeugt. Entsprechend wird der Spalten-Strobe-Impuls SST bei jedem Arbeitszyklus am Ausgang des dritten NAND-Gliedes 52 erzeugt. Wie in Fig. 2 der Abbildungen gezeigt wird. Wenn der Reihen-Strobe- Impuls RST niedrig und der Spalten-Strobe-Impuls SST hoch ist, erzeugt die reguläre Lesezyklus-Auswerteschaltung 54 am Knoten A eine niedrige Spannung, die den ersten Pull-down-Transistor 64 nicht durchschaltet. Ist jedoch der Spalten-Strobe-Impuls SST hoch und der Reihen-Strobe-Impuls RST niedrig, erzeugt die im statischen Zeilen-Toggle- bzw. Schnellzugriffsverfahren arbeitende Auswerteschaltung 82 ein hohes Spannungssignal am Knoten B. Die hohe Spannung am Knoten B schaltet den zweiten Pull-down- Transistor 88 durch, um den Knoten C auf Massepegel zu entladen. Liegt der Knoten C auf Masse, werden der zweite P-Kanal-Transistor 110 und der zweite N-Kanal-Transistor 108 der ersten Durchgangsschaltung 106 durchgeschaltet. Ist die erste Durchgangsschaltung 106 durchgeschaltet, wird der Bit-Decoder-Steuerimpuls auf der Leitung BDS direkt und ohne Verzögerung zum Eingang der Leseverstärker-Einstell-Schaltung 114 durchgestellt. Dieser Impuls erzeugt dann am Knoten D einen Leseverstärker-Trigger- Steuerimpuls, der den Leseverstärker-Einstell-Transistor 26 durchsteuert, um den Leseverstärker 24 im Zyklus zu setzen, bevor er auf einen wort-Adressenwechsel hin durchgeschaltet wird, wie es oben erwähnt worden ist.
• Den Impulsdarstellungen in Fig. 2 der Abbildungen genauer zugewandt, wird ersichtlich, daß, wenn der Chip-Freigabeimpuls eingeschaltet ist, d. h., daß es in diesem Beispiel auf den niedrigen Pegel abfällt, die Schaltungen des ausgewählten Chips aktiviert werden und sowohl die Wort- als auch die Bitadressen- Eingangssignale WAI bzw. BAI von einer bekannten Speicherschaltung an den Chip geschickt werden. Die Adressenübergangsschaltungen 47, 51 für die Wort- und Bitadressen werden aktiviert und erzeugen schließlich den Reihen-Strobe-Impuls RST und den Spalten-Strobe-Impuls SST, wie es in Fig. 2 gezeigt wird. Während der Chip-Auswahlzeit erzeugen Änderungen entweder des Wort- oder des Bitadressen-Eingangssignals WAI bzw. BAI entsprechende Monoflop-Impulse RST bzw. SST, oder beide, wie es in Fig. 2 der Abbildungen gezeigt wird.
• Es sollte beachtet werden, daß die Wahrheitstafel für die reguläre Lesezyklus-Auswerteschaltung 54 wie folgt aussieht: RST SST Knoten A
• Es sollte auch beachtet werden, daß die Wahrheitstafel für die im Schnellzugriffsverfahren arbeitende Auswerteschaltung 82 wie folgt aussieht: RST SST Knoten B
• Die Verzögerungsschaltung 72 wird dazu benutzt, den RST-Impuls zu verlängern, indem die Rückflanke des RST-Impulses während der Chip-Auswahlzeit verzögert wird. Der Übergang von hoch nach niedrig am Ausgang des Inverters 80 wird durch die vorgesehene Schaltverzögerung der Inverter 74 und 76 verzögert, um die gewünschten Grenzen des Arbeitsbereichs sicherzustellen.
• Die Leseverstärker-Einstell-Schaltung 114 ist vorgesehen, um einen Monoflop-Impuls zur selbständigen Zeitbegrenzung zu erzeugen, um die Leistungsverluste des Lesedifferenzverstärkers 26 zu minimieren. Die maximale Impulsbreite des Ausgangsimpulses am Knoten D ist durch eine vorgesehene Verzögerungszeit der Inverter 116, 118 und 120 begrenzt.
• Es ist ersichtlich, daß in Übereinstimmung mit den Lehren dieser Erfindung eine Steuerschaltung für Leseverstärker für einen statischen Speicher mit wahlfreiem Zugriff bereitgestellt wird, der einen die Betriebsart ermittlenden, selbstregelnden Leseverstärker-Timer hat. Insbesondere liefert diese Erfindung ein optimiertes Lese-Timing und eine optimierte Zugriffszeit bei unterschiedlichen Betriebsarten, insbesondere bei der schnellen statischen oder Toggle-Betriebsart, wenn kein Wechsel einer Wortadresse gefordert ist. In dieser Erfindung wird der Lesedifferenzverstärker-Einstell-Impuls vorausgeschickt, um mit dem Bit-Schalterimpuls zusammenzutreffen, um sofort jedes große Signal zu verstärken, das auf den Feld-Bitleitungen entsteht. Jedoch wird im regulären Wortzugriffs-Lesezyklus die Vorderflanke des Leseverstärker-Einstell-Impulses automatisch verzögert, um die Wortsystemverzögerung, das kleine und relativ langsame Wachsen des Feldzellensignals, Fehlanpassungen der Parameter des Leseverstärkers und das Rauschen auszugleichen. Fig. 2 der Abbildungen kann entnommen werden, daß die Wellenform des Impulses am Knoten D eine durch den Impuls RST hervorgerufene Verzögerung der Vorderflanke zu den Zeiten t2, t4 und t5 zeigt. Wie Fig. 2 ebenfalls entnommen werden kann, wird zu den Zeiten t3, t6, t7 und t8 keine Verzögerung der Vorderflanke der Wellenform des Impulses am Knoten D in Bezug auf die Vorderflanke des BDS-Impulses erzeugt, da keine RST-Strobe-Impulse erzeugt worden sind.
• Obwohl nur zwei Paare von Bitleitungen des Speicherfeldes gezeigt sind, die mit dem Leseverstärker 24 verbunden sind, sollte klar sein, daß viel mehr Bitleitungspaare, z. B. insgesamt 32 Paare, an einen Leseverstärker angeschlossen werden können und daß an viele andere Leseverstärker jeweils weitere 32 Bitleitungspaare angeschlossen sein können. Auch kann die Zahl der Wortleitungen, wenn gewünscht, auf 256 und mehr vergrößert werden.

Claims (16)

1. Steuerschaltung für einen Leseverstärker für ein Speichersystem, das Wort- und Bitadressen hat, wobei die Steuerschaltung für Leseverstärker folgendes umfaßt

einen Leseverstärker mit einem Einstellelement (26),

erste Mittel (90, 100, 106, 114), um einen Impuls zu erzeugen, der das Einstellelement (26) betätigt, wobei diese Mittel einen zweiten Pfad (92) umfassen, der eingerichtet ist, um die Vorderflanke des Impulses, um ein erstes Zeitintervall verzögert, zum Einstellelement (26) zu leiten, und einen ersten Pfad (94), der eingerichtet ist, um die Vorderflanke des Impulses um ein zweites Zeitintervall verzögert, das kürzer als das erste ist, zum Einstellelement (26) zu leiten, und

zweite Mittel (44, 54, 72, 66, 82), die auf Impulse antworten, die von Wort- und Bit-Adressenübergaben abgeleitet sind, um vom ersten und zweiten Pfad (92, 94) einen auszuwählen.

2. Steuerschaltung für Leseverstärker nach Anspruch l, wobei die zweiten Mittel (44, 54, 72, 66, 82) eine Verriegelung (66) umfassen, die mit dem ersten Pfad (94) und dem zweiten Pfad (92) verbunden ist und einen ersten und zweiten Zustand hat, wobei die Verriegelung sich im ersten Zustand befindet, um den ersten Pfad (92) auszuwählen, und im zweiten Zustand, um den zweiten Pfad (94) auszuwählen.

3. Steuerschaltung für Leseverstärker nach Anspruch 2, wobei die von den Wort- und Bitadressenübergaben abgeleiteten Impulse einen ersten Strobe-Impulse (RST), der von einer Wortadressenübergabe abgeleitet ist, und einen zweiten Strobe-Impuls (SST), der von einer Bitadressenübergabe abgeleitet ist, umfassen, und wobei die zweiten Mittel ferner eine erste Schaltung (54), die auf den ersten und zweiten Strobe-Impuls (RST, SST) reagiert, um die Verriegelung (66) in den ersten Zustand zu setzen, und eine zweite Schaltung (82) enthalten, die auf den ersten und zweiten Strobe-Impuls reagiert, um die Verriegelung (66) in den zweiten Zustand zu setzen.

4. Steuerschaltung für Leseverstärker nach einem der Ansprüche 1 bis 4, wobei die zweiten Mittel (44, 54, 72, 66, 82) ferner einen ersten und zweiten Pull-down-Transistor (64, 88) umfassen, die an einander gegenüberliegende Enden der Verriegelung (66) angeschlossen sind, und der Ausgang der ersten Schaltung (54) ist mit der Steuerelektrode des ersten Pull-down-Transistors (64) verbunden, und der Ausgang der zweiten Schaltung (82) ist mit der Steuerelektrode des zweiten Pull-down-Transistors (88) verbunden.

5. Steuerschaltung für Leseverstärker nach Anspruch 4, wobei der zweite Pull-down-Transistor (88) mit den Steuerelementen der ersten Mittel verbunden ist.

6. Steuerschaltung für Leseverstärker nach einem der Ansprüche 3 bis 5, wobei die erste Schaltung ein Monoflop (54) und die zweite Schaltung ein Set/Reset-Flipflop (82) ist.

7. Steuerschaltung für Leseverstärker nach Anspruch 6, wobei das Monoflop (54) folgendes enthält eine Inverterschaltung (56), an deren einem Eingang ein erster Strobe-Impuls (RST) liegt,

ein erstes NAND-Glied (58), an dessen einem Eingang ein zweiter Strobe-Impuls (SST) liegt, und dessen anderer Eingang mit dem Ausgang der Inverterschaltung (56) verbunden ist,

ein zweites NAND-Glied (60), dessen erster Eingang mit dem Ausgang des ersten NAND-Gliedes (58) verbunden ist, und

ein drittes NAND-Glied (62), dessen erster Eingang mit dem Ausgang des zweiten NAND-Gliedes (60) verbunden ist, und dessen zweiter Eingang mit dem Ausgang der Inverterschaltung (56) verbunden ist, wobei der Ausgang des dritten NAND-Gliedes (62) an ein erstes Ende der Verriegelung (66) angeschlossen ist.

8. Steuerschaltung für Leseverstärker nach Anspruch 6 oder 7, wobei das Set/Reset-Flipflop (82) folgendes enthält

ein erstes und zweites NOR-Glied (84, 86), wobei der Ausgang des ersten NOR-Gliedes (84) mit einem ersten Eingang des zweiten NOR-Gliedes (86) verbunden ist, und der Ausgang des zweiten NOR-Gliedes (86) mit einem ersten Eingang des ersten NOR-Gliedes (84) verbunden ist, wobei an einem zweiten Eingang des ersten NOR-Gliedes (84) der erste Strobe-Impuls (RST) und an einem zweiten Eingang des NOR-Gliedes (86) der zweite Strobe-Impuls (SST) liegt, wobei der Ausgang des ersten NOR-Gliedes (84) auch an ein zweites Ende der Verriegelung (66) angeschlossen ist.

9. Steuerschaltung für Leseverstärker nach Anspruch 8, wobei die zweiten Mittel ferner eine Verzögerungsschaltung (72) enthalten, die zwischen die Impulserzeugungsvorrichtungen und den zweiten Eingang des ersten NOR-Gliedes (84) geschaltet ist.

10. Steuerschaltung für Leseverstärker nach Anspruch 9, wobei die Verzögerungsschaltung (72) folgendes umfaßt ein Eingangsanschluß,

ein drittes NOR-Glied (78), dessen erster Eingang mit dem Eingangsanschluß verbunden ist,

Verzögerungsmittel (74, 76), die zwischen den Eingangsanschluß und einen zweiten Eingang des dritten NOR-Glieds (78) geschaltet sind, und

Invertermittel (80), bei denen ein Eingang mit dem Ausgang des dritten NOR-Gliedes (78) verbunden ist und ein Ausgang mit dem zweiten Eingang des ersten NOR-Gliedes (84) verbunden ist.

11. Steuerschaltung für Leseverstärker nach einem der Ansprüche 1 bis 10, wobei der zweite Pfad (94) einen ersten Schalter (100) und ein Verzögerungselement (96, 98) enthält, die in Reihe geschaltet sind, und der erste Pfad (92) einen zweiten Schalter (106) enthält, der zum zweiten Pfad (94) parallelgeschaltet ist.

12. Steuerschaltung für Leseverstärker nach Anspruch 11, wobei sowohl der erste als auch der zweite Schalter (100, 106) einen N-Kanal-Feldeffekttransistor (102, 108) und einen P- Kanal-Transistor (104, 110) enthält, der zum N-Kanal- Transistor parallelgeschaltet ist.

13. Steuerschaltung für Leseverstärker nach Anspruch 12, die ferner eine Inverterschaltung (112) enthält, die zwischen den Ausgang (C) der zweiten Mittel (44, 54, 72, 66, 88) und die Steuerelektrode des P-Kanal-Transistors (104) des ersten Schalters (100) und die Steuerelektrode des N-Kanal- Transistors (108) des zweiten Schalters (106) geschaltet ist.

14. Steuerschaltung für Leseverstärker nach einem der Ansprüche 1 bis 13, wobei die ersten Mittel (90, 92, 94, 114) ferner eine Leseverstärker-Einstell-Schaltung (114) enthalten, die einen Eingangsanschluß hat, der mit dem ersten und zweiten Pfad (94, 92) verbunden ist, und einen Ausgangsanschluß, der mit der Steuerelektrode des Einstellelements (26) verbunden ist.

15. Steuerschaltung für Leseverstärker nach Anspruch 14, wobei die Leseverstärker-Einstell-Schaltung (114) folgendes umfaßt ein NAND-Glied (122) mit einem ersten Eingang, der mit dem Eingangsanschluß verbunden ist,

ein Verzögerungselement (116, 118, 120), das zwischen den Eingangsanschluß und einen zweiten Eingang des NAND-Gliedes (122) geschaltet ist, und

eine Inverterschaltung (124), deren Eingang mit dem Ausgang des NAND-Gliedes (122) verbunden ist und deren Ausgang mit der Steuerelektrode des Einstellelements (26) verbunden ist.

16. Verwendung der in den vorherigen Ansprüchen vorgestellten Steuerschaltung für Leseverstärker in einem Speichersystem, das weiterhin folgendes umfaßt

eine Wortadressenübergangsdetektierungsschaltung (47), die den ersten Strobe-Impuls (RST) erzeugt, und

einen Bitadressenübergangsdetektierungsschaltung (51), die den zweiten Strobe-Impuls (SST) erzeugt.