DE3642815A1

DE3642815A1 - Adder circuit using decimal 1-out-of-10 code

Info

Publication number: DE3642815A1
Application number: DE19863642815
Authority: DE
Inventors: Paul Merkle
Original assignee: Individual
Current assignee: Individual
Priority date: 1986-07-23
Filing date: 1986-12-09
Publication date: 1988-06-16

Abstract

The adder circuit according to the subject of the invention differs from the adder circuit according to P 3640462.4 in that a dual full adder according to Fig. 5 is used as each of the dual full adders (4 and 5), and consists of three non-dual individual adder circuits (12), one negating circuit, one AND circuit with two inputs, and one OR circuit with two inputs. <IMAGE>

Description

Gegenstand der Erfindung ist eine Addierschaltung im Dezimal-1-aus-10-Code, welche im Vergleich mit der Addierschaltung nach P 36 40 462.4 den Unterschied aufweist, daß an Stelle von 2 normalen dualen Voll-Addierern zwei Spezial-Voll-Addierer angeordnet sind, welche als Haupt-Bestandteile je 3 dual-freie Einzel-Addierschaltungen nach Fig. 4 aufweisen. Auch diese Addierschaltung ist in 4 Ausführungen dargestellt, weil die Haupt-Schaltung (1) 5 oder 6 Einzel-Addierschaltungen aufweist, und weil als Eingangs-Schaltungen 2 verschiedene Ausführungen verwendet werden können.The invention relates to an adder circuit in the decimal 1 out of 10 code which, in comparison with the adder circuit according to P 36 40 462.4, has the difference that instead of 2 normal dual full adders, two special full adders are arranged which each have 3 dual-free individual adding circuits as shown in FIG. 4 as main components. This adder circuit is also shown in 4 versions because the main circuit ( 1 ) has 5 or 6 individual adder circuits, and because 2 different versions can be used as input circuits.

Die Addierschaltung Type A 1 ist in Fig. 1 in zwei Teil-Abschnitten dargestellt; die Trenn-Linien haben die Bezeichnung u-u. Die Addierschaltung Type A 2 ist in Fig. 3 und 2 in zwei Teil-Abschnitten dargestellt; die Trenn-Linien haben auch die Bezeichnung u-u. In Fig. 4 ist eine Einzel-Addierschaltung 12 dargestellt, welche bei den Addierschaltungen Type A 1 und B 1 6fach erforderlich ist. In Fig. 5 ist der duale Voll-Addierer 4 dargestellt. In Fig. 6 und 2 ist die Addierschaltung Type B 1 dargestellt; die Trenn-Linien haben auch die Bezeichnung u-u. In Fig. 7 und 2 ist die Addierschaltung Type B 2 dargestellt; die Trenn-Linien haben auch die Bezeichnung u-u.The adder circuit Type A 1 is shown in Fig. 1 in two sections; the dividing lines have uu the name. The adder circuit Type A 2 is shown in Figures 3 and 2 in two sections; the dividing lines may also have the designation uu . In FIG. 4, a single adder circuit 12 is shown which is required in the adder circuits Type A 1 and B 1 6x. In Fig. 5, the dual full adder 4 is shown. In FIG. 6 and 2, the adding circuit is shown Type B 1; the dividing lines may also have the designation uu . In Fig. 7 and 2, the adding circuit is shown Type B 2; the dividing lines may also have the designation uu .

Die Addierschaltung Type A 1 (Fig. 1 und 2) besteht aus der Haupt-Schaltung 1 und den Eingangs-Schaltungen 2 und 3 und dem dualen Voll-Addierer 4 für die Verarbeitung der Wertigkeit 1 und dem dualen Voll-Addierer 5 für die Verarbeitung der Wertigkeit 5 und der Eins-Aufwärts-Verschiebeschaltung 6 und der Schluß-Schaltung 7 und der Schaltung 8. Die Haupt-Schaltung 1 besteht aus 6 Einzel-Addierschaltungen 12 nach Fig. 4 und der Teil-Schaltung 10. Die Teil-Schaltung 10 besteht aus 4 Negierschaltungen 14 und 3 Und-Schaltungen 15 mit je 2 Eingängen. Die Eingangs-Schaltung 2 besteht aus 4 Oder-Schaltungen 21 bis 24 mit je 2 Eingängen und der Oder-Schaltung 25 mit 5 Eingängen. Die Eingangs-Schaltung 3 besteht aus 4 Oder-Schaltungen 31 bis 34 mit je 2 Eingängen und der Oder-Schaltung 35 mit 5 Eingängen. Die Eins-Aufwärts-Verschiebeschaltung 6 ist eine Verschiebeschaltung, welche mit einer Geradeaus-Schaltung kombiniert ist und welche bei Verschiebe-Ansteuerung die an ihren Eingängen anliegende Zwischen-Ergebniszahl um die Ziffer 1 anhebt; diese Eins-Aufwärts-Verschiebeschaltung 6 besteht aus 10 Und-Schaltungen 16 mit je 2 Eingängen und der Negier-Schaltung 17. Die Schluß-Schaltung 7 ist eine Wechsel-Schaltung, mittels der der Bereich D 1 in den Bereich D oder E geleitet werden kann und mittels der der Bereich E 1 in den Bereich E oder D geleitet werden kann. Somit kann mit dieser Schaltung eine im Bereich D 1 liegende Dezimalziffer unverändert weitergeleitet werden oder um die Zahl 5 angehoben werden oder eine im Bereich E 1 liegende Dezimalziffer unverändert weitergeleitet werden oder um die Zahl 5 gesenkt werden. Diese Schluß-Schaltung 7 besteht aus 5 Oder-Schaltungen 40 bis 44 mit je 2 Eingängen und 10 Und-Schaltungen 50 bis 59 mit je 2 Eingängen und der Negier-Schaltung 60. Die Zusatz-Schaltung 8 besteht aus den Oder-Schaltungen 27 und 28 mit je 3 Eingängen und den Oder-Schaltungen 37 und 38 mit je 2 Eingängen und den Oder-Schaltungen 47 und 48 mit je 2 Eingängen und der Und-Schaltung 49 mit 2 Eingängen. An weiteren Teilen besteht diese Addierschaltung aus der Oder-Schaltung 30 und den zugehörigen Leitungen.The adder circuit Type A 1 ( Fig. 1 and 2) consists of the main circuit 1 and the input circuits 2 and 3 and the dual full adder 4 for processing the valence 1 and the dual full adder 5 for processing the significance 5 and the one-up shift circuit 6 and the closing circuit 7 and the circuit 8 . The main circuit 1 consists of 6 individual adding circuits 12 according to FIG. 4 and the sub-circuit 10 . The sub-circuit 10 consists of 4 negation circuits 14 and 3 AND circuits 15 , each with 2 inputs. The input circuit 2 consists of 4 OR circuits 21 to 24 with 2 inputs each and the OR circuit 25 with 5 inputs. The input circuit 3 consists of 4 OR circuits 31 to 34 with 2 inputs each and the OR circuit 35 with 5 inputs. The one-up shift circuit 6 is a shift circuit which is combined with a straight-ahead circuit and which increases the intermediate result number present at its inputs by the number 1 in the case of shift control; this one-up shift circuit 6 consists of 10 AND circuits 16 with 2 inputs each and the negation circuit 17 . The final circuit 7 is an alternating circuit, by means of which the area D 1 can be conducted into the area D or E and by means of which the area E 1 can be conducted into the area E or D. Thus, with this circuit, a decimal digit lying in the range D 1 can be forwarded unchanged or raised by the number 5 or a decimal digit lying in the range E 1 can be forwarded unchanged or reduced by the number 5. This closing circuit 7 consists of 5 OR circuits 40 to 44 with 2 inputs each and 10 AND circuits 50 to 59 with 2 inputs each and the negation circuit 60 . The additional circuit 8 consists of the OR circuits 27 and 28 with 3 inputs each and the OR circuits 37 and 38 with 2 inputs each and the OR circuits 47 and 48 with 2 inputs each and the AND circuit 49 with 2 Entrances. In other parts, this adding circuit consists of the OR circuit 30 and the associated lines.

Der duale Voll-Addierer 4 (Fig. 5) verarbeitet die Wertigkeit 1 und besteht aus 3 Einzel-Addierschaltungen 12 nach Fig. 4 und einer Und-Schaltung 64 mit 2 Eingängen und einer Negier-Schaltung 65 und einer Oder-Schaltung 66 mit 2 Eingängen. Die Eingänge haben die Bezeichnungen x und l und m. Der Ausgang hat die Bezeichnung n und der Übertrag-Ausgang die Bezeichnung p. The dual full adder 4 ( FIG. 5) processes the valency 1 and consists of 3 individual adder circuits 12 according to FIG. 4 and an AND circuit 64 with 2 inputs and a negation circuit 65 and an OR circuit 66 with 2 Entrances. The inputs have the designations x and l and m . The output has the designation n and the carry output has the designation p .

Der duale Voll-Addierer 5 verarbeitet die Wertigkeit 5 und ist gleich, wie der duale Voll-Addierer 4. Die Eingänge haben die Bezeichnung q und r und s. Der Ausgang hat die Bezeichnung t und der Übertrag-Ausgang die Bezeichnung y.The dual full adder 5 processes the valency 5 and is the same as the dual full adder 4 . The inputs are labeled q and r and s . The output is called t and the carry output is called y .

Die Addierschaltungen 12 (Fig. 4) bestehen aus je einer Oder-Schaltung 61 mit 2 Eingängen und je einer Und-Schaltung 62 mit 2 Eingängen. Die Eingänge haben die Bezeichnungen f und h. Der Ausgang hat die Bezeichnung i und der Übertrag-Ausgang die Bezeichnung k. Diese Addierschaltungen 12 werden nur mit dem Zahlenwert 2 angesteuert.The adding circuits 12 ( FIG. 4) each consist of an OR circuit 61 with 2 inputs and one AND circuit 62 with 2 inputs. The inputs have the designations f and h . The output is labeled i and the carry output is labeled k . These adding circuits 12 are only driven with the numerical value 2 .

Diese Addierschaltungen 12 haben bei den nachfolgend angeführten Eingangs-Potentialen folgende Ausgangs-Potentiale:These adding circuits 12 have the following output potentials for the input potentials listed below:

Die Eingänge A und B und die Ergebnis-Ausgänge C sind mit den zugehörigen Zahlenwerten (Ziffern 0 bis 9) gekennzeichnet. Der Eingang x des dualen Voll-Addierers 4 ist auch der Übertrag-Eingang der gesamten Addier-Schaltung. Der Ausgang y des dualen Voll-Addierers 5 ist auch der Übertrag-Ausgang der gesamten Addierschaltung. Inputs A and B and result outputs C are marked with the associated numerical values (digits 0 to 9). The input x of the dual full adder 4 is also the carry input of the entire adder circuit. The output y of the dual full adder 5 is also the carry output of the entire adder circuit.

Die Wirkungsweise der Addierschaltung Typ A 1 (Fig. 1 und 2) ergibt sich wie folgt: Einer der beiden Summanden kommt dezimal-1-aus-10-codiert an den A-Eingängen zur Anlage und der andere Summand ebenfalls dezimal-1-aus-10-codiert an den B-Eingängen. Falls die Ziffer 2 zur Ziffer 4 addiert wird und am Übertrag-Eingang x nur L-Potential anliegt und die Ziffer 2 an den A-Eingängen zur Anlage kommt und die Ziffer 4 an den B-Eingängen zur Anlage kommt, hat im Bereich der Eingangs- Schaltung 2 nur die Oder-Schaltung 22 an ihrem Ausgang H-Potential und im Bereich der Eingangs-Schaltung 3 nur die Oder-Schaltung 34 an ihrem Ausgang H-Potential. Damit haben in der Schaltung 8 die Oder-Schaltungen 28 und 27 und 37 an ihrem Ausgang H-Potential. Der duale Voll-Addierer 4, welcher die Wertigkeit 1 verarbeitet, wird somit an keinem seiner Eingänge mit H-Potential angesteuert und hat somit an seinem Ausgang n und an seinem Übertrag-Ausgang p nur L-Potential. Die Haupt-Schaltung 1 wird somit nur an drei Eingängen mit H-Potential angesteuert, weil hierbei auch die Und-Schaltung 49 an ihrem Ausgang nur L-Potential hat. Somit haben nur die Leitungen a bis c H-Potential und in der Teil-Schaltung 10 somit nur die Leitung c 2 H-Potential. Die Eins-Aufwärts-Verschiebeschaltung 6 ist hierbei auf Geradeaus-Weiterleitung vor-angesteuert, weil der Ausgang n des dualen Voll-Addierers 4 nur L-Potential hat. Damit hat in der Eins-Aufwärts-Verschiebeschaltung 6 die Und-Schaltung 28 an ihrem Ausgang H-Potential und in der Schaltung 7 die Oder-Schaltung 41 an ihrem Ausgang H-Potential und außerdem die Oder-Schaltung 30 an ihrem Ausgang H-Potential. Der duale Voll-Addierer 5 für die Verarbeitung der Wertigkeit 5 wird hierbei nur an seinem Eingang q mit H-Potential angesteuert und hat somit nur an seinem Ausgang t H-Potential. Damit hat in der Schaltung 7 die Leitung v H-Potential und die Leitung w L-Potential und somit die Und-Schaltung 56 an ihrem Ausgang H-Potential. Damit haben die Ergebnis-Ausgänge C dezimal-1-aus-10-codiert die Ziffer 6 und hat der Übertrag-Ausgang y nur L-Potential, weil diese Addition keinen Übertrag hat. The operation of the addition circuit type A 1 ( Fig. 1 and 2) results as follows: One of the two summands comes to the system at the A inputs decimal-1-out-10-coded and the other summand also decimal-1-out -10-coded at the B inputs. If the number 2 is added to the number 4 and there is only L potential at the carry input x and the number 2 is applied to the A inputs and the number 4 is applied to the B inputs, the input has in the area - Circuit 2 only the OR circuit 22 at its output H potential and in the area of the input circuit 3 only the OR circuit 34 at its output H potential. Thus, in circuit 8, the OR circuits 28 and 27 and 37 have H potential at their output. The dual full adder 4 , which processes the valency 1, is therefore not driven at any of its inputs with H potential and thus has only L potential at its output n and at its carry output p . The main circuit 1 is thus only driven at three inputs with H potential, because here the AND circuit 49 also has only L potential at its output. Thus, only the lines a to c have H potential and thus only the line c 2 H potential in the subcircuit 10 . In this case, the one-up shift circuit 6 is pre-activated for straight-ahead forwarding, because the output n of the dual full adder 4 has only L potential. Thus, in the one-up shift circuit 6, the AND circuit 28 has H potential at its output and in circuit 7 the OR circuit 41 has H potential at its output, and also the OR circuit 30 has H potential at its output . The dual full adder 5 for processing the valency 5 is only activated at its input q with H potential and thus has only T H potential at its output. Thus, in the circuit 7 has the line v H potential and the line w L potential and thus, the AND circuit 56 at its output H potential. The result outputs C thus have the number 6 in decimal 1 out of 10 coding and the carry output y has only L potential because this addition has no carry.

Falls die Ziffer 4 zur Ziffer 8 addiert wird und am Übertrag-Eingang x nur L-Potential anliegt und die Ziffer 4 an den A-Eingängen zur Anlage kommt und die Ziffer 8 an den B-Eingängen zur Anlage kommt, hat im Bereich der Eingangs-Schaltung 2 nur die Oder-Schaltung 24 an ihrem Ausgang H-Potential und haben im Bereich der Eingangs-Schaltung 3 die Oder-Schaltungen 33 und 35 an ihrem Ausgang H-Potential. Damit haben in der Schaltung 8 die Oder-Schaltungen 37 und 28 und 27 und 47 an ihrem Ausgang H-Potential. Somit wird auch in diesem Additionsfall die Haupt-Schaltung 1 nur an 3 Eingängen mit H-Potential angesteuert und ist die Eins-Aufwärts-Verschiebeschaltung 6 auf Verschiebung vor-angesteuert, weil hierbei der Ausgang n des dualen Voll-Addierers 4 H-Potential hat. In der Teil-Schaltung 10 hat auch in diesem Fall die Leitung c 2 H-Potential und somit in der Eins-Aufwärts-Verschiebeschaltung 6 die Und-Schaltung 29 an ihrem Ausgang H-Potential. Damit hat in der Schaltung 7 die Oder-Schaltung 42 an ihrem Ausgang H-Potential und außerdem die Oder-Schaltung 30 an ihrem Ausgang H-Potential. Damit wird der duale Voll-Addierer 5 an zwei Eingängen (s und q) mit H-Potential angesteuert und hat somit an seinem Übertrag-Ausgang y H-Potential und an seinem Ausgang t nur L-Potential. Damit hat in der Schaltung 7 die Leitung v L-Potential und die Leitung w H-Potential und somit die Und-Schaltung 52 an ihrem Ausgang H-Potential. Damit haben die Ergebnis-Ausgänge C dezimal-1-aus-10-codiert die Ziffer 2 und hat der Übertrag-Ausgang y H-Potential, weil diese Addition einen Übertrag hat.If the number 4 is added to the number 8 and only L potential is present at the carry input x and the number 4 is applied to the A inputs and the number 8 is applied to the B inputs, the input has in the area Circuit 2 only has the OR circuit 24 at its H potential output and in the area of the input circuit 3 has the OR circuits 33 and 35 at its H potential output. Thus, in circuit 8, the OR circuits 37 and 28 and 27 and 47 have H potential at their output. Thus, in this addition case too, the main circuit 1 is only driven at 3 inputs with H potential and the one-up shift circuit 6 is pre-driven for shifting because the output n of the dual full adder 4 has H potential . In this case, the line c 2 in the subcircuit 10 also has H potential and thus in the one-up shift circuit 6 the AND circuit 29 has an H potential at its output. Thus in circuit 7 the OR circuit 42 has H potential at its output and also the OR circuit 30 has H potential at its output. The dual full adder 5 is thus driven at two inputs (s and q) with H potential and thus has only H potential at its carry output y and only L potential at its output t . Thus, in the circuit 7 has the line v L potential and the line w H potential and thus, the AND circuit 52 at its output H potential. The result outputs C thus have the number 2 in decimal 1 out of 10 coding and the carry output y has H potential because this addition has a carry.

Falls bei einer Addition auch am Übertrag-Eingang x H-Potential anliegt, ist die Ergebniszahl um die Ziffer 1 höher. If there is also x H potential at the carry input during an addition, the result number is higher by the number 1.

Die Addierschaltung Type A 2 (Fig. 3 und 2) weist im Vergleich mit der Addierschaltung Type A 1 (Fig. 1 und 2) den Unterschied auf, daß die Haupt-Schaltung 1 (1 b) nur 5 Einzel-Addierschaltungen (12) hat.The addition circuit type A 2 ( FIGS. 3 and 2) has the difference in comparison with the addition circuit type A 1 ( FIGS. 1 and 2) that the main circuit 1 ( 1 b) only 5 individual adder circuits ( 12 ) Has.

Die Addierschaltung Type B 1 (Fig. 6 und 2) weist im Vergleich mit der Addierschaltung Type A 1 (Fig. 1 und 2) den Unterschied auf, daß an Stelle der Eingangs-Schaltungen 2 und 3 die Eingangs-Schaltungen 2 b und 3 b angeordnet sind und daß an Stelle der Schaltung 8 nur die Oder-Schaltungen 71 und 72 und die Und-Schaltung 73 angeordnet sind.The adder circuit type B 1 ( FIGS. 6 and 2) has the difference in comparison with the adder circuit type A 1 ( FIGS. 1 and 2) that instead of the input circuits 2 and 3, the input circuits 2 b and 3 b are arranged and that instead of the circuit 8 only the OR circuits 71 and 72 and the AND circuit 73 are arranged.

Die Addierschaltung Type B 2 (Fig. 7 und 2) weist im Vergleich mit der Addierschaltung Type B 1 (Fig. 6 und 2) den Unterschied auf, daß die Haupt-Schaltung 1 (1 b) nur 5 Einzel-Addierschaltungen (12) hat.The adder circuit type B 2 ( FIGS. 7 and 2) has the difference in comparison with the adder circuit type B 1 ( FIGS. 6 and 2) that the main circuit 1 ( 1 b) only 5 individual adder circuits ( 12 ) Has.

Claims

1) Electronic adder circuit in the decimal 1-out-of-10 code, in which a partial summand with the valence 5 is branched off from all summands which are greater than the number 4 and which has a one-up shift circuit which is combined with a straight-ahead circuit and which has an alternating circuit or an alternating circuit equivalent circuit ( 7 ) by means of which the digits 0 to 4 are forwarded unchanged or increased by the number 5 and by means of which the digits 5 to 9 are forwarded unchanged are reduced or reduced by the number 5 and which has 2 dual full adders ( 4 and 5 ) as additional circuits, characterized in that these 2 dual full adders ( 4 and 5 ) each have 3 non-dual individual adder circuits ( 12 ), which are the same as the individual adding circuits ( 12 ) of the main circuit ( 1 ).

2) Electronic adder circuit according to claim 1, characterized in that the main circuit ( 1 ) has only 6 or 5 individual adder circuits ( 12 ) which only process the valence 2.

3) Electronic adding circuit according to claim 1 or according to claim 1 and 2, characterized in that the individual adding circuits ( 12 ) of the main circuit ( 1 ) have the following output potentials at the specified input potentials:

4) Electronic adding circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3, characterized in that the individual adding circuits ( 12 ) of the main circuit ( 1 ) each from an OR circuit ( 61 ) with 2 inputs and each have an AND circuit ( 62 ) with 2 inputs.

5) Electronic adder circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4, characterized in that the dual full adders ( 4 and 5 ) each from 3 non-dual individual adder circuits ( 12 ) and an AND circuit ( 64 ) with 2 inputs and a negation circuit ( 65 ) and an OR circuit ( 66 ) with 2 inputs.

6) Electronic adding circuit according to claim 1 or according to claim 1 and 2 or according to claim 1 to 3 or according to claim 1 to 4 or according to claim 1 to 5, characterized in that in the special versions one of the two dual full adders ( 4th or 5 ) is another dual full adder.