DE2523853C2

DE2523853C2 - Method and circuit arrangement for operating an information memory

Info

Publication number: DE2523853C2
Application number: DE19752523853
Authority: DE
Original assignee: IBM Deutschland GmbH
Current assignee: IBM Deutschland GmbH
Filing date: 1975-05-30
Publication date: 1977-05-26

Description

Die Erfindung betrifft ein Verfahren zum Betreiben eines Informationsspeichers, insbesondere eines mo-The invention relates to a method of operation an information store, in particular a mo-

nolytischen Informationsspeichers, dessen Speicherzellen und Ansteuerschaltungen aus bipolaren Transistoren bestehen, die nicht dauernd die volIe*Leistung aufnehmen, sowie eine Schaltungsanordnung zur Durchführung des Verfahrens.nolytic information memory, its memory cells and control circuits made of bipolar transistors exist that do not continuously consume the full * power, as well as a circuit arrangement for Implementation of the procedure.

Bei der Herstellung hochintegrierter Informationsspeicher besteht die prinzipielle Forderung darin, den Stromverbrauch sowohl der Speicherzellen als auch der Ansteuerschaltkreise, wie z. B. der Dekodierschaltuotjen und/oder der Treiberschaltungen, so klein wie möglich zu halten, da die thermische Belastungbedingt durch die Stromaufnahme des Speichers eine der wesentlichen Grenzen für eine höhere Integrationsdichte darstellt. Deshalb wurden zunächst große Anstrengungen zur Verminderung der Stromaufnahme der Speicherzellen selbst gemacht. Die Speisespannung bzw. der Speisestrom wird dabei den Speicherzellen bekanntermaßen nicht dauernd oder statisch, sondern nur zeit- oder impuls weise zugeführt. Um die Integrationsdichte noch höher zu treiben, ist es durch die US-PS 3 573 758 bekanntgeworden, auch die Dekodierschaltungen so aufzubauen, daß sie impulsbetrieben werden können. Dies bedeutet, daß die Dekodierstromkreise dann nur auf einem notwendigen Pegel gehalten werden, wenn kein Zugriff stattfindet oder wenn weder gelesen noch geschrieben wird. Wenn jedoch meinem gegebenen Arbeitszyklus auf bestimmte Bereiche des Speichers Zugriff verlangt wird, werden die Eingangsleitungen zu den Dekodiertreibern für den gesamten Arbeitszyklus nach dieser Patentschrift auf einen notwendigerweise hohen Pegel angehoben. Da auch diese Betriebsweise der Dekodierschaltungen noch nicht für die gewünschte Leistungsverminderung ausreicht, wurden in der Deutschen Auslegeschrift 2230686 ein Verfahren und eine Schaltungsanordnung zum Betrieb eines Informationsspeichers bekannt, durch die die Wärmeentwicklung in monolytischen Halbleiterspeichern noch weiter heruntergesetzt wird. Dies geschieht dadurch, daß selbsthaltende Ansteuerschaltungen derart betrieben werden, daß nur in den kurzen Zeitabschnitten des Umschaltvorgangs zum Setzen der ausgewählten Ansteuerungsschaltungen bei Ansteuerung der Speicherzelle, auf die ein Zugriff ausgeübt werden soll, Strom aus den Adreßleitungen der ausgewählten Ansteuerungsschaltungen entnommen wird, und in der übrigen Zykluszeit, während der sich diese Ansteuerungsschaltungen dann in ihrem selbsthaltenden Schaltzustand befinden, die angesteuerten Speicherzellen mit den Treiberströmen beaufschlagt werden. Obwohl hier gezeigt wird, daß durch die selbsthaltcnden Ansteuerschaltungen die Leistungsaufnahme eines monolytischen Speichers weiter verringert werden kann, hat die Lösung nach dieser Patentschrift jedoch den Nachteil, daß die Leistungsaufnahme für einen hochintegrierten Speicher noch zu hoch ist, daß die Zykluszeit bei dieser Betriebsweise nicht verringert werden kann und daß außerdem in der Schaltungsanordnung komplizierte monolytische Strukturen hei der Realisierung entstehen.In the production of highly integrated information storage, the basic requirement is that the Power consumption of both the memory cells and the control circuits, such as. B. the Dekodierschaltuotjen and / or the driver circuits to be kept as small as possible, since the thermal load is caused one of the essential limits for a higher integration density due to the power consumption of the memory represents. Therefore, great efforts were initially made to reduce the power consumption of the memory cells made by myself. The supply voltage or the supply current is the As is known, memory cells are not supplied continuously or statically, but only supplied in a timed or pulsed manner. In order to drive the integration density even higher, it has become known from US Pat. No. 3,573,758, too to set up the decoder circuits so that they can be operated in pulses. This means that the Decoding circuits are then only kept at a necessary level when there is no access or when there is neither reading nor writing. However, if my given duty cycle If access is required to certain areas of the memory, the input lines to the decoder drivers for the entire duty cycle according to this patent to a necessarily high level raised. Since this mode of operation of the decoding circuits is not yet for the desired reduction in performance sufficient, a procedure and a Circuit arrangement for operating an information memory is known, through which the heat generation is further reduced in monolithic semiconductor memories. This happens because self-holding control circuits are operated in such a way that only in the short time segments of the Switching process for setting the selected control circuits when the memory cell is activated, to be accessed, current from the address lines of the selected drive circuits is removed, and in the rest of the cycle time during which these control circuits The activated memory cells are then in their latching switching state are acted upon by the driver currents. Although it is shown here that the self-retaining Control circuits, the power consumption of a monolithic memory can be further reduced can, the solution according to this patent has the disadvantage that the power consumption for a highly integrated memory is still too high that the cycle time is not reduced in this mode of operation can be and that, moreover, complicated monolithic structures in the circuit arrangement are called the realization arise.

Der Erfindung liegt deshalb die Aufgabe /ugi mule, ein Verfahren zum Betreiben eines hochintegrierien Informationsspeichers zu schaffen, das eine weitere Erhöhung der Intcgrationsdichlc bei gleichzeitiger Erhöhung der Schrcibgcschwindigkeit und günstiger monolyttscher Struktur erlaubt, sowie eine Schaltungsanordnung zur Durchführung des Verfahrens zuThe invention is therefore the task / ugi mule, to provide a method for operating a highly integrated information memory, which is a further Increase of the integration density with simultaneous An increase in the writing speed and a more favorable monolytic structure are permitted, as is a circuit arrangement to carry out the procedure

Die erfindungsgemäße Lösung ergibt sich aus den kennzeichnenden Teilen der Patentansprüche 1 und 4.The solution according to the invention results from the characterizing parts of patent claims 1 and 4.

Durch die Berücksichtigung der drei Forderungen, nämlich Erhöhen der Integrationsdichte, Verringern der Lese/Schreibzeiten und damit der Zykluszeit des Speichers sowie Verringern der Verlustleistung unter Berücksichtigung einer möglichst günstigen monolytischen Struktur der Speicherzellen mit den Ansteuerschaltungen, wurde ein Informationsspeicher geschaffen, der trotz des geringen Strombedarfs Zykluszeiten im echten Nanosekundengebiet bei der Anwendung dei bisher bekannten Planartechnik ermöglicht. Außerdem können die Toleranzen im Herstellungspreis zeß in einem solchen Bereich gehalten werden, daß eine einwandfreie Herstellung möglich ist, ohne daß besonders komplizierte Herstellungseinrichtungen erforderlich sind.By taking into account the three requirements, namely increasing the integration density, reducing the read / write times and thus the cycle time of the memory as well as reducing the power loss Consideration of the most favorable possible monolithic structure of the memory cells with the control circuits, an information memory was created, which despite the low power consumption cycle times in the real nanosecond range when using the previously known planar technology. Besides that the tolerances in the manufacturing price can be kept in such a range that flawless manufacture is possible without the need for particularly complicated manufacturing facilities required are.

Owohl die nichtselektierten Dekoder an der vollen Speisespannung liegen, haben sie eine praktisch vernachlässigbare Verlustleistung. Durch die quasidynamische Ansteuerung des PNP-Transistors werden Schaltzeiten erreicht, die kleiner als die Emitterzeitkonstante dieses Transistors sind. Außerdem ist die Speicherzeit beim Abschalten klein, weil die statische Übersteuerung klein gehalten ist.Although the unselected decoders are due to the full supply voltage, they have a practically negligible one Power dissipation. Due to the quasi-dynamic control of the PNP transistor Switching times achieved that are smaller than the emitter time constant of this transistor. Besides, the Storage time when switching off is small because the static overload is kept small.

Die Erfindung wird nun an Hand eines in den Zeichnungen dargestellten Ausführungsbeispiels näher erklärt. Es zeigtThe invention will now be described in greater detail using an exemplary embodiment shown in the drawings explained. It shows

Fig. 1 ein Prinzipschaltbild eines wortorganisierten Speichers,1 shows a basic circuit diagram of a word-organized memory,

Fig. 2 ein Prinzipschaltbild eines Dekoders für den Speicher nach Fig. 1,FIG. 2 shows a basic circuit diagram of a decoder for the memory according to FIG. 1,

Fig. 3 ein Zeitdiagramm zur Erklärung der Fig. 1 ^{und 2}' Fig. 3 is a timing diagram for explaining Figs. 1 ^{and 2} '

Fig. 4 eine Dekodierschaltung für den SpeicherFig. 4 shows a decoding circuit for the memory

nach den Fig. 1 und 2 undaccording to FIGS. 1 and 2 and

Fig. 5 ein Zeitdiagramm zur Erklärung der Arbeitsweise der Schaltung nach Fig. 5.FIG. 5 is a timing diagram for explaining the operation of the circuit of FIG.

Der Speicher in Fig. 1 besteht aus den Speicherzellen C, die reihenweise über Wortleitungen WLO bis WL63 und spaltenweise mit Bitleitungen ßO und ßl verbunden sind. Die Bitleitungen ßl und ßO für jede Spalte sind mit einer Lese-Schreibschaltung R/ W verbunden, die wiederum mit einer gemeinsamen Eingangsschaltung 100 und mit einer gemeinsamen Ausgangsschaltung 200 verbunden sind. Ein kompletter Speicher besteht aus 10 solchen in der Fig. 1 dargestcllun Speicherebenen. Jede Ebene hat dabei acht Spalten und 64 Wortleitungen. Die Bits werden über die Bit-Sclektleitungen ßSO bis BSI angesteuert, die mit den Lese-Schreibschaltungen R/W entsprechend verbunden sind.The memory in FIG. 1 consists of the memory cells C which are connected in rows via word lines WLO to WL63 and in columns with bit lines β0 and β1. The bit lines β1 and β0 for each column are connected to a read-write circuit R / W , which in turn are connected to a common input circuit 100 and to a common output circuit 200. A complete memory consists of 10 such memory levels shown in FIG. Each level has eight columns and 64 word lines. The bits are controlled via the bit switch lines ßS0 to BSI , which are correspondingly connected to the read-write circuits R / W.

Als Speicherzellen C können bistabile Kippschaltungen mit bipolaren Transistoren verwendet werden. Insbesondere sind kreuzgekoppeite bistabile Kippschaltungen mit Schottky-Dioden als Koppelelemente vorteilhaft. Jede Wortleitung WL wird über einen Wortleitungstransistor WLTO bis WL763 angesteu-As memory cells C, bistable multivibrators with bipolar transistors can be used. In particular, cross-coupled bistable multivibrators with Schottky diodes as coupling elements are advantageous. Each word line WL is controlled via a word line transistor WLTO to WL763.

C)ü crt, dessen Basis am Anschlußpunkt A vom Basisdekoder Bl) in Fig. 2 und dessen Emitter am Ansch!ußpunkt Ii vom HmiUcrdckoder ED gesteuert werden, was noch an Hand von Fig. ? nachfolgend detaillierter Ix'schiiebcn wird.C) crt, whose base at connection point A is controlled by the base decoder B1 ) in FIG. 2 and whose emitter at connection point Ii is controlled by the HmiUcrdckoder ED , which can be seen from FIG. will be shown in more detail below.

In Fig. 2 ist ein Prinzipschaltbild eines Dekoders für ilen Speicher nach Fig. 1 gezeigt, der einmal aus einem Matrixdckodcr. bestehend aus den Wortlcitungstrunsistoren Wl IW bis WLT63, aufgebaut ist.FIG. 2 shows a basic circuit diagram of a decoder for ilen memory according to FIG. consisting of the word circuit truncators Wl IW to WLT63 .

weiterhin aus den Basisdekodierern BDO bis 7, denen Phasenteiler PSO bis 2 vorgeschaltet sind und zum anderen aus Emitterdekodierer'n EDO bis 7, denen Phasenteiler PS3 bis 5 vorgeschaltet sind. Da die Basisdekodierer BD und Emitterdekodierer ED gleichartige Schaltungen sind, werden zur Ansteuerung der Emitter der Wortleitungstransistoren in der Dekodiermatrix die Emittertreiber ETO bis 7 benützt, deren Aufbau mit der Erfindung nichts zu tun hat und deshalb hier nicht näher beschrieben wird. Die Basisdekodierer BD und die Emitterdekodierer ED sind über zwei gemeinsame Leitungen 101 und 102 mit dem Takt CL bzw. der Steuerschaltung 103 verbunden, die ebenfalls vom Takt CL gesteuert wird.furthermore from the basic decoders BDO to 7, which are preceded by phase splitters PSO to 2, and on the other hand from emitter decoders EDO to 7, which are preceded by phase splitters PS3 to 5. Since the base decoder BD and emitter decoder ED are similar circuits, the emitter drivers ETO to 7 are used to control the emitters of the word line transistors in the decoding matrix, the structure of which has nothing to do with the invention and is therefore not described in more detail here. The base decoders BD and the emitter decoders ED are connected via two common lines 101 and 102 to the clock CL or the control circuit 103, which is also controlled by the clock CL.

Im nachfolgenden wird nun die prinzipielle Wirkungsweise des Speichers der Fig. 1 und 2 an Hand des Zeitdiagramms nach Fig. 3 erklärt.The basic mode of operation of the memory in FIGS. 1 and 2 will now be described below of the timing diagram of Fig. 3 is explained.

Das Zeitdiagramm nach Fig. 3 zeigt sowohl den selektierten als auch den nichtselektierten Zustand der Speicheranordnung nach den Fig. 1 und 2. Dieser Zyklus gilt sowohl für das Schreiben als auch für das Lesen von Informationen.The timing diagram of FIG. 3 shows both the selected and the unselected state the memory arrangement according to FIGS. 1 and 2. This cycle applies to both writing and the Reading information.

Liegt am Eingang PSl aller Phasenteiler PSO bis PSS (Fig. 2) der obere Pegel des Eingangsignals, dann ist sowohl der Basisdekodierer BDO als auch der Emitterdekodierer EDO selektiert. Damit ist wie aus Fig. 2 ersichtlich, nur der Wortleitungstransistor WLTO der Dekodiermatrix angesteuert, d. h. er treibt seine Wortleitung WLO (Fig. 1) nach unten. Der Zeitpunkt, zu dem die Wortleitung WLO nach unten gezogen wird, wird durch den Takt CL auf Leitung 101 bestimmt. Der Takt CL verursacht am Basisdekodierer BDO und am Emitterdekodierer EDO ein Ausgangssignal, das in der vorletzten Zeile des Zeitdiagramms (Fig. 3) dargestellt ist. Etwas verzögert, bedingt durch die Transistorschaltzeiten, wird dann, wie bereits beschrieben, die Wortleitung WLO nach unten gezogen.If the upper level of the input signal is at the input PS1 of all phase splitters PSO to PSS (FIG. 2), then both the base decoder BDO and the emitter decoder EDO are selected. Thus, as can be seen from FIG. 2, only the word line transistor WLTO of the decoding matrix is activated, ie it drives its word line WLO (FIG. 1) downwards. The time at which the word line WLO is pulled down is determined by the clock CL on line 101. The clock CL causes an output signal at the base decoder BDO and at the emitter decoder EDO, which output signal is shown in the penultimate line of the timing diagram (FIG. 3). With a slight delay, caused by the transistor switching times , the word line WLO is then pulled down, as already described.

Das Ausgangssignal auf Leitung 102 der Steuerschaltung 103 steuert wie aub Fig. 3 zu ersehen ist, das Abschalten der Basisdekodierer BD und der Emitterdekodierer ED. Der genaue zeitliche Ablauf wird an Hand der Fig. 4 und 5 beschrieben.The output signal on line 102 of the control circuit 103 controls, as can be seen from FIG. 3, the switching off of the base decoders BD and the emitter decoders ED. The exact time sequence is described with reference to FIGS. 4 and 5.

In Fig 4 ist nun die quasidynamische Schaltung gezeigt, die sowoh als Basisdekodierer BD als auch als Emitterdekodierer verwendet werden kann. Links in der Schaltung sind die Leitungen PSO zu sehen (vgl. Fig. 2), die mit den Ausgängen der Phasenteiler PS verbunden sind. Diese Leitungen sind entsprechend Fig. 2 auf einen Multiemitter-Transistor 71, der als UND-Glied arbeitet, eingangsseitig geführt. Der untere Eingang des als Multiemittertransistor ausgeführten UND-Gliedes ist mit einer Leitung verbunden, die das Taktsignal CL führt. Die Basis des Transistors 71 is* über den Widerstand Kl mit Masse GND verbunden, um den entsprechenden Basisstrom zu liefern. Außerdem besteht eine Verbindung von der Basis über Widerstände Rl und Ri zum Kollektor des Transistors 71, der wiederum mit der Basis eines Transistors 73 verbunden ist. Ein Transistor 72 dient zur Spannungs-Pegelfesthaltung für den Kollektor von Transistor 73 (in Einschaltzustand von 73). Zu diesem Zwecke ist der Transistor 72 mit der Basis am Verbindungspunkt der Widerstände RT. und i?3 angeschlossen und mit dem Kollektor an der Basis des Transistors 73 sowie mit dem Emitter am Kollektor vom Transistor 73. Am Kollektor des Transistors 73 ist außerdem der Arbeitswiderstand A4 angeschlossen, dessen anderer Anschluß mit Masse GND verbunden ist. Weiterhin ist mit dem Kollektor des Transistors 73 der Emitter eines Transistors TA verbunden. Parallel zur EmiUer-Kollektorstrecke des Transistors 74 liegt ein Widerstand R6, dessen kollektorseitiger Anschlußpunkt an die Basis eines PNP-Transistors 76 angeschlossen ist. Ein Basisemitterableitwiderstand R5 liegt zwischen Basis und Emitter des PNP-Transistors 76. Der Emitter des ίο PNP-Transistors 76 liegt auf Masse GND. Der Steuerstrom für die Basis des Transistors 74 wird durch den Widerstand 77 bestimmt, der zwischen Masse GND und dem Kollektor eines Transistors 75 liegt. Der Emitter des Transistors 75 liegt genauso wie der Emitter des Transistors 73 auf einer negativen Spannung VN. Der Strom für die Basis des Transistors 75 wird über einen Widerstand RS bestimmt, der mit dem Kollektor des PNP-Transistors 76 verbunden ist. Weiterhin ist mit dem Kollektor des PNP-Transistors 76 ein Widerstand R9 verbunden, der den Basisstrom für einen als Ausgangsemitterfolger verwendeten Transistor 77 liefert. Zwischen der Basis des Transistors 77 und einem negativen Potential KNN, das negativer als das Potential KN ist, liegt ein Ableitwiderstand AlO. Außerdem liegt zwischen dem Potential VNN und dem Emitter des Transistors 77 der Emitterwiderstand RU. Der Kollektor des Transistors 77 ist über einen Widerstand RIl mit Masse GND verbunden. An der Basis des als Emitterfolger geschalteten Transistors 77 liegt noch einj Schottkydiode Sl, über die das Signal 102 von der Steuerschaltung 103 eingekoppelt wird (Fig. 2).4 shows the quasi-dynamic circuit which can be used both as a base decoder BD and as an emitter decoder. The lines PSO can be seen on the left in the circuit (see FIG. 2), which are connected to the outputs of the phase splitter PS . According to FIG. 2, these lines are routed to a multiemitter transistor 71, which operates as an AND element, on the input side. The lower input of the AND element designed as a multi-emitter transistor is connected to a line that carries the clock signal CL. The base of the transistor 71 is * connected to ground GND via the resistor Kl in order to supply the corresponding base current. In addition, there is a connection from the base via resistors Rl and Ri to the collector of transistor 71, which in turn is connected to the base of a transistor 73. A transistor 72 is used to hold the voltage level for the collector of transistor 73 (when 73 is on). For this purpose, the base of the transistor 72 is at the connection point of the resistors RT. and i? 3 and with the collector connected to the base of the transistor 73 and with the emitter connected to the collector of the transistor 73. The working resistor A4 is also connected to the collector of the transistor 73, the other terminal of which is connected to ground GND . Furthermore, the emitter of a transistor TA is connected to the collector of the transistor 73. A resistor R6, whose connection point on the collector side is connected to the base of a PNP transistor 76, is located parallel to the EmiUer collector path of the transistor 74. A base emitter bleeder resistor R5 lies between the base and emitter of the PNP transistor 76. The emitter of the ίο PNP transistor 76 is connected to ground GND. The control current for the base of the transistor 74 is determined by the resistor 77, which is connected between ground GND and the collector of a transistor 75. The emitter of transistor 75, like the emitter of transistor 73, is at a negative voltage VN. The current for the base of the transistor 75 is determined via a resistor RS which is connected to the collector of the PNP transistor 76. Furthermore, a resistor R9 is connected to the collector of the PNP transistor 76 and supplies the base current for a transistor 77 used as an output emitter follower. A bleeder resistor AlO is located between the base of the transistor 77 and a negative potential KNN, which is more negative than the potential KN. In addition, the emitter resistor RU lies between the potential VNN and the emitter of the transistor 77. The collector of transistor 77 is connected to ground GND via a resistor RIl. At the base of the transistor 77, which is connected as an emitter follower, there is also a Schottky diode S1, via which the signal 102 is coupled in from the control circuit 103 (FIG. 2).

Im nachfolgenden wird nun die Wirkungsweise der Schaltung nach Fig. 4 mit Hilfe des Impulsdiagramms nach Fig. 5 beschrieben.The operation of the circuit according to FIG. 4 will now be described below with the aid of the pulse diagram according to FIG. 5 described.

Im linken Teil vor der gestrichelten Linie im Impulsdiagramm nach Fig. 5 ist der Ruhezustand des quasidynamischen Dekoders nach Fig. 4 gezeigt. Das Signal CL und das Signal 102 sind in diesem Falle auf ihrem negativen Potential. Damit ergeben sich für die Pegel und Ströme innerhalb der Schaltung nach Fig. 4 folgende Werte:In the left part in front of the dashed line in the pulse diagram according to FIG. 5, the idle state of the quasi-dynamic decoder according to FIG. 4 is shown. The signal CL and the signal 102 are at their negative potential in this case. This results in the following values for the levels and currents within the circuit according to FIG. 4:

Der Transistor 71 ist eingeschaltet und es fließt also über den Widerstand Rl ein Basisstrom in den Transistor 71. Damit ergibt sich ein Sperrpotential an der Basis des Transistors 73, wodurch dieser ausgeschaltet ist. Der Kollektor vom Transistor 73 geht über den Widerstand RA praktisch auf Massepotential GND, wodurch wiederum der PNP-Transistor 76 gesperrt wird. Im Zeitdiagramm sind die beiden Kollektorströme IC der beiden Transistoren 73 und 76 zu diesem Zeitpunkt dargestellt (0 mA). Daraus ergibt sich, daß auch die Transistoren 74 und 75 gesperrt sind. Da das Kollektorpotential des PNP-Transistors 76 auf VNN zu diesem Zeitpunkt liegt, ist auch der als Emitterfolger geschaltete Transistor 77 gesperrt. Durch die Steuerschaltung 103 festgelegt, ist auch zu diesem Zeitpunkt die Leitung 102 fast auf dem Potential PWN, was jedoch zu diesem Zeitpunkt füi die Schaltung keine Bedeutung hat. Im nachfolgender wird die Selektionsphase beschrieben, die in Fig. f zwischen den gestrichelten Linien dargestellt ist.The transistor 71 is switched on and a base current thus flows into the transistor 71 via the resistor R1 . This results in a blocking potential at the base of the transistor 73, as a result of which it is switched off. The collector of the transistor 73 goes via the resistor RA practically to ground potential GND, which in turn the PNP transistor 76 is blocked. In the time diagram, the two collector currents IC of the two transistors 73 and 76 are shown at this point in time (0 mA). As a result, transistors 74 and 75 are also blocked. Since the collector potential of the PNP transistor 76 is at VNN at this point in time, the transistor 77, which is connected as an emitter follower, is also blocked. Defined by the control circuit 103, the line 102 is also almost at the potential PWN at this point in time, but this is of no significance for the circuit at this point in time. In the following, the selection phase is described, which is shown in Fig. F between the dashed lines.

Liegen an den Eingängen PSO des Dekoders nacr Fig. 4 L-Signale an und geht außerdem zum Zeit punkt /0 das Taktsignal CL nach oben, dann ist dei Dekoder im selektierten Zustand, d. h. er ist einge schaltet. Die zeitlichen Abläufe werden jetzt an Han< des Impulsdiagramms nach Fig. 5 im einzelnen beIf L signals are present at the inputs PSO of the decoder according to FIG. 4 and the clock signal CL also goes up at the time point / 0, then the decoder is in the selected state, ie it is switched on. The timing is now on Han <of the timing diagram of FIG. 5 in detail be

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schrieben. Der Transistor 71 geht dadurch in den gesperrten Zustand über, wodurch der Transistor 73 geöffnet wird. Der Basisstrom für den Transistor T3 wird über die Widerstände Rl, Rl und A3 zugeführt. Weil der Transistor 73 eingeschaltet ist, wird sein Kollektorpotential nach unten gezogen, wodurch bewirkt wird, daß der Transistor 74 ebenfalls einschaltet. Zum Zeitpunkt ti fließt ein sehr hoher Kollektorstrom /C73 über den Weg Emitterbasisstrecke des Transistors 76, Kollektoremitterstrecke des Transistors 74 zum Kollektor vom Transistor 73. Das heißt, daß zu diesem Zeitpunkt der Kollektorstrom /C73 durch die inneren Transistorwiderstände der Transistoren 76, 74 und 73 bestimmt wird. Dieser Strom ist gleich dem Emitterstrom vom PNP-Transistor 76. Dieser hohe Strom bewirkt, daß auch der Kollektorstrom /C76 des PNP-Transistors 76 sehr schnell ansteigt (bei ti). Wäre diese Übersteuerung nicht vorhanden, dann wäre das Ansteigen des Kollektorstroms des PNP-Transistors 76 wesentlich langsamer. Dieses schnelle Ansteigen des Kollektorstroms /C76 bewirkt auch ein sehr schnelles Einschalten des Transistors 77 zum Zeitpunkt f3. Das dadurch verursachte Ansteigen des Ausgangssignals DO des Dekoders bewirkt ein Einschalten des entsprechenden Wortleitungstransistors WLT. Der Zeitpunkt f4 im Diagramm nach Fig.5 gibt an, wann die Worlleitung WL selektiert ist.wrote. The transistor 71 thereby goes into the blocked state, whereby the transistor 73 is opened. The base current for the transistor T3 is supplied via the resistors Rl, Rl and A3. Because transistor 73 is on, its collector potential is pulled down, causing transistor 74 to also turn on. At time ti a very high collector current / C73 flows via the emitter-base path of transistor 76, collector-emitter path of transistor 74 to the collector of transistor 73. This means that at this time the collector current / C73 flows through the internal transistor resistances of transistors 76, 74 and 73 is determined. This current is equal to the emitter current from PNP transistor 76. This high current has the effect that the collector current / C76 of PNP transistor 76 also increases very quickly (at ti). If this overdrive were not present, then the increase in the collector current of the PNP transistor 76 would be much slower. This rapid increase in collector current / C76 also causes transistor 77 to turn on very quickly at time f3. The resulting increase in the output signal DO of the decoder causes the corresponding word line transistor WLT to be switched on. The point in time f4 in the diagram according to FIG. 5 indicates when the world line WL is selected.

An dieser Stelle soll nochmals erwähnt werden, daß zum Selektieren eines Wortleitungstransistors WLT in der Dekodiermatrix immer zwei Dekodierer, nämlich ein Basisdekodierer BD und ein Emitterdekodierer ED erregt sein müssen.At this point it should be mentioned again that to select a word line transistor WLT in the decoding matrix, two decoders, namely a base decoder BD and an emitter decoder ED , must always be energized.

Nachdem der Transistor Tl eingeschaltet ist, ist es nicht mehr nötig, daß der hohe Kollektorsirom /C73 fließt, sondern es ist vielmehr erwünscht, daß dieser Strom so klein wie möglich wird. Zu diesem Zweck wird vom PNP-Transistor 7*6 gleichzeitig mit dem Ansteuern des Transistors Tl auch der Transistor 75 über den Widerstand R8 angesteuert. Dadurch schaltet der Transistor TS ein und bringt das Basispotential des Transistors 74 auf VN (Fig. 4). Der Transistor T4 ist jetzt gesperrt und der Kollektorstrom ICTi wird jetzt durch den Widerstand Ä6 herabgesetzt. Der Kollektorstrom ICTi und somit der Basisstrom von 76 wird also nicht mehr wie vorher durch die inneren Widerstände der Transistoren 76, 74 und 73 bestimmt. Das Absinken des Stromes /C73 zum Zeitpunkt /5 ist aus dem Diagramm nach Fig. 5 ersichtlich. Der Reststrom IR, der ebenfalls ausAfter the transistor T1 is switched on, it is no longer necessary for the high collector current / C73 to flow, but rather it is desirable that this current be as small as possible. For this purpose, the PNP transistor 7 * 6 also controls the transistor 75 via the resistor R8 at the same time as the control of the transistor T1 . As a result, the transistor TS switches on and brings the base potential of the transistor 74 to VN (FIG. 4). The transistor T4 is now blocked and the collector current ICTi is now reduced by the resistor λ6. The collector current ICTi and thus the base current of 76 is no longer determined by the internal resistances of transistors 76, 74 and 73 as before. The decrease in current / C73 at time / 5 can be seen from the diagram according to FIG. The residual current IR, which is also from

ίο diesem Diagramm zu ersehen ist, genügt, um den PNP-Transistor 76 im eingeschalteten Zustand bis zum Zeitpunkt ilO zu halten. Auch bei langen Selektionszeiten werden also die Restströme im Dekodierer sehr gering gehalten, woraus sich eine äußerst geringeίο this diagram can be seen, is sufficient to the To keep PNP transistor 76 in the switched-on state until time i10. Even with long selection times So the residual currents in the decoder are kept very low, resulting in an extremely low one

ir, Verlustleistung ergibt, obwohl der Dekodierer zu Beginn der Selektionsphase sehr schnell einschaltet. Am Ende eines Selektionszyklus zur Zeit i6 im Zeitdiagramm nach Fig. 5 geht der Taktimpuls CL nach unten, wodurch der Transistor 71 wieder einschaltet.ir, results in power loss, although the decoder switches on very quickly at the beginning of the selection phase. At the end of a selection cycle at time i6 in the timing diagram according to FIG. 5, the clock pulse CL goes down, whereby the transistor 71 switches on again.

Daraus ergibt sich, daß der Transistor 73 zum Zeitpunkt /10 gesperrt wird, was wiederum bewirkt, daß der Transistor 74 und der PNP-Transistor 76 ebenfalls gesperrt werden. Der Kollektorstrom /C76 klingi aber nur langsam ab, wie aus dem Zeitdiagramm nach Fig. 5 zu ersehen ist, und würde deshalb den Transistor 77 nur langsam abschalten. Dies würde zurr Zeitpunkt f8 erfolgen. Um das Abschalten des Transistors 77 zu beschleunigen, wird nun gestei.ert vor der Steuerschaltung 103 ein Signal 102 beim Zeitpunkt f9 über die Schottkydiode Sl an die Basis vorr Transistor 77 gebracht. Dies bewirkt, daß das Aus gangssignal DO schon zum Zeitpunkt ill nach untei gezogen wird und nicht erst zum Zeitpunkt f8. Darau: ergibt sich, daß der selektierte Wortleitungstransisto WLT, dargestellt sein Kollektor-Potential auf de Wortleitung WL, abschaltet und die Wortleitung ii ihren nichtselektierten Zustand zum Zeitpunkt t' übergeht. Damit ist der ursprüngliche Zustand de Dekodierers, d. h. der nichtselektierte Zustand, wie der erreicht.As a result, transistor 73 is blocked at time / 10, which in turn causes transistor 74 and PNP transistor 76 to also be blocked. The collector current / C76 decays only slowly, however, as can be seen from the timing diagram according to FIG. 5, and would therefore only switch off the transistor 77 slowly. This would take place at time f8. In order to accelerate the switching off of the transistor 77, a signal 102 is now brought upstream of the control circuit 103 via the Schottky diode S1 to the base of the transistor 77 at the time f9. This has the effect that the output signal DO is already drawn down at the time ill and not only at the time f8. From this: it follows that the selected word line transistor WLT, shown its collector potential on de word line WL, switches off and the word line ii changes its unselected state at time t ' . The original state of the decoder, ie the unselected state, has thus been reached.

Hierzu 3 Blatt ZeichnungenFor this purpose 3 sheets of drawings

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Claims

Patent claims:

1. A method for operating an information memory, in particular a monolithic information memory, the memory cells and control circuits of which consist of bipolar transistors that do not continuously consume full power, characterized in that the control circuits, in particular the decoders, are under full voltage in both the selected and the unselected state stand that at the beginning of a selection phase the current (/ C73) in the decoder [BD and ED) increases disproportionately by the clock (CL) controlled control signals (102), then decreases to a residual current [IR) to the decoder [BD or ED ) in the selected state, and that at the end of a selection cycle, controlled by the fall of the control signal (102), the decoders [BD and ED) are immediately switched to the unselected state.

2. The method according to claim 1, characterized in that the decoders [BD, ED, WLTO to WLT63) for driving cer word lines [WL) of the monolithic information memory are constructed in two stages, the second stage being composed of word line transistors arranged in a known matrix (H'LTObis WLT63) , in which only one word line transistor (e.g. WLTO) is selected by control from the first stage of the decoder both at the base and at the emitter, whereby the potential of the word line connected to this word line transistor ( WLO) is bent downwards under control of the clock ( CL) and then returned to the output level.

3. The method according to claims 1 and 2, characterized in that by applying input signals to the inputs (PSA) of the first stage forming the base and emitter decoder [BD and ED) and simultaneous increase in the clock signal ( CL) of the respective decoder The beginning of a selection phase is switched on, in which a transistor (71) changes from the switched on to the blocked state, whereby a further transistor (73) is opened, that its collector potential is pulled down, whereby a downstream transistor (74) of the base decoder ( BD ) or the emitter decoder ( ED) is switched on, whereby a high current flows, which causes the collector current (ICTS) of a downstream transistor (76) to rise very quickly, which causes a further transistor (TT) to be switched on very quickly at its base a control signal (102) synchronized by the clock signal (CL) is present, which then sends the output signal (DO) of the first stage of the decoder (B D or ED) f for immediate activation. The word line transistors (WLT) also _o goes up and that the collector current (/ C73) of the transistor (73) controlled by the collector current of the transistor (T6) is designed as a PNP transistor and the leakage current S ₅ ( IR) drops in order to keep this transistor ( Td) in the switched-on state until the point in time (ilO) at which the control signal (102) drops to its lower level (r9), whereby at the end of the selection cycle the collector current ( 7C73) of the transistor (73) is pulled down, so that the respectively selected word line transistor ( WLT) is immediately driven into the unselected state.

4. Circuit arrangement for performing the method according to claims 1 to 3, characterized in that the two-stage decoder ( BD, ED and WLO to W L63) is connected to a control circuit (103) which controls the beginning and the end of a selection phase of the clock [CL) .

5. A circuit arrangement according to claim 4, characterized in that the basic decoder ( BD) and the Emiiierdeköder [ED) are constructed in the same way.

6. Circuit arrangement according to claims 4 and 5, characterized in that a base or emitter decoder [BD or ED) consists of a multi-emitter transistor (7Ί) as an AND element, at the inputs of which the clock signal ( CL) and the input signals ( PSA ) whose base is connected via a resistor (Rl) to ground [GND) and via resistors (R2 and A3) to the collector, which is also connected to the base of another transistor (73) that the collector of this transistor via a resistor (R4) is connected to ground [GND) and to the emitter of a further transistor (74), that a resistor (R6) is connected in parallel to the emitter collector path of this transistor, that its connection point on the collector side is connected to the base of another transistor (76) is connected, which has a base-emitter bleeder resistor [R5) between the base and emitter and whose emitter is connected to ground [GND) that the control current for the base of the transistor (74) durc h a resistor ( Rl) is determined, which is arranged between ground (GND) and the collector of a transistor (75) whose emitter is at the same negative voltage ( VN) as the emitter of the transistor (73) that the base current of the Transistor ( TS) is determined via a resistor ( RS) which is connected to the collector of transistor (76), which is also connected to a resistor [R9) which supplies the base current for a transistor (77) connected as an output emitter follower, between its base and a negative potential (VNN) there is a bleeder resistor (RIO) that an emitter resistor (R12) is also arranged between this potential and the emitter of the transistor (77) and the collector is connected to ground (GND) via a resistor (All) ) is connected, while the base is connected to a Schottky diode (51), which in turn is connected to the control circuit (103).

7. Circuit arrangement according to claims 4 to 6, characterized in that the transistor (76) is designed as a PNP transistor, while all other transistors in the decoders (BD, ED) are of the NPN type.