DE1514071C3

DE1514071C3 - Integrated semiconductor circuit

Info

Publication number: DE1514071C3
Application number: DE19651514071
Authority: DE
Inventors: Frank John Brewster; Gregor Lawrence Vincent Poughkeepsie; Seraphim Donald Philip Bedford Hills; N.Y. Campagna (V.St.A.)
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1964-12-24
Filing date: 1965-12-03
Publication date: 1976-08-12

Description

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Die Erfindung betrifft eine integrierte Halbleiterschaltung mit mehreren, rasterartig unter gegenseitigem Abstand in ein scheibenförmiges Isoliermaterial eingebetteten aktiven Halbleiterschalteiementen, deren Elektroden mit dem Isoliermaterial eine gemeinsame Oberfläche bilden, die mit einer Isolierschicht belegt ist, über die Leiterbahnen zur Verbindung der Elektroden verlegt sind.The invention relates to an integrated semiconductor circuit with several, grid-like under mutual Spacing of active semiconductor switching elements embedded in a disk-shaped insulating material, the electrodes of which form a common surface with the insulating material, the one with an insulating layer is occupied, are laid over the conductor tracks to connect the electrodes.

Bei Halbleiterschaltungcn dieser Art sind die Schaltelemente, z. B. Transistoren od. dgl., und die für die Schaltung erforderlichen Verbindungen, gegebenenfalls mit eingeprägten Widerständen u. dgl., schichtweise auf einem isolierenden Träger aufgedampft oder anderweitig schichtweise aufgebaut. Dadurch entsteht eine sehr gedrängt ausgebildete Halbleiterschaltung mit unter Umständen sehr vielen Schaltelementen, Schaltkreisen u. dgl.In semiconductor circuits of this type, the switching elements, e.g. B. transistors od. Like., And the connections required for the circuit, if necessary with impressed resistors and the like, vapor-deposited in layers on an insulating carrier or otherwise built up in layers. This results in a very compact semiconductor circuit with some circumstances very many switching elements, circuits and the like.

Bei einer bekannten Halbleiterschaltung der eingangs genannten Art liegen sämtliche Leiterbahnen entlang der Oberfläche. Das führt zu einer gedrängten komplizierten Anordnung der Leiterbahnen und bedingt Einschränkungen bei der Ausgestaltung des Verlegungsplans und beträchtliche Kopplungskapazitäten (USA.-Putentschrift 3 158788). "In a known semiconductor circuit of the type mentioned at the outset, all of the conductor tracks are located along the surface. This leads to a crowded, complicated arrangement of the conductor tracks and requires restrictions in the design of the relocation plan and considerable coupling capacities (USA.-Putentschrift 3 158788). "

Aufgabe der Erfindung ist es, eine Halbleiterschaltung der eingangs genannten Art so .r.is/iigestalten, daß vielfältige Verschalumi'.en unter nnSyiichs¹.The object of the invention is to design a semiconductor circuit of the type mentioned at the beginning so that a wide variety of enclosures can be used under nnSyiichs ¹ .

geringen unerwünschten Kopplungskapazitäten möglich und möglichst weitgehend vorbereitet sind.low undesired coupling capacities are possible and prepared as far as possible.

Die Erfindung ist dadurch gekennzeichnet, daß auf der Rückseite des Isoliermaterial zwischen den Halbleiterschalteiementen Leiterbahnen mit gegenseitigem Abstand verlegt sind, deren Enden als Anschlußkontakte für die Leiterbahnen auf der Isolierschicht bis an die Oberfläche des Isoliermaterials geführt sind und mit dieser abschließen und daß die Rückseite der Isoliermaterialscheibe mit einer stabilen isolierenden Trägerschicht belegt ist.The invention is characterized in that on the back of the insulating material between the Semiconductor switching elements are laid with mutual spacing, the ends of which are used as connection contacts for the conductor tracks on the insulating layer up to the surface of the insulating material are guided and complete with this and that the back of the insulating material disc with a stable insulating carrier layer is occupied.

Halbleiterschaltungen nach der Erfindung können in vorteilhafter Weise nach den üblichen mehrstufigen fotochemischen Verfahren hergestellt werden. Ausgestaltungen der Erfindung, die sich besonders gut für die fotochemische Herstellung eignen und sich durch Übersichtlichkeit auszeichnen, sind Gegenstand der Ansprüche 2 und 3.Semiconductor circuits according to the invention can advantageously be multistage according to the usual photochemical processes are produced. Embodiments of the invention that are particularly good Suitable for photochemical production and are characterized by clarity, are the subject of claims 2 and 3.

Die Erfindung wird nun an Hand der Zeichnung näher erläutert. In der Zeichnung zeigtThe invention will now be explained in more detail with reference to the drawing. In the drawing shows

Fig. IA in Draufsicht einen Teil eines Ausführungsbeispiels nach der Erfindung,1A shows a part of an exemplary embodiment in plan view according to the invention,

F i g. 1 B den Schnitt B-B aus Fig. IA,F i g. 1 B the section BB from Fig. IA,

F i g. 1 C den Schnitt C-C aus Fig. IA,F i g. 1 C the section CC from Fig. IA,

F i g. 1 D die elektrische Schaltung zu Fig. IA
undF i g. 1 D the electrical circuit for Fig. IA
and

F i g. 2 im Schnitt verschiedene Stadien der Herstellung dieses Ausführungsbeispiels.F i g. 2 shows, in section, different stages in the manufacture of this exemplary embodiment.

In den Fig. 1 A, 1 B und 1 C ist eine integrierte Halbleiterschaltung nach der Erfindung dargestellt, deren elektrische Schaltung in F i g. 1 D angegeben ist. In den genannten Figuren sind gleiche Teile mit gleichen Bezugsziffern bezeichnet.1 A, 1 B and 1 C, an integrated semiconductor circuit according to the invention is shown, their electrical circuit in FIG. 1 D is indicated. In the figures mentioned, the same parts are with the same reference numerals.

Die Halbleiterschaltung 1 aus Fig. 1 ist scheibenförmig ausgebildet und weist einen Halbleiterkörper 1 α auf, der aus monokristallinem, p-Ieitendem Material besteht, eine orientierte Oberfläche hat und dessen Widerstand verhältnismäßig hoch in der Größenordnung von 10 Ω pro cm liegt. Mit Ib ist eine Schicht aus epitaxisch gewachsenem n-leitenden Halbleitermaterial bezeichnet, dessen Widerstand geringer ist und in der Größenordnung von 1 Ω pro cm liegt. Der Halbleiterkörper 1 α kann als isolierter Tragekörper angesehen werden und aus Glas bestehen. Mit T 1 bis T 4 sind npn-Transistoren bezeichnet, die durch einen Diffusionsprozeß in den Bezirken A der Halbleiter aufgebaut sind und funktionell über dünne metallische Leiter, beziehungsweise Widerstände 3, über die Verbindungsbezirke B miteinander verbunden sind. Außerdem sind untere Verbindungsbezirke C vorgesehen, im Bereich derer untere Verbindungen nach einem bestimmten Muster zusammengeschaltet sind. Vorgesehene untere Verbindungen 5 sind auch durch Diffusion aufgebaut. Wie weiter unten noch näher ausgeführt wird, bestehen die Bezirke A und C aus der Schicht 1 b. Über die Verbindungsbezirke B erstrecken sich dicke Einsätze 7 aus isolierendem Material. Die Einsätze 7 erstrecken sich, wie aus Fig. IB und 1 C ersichtlich, bis an die Oberfläche des Halbleiterkörpers la und isolieren die Verbindungen des Schaltclements gegeneinander und verhindern auch kapazitive Einwirkungen der auf verschiedenen Seiten der Einsätze 7 gelegenen Verbindungen. Außerdem reduzieren sie unerwünschte Kopplungen der verschiedenen Bezirke A über den Halbleiterkörper 1 a. The semiconductor circuit 1 from Fig. 1 is disc-shaped and has a semiconductor body 1 α , which consists of monocrystalline, p-conductive material, has an oriented surface and whose resistance is relatively high in the order of 10 Ω per cm. Ib denotes a layer of epitaxially grown n-conducting semiconductor material, the resistance of which is lower and is of the order of magnitude of 1 Ω per cm. The semiconductor body 1 α can be viewed as an insulated support body and consist of glass. T 1 to T 4 denote npn transistors which are built up by a diffusion process in the areas A of the semiconductors and are functionally connected to one another via thin metallic conductors or resistors 3 via the connection areas B. In addition, lower connection areas C are provided, in the area of which lower connections are interconnected according to a specific pattern. Provided lower connections 5 are also built up by diffusion. As will be explained in more detail below, areas A and C consist of layer 1b. Thick inserts 7 made of insulating material extend over the connecting areas B. The inserts 7 extend, as shown in Fig. IB and 1C can be seen, up to the surface of the semiconductor body la and the compounds of the switching isolate Clements against each other and also prevent capacitive effects of the compounds located on different sides of the inserts 7. In addition, they reduce undesired coupling between the various regions A via the semiconductor body 1 a.

Die Anordnung nach F i g. I A bis 1 C wird in zwei Vertahrensschriuen heuestellt. Im vasWxx Verfahrens-The arrangement according to FIG. IA to 1 C is now presented in two letters of procedure. In the vasWxx procedural

schritt werden die Einsätze 7 und die Verbindungen 5 aufgebaut sowie die Bezirke A und C festgelegt. In dem zweiten Verfahrensschritt werden die Transistoren 7 1 bis T4 mit ihren Verbindungen aufgebaut. Wie aus der Zeichnung ersichtlich, sind die Transistorcn 7 1 bis 7 4 vom Typ npn mit je einer Emitterelektrode, einer Basiselektrode und einer Kollekterelektrode im Bereich des betreffenden Bezirks A. Im Anschluß an den ersten Verfahrensschritt wird eine dünne Isolierschicht 9 über der Halbleiterschaltung 1 aufgebaut, die bei der Diffusion der Transistoren 71 bis 74 als Maske dient. Die Isolierschicht 9 kann z. B. eine thermisch aufgebaute Siliziumdioxydschicht sein, die hergestellt wird, indem die Halbleiterschaltung 1 bei Temperaturen zwischen 950 und ι 1150° C einer Atmosphäre von Sauerstoff, Wasserdampf, Sauerstoff und Wasserdampf oder Kohlendioxyd ausgesetzt wird. Nachdem diese Schicht formiert ist, werden mit üblichen Fotoverfahren OfT- ! nungen 11 in die Schicht 9 eingeätzt, die für die ^; Verbindungen 13 und 5 erforderlich sind. Die Verbin-/. düngen 13 bestehen aus einem dünnen Film. Wie in den F i g. 1 A und 1 B ersichtlich, besteht eine inverse j UND-Schaltung aus Transistoren 71, Tl und T3, deren Emitterelektrode über Verbindungen 13 a, 13 b und 13 c an eine nicht dargestellte Quelle von Ein-■ gangssignalen angeschlossen sind. Die Basiselektroden dieser Transistoren T1, TI und T3 sind über Verbindungen 13 d, 13 e und 13 / sowie 5 α geschaltet. Die Basiselektroden sind außerdem über die Verbindung 13 g an die Spannungsquelle 15 angeschlossen. Der Verbindung 13g ist ein Widerstands eingeprägt, mdem diese Verbindung z.B. aus Tantal aufgedampft ist. Die Kollckterelektroden der Tran- ! sistorenTl, Tl und 7 3 und die Emitterelektrode des Transistors 7 4 sind über die Verbindungen 13 h, ! 13 z, Sb, 5 c, 13 / und 13 k zusammengeschlossen. Die Kollekterelektrode des Transistors 7 4 ist über die Verbindung 13/, der ein Widerstand 3' innewohnt, an die Spannungsquelle 15 angeschlossen. Das Ausgangssignal wird über eine Verbindung 13 m an eine Verbrauchervorrichtung, die nicht dargestellt ist, geleitet. Die unten gelegenen Verbindungen, z. B. 5 a, 5 b und 5 c, sind uneingeschränkt verfügbar, so daß hinsichtlich der Schaltung größte Freizügigkeit besteht. step the operations 7 and the connections 5 are set up and the districts A and C are determined. In the second method step, the transistors 7 1 to T4 are set up with their connections. As can be seen from the drawing, the transistors 7 1 to 7 4 are of the npn type, each with an emitter electrode, a base electrode and a collector electrode in the region of the relevant area A. Following the first process step, a thin insulating layer 9 is built up over the semiconductor circuit 1 , which serves as a mask during the diffusion of the transistors 71 to 74. The insulating layer 9 can, for. B. be a thermally built-up silicon dioxide layer, which is produced by exposing the semiconductor circuit 1 to an atmosphere of oxygen, water vapor, oxygen and water vapor or carbon dioxide at temperatures between 950 and ι 1150 ° C. After this layer has been formed, OfT-! openings 11 etched into the layer 9 for the ^; Connections 13 and 5 are required. The connection /. fertilize 13 consist of a thin film. As shown in Figs. 1 A and 1 B can be seen, there is an inverse j AND circuit of transistors 71, Tl and T3, whose emitter electrode via connections 13 a, 13 b and 13 c to an unillustrated source of input ■ crossing signals are connected. The base electrodes of these transistors T 1, TI and T 3 are connected via connections 13 d, 13 e and 13 / and 5 α . The base electrodes are also connected to the voltage source 15 via the connection 13 g. The connection 13 g is impressed with a resistor, mdem this connection is vapor-deposited from tantalum, for example. The collapse electrodes of the tran-! sistorsTl, Tl and 7 3 and the emitter electrode of the transistor 7 4 are via the connections 13 h ,! 13 z, Sb, 5 c, 13 / and 13 k joined together. The collector electrode of the transistor 7 4 is connected to the voltage source 15 via the connection 13 /, which has a resistor 3 ′. The output signal is passed via a connection 13 m to a consumer device, which is not shown. The connections below, e.g. B. 5 a, 5 b and 5 c, are fully available, so that there is maximum freedom of movement with regard to the circuit.

Für die hier als Beispiel angegebene Schaltung sind Löcher 11 in die Isolierschicht 9 eingeätzt. Dies kann über ein fototechnisches Verfahren erfolgen. Durch diese Löcher 11 ragen die elektrischen Verbindungen für die Elektroden der Transistoren 7 1 bis 7 4. Außerdem dienen einige der Löcher 11 zur Durchführung von Verbindungen 13 zu den unten gelegenen Verbindungen 5. Anschließend wird ein dünner Film aus leitendem Material, z. B. aus Aluminium, Molybdän od. dgl., auf die Isolierschicht 9 aufgedampft, die sich auch über die Löcher 11 und die dort hindurchragenden Elektroden und Verbin düngen erstreckt. Aus dieser dünnen Schicht werden dann mit fototechnischen Verfahren durch Fortätzen des überflüssigen Materials die Verbindungen 13 hergestellt. Um dabei den Widerstand 3 zu bilden, wird die Verbindung 13 g nicht durchgezogen und der Widerstand 3 als dünner Film in diese Verbindung eingesetzt.For the circuit given here as an example, holes 11 are etched into the insulating layer 9. This can be done using a photo-technical process. The electrical connections for the electrodes of the transistors 7 1 to 7 4 protrude through these holes 11. In addition, some of the holes 11 are used to carry out connections 13 to the connections 5 below. A thin film of conductive material, e.g. B. od aluminum, molybdenum. The connections 13 are then produced from this thin layer using phototechnical processes by etching away the superfluous material. In order to form the resistor 3, the connection 13 g is not pulled through and the resistor 3 is inserted into this connection as a thin film.

Die Bezirke B werden ausgeätzt bis auf den Halbleiterkörper 1 a. In den ausgeätzten Bezirken B werden dann die unteren Verbindungen 5 durch Metallisierungsprozesse aufgebaut. Und anschließend werden die durch die Ausätzung entstandenen Ausnehmungen der BczirKeß durch Einsätze 7 aus isolierendem Material ausgefüllt, das vorzugsweise anodisch aufgebaut wird, so daß eine plane Oberfläche entsteht. Danach werden entsprechend die Verbindungen zwischen den Halbleiterschaltelementen, im Beispiel also den Transistoren 71 bis 74, verlegt. Die dünne Isolierschicht 9, die über die ganze Oberfläche der Halbleiterschaltung verlegt ist, isoliert auch die Verbindungen im Bereich der Bezirke/! und C gegeneinander, und trägt dazu bei, Kopplungskapazitäten zwischen den oben gelegenen Verbindungen 13 und den darunter gelegenen Verbindungen 5 minimal zu halten.The areas B are etched out except for the semiconductor body 1 a. In the etched areas B , the lower connections 5 are then built up by metallization processes. And then the recesses of the BczirKeß created by the etching are filled with inserts 7 made of insulating material, which is preferably built up anodically, so that a flat surface is created. The connections between the semiconductor switching elements, that is to say the transistors 71 to 74 in the example, are then laid accordingly. The thin insulating layer 9, which is laid over the entire surface of the semiconductor circuit, also insulates the connections in the area of the districts /! and C against each other, and contributes to keeping coupling capacities between the connections 13 above and the connections 5 below to a minimum.

Im folgenden wird an Hand der F i g. 2 A bis 2 H erläutert, wie unter Anwendung an sich bekannter Techniken die unteren Verbindungen 5 in eine Halbleiterschaltung durch epitaktischen Aufbau erzeugt werden können.In the following, on the basis of FIG. 2 A to 2 H explains how with application more known per se Techniques the lower connections 5 are produced in a semiconductor circuit by epitaxial construction can be.

Gemäß F i g. 2 A wird ein p-leitender Halbleiterkörper 1 α einer Siliziumtetrachloridatmosphäre (SiCl₄) und einem Trägergas, z. B. Wasserstoff (H₂), einer Temperatur im Bereich zwischen 1100 und 1250° C ausgesetzt, so daß sich eine p-leitende epitaxische Schicht 1 b in der Stärke von etwa 10 um bilden kann. Anschließend wird eine Schicht 17 aus negativem Fotowiderstandsmaterial über der epitaxischen Schicht 1 b aufgebaut und fotolytisch durch ein programmiertes Partikelchenbombardement oder durch maskenlose Entwicklung zu einer Maske verformt, die gegen Ätzflüssigkeiten widerstandsfähig ist. Diese verbleibende Maske erstreckt sich in die Bezirke A und C über die epitaxische Schicht 1 b, während die Bezirkes freiliegen. Anschließend wird die epitaxische Schicht 1 b selektiv geätzt, z. B. durch eine Lösung aus Salpetersäure (HNO₃), Fluorsäure (HF) und Essigsäure (HC₂H₃O₂) im Mischungsverhältnis 3:2:1. Vorzugsweise wird die epitaxische Schicht 1 b so tief geätzt, daß die darunterliegende Oberfläche des Halbleiterkörpers 1 α, wie aus Fig. 2B ersichtlich, dort völlig frei liegt. Hierdurch ist eine maximale Isolation zwischen den in den Bezirken A gelegenen Transistoren, die durch Diffusion aufgebaut werden, erzielbar, da die betreffenden Bezirke A nur über den hoch isolierenden Halbleiterkörper la verbunden sind. Eine weitere Isolation entsteht bei jedem Transistor durch die pn-Verbindung zwischen der n-typigen Kollekterelektrode und der p-Diffusion im Bezirk A. Wenn die Säuremaske 17, wie in F i g. 2 C dargestellt, entfernt ist, dann bleiben neben den Transistoren der Bezirke A auch die Bezirke C, die aus der epitaxischen Schichtig gebildet sind, mit gleichem Höhenniveau stehen und die dazwischen erzielten Vertiefungen erstrecken sich durch die ganze epitaxische Schicht 1 b und entsprechen denBezirken B. According to FIG. 2 A is a p-conductive semiconductor body 1 α a silicon tetrachloride atmosphere (SiCl ₄ ) and a carrier gas, for. B. hydrogen (H ₂ ), exposed to a temperature in the range between 1100 and 1250 ° C, so that a p-type epitaxial layer 1 b can form in the thickness of about 10 .mu.m. Subsequently, a layer 17 is built up from a negative photoresist material over the epitaxial layer 1 b and photolytically deformed by a programmed Parti cup bombardment or by maskless development of a mask which is resistant to etchants. This remaining mask extends into the regions A and C over the epitaxial layer 1b , while the regions are exposed. Subsequently, the epitaxial layer 1 b is selectively etched z. B. by a solution of nitric acid (HNO ₃ ), fluoric acid (HF) and acetic acid (HC ₂ H ₃ O ₂ ) in a mixing ratio of 3: 2: 1. Preferably, the epitaxial layer 1 is etched b so deep that the underlying surface of the semiconductor body 1 α, as shown in Fig. 2B can be seen, is completely free there. In this way, maximum isolation between the transistors located in the areas A , which are built up by diffusion, can be achieved, since the areas A concerned are only connected via the highly insulating semiconductor body 1a. A further insulation is created in each transistor by the pn connection between the n-type collector electrode and the p-diffusion in region A. If the acid mask 17, as in FIG. 2 C is removed, then in addition to the transistors of the areas A also the areas C, which are formed from the epitaxial layer, remain at the same height level and the depressions obtained in between extend through the entire epitaxial layer 1 b and correspond to the areas B. .

Gemäß Fig. 2 D wird eine dünne Oxydschicht 19 genetisch aufgebracht, die etwa 10 000 Ä stark ist. Zu diesem Zweck wird das Halbleiterschaltelement 1 gemäß F i g. 2 C einer Wasserdampfatmosphärc bei etwa 1000° C für mehrere Stunden ausgesetzt. Die Stärke der epitaxischen Schicht 1 b geht dabei durch den Oxydationsprozeß etwas zurück, weil Material aus der epitaxischen Schicht 1 b in die Oxydschicht 19 wandert. Mit 21 ist eine öffnung bezeichnet. Für jede der unten gelegenen Verbindungen 5 ist eine solche Öffnung 21 vorgesehen. Sie wird in die Oxydschicht 19 durch bekannte FototechnikenAccording to Fig. 2D, a thin oxide layer 19 is genetically applied, which is about 10,000 Å thick. For this purpose, the semiconductor switching element 1 is shown in FIG. 2 C exposed to a water vapor atmosphere at around 1000 ° C for several hours. The thickness of the epitaxial layer 1 b decreases somewhat due to the oxidation process, because material migrates from the epitaxial layer 1 b into the oxide layer 19. An opening is designated by 21. Such an opening 21 is provided for each of the connections 5 located below. It is in the oxide layer 19 by known photo techniques

eingeätzt. Jede der Öffnungen 21 erstreckt sich bis an die Oberfläche. Die Anordnung gemäß F i g. 2 D wird dann einer Atmosphäre von Phosphorpentoxyd (P₂O₅) bei einer Temperatur von etwa 1050° C ausgesetzt. Dabei werden die unten gelegenen Verbindungen 5 aufgebaut. Anschließend wird die dünne Schicht 19 abgezogen.etched in. Each of the openings 21 extends to the surface. The arrangement according to FIG. 2 D is then exposed to an atmosphere of phosphorus pentoxide (P ₂ O ₅ ) at a temperature of about 1050 ° C. The connections 5 below are established in the process. The thin layer 19 is then peeled off.

In den folgenden Verfahrensschritten, entsprechend den F i g. 2 E bis 2 H, werden die Einsätze 7 in den Ausnehmungen der Bezirke B aufgebaut. Gemäß Fig. 2E werden diese Materialien anodisch aufgebracht, wie es z. B. in einem Aufsatz unter dem Titel »Anodic Formation of Oxide Films on Silicon«, Verfasser P.F.Schmidt »et al«, veröffentlicht in »Journal of the Electrochemical Society«, April 1957, auf den Seiten 230 bis 236, beschrieben ist. Bei einem solchen Verfahren wird die Anordnung in Schwefelsäure (H₂SO₄) eingetaucht, und es wird eine Spannung in der Größenordnung von 200 bis 300 V an die Anordnung und eine geeignete Kathode, die z. B. aus Platin bestehen kann, gelegt. Hydradisierte Sulfationen (SO₄-) werden aus dem Elektrolyt an die Oberfläche, an der der Aufbau stattfinden soll, gezogen. Dort findet eine Reaktion statt, so daß sich eine Schicht von Siliziumdioxyd bildet. Dieser Prozeß wird solange fortgesetzt, bis die in F i g. 2 E bis 2 G mit 7 bezeichnete Schicht so stark aufgebaut ist, daß sie die Ausnehmungen im Bereich der Bezirke B voll ausfüllen kann. Die Stärke der epitaxischen Schicht 1 b und der unten gelegenen Verbindungen 5 wird dabei etwas verringert, da oberflächliche Materialien bei der Formation der Schicht 7 in diese wandern. Gemäß F i g. 2 F und 2 G werden die Teile der Schicht 7, die über die Bezirke B hinausragen, mit konventionellen Fotowiderstandsverfahren entfernt. Gemäß Fig. 2 F wird eine zweite dünne Schicht 25 aus negativem Fotowiderstandsmaterial über der Schicht 7 geformt und im Bereich der Bezirke B, aber nicht vollständig übereinstimmend mit den Bezirken B, freigelegt. Die Schicht 25 bleibt an den Rändern der Bezirke B noch stehen, um später eine plane Struktur zu erzielen, wie dies weiter unten noch dargelegt wird. Die Schicht 25 wird dann entwickelt, und die Anordnung wird einer geeigneten Ätzflüssigkeit ausgesetzt, so daß, wie aus F i g. 2 G ersichtlich, im Bereich der Bezirke R die Schicht 7In the following process steps, according to FIGS. 2 E to 2 H, the inserts 7 are built in the recesses of the B districts. According to FIG. 2E, these materials are applied anodically, as is the case, for. B. in an article entitled "Anodic Formation of Oxide Films on Silicon", author PFSchmidt "et al", published in "Journal of the Electrochemical Society", April 1957, on pages 230-236, is described. In such a method, the assembly is _{immersed in sulfuric acid (H 2} SO ₄ ) and a voltage in the order of 200 to 300 V is applied to the assembly and a suitable cathode, e.g. B. can be made of platinum. Hydrated sulfate ions (SO ₄ -) are drawn from the electrolyte to the surface on which the build-up is to take place. A reaction takes place there, so that a layer of silicon dioxide is formed. This process continues until the process shown in FIG. 2 E to 2 G with 7 designated layer is so strong that it can completely fill the recesses in the region B. The thickness of the epitaxial layer 1 b and situated below 5 compounds is thereby reduced somewhat, since superficial materials in the Formation of the layer 7 migrate into it. According to FIG. 2 F and 2 G, the parts of layer 7 that protrude beyond regions B are removed using conventional photoresist processes. According to Fig. 2 F, a second thin layer 25 is formed from a negative photoresist material over the layer 7 and in the region of the districts B, but not completely coincident exposed with the districts B. The layer 25 still remains at the edges of the areas B in order to later achieve a planar structure, as will be explained further below. Layer 25 is then developed and the assembly is exposed to a suitable etchant liquid so that, as shown in FIG. 2 G, layer 7 in the area of districts R.

ίο fortgeätzt wird.ίο is etched away.

Ein schmaler Streifen 29 der Schicht 7 bleibt dabei oberhalb der Bezirke B stehen. Auf diese Weise ist sichergestellt, daß beim Ätzen nicht Teile der , Schicht 7 entfernt werden, die unterhalb der endgültigen planen Oberfläche der Anordnung liegen, j Wenn z. B. die Schicht 25 auch die Streifen 29 frei- _; gegeben hätte, dann hätte die Ätzung auch in den ! Bereich der Kanten der Bezirke C vorstoßen können. Die Schicht 25 wird dann entfernt, und anschließend wird die Oberfläche mechanisch geläppt und chemisch poliert, z.B. durch Eintauchen in Natronlauge (NaOH). Dabei werden die Streifen 29 der j Schicht 7 entfernt, und es entsteht die plane Ober- ) fläche aus F i g. 2 H. Zuletzt wird dann eine dünneA narrow strip 29 of the layer 7 remains above the B regions. In this way it is ensured that during the etching not parts of the layer 7 are removed which are below the final planar surface of the arrangement. B. the layer 25 also the strips 29 free _; would have given, then the etching would also have been in the! The area of the edges of the districts C can advance. The layer 25 is then removed, and then the surface is mechanically lapped and chemically polished, for example by immersion in sodium hydroxide solution (NaOH). The strips 29 of the j layer 7 is removed, and there is the flat upper) surface from F i g. 2 H. Finally, there will be a thin

Oxydschicht 9 gemäß Fig. IA aufgebaut. Diese i Oxydschicht 9 kann während der Diffusion und Metallisation der monolytischen Struktur nach j F i g. 1 A als Maske dienen.Oxide layer 9 built up according to FIG. 1A. This i Oxide layer 9 can during the diffusion and metallization of the monolithic structure according to j F i g. 1 A serve as a mask.

Die nach der Entfernung vorgesehenen Einsätze 7 können auf diese Weise geformt werden. Im Bereich der Bezirke A können die aktiven Schaltelemente, j wir z. B. Transistoren, entsprechend aufgebaut wer- ! den. Durch die Einsätze 7 wird, wie bereits ausge- j führt, ein vollkommen planer Aufbau ermöglicht bei ' gleichzeitiger Vermeidung von Schaltkapazitäten. Außerdem sind durch die Erfindung in vorteilhafter Weise die untenliegenden Verbindungen verfügbar.The inserts 7 provided after removal can be shaped in this way. In the area of the districts A , the active switching elements, j we z. B. transistors, be constructed accordingly! the. As already stated, the inserts 7 enable a completely planar structure while at the same time avoiding switching capacities. In addition, the compounds below are advantageously available by the invention.

Hierzu 1 Blatt Zeichnungen1 sheet of drawings

Claims

Patent claims:

1. Integrated semiconductor circuit with several, grid-like at mutual distance embedded in a disk-shaped insulating material active semiconductor switching elements, the electrodes of which form a common surface with the insulating material, which is covered with an insulating layer, are laid over the conductor tracks for connecting the electrodes, characterized in that on the back of the insulating material (7) between the semiconductor switching elements (T) conductor tracks (S) are laid at a mutual distance, the ends of which are routed as connection contacts for the conductor tracks (13) on the insulating layer up to the surface of the insulating material (7) and with complete this and that the back of the insulating material disc is covered with a stable insulating carrier layer (1 a) .

2. Integrated semiconductor circuit according to claim 1, characterized in that in the surface of the insulating material (7) located ends of the conductor tracks (5) laid on the back of the insulating material are in areas (C) which are grid-like in the intersections of the spaces between the semiconductor switching elements (T) are arranged.

3. Integrated semiconductor circuit according to claim 1 or 2, characterized in that the grid structure is orthogonal and that conductor tracks are laid on the back of the insulating material (5) from one side of the rectangle of a district (C) parallel to one another to the opposite side Rectangular side of the respective neighboring district (C) are laid.