DE1302005C2 - Verwendung eines metallischen ueberzugs als grossflaechiger anschluss fuer plenare halbleiterbauelemente - Google Patents
Verwendung eines metallischen ueberzugs als grossflaechiger anschluss fuer plenare halbleiterbauelementeInfo
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Description
Aus der US-PS 27 99 600 ist ein metallischer Überzug auf einer isolierenden Unterlage bekannt, nämlich
auf einer optischen Oberfläche, der aus mehreren Teilschichten eines auf der Unterlage guthaftenden
Metalls und eines zweiten Metalls besteht, wobei sich auf der optischen Oberfläche eine Teilschicht des
guthaftenden Metalls befindet und die oberste Teilschicht aus einem Edelmetall besteht und wobei der
prozentuale Anteil des guthaftenden Metalls von Schicht zu Schicht bis zur obersten Teilschicht abnimmt.
Der bekannte metallische Überzug soll optisch transparent sein und ist somit wenige Molekülschichten
dick.
Ein Verfahren zur Ablagerung eines solchen metallischen Überzugs kann nach der genannten USA.-Patentschrift
darin bestehen, daß das an der Unterlage guthaftende Metall und das Edelmetall gleichzeitig,
jedoch örtlich getrennt, derart verdampft werden und die zu beschichtenden optischen Oberflächen
derart an den Verdampfungsquellen vorbeigeführt werden, daß nur in einer begrenzten Ubeigangszone
die beiden Metalle sich mischen können und somit eine Teilschicht gemischter Zusammen-Setzung
auf der optischen Oberfläche abgeschieden wird.
Mit dem bekannten Verfahren ist es auch möglich, halbleitende, photoleitende oder ähnliche sehr dünne
Schichten oder Zwischenschichten aut den optischen Oberflächen zu erzeugen, wobei die obenerwähnte
Einschränkung der optischen Transparenz und geringer Dicke von wenigen Molekülschichten auch für
diese Schichten gilt.
Als Materialien für die guthaftenden Schichten sind aus der genannten USA.-Patentschrift Aluminium,
Cer, Chrom, Titan, Zirkon oder eine als »Inconel«
bezeichnete Legierung nicht näher angegebener Zusammensetzung bekannt. Als Materialien für
die andere Schicht sind aus der genannten USA.-Patentschrift Gold, Silber oder Kupfer bekannt.
Aus der GB-PS 7 57 072 ist ein ähnlicher optisch transparenter, wenige Molekülschichten dicker Mehrschichtenüberzug
auf isolierender Unterlage bekannt, der allerdings anstatt der Edelmetallschichten anorganische
Metalldielektrika enthält, wobei beide Schichtenbestandteile in enger molekularer Mischung
vorliegen können oder sich der prozentuale Anteil des einen gegenüber dem anderen kontinuierlich
ändert.
Ausgehend von diesem Stand der Technik liegt der Erfindung die Aufgabe zugrunde, die eingangs erwähnten
mehrschichtigen Metallüberzüge für Anschlüsse von planaren Halbleiterbauelementen anzuwenden.
Diese Aufgabe wird durch die im Anspruch 1 angegebene Erfindung gelöst.
Es wurde nämlich gefunden, daß solche metallischen Überzüge nicht nur auf optischen Oberflächen
aufgebracht werden können, sondern auch besonders vorteilhaft bei der Kontaktierung von planaren Halbleiterbauelementen
(Transistoren, Dioden, Festkörperschaltungen) verwendbar sind.
Aus der Zeitschrift »IBM Technical Disclosure Bulletin«, Mai 1961, S. 30 und 31, ist zwar ein Planartransistor
bekannt, bei dem durch einmaliges Aufdampfen sowohl als in die einzelnen Zonen einlegierte
Elektroden als auch als großflächiger Kontakt vor dem Einlegieren aufgebrachtes Aluminium
verwendet wird. Auf der für das Planarverfahren charakteristischen Siliciumoxydschicht ist hierbei eine
zusätzliche Isolierschicht aus Glas angeordnet. Ohne diese Glasschicht würden, wie festgestellt wurde, bei
dem Legierungsprozeß und bei eventuell erforderlichen weiteren nachfolgenden Hochtemperatur-Verfahrensschritten
Unterbrechungen der Aluminiumschichten und/oder Kurzschlüsse zwischen ihnen und dem Halbleiterkörper durch die Siliciumoxydschicht
hindurch auftreten. Dies kann darauf zurückgeführt werden, daß Aluminium mit Siliciumoxyd bei hohen
Temperaturen in unerwünschter Weise reagiert.
Aus der zuletzt genannten Literaturstelle ist es ferner bekannt, daß die Aluminiumschichten nach dem
Einlegieren durch Aufbringen weiteren Aluminiums oder durch Aufbringen von Gold verstärkt werden
können.
Demgegenüber ergibt sich durch die Erfindung der Vorteil, daß auf der Siliciumoxydschicht keine weitere
Glasschicht erforderlich ist, daß also ein Verfahrensschritt bei der Herstellung von Planar-Halbleiterbauelementen
eingespart werden kann. Außerdem wird durch die Vermeidung der Berührung zwischen
Aluminium und Gold verhindert, daß Gold in unerwünschter Weise mit Aluminium reagiert.
In den folgenden Ausführungen wird unter Planarverfahren ein Verfahren zum Herstellen aktiver
Halbleiterbauelemente und gegebenenfalls auch pas-
3 4
siver Bauteile durch aufeinanderfolgende Diffusio- takte und Verbindungen durch eine einzelne aufgenen
in einem kontinuierlichen Körper, vorzugsweise brachte Konfiguration eines dünnen Metallüberzugs
in einem Einknstallkorper, aus Halbleitermaterial zu erzeugen. Es ist auch möglich, durch die Dünnverstanden,
so daß alle gleichrichtenden Übergänge filn-Stromkreistechnik passive Bauteile zu erzeugen,
und mindestens einige der Elektroden in einer ge- -s und zwar auf der Oxydschicht des Halbleiterkörpers,
meinsamen, ebenen Oberfläche des Halbleiterkörpers Ausführungsbeispiele und vorteilhafte Wciterbilzu
liegen kommen. Jede Diffusion in den Halbleiter- düngen der Erfindung werden nun an Hand der in
körper hinein erfolgt durch ein Loch hindurch, das der Zeichnung dargestellten Figuren näher erläutert,
mittels eines photolithographischen Verfahrens in In der Zeichnung zeigt
eine auf dta Halbleiterkörper angeordnete Schutz- io Fig. 1 einen Grundriß eines Teils eines Siliziumoxydschicht
eingeätzt wird. Der durch diese Diffusion plättchens, das einen Epitaxial-Planartransistor enterzeugte
gleichrichtende Übergang gelangt unter der hält, bevor die Anschlüsse an den Elektroden her-Oxydschicht,
die über dem Halbleiter wieder erzeugt gestellt sind,
wird, an die Oberfläche des Halbleiterkörpers. Für Fig. 2 einen längs der Linie I-I der Fig. 1 geführ-
die nächste Diffusion wird dann an der erforder- 15 ten'Schnitt,
liehen Stelle ein Loch in der Oxydschicht angebracht. Fig. 3 den Grundriß eines Teils eines Silizium-Wrnn
alle erforderlichen Elemente und Bauteile auf plättchens, das einen Epitaxial-Planartransistor entdiese
Art erzeugt worden sind, werde", schließlich hält, wobei großflächige Anschlüsse gemäß der Er-Löcher
in der Oxydschicht erzeugt, um die notwen- findung vorhanden sind, die über Kontaktelektroden
digen Kontaktelektroden anzubringen, während samt- 20 der Emitter- und der Basiszone liegen,
liehe gleichrichtenden Übergänge durch die Oxyd- Fig. 4 einen längs der Linie HI-III der Fig. 3 geschieht geschützt bleiben. führten Schnitt,
liehe gleichrichtenden Übergänge durch die Oxyd- Fig. 4 einen längs der Linie HI-III der Fig. 3 geschieht geschützt bleiben. führten Schnitt,
Wo nur ein Halbleiterbauelement erzeugt wird, F i g. 5 einen Querschnitt durch ein Siliziumplättwird
im Falle einer Diode mindestens eine der bei- chen, da« einen Epitaxial-Planartransistor enthält,
den Elektroden in den Öffnungen der Oxydschicht 25 wobei großflächige Anschlüsse gemäß der vorliegenangebracht,
während im Falle eines Transistors mit den Erfindung direkt über der Emitter- und der
einer Kollektor-, Basis- und Emitterzone mindestens Basiszone liegen,
die Basis- und die Emitterelektrode in den Öffnungen F i g. 6 einen Querschnitt eines Epitaxial-Planarder
Oxydschicht angebracht werden. Von diesen 'rei- transistors, bei dem die großflächigen Anschlüsse gegelegten
Elektroden müssen dann Verbindungen zu 30 maß der Erfindung direkt über den Elektrodenflächen
den Anschlüssen des Bauelements hergestellt werden, des Emitters, der Basis und des Kollektors liegen und
was normalerweise mit dünnen Drähten geschieht. bei dem an die Anschlüsse Drähte angelötet sind und
Die Elektrodenflächen sind klein, und daher ist es das ganze Gebilde in Harz eingebettet ist.
von Vorteil, großflächige dünne Metallüberzugskon- In den Fig. 1 und 2 ist ein Siliziumplättcheii 1 takte aufzubringen, welche die Elektroden bedecken 35 dargestellt, welches aus einer überdotierten n-leiten- und sich auch aaf der Oxydschicht erstrecken. Dieser den Unterlage 2 mit geringem spezifischem Widerdünne Metallüberzug muß sowohl an den Elektroden stand besteht, d. h. beispielsweise aus η+-leitendem als auch an der Oxydschicht haften und außerdem Material mit einem spezifischen Widerstand von unweichlötbar sein. gefähr 0,003 Ohm cm, auf welcher Unterlage durch
von Vorteil, großflächige dünne Metallüberzugskon- In den Fig. 1 und 2 ist ein Siliziumplättcheii 1 takte aufzubringen, welche die Elektroden bedecken 35 dargestellt, welches aus einer überdotierten n-leiten- und sich auch aaf der Oxydschicht erstrecken. Dieser den Unterlage 2 mit geringem spezifischem Widerdünne Metallüberzug muß sowohl an den Elektroden stand besteht, d. h. beispielsweise aus η+-leitendem als auch an der Oxydschicht haften und außerdem Material mit einem spezifischen Widerstand von unweichlötbar sein. gefähr 0,003 Ohm cm, auf welcher Unterlage durch
Unter einer Festkörperschaltung wird in den vor- 40 epitaktisches Wachstum eine η-leitende Schicht 3 mit
liegenden Ausführungen ein einzelner Kristallblock einem spezifischen Widerstand von ungefähr 1 bis
aus Halbleitermaterial verstanden, in dem mehr als 2 Ohm-cm erzeugt ist, wobei die Schicht 3 die KoI-
e elektrisches Element oder elektrische; Bauteil er- lektorzone eines Transistors bildet. Die p-leitende
zeugt wird, d. h. mindestens ein aktives Element Basiszone 4 und die η-leitende Emitterzone 5 sind
(Transistor und/oder Diode), wobei dieses Element 45 durch ein bekanntes Verfahren doppelter Diffusion
oder dieses Bauteil dem Halbleitermaterial untrenn- hergestellt worden, und die beiden gleichrichtenden
bar zugeordnet ist, um die Funktion einer Schaltung Übergänge sind durch eine Siliziumoxydschicht 6 ge-
zu übernehmen. schützt. Die gestrichelten Flächen der F i g. 1 zeigen
Bei einem Doppeldiffusions-Planarverfahren bildet die Basis- bzw. die Emitterzone 4 und 5. Der besonder
Kristallblock aus Halbleitermaterial den gemein- 50 dere Vorgang der doppelten Diffusion ist kurz gesagt
samen Kollektorbereich für alle Transistoren und ist der folgende: Die Gesamtoberfläche des Siliziumaußerdem
für einen der Elektrodenbereiche der plättchens 1 wird zunächst oxydiert, um die Oxyd-Dioden
gemeinsam, falls diese durch die erste DiSu- schicht 6 zu bilden. Dann wird auf diese Oxydschicht
sion gebildet werden. Bei einem Verfahren drei- ein lichtempfindlicher Lack aufgebracht, und diesei
fächer Diffusion wird die erste Diffusion für irgend- 55 wird durch eine Maske hindurch belichtet, die eine
eine erforderliche Isolation der Bauteile verwendet. undurchlässige, derjenigen Fläche entsprechende
Bei beiden Verfahren können isolierte Ober- Fläche aufweist, von der das Oxyd zu entfernen ist.
flächenbereiche als Widerstände und die Sperr- Bei der Entwicklung wird der unbelichtete Lack entschichten
von in Sperrichtung betriebenen gleich- fernt, worauf durch chemische Ätzung die Oxydrichtenden
Übergängen als Kondensatoren verwendet 60 sciücht 6 von uen unbelichteten Flächen abgetragen
werden. wird. Dadurch entsteht in der Oxydschicht ein »Fen-
Diejenigen Elektroden, welche in den Öffnungen ster«. Danach wird der entwickelte Lack durch ein
der Oxydschicht angebracht werden, erfordern groß- Lösungsmittel abgetragen. Durch das genannte »Fenflächige
Metallüberzugkoniakte, wie dies oben be- ster« wird dann ein Störstoff vom p-Typ eindiffunzüglich
einzelner Halbleiterelemente erwähnt wurde. 65 diert, um die Basiszone 4 zu bilden. Diese Diffusion
Weiter sind Verbindungen über die Oxydschicht zur wird in einer oxydierenden Atmosphäre vorgenom-Vervollständigung
der gewünschten Schaltung her- men, so daß die gesamte Oberfläche des Siliziumzustellen,
und es ist zweckmäßig, die genannten Kon- plättchens 1 mit der Oxydschicht f, bedeckt wird. Die
selektive Ätzung mit Hilfe des lichtempfindlichen zuschirmen, wenn sich die Molybdänschalen in
Lackes und einer Maske wird hierauf wiederholt und heißem Zustand befinden, aber kein Niederschlag
dann die Emitterzone S durch Eindiffundieren eines erfolgen soll.
Störstoffes vom η-Typ erzeugt, während wiederum Beim Betrieb wird das Glasgefäß zunächst auf
die Oberfläche des Plättchen«! mit der Oxydschicht 6 5 einen Druck von ungefähr 2 · 10~5 Torr evakuiert,
überzogen wird. und dann wird die mit Chrom gefüllte Schale vor-Dieses Verfahren doppeltes Diffusion bewirkt, daß gewärmt, während die genannte Klappe das Plättdie
Basiszone 4 eine höhere Störstoffkonzentration chen abschirmt. Hierauf wird dafür gesorgt, daß ein
aufweist als die Kollektorzone 3, und zwar entspre- Niederschlag gemäß dem folgenden Zeitschema stauchend
einem spezifischen Widerstand von ungefähr io finden kann:
0,5 Ohm cm, und daß die Emitterzone S eine noch j Das Plättchen wird durch die K, [rei.
höhere Storstoffkonzentration aufweist we ehe einem ben und Chrom allein niedergeSchlagen;
spezifischen Widerstand von ungefähr 0,01 Ohnvcrn 2 die mi{ Go,d fiUUe Scha]e ^ ^f SQ
entspricht. Durch erneute selektive Atzung mit Hilfe daß Chrom un* Go,d niedergeschlagen werden;
von hchtempfindlichem Lack und einer Maske sorgt »s 3 die Temperatur der mit Go\d gefuflten Schale
Tnsitn ti S^S^Ä^SSfS Jä^^^ " 1^" "
Ausnahme der freigelegten Emitter- und Basiselek- 4 der Str B Qm de* Hei ule für die mit chrom
trodenflachen 7 und 8. Das sich ergebende Gebilde ffi„ Scha,e wifd ζ haltet so daß bd *b.
stellt einen npn-Epitaxia-Planartransistor dar, wel- »o nehmender Temperatur ein kleinerer Anteil
eher in einem Sihziump atchen 1 erzeugt worden ist, Chrom nied 4, wird>
bis schließlich
und zwar vor der «erste lung der Kontakte mit den Go]d „ S ^ ·
Elektroden. Es ist lediglich ein Teil des Silizium- 6 b
plättchens 1 dargestellt, welches einen einzelnen Tran- Bei diesem Aufdampfverfahren kann die anfäng-
sistor enthält. Tatsächlich werden aber eine Anzahl as liehe Stufe der Vorerwärmung der das Chrom ent-
solcher Gebilde gleichzeitig im Plättchen hergestellt. haltenden Schale weggelassen werden. Auch können
Unter Bezugnahme auf die Fi g. 1, 2, 3 und 4 wird die getrennten Heizspulen weggelassen werden, indem
nun ein erstes Verfahren zur Herstellung der Kon- man den Heizstrom direkt durch die Molybdäntakte
auf den freiliegenden Emitter- und Basiselek- schalen hindurchleitet.
trodenflächen 7 und 8 des Transistors nach Fig. 1 30 Beim oben beschriebenen Verfahren des Nieder-
und 2 beschrieben. In den F i g. 3 und 4 werden für schlagens eines Chrom-Gold-Films ist eine mit Öffgleiche
Teile wie in den F i g. 1 und 2 die gleichen nungen versehene Maske verwendet worden, um den
Bezugszeichen verwendet. Zunächst wird auf die Niederschlag auf die gewünschte Fläche zu beschrängesamte
obere Oberfläche der Struktur der Fig. 1 ken. Gemäß einer Variante kann man Chrom-Gold
und 2 Aluminium aufgedampft. Dann wird durch 35 auf die ganze Oberfläche des Plättchens aufdampfen
selektive Ätzung mit Hilfe von Hchtempfindlichem und dann eine selektive Ätzung mit Photowider-Lack
und einer Maske, die die Umkehrung der für Standsmaterial vornehmen, um die gewünschten
die Belichtung der Elektrodenflächen 7 und 8 be- Flächen zu erhalten.
nutzten Maske ist, dafür gesorgt, daß die Flächen 7 In den F i g. 3 und 4 bestehen die durch das oben
und 8 mit einem Aluminiumfilm bedeckt bleiben. 40 beschriebene Verfahren hergestellten großflächigen
Hierauf wird das ganze Gebilde erwärmt, so daß an Metallüberzugskontakte 11 und 12 aus einer anfängder
Übergangsfläche zwischen Aluminium und SiIi- liehen Schicht aus reinem Chrom, das gut an den
zium eine Legierung entsteht, so daß gute ohmsche Aluminiumkontakten 9 und 10 und an der Silizium-Emitter-
und Basiskontakte 9 und 10 (F i g. 3 und 4) oxydschicht 6 haftet, und aus einer abschließenden
gebildet werden. 45 Schicht aus reinem Gold, das sowohl sehr gut leitend
Die nächste Stufe besteht in der Bildung groß- als auch weichlötbar ist. Zwischen diesen beiden
flächiger Metallüberzugkontakte 11 und 12, die die reinen Schichten ist ein Bereich von Legierungs-
Aluminiumkontakte 9 und 10 und die Oxydschicht 6 zusammensetzungen vorhanden, die durch Mischen
überlappen. Dies geschieht durch das nachstehend der beiden Metalle in der Dampfphase erhalten wor-
beschriebene Verfahren. 50 den sind. Der Film ist mechanisch stabil und gegen
Das Siliziumplättchen, das die Transistorstruktur Bruch durch Zugbeanspruchung widerstandsfähig. Es
mit den aus Aluminium bestehenden Emitter- und wird angenommen, daß dies auf die abgestufte Zu-Basiskontakten
enthält, wird auf der diese Kontakte sammensetzung des Films zurückzuführen ist.
enthaltenden Fläche chemisch gereinigt und dann in An Hand der Fi g. 1, 2 und 5 wird nun ein zweites einem glockenförmigen Glasgefäß, dessen geschlos- 55 Verfahren zur Bildung der Kontakte auf den Emittersene Seite sich oben befindet, aufgehängt, wobei die und Basiselektrodenflächen 7 und 8 des in den Fig. 1 genannte Fläche des Plättchens gegen zwei Molybdän- und 2 dargestellten Transistors beschrieben. Bei dieschalen gerichtet ist, die chemisch gereinigtes Chrom sem Verfahren wird die Stufe der Bildung von Alubzw. Gold enthalten. Die genannten Schalen stehen miniumkontakten gemäß dem vorstehend beschrieim thermischen Kontakt mit entsprechenden Heiz- 60 benen Verfahren weggelassen. Nach der Freilegung wicklungen, die über getrennte einstellbare Wider- der Emitter- und Basiselektrodenflächen 7 und 8 wird stände gespeist werden. ein Zwischenschritt eingeschaltet, der darin besteht,
enthaltenden Fläche chemisch gereinigt und dann in An Hand der Fi g. 1, 2 und 5 wird nun ein zweites einem glockenförmigen Glasgefäß, dessen geschlos- 55 Verfahren zur Bildung der Kontakte auf den Emittersene Seite sich oben befindet, aufgehängt, wobei die und Basiselektrodenflächen 7 und 8 des in den Fig. 1 genannte Fläche des Plättchens gegen zwei Molybdän- und 2 dargestellten Transistors beschrieben. Bei dieschalen gerichtet ist, die chemisch gereinigtes Chrom sem Verfahren wird die Stufe der Bildung von Alubzw. Gold enthalten. Die genannten Schalen stehen miniumkontakten gemäß dem vorstehend beschrieim thermischen Kontakt mit entsprechenden Heiz- 60 benen Verfahren weggelassen. Nach der Freilegung wicklungen, die über getrennte einstellbare Wider- der Emitter- und Basiselektrodenflächen 7 und 8 wird stände gespeist werden. ein Zwischenschritt eingeschaltet, der darin besteht,
Die vorbereitete Fläche des Siliziumplättchens eine starke Konzentration von p-Störstoff in die freiwird
teilweise durch eine Platte mit öffnungen ab- gelegte Basiselektrodenfläche 8 einzudiffundieren, um
gedeckt, so daß die Dämpfe den Teil des Plättchens 65 eine sehr dünne Oberflächenschicht 13 niedrigen speerreichen
können, auf welchem der Überzug auf- zifischen Widerstandes zu erzeugen, der ungefähr
gebracht werden soll. Es ist eine einstellbare Klappe gleichwertig ist demjenigen der Emitterzone S. Hiervorhanden,
um das Plättchen gegen die Dämpfe ab- auf wird der Chrom-Gold-Film direkt auf den frei
liegenden Silizium-Emitter- und Basiszonen 7 und 8 und auf der Siliziumoxydschicht 6 niedergeschlagen,
um die großflächigen Metallüberzugkontakte 11 und 12 zu bilden, wie dies aus F i g. 5 hervorgeht. Es zeigt
sich, daß der Chrom-Gold-Film gut an der Siliziumoberfläche und an der Siliziumoxydschicht 6 haftet.
Die Oberflächenschicht 13 mit niedrigem spezifischem Widerstand ist in diesem Falle nötig, um einen guten
ohmschen Kontakt zwischen dem Silizium und dem Chrom-Gold-Film zu gewährleisten. Infolge des Doppel
diffusionsverf ahrens zur Herstellung der Emitterzone 5 weist diese bereits eine hohe Störstoffkonzentration
und damit einen genügend kleinen spezifischen Widerstand auf, um einen guten ohmschen Kontakt
mit dem Chrom-Gold-Film zu gewährleisten.
Im vorstehenden sind zwei Verfahren zur Bildung großflächiger Metallüberzugkontakte auf den Emitter-
und Basiselektrodenflächen eines Epitaxial-Planartransistors beschrieben worden, der in einem Siliziumplättchen
erzeugt worden ist. Die beschriebenen Verfahren lassen sich selbstverständlich mit gleich gutem
Erfolg auch auf Planartransistoren anwenden, die die zusätzliche Zone 2 niedrigen spezifischen Widerstandes
nicht aufweisen, d. h. auf nichtepitaktische Planartransistoren.
Bei der Vervollständigung der Herstellung von Transistoren ist es nötig, für die Kollektorelektrode
ebenfalls einen ohmschen Kontakt vorzusehen. Dies kann in bekannter Weise dadurch geschehen, daß
man vom Siliziumplättchen die Einzeltransistoren abtrennt und die Kollektorelektrodenfläche jedes
Transistors mit einem Metallträger verbindet, der einen ohmschen Kollektorkontakt bildet. Die Verbindung
mit dem Träger kann beispielsweise durch Friktionsiegieren erfolgen.
Ein anderes Verfahren, das sich gut für die vorstehend beschriebenen Transistoren eignet, besteht
darin, im Vakuum einen abgestuften Chrom-Gold-Überzugkontakt in der oben beschriebenen Weise auf
der Koliektorelektrodenfläche des Siliziumplättchens niederzuschlagen, d. h. auf derjenigen Oberfläche des
Siliziumplättchens, die der die Emitter- und Basiselektroden enthaltenden Oberfläche entgegengesetzt
ist. In diesem Fall hat es sich als zweckmäßig erwiesen, vor dem Niederschlag die Kollektorelektrodenfläche
zu polieren. Im Falle eines Epitaxial-Planartransistors wird ein gmer ohmscher Kontakt zwischen
dem Chrom-Golcl-Übe rzug und der Zone 2 mit niedrigem
spezifischem Widerstand hergestellt. Im Falle eines Planartransistors ohne Zone 2 ist es zunächst
nötig, eine hohe Störstotlkonzentraticn von gleichem
Leitfähigkeitstyp wie der der Kollektorzone in diese Zone einzudiffundieren, um eine sehr dünne Oberflächenschicht
geringen spezifischen Widerstandes von beispielsweise ungefähr 0,005 Ohm · cm herzustellen.
Wenn die Ei nzeltransistoren vom Siliziumplättchen abgetrennt werden, kann der Metallüberzugkontakt
leicht an einen Träger angelötet werden. Gemäß einer Variante kann ein Drahtleiter direkt mit
dem Metallüberzugkontakt verlötet werden.
Fig. 6 zeigt nun einen Einzeltransistor, der von
einem Siliziumplättchen, wie Fig. 5 es zeigt, abgetrennt worden ist, wobei dieser Transistor einen
aus einem Chrom-Gold-Überzug bestehenden ohmschen Kollektorkontakt 14 aufweist. An den Emitter-,
Basis- und Kollektorkontakten sind die Silberdrähte 15. 16 bzw. 17 angelötet, und das Ganze ist in einen
Harzkörper Γ8 eingebettet. Somit ist ein Transistorbauelement geschaffen, das sich vom Standpunkt dei
Ansehlußkontakte und -leiter und der Einkapselung aus betrachtet für eine verhältnismäßig einfache Her
stellung eignet. Der in Fig. 6 dargestellte und ai
Hand dieser Figur beschriebene Transistor mit den aus dem niedergeschlagenen Chrom-Gold-Überzuj
bestehenden ohmschen Kollektorkontakt 14, abei ohne Anschlußdrähte und Einkapselungsharz, be
findet sich in einer für die Montage auf einer Glas
ίο unterlage zweckmäßigen Form, und zwar insbeson
dere durch Anlöten an einen Chrom-Gold-Überzugkontakt, der auf einer Glasunterlage erzeugt worder
ist.
Die Kollektorelektrode kann auf derjenigen Ober fläche des Siliziumplättchens hergestellt werden, di<
die Emitter- und Basiselektroden enthält. Dies kanr dadurch geschehen, daß man einfach eine weiten
Elektrodenfläche in der gleichen Weise freilegt, wi< dies für die Elektrodenflächen 7 und 8 (F i g. 1 und 2'
ao dargelegt worden ist. Dann werden an Stelle vor zwei großflächigen Metallüberzugkontakten (11 unc
12 in Fig. 3, 4 und 5) deren drei aufgebracht. Dif notwendige zusätzliche Oberflächenzone geringer
spezifischen Widerstandes kann m der gleicher
»5 Weise durch Diffusion erhalten werden, wie dies füi
die Basiselektrode (F i g. 5) beschrieben worden ist Die Beschreibung ist bisher auf Transistoren be
schränkt worden. Der Chrom-Gold-Überzug kanr auch zur Schaffung großflächiger Kontakte füi
Planardioden verwendet werden, d. h. für Bau elemente, die auf einer Unterlage durch eine Technil
gleicher Art hergestellt werden, wie sie oben fü; Transistoren beschrieben worden ist, wobei aber da;
Eindiffundieren in die Unterlage nur einmal erfolgt um einen einzelnen gleichrichtenden Übergang zi
schaffen.
Außerdem kann der Chrom-Gold-Überzug, wem er in geeigneter Konfiguration aufgebracht wird
sowohl die großflächigen Kontakte auf den Elek troden einer Anzahl Planarelemente, die in einer ein
zelnen Siliziumunterlage hergestellt worden sind, al: auch die Leiter zwischen den Elektroden dieser EIe
mente bilden, so daß er einen Teil einer Festkörper schaltung bildet.
Als Variante kann bei allen vorstehend beschrie benen Anwendungen Mangan an Stelle von Chron
bzw Silber an Stelle von Gold verwendet werden Ein Vorteil der Verwendung von Mangan und Silbe
besteht darin, daß Mangan einen eindeutig höherei Dampfdruck aufweist als Silber. Daher kann das in
Vakuum erfolgende Niederschlagen des abgestuftei Überzugs durch Erwärmung eines einzelnen Blocke
erfolgen, der mehr Silber als Mangan enthält. Da Mangan verdampft zunächst allein, worauf dam
Mangan und Silber verdampfen, bis schließlich de Block nur noch Silber enthält, so daß eine ab
schließende Schicht aus reinem Silber nieder geschlagen wird.
Alle obigen Beispiele, welche sich auf npn-Tran sistoren beziehen, könnten selbstverständlich aucl
J)Hp-Ti ansistoren zum Gegenstand haben. In diesen
Falle treten η, γ oder n+ an Stelle von ρ, η oder p+
Ein wesentlicher Teil des Planarverfahrens besteh
in der Maskierung der Oberfläche des Kristalls zun Zwecke der Diffusion. Im gegenwärtigen Zeitpunk
ist Silizium das am besten geeignete Halbleiter material für dieses Diffusionsverfahren, und zwa
vom technischen Standpunkt aus, weil Silizium eil
stabiles Dioxyd aufweist, welches einfach durch Dampf und Sauerstoff während jedes Diffusionsschrittes erzeugt werden kann. Die vorliegende Erfindung
ist jedoch auch auf andere Halbleiterkristalle anwendbar, aber in technisch weniger einfacher Art.
Wenn z. B. Germanium betrachtet wird, ist zu sagen, daß Germaniumoxyd weniger stabil ist, aber es ist
10
möglich, das Planarverfahren dadurch zu verwenden, daß man eine Schicht aus Siliziummonoxyd niederschlägt.
Die beiden Metalle des metallischen Überzugs können natürliche oder absichtlich zugefügte, die
Adhäsion und das Weichlöten aber nicht beeinträchtigende
Verunreinigungen enthalten.
Hierzu 2 Blatt Zeichnungen
Claims (4)
1. Metallischer Überzug auf einer isolierenden Unterlage, wobei der Überzug aus mehreren Teilschichten
eines auf der Unterlage guthaftenden Metalls und eines zweiten, weichlötbaren Metalls
besteht, wobei sich ferner auf der Unteriage eine Teilschicht des guthaftenden Metalls befindet
und die oberste Teilschicht aus dem wcichlötbaren Metall besteht und wobei der prozentuale
Anteil, des guthaftenden Metalls von Schicht zu
Schicht bis zur obersten Teilschicht abnimmt, gekennzeichnet durch seine Verwendung
als großflächiger Anschluß für Kontaktelektroden auf Halbleiterkörpern von planaren Halbleiterbauelementen,
die auf der Halbleiterkörperoberfläche eine mit öffnungen versehene Silidumoxydschicht
als isolierende Unterlage besitzen, durch deren öffnungen die Kontaktelektroden so
zugänglich sind, mit Mangan oder Chrom als guthaftendes und Silber, bei Verwendung von
Mangan, oder Gold, bei Verwendung von Chrom, als weichlötbares Metall.
2. Planare Halbleiterbauelemente nach An- »5
spruch 1, dadurch gekennzeichnet, daß die Kontaktelektroden als einlegierte Aluminiumschichten
ausgebildet sind.
3. Planare Halbleiterbauelemente nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die
der oxydierten Halbleiteroberfläche gegenüberliegende Fläche des Halbleiterkörpers mit dem
metallischen Überzug kontaktiert ist.
4. Planare Halbleiterbauelemente nach einem der Ansprüche 1 bis 3 in einer Festkörperschalrung,
dadurch gekennzeichnet, daß durch den metallischen Überzug die Schaltungsverbindungen
zwischen den Halbleiterbauelementen gebildet sind.
40
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| Application Number | Priority Date | Filing Date | Title |
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| GB20201/62A GB1010111A (en) | 1962-05-25 | 1962-05-25 | Vapour deposition of metallic films |
| GB36013/62A GB1044689A (en) | 1962-09-21 | 1962-09-21 | Improvements in or relating to mountings for semi-conductor devices |
| GB39650/62A GB1023531A (en) | 1962-05-25 | 1962-10-19 | Improvements in or relating to semiconductor devices |
| DEST19973A DE1179280B (de) | 1962-11-09 | 1962-11-09 | Verfahren zur Herstellung von loetfaehigen Kontaktstellen |
| GB48863/62A GB1024216A (en) | 1962-05-25 | 1962-12-28 | Improvements in or relating to circuit modules including semiconductor devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE1302005C2 true DE1302005C2 (de) | 1975-08-07 |
| DE1302005B DE1302005B (de) | 1975-08-07 |
Family
ID=27512244
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DEI23747A Pending DE1288174B (de) | 1962-05-25 | 1963-05-21 | Metallischer UEberzug auf einer isolierenden Unterlage |
| DE1963J0024586 Expired DE1302005C2 (de) | 1962-05-25 | 1963-10-18 | Verwendung eines metallischen ueberzugs als grossflaechiger anschluss fuer plenare halbleiterbauelemente |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DEI23747A Pending DE1288174B (de) | 1962-05-25 | 1963-05-21 | Metallischer UEberzug auf einer isolierenden Unterlage |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US3270256A (de) |
| BE (3) | BE639640A (de) |
| CH (3) | CH422927A (de) |
| DE (2) | DE1288174B (de) |
| GB (2) | GB1023531A (de) |
| NL (3) | NL298258A (de) |
| SE (1) | SE316221B (de) |
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-
0
- NL NL292995D patent/NL292995A/xx unknown
- NL NL299522D patent/NL299522A/xx unknown
- NL NL298258D patent/NL298258A/xx unknown
- BE BE637621D patent/BE637621A/xx unknown
- BE BE632739D patent/BE632739A/xx unknown
- BE BE639640D patent/BE639640A/xx unknown
-
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- 1962-12-28 GB GB48863/62A patent/GB1024216A/en not_active Expired
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- 1963-05-20 CH CH630763A patent/CH422927A/de unknown
- 1963-05-21 DE DEI23747A patent/DE1288174B/de active Pending
- 1963-10-01 US US312930A patent/US3270256A/en not_active Expired - Lifetime
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| DE1288174B (de) | 1969-01-30 |
| BE632739A (de) | 1900-01-01 |
| NL298258A (de) | 1900-01-01 |
| CH468719A (de) | 1969-02-15 |
| US3270256A (en) | 1966-08-30 |
| GB1024216A (en) | 1966-03-30 |
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