DE10239857A1

DE10239857A1 - Verfahren zum Ansteuern von einmalig betreibbaren Trennelementen

Info

Publication number: DE10239857A1
Application number: DE10239857A
Authority: DE
Inventors: Jochen Müller
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2002-08-29
Filing date: 2002-08-29
Publication date: 2004-03-18
Also published as: US20040057270A1; US6914811B2

Abstract

Es ist ein Verfahren und eine Anordnung zum Ansteuern von einmalig betreibbaren Trennelementen auf einem Halbleiterchip vorgesehen, bei dem für jedes zu betreibende Trennelement auf dem Chip eine Trenninformation hinterlegt wird. Daraufhin werden die jeweiligen Trennelemente betrieben, wobei, sobald für ein Trennelement die Trenninformation vorliegt, das einmalige Betreiben dieses Trennelementes begonnen wird.

Description

Die Erfindung betrifft ein Verfahren zum Ansteuern von einmal betreibbaren Trennelementen auf einem Halbleiterchip, bei dem für jedes zu betreibende Trennelement eine Trenninformation hinterlegt ist.
Trennelemente werden üblicherweise in Halbleiteranordnung und insbesondere in Halbleiterspeichern mit zunehmender Bedeutung eingesetzt. Sie dienen dazu, bei Ausfall einzelner Elemente, wie beispielsweise Speicherzellen oder Wortleitungen, entsprechende Ersatz- bzw. Redundantselemente zuzuschalten. Wird beispielsweise bei einem Test eines Halbleiterspeichers eine Wortleitung als fehlerhaft festgestellt, so wird durch trennen oder zünden von so genannten Fuses anstelle der fehlerhaften Wortleitung eine redundante aktiviert. Auch können beispielsweise Chipoptionen oder Individualisierungen mittels derartiger Trennelemente geschaltet werden. Es gibt zwei unterschiedliche Arten von Trennelementen. Bei einer ersten Art erfolgt die Trennung durch Einwirkung eines Laserstrahls, so daß eine sogenannte "Laserfuse" vorliegt. Bei der zweiten Art wird die Trennung durch elektrische Zerstörung auf Grund deiner entsprechenden Trennstruktur erreicht. Es gibt dabei eine Vielzahl von elektrischen Fuses. Eine Möglichkeit, daß durch Wärmeentwicklung eine Leiterbahn weggeschmolzen wird. Eine andere Möglichkeit ist, daß durch Elektromigration ein Bestandteil des Materials der Leiterbahn Migirert und sich so der elektrische Widerstand der Leiterbahn ändert. Wiederum eine andere Möglichkeit sind sogenannte Antifuses, bei denen durch Anlegen einer elektrischen Spannung ein Dielekrikum zerstört wird und ein leitender Kanal durch dieses ausgebildet wird. In der Folge wird von einer sogenannten elektrischen, bzw. "E-Fuse" ausgegangen.
Die sogenannten "Laser-Fuses" weisen den Nachteil auf, daß sie nur am offenen Chip aktiviert, d. h. mittels eines Lasers durchtrennt werden können. Die im Weiteren noch beschriebene Erfindung ist für den Einsatz bei sogenannten "E-Fuses" angewandt. Bei dem "E-Fuses" als Trennelement wird nochmals zwischen denen, die durch Anlegen einer elektrischen Spannung angeschaltet werden und denen, die durch Anlegen einer elektrischen Spannung ausgeschaltet werden unterschieden. Trennelemente, die durch Anlegen einer elektrischen Spannung angeschaltet werden, also in einen leitenden Zustand übergehen, werden als Anti-Fuses bezeichnet, während Trennelemente, die durch Anlegen der Spannung ihren leitenden Zustand verlieren sind sogenannte normale "E-Fuses".
Die Erfindung ist auf beide Arten anwendbar. Dem Zustand des Trennelementes, also "leitend" oder "nicht-leitend", kann eine logische "1" bzw. "0" oder umgekehrt zugeordnet werden.
Das Brennen der Trennelemente erfolgt insbesondere durch Anlegen einer hohen Spannung, die einige Volt betragen kann und auf einen Anschluß des Trennelementes geschaltet wird, während sich der andere Anschluß des Trennelementes, mit "Masse" verbunden ist. Während in der DE10026253A1 eine Anordnung zum Auslesen von "Laser-Fuses" beschrieben ist, die genauso gut auf "E-Fuses" bzw. "Anti-Fuses" anwendbar ist, ist aus der DE 10026251A1 eine Anordnung zum Programmieren einer sogenannten "E-Fuse" beschrieben. Derartige Anordnungen sind auf dem Halbleiterchip ausgebildet. Grundsätzlich wird, wenn es zur notwendigen Aktivierung von Redundanzen auf Grund fehlerhafter Speicherzellen, beispielsweise bei DRAM-Bauelementen, kommt, liegt hierzu grundsätzlich eine Information vor, welches Trennelement aktiviert werden soll. Grundlage hierfür ist beispielsweise ein Test, der durch eine entsprechende Testanordnung am auf dem sogenannten "Wafer" noch vorliegenden Chip bzw. am gehäusten Chip vorgenommen wird. Die Testvorrichtung überträgt, nachdem sie ermittelt hat, welches Trennelement zu aktivieren ist, die Information hierzu an den Chip, egal, ob er auf dem Wafer noch angeordnet ist oder bereits in einem gehäusten Bauelement vorliegt. Auf der somit auf dem Chip vorliegenden Information werden nunmehr nachfolgend die einzelnen Trennelemente aktiviert.
Dies kann bedeuten, daß die Zeit zum Aktivieren dieser Trennelemente erhebliche Ausmaße annimmt. Die Anzahl der Trennelemente bewegt sich beispielsweise für einen 256M-Bit-Chip im Bereich von 10.000 bis 20.000 Einzeltrennelementen. Werden in dieser alle nacheinander aktiviert, so summiert sich die Zeit, die hierfür erforderlich ist. Notwendigerweise werden zwar nicht alle Trennelemente aktiviert, üblicherweise dürfte die Anzahl jedoch im Bereich der Hälfte der verfügbaren Trennelemente liegen, da die Zeit zum Aktivieren eines einzelnen Trennelementes, d. h. zum Durchtrennen einer sogenannten "E-Fuse" liegt im Bereich von 100 μ. Dies bedeutet, daß das sequentielle Durchtrennen der Trennelemente bei einem 256M-Bit-Chip ca. 5 Sekunden dauert. Da es sich bei dem Speicherchip um ein Massenprodukt handelt, wirkt sich diese verhältnismäßig lange Zeit störend bei der Herstellung, d. h. kostenerhöhend aus. Grundsätzlich wäre zur Verminderung der Aktivierungszeit der Trennelemente möglich, die Trennelemente parallel anzusteuern. Da jedoch, wie bereits zuvor beschrieben wurde, einiges an Energie notwendig ist, um entweder eine Leiterbahn aufzutrennen, oder bei der "Anti-Fuse" mittels Stromfluß ein Dielektrikum zu durchtrennen, um einen Kurzschluß herzustellen, und diese Energie auf dem "Chip" zur Verfügung gestellt werden muß, hat sich das parallele Ansteuern der Trennelemente als nicht sehr wirksam erwiesen.
Der Erfindung liegt somit die Aufgabe zu Grunde, ein Verfahren zum Ansteuern von einmal betreibbaren Trennelementen auf einem Halbleiterchip vorzusehen, bei dem die benötigte Zeit zum Aktivieren der Trennelemente vermindert ist. Diese Aufgabe wird erfindungsgemäß mit den in den unabhängigen Patentansprüchen angegebenen Maßnahmen gelöst.
Dadurch, daß, sobald eine Trenninformation für ein Trennelement vorliegt, mit dem Aktivieren des Trennelementes begonnen wird, und nicht auf die Beendigung des Hinterlegens der Trenninformation gewartet wird, kann bereits mit dem Aktivieren des Trennelementes begonnen werden, während noch der Hinterlegungsvorgang läuft. Auf diese Art und Weise ist bereits bei einem einzelnen Bauelement die Zeit für das Hinterlegen der Trenninformation im Gesamtablauf nicht mehr relevant. Werden mehrere Chips nacheinander mit diesem Verfahren bearbeitet, so ist es vorteilhaft, daß nach dem Hinterlegen und dem Beginn der Aktivierung des ersten Trennelementes im ersten Chip, nachdem eine Teilinformation, d. h. die Trenninformation für zumindest ein Trennelement hinterlegt ist, beim nächsten Chip mit dem Hinterlegen begonnen wird. Werden mit dem so erweiterten Verfahren so viele Chips bzw. Bauelemente betrieben, daß die Summe der Zeit, die für das Hinterlegen einer Trenninformation für ein Trennelement benötigt wird, der Zeit entspricht, die für das Aktivieren eines einzelnen Trennelementes benötigt wird, ist für die Dauer des gesamten Vorgangs nur noch die Zeit für das Hinterlegen der Trenninformation maßgeblich. Es kann zur Optimierung der Zeitersparnis sinnvoll sein, insbesondere wenn die Chips noch auf dem "Wafer" vorliegen, mehrere derartige Serien wiederum parallel durchzuführen. Dies bedeutet, daß bei mehreren Chips parallel zunächst begonnen wird, die Trenninformation zu hinterlegen, und sobald die Trenninformation für ein erstes Trennelement vorliegt mit dem Aktivieren dieses Trennelementes zu beginnen, um dann in jeder der parallelen Serien mit diesem Verfahren beim nächsten Chip in der Serie fortzufahren.
Genauso gut ist es möglich, mehrere Serien hintereinander zu schalten. In einem solchen Fall ist beispielsweise wiederum eine zeitliche Optimierung erreicht, wenn die Summe des Einlesens der Trenninformation für zwei Trennelemente bei allen Chips in einer Serie der Summe des Aktivierens zweier Trennelemente entspricht.
Das Hinterlegen der Trenninformation kann dabei durch das Zuführen der Trenninformation von einer externen Vorrichtung auf den jeweiligen Chip erfolgen, genauso wie durch anstoßen eines Vorgangs, der auf dem Chip die Trenninformation selbst erzeugt. Dies ist möglich, da es heutzutage sowohl üblich ist, Speicherchips durch externe Apparaturen zu testen und auszuwerten, als auch ein Tests, die durch eine externe Apparatur eingeleitet werden, auf dem Chip durchzuführen.
In diesem Fall sind alle für den Test notwendigen Schaltungsanordnungen auf dem Chip integriert, so daß die Trenninformation vom Chip selber erzeugt wird.
Nachfolgend wird ein Ausführungsbeispiel zur Erfindung unter Bezugnahme auf die Zeichnung erläutert.
Es zeigen:
1 eine Prinzipskizze für ein Ausführungsbeispiel einer Schaltungsanordnung zum Durchführen des Verfahrens,
2 eine Prinzipsskizze einer Anordnung für das Durchführen des Verfahrens bei mehreren gehäusten Bauelementen und
3 die Prinzipskizze eines Halbleiterwafers.
1 zeigt einen Halbleiterchip 4, der eine Trennelemente-Steuerung 1 aufweist. Aus dieser Trennelementesteuerung gehen erste Sicherungsleitungen A1 bis Am und zweite Sicherungsleitungen B1 bis Bn heraus. Diese sind zur Ansteuerung einer Trennelementematrix F vorgesehen, so daß am Schnittpunkt der ersten und zweiten Sicherungsleitungen ein jeweiliges Trennelement ansteuerbar, d. h. aktivierbar ist. Die Matrix umfaßt somit m×n-Trennelemente. Dabei ist es nicht notwendig, daß die Trennelemente tatsächlich auf dem Chip räumlich als Matrix angeordnet sind. Die Darstellung dient nur dem besseren Verständnis.
Alternativ ist es natürlich auch möglich, zum Aktivieren der einzelnen Trennelemente für jedes Trennelement eine einzelne Steuerleitung vorzusehen, Dies ist insbesondere dann vor Vorteil, wenn nur wenige Trennelemente auf einem Chip vorgesehen sind.
In dem gemäß 1 dargestellten Beispiel werden die einzelnen Trennelemente durch eine Trennelementeansteuerung einzeln aktiviert. Hierzu ist die Trennelementeansteuerung mit einem Zwischenspeicher verbunden, in dem eine Trenninformation abspeicherbar ist. Im dargestellten Ausführungsbeispiel wird die Trenninformation über eine Schnittstelle 7 in den Zwischenspeicher 3 eingegeben. Es ist jedoch nicht zwingend notwendig, daß diese Schnittstelle 7 tatsächlich aus dem Chip herausgeführt ist bzw. bei einem gehäusten Bauelement aus dem Gehäuse herausgeführt ist, genausogut kann die Schnittstelle 7 mit einer internen Schaltungsanordnung verbunden sein, die die Trenninformation direkt auf dem Chip erzeugt. Sobald nunmehr eine Trenninformation für ein einzelnes Trennelement der Matrix F beispielsweise F_1,1 vorliegt, aktiviert die Trennelementeansteuerung 2 über die erste Sicherungsleitung A1 und die zweite Sicherungsleitung B1 das Trennelement F₁ _, ₁, so daß die damit verbundene "E-Fuse" bzw. "Anti-Fuse" durchtrennt bzw. kurzgeschlossen wird. So bald dieser Vorgang abgeschlossen ist, liest die Trennelementeansteuerung 2 die nächste Trenninformation aus dem Zwischenspeicher 3 aus und führt das Verfahren so lange fort, bis ihm über den Zwischenspeicher 3 keine weitere Trenninformation zugeführt wird.
In einer Anordnung gemäß 2, ist eine Vielzahl von gehäusten Bauelementen 5 dargestellt, aus denen äußere Anschlüsse 6 schematisch dargestellt herausgeführt sind, wobei ein Chip 4 mittels einer gestrichelten Linie als innenliegend dargestellt ist. Es liegt somit eine Anzahl x x y an Bauelementen vor. Über die zweiteilig dargestellte Testeinrichtung wird nunmehr zunächst dem Bauelement 5 _1, ₁ , das intern grund sätzlich die Anordnung gemäß 1 aufweist, begonnen, eine Trenninformation zuzuführen, wobei die Schnittstelle 7 über einen oder mehrere der äußeren Anschlüsse 6 realisiert ist.
Sobald die Trenninformation für ein erstes Trennelement in dem Bauelement 5 _1, ₁ hinterlegt ist, beginnt die Trennelementeansteuerung 1 innerhalb des Bauelementes 1 ein erstes Trennelement zu aktivieren, währenddessen beginnt die Testeinrichtung 10a,b in einem Bauelement 5₁ _, ₂ die Trenninformation zu hinterlegen, so daß die Aktivierung ebenfalls in diesem Bauelement beginnt. Es wird so bis zum Bauelement 5 ₁ _,y fortgesetzt. Wenn nach dem Hinterlegen der Trenninformation im Bauelement 5 ₁ _,y im Bauelement 5 ₁ _, ₁ der zuvor begonnene Vorgang des Aktivierens eines Trennelementes abgeschlossen ist, kann mit dem weiteren Hinterlegen einer nächsten Trenninformation im Bauelement 5 ₁ _, ₁ fortgesetzt werden und wie vorhergehend beschrieben entsprechend fortgesetzt werden. Nunmehr ist leicht vorstellbar, daß der für die Bauelemente 5 _1,1 bis 5 _1,y beschriebene Vorgang für alle x-Spalten an Bauelementen parallel abläuft.
Genausogut ist es vorstellbar, daß wenn beim Hinterlegen der Trenninformation beim Bauelement 5 ₁ _,y das Aktivieren des Trennelementes im Bauelement 5 _1, ₁ noch nicht abgeschlossen ist, mit dem Vorgang des Hinterlegens beim Bauelement 5 _2, ₁ fortgesetzt wird. Es ist nunmehr nicht zwingend notwendig, daß nunmehr die Hinterlegung der Trenninformationen in allen Bauelementen der zweiten Reihe, d. h. bis zum Bauelement 5 ₂ _,y fortgesetzt wird. Unter der Voraussetzung, daß eine Teststeuerung 11, die mit der Testeinrichtung 10a,b verbunden ist und diese steuert, dazu geeignet ist, ist es möglich eine beliebige geeignete Sequenz an Bauelementen herauszusuchen, die nicht unbedingt vollständige Reihen oder Spalten umfaßt. Und genauso gut ist es mit einer derartig ausgestatteten Teststeuerung möglich mehrere geeignet lange Sequenzen an Bauelementen parallel abzuarbeiten.
Dieses Verfahren, das an fertig gehäusten Bauelementen gemäß 2 beschrieben wurde, ist auch auf einen Halbleiterwafer 13 übertragbar, der in 3 schematisch dargestellt ist.
Die in 3 dargestellten Linien auf dem Wafer 13 sollen die sogenannten Sägelinien repräsentieren, wobei in Wirklichkeit eine größere Anzahl von Sägelinien und damit eine größere Anzahl einzelner Chips 4 auf einem solchen Wafer 13 ausgebildet sind. Schematisch ist in einem mittleren Bereich des Chips 4 ein Kontakt/Logik-Bereich 12 angedeutet, in dem beispielsweise u. a. die in 1 prinzipiell dargestellte Schaltungsanordnung angeordnet ist, wobei in vielen Fällen ebenfalls in dem Kontakt/Logik-Bereich 11 Anschlußkontakte ausgebildet sind. Auf diesen setzt die Testeinrichtung auf, die die Kontakte über sogenannte Nadeln kontaktiert. Nunmehr ist das unter Bezugnahme auf 1 bzw. 2 beschriebene Verfahren für einen oder beliebig viele Chips 4 auf dem Wafer 13 anwendbar.

1: Trennelementesteuerung
2: Trennelementeansteuerung
3: Zwischenspeicher
4: Chip
5: gehäustes Bauelement
6: Anschlüsse
7: Schnittstelle
10a, b: Testeinrichtung
11: Teststeuerung
A1.. m: erste Sicherungsleitungen
B1.. n: zweite Sicherungsleitungen
12: Kontakt-Logik-Bereich
13: Wafer
Fm, n: Trennelemente Matrix

Claims

Verfahren zum Ansteuern von einmal betreibbaren Trennelementen auf einem Halbleiterchip (4), bei dem für jedes der zu betreibenden Trennelemente (F) auf dem Chip (4) eine Trenninformation hinterlegt wird, woraufhin die jeweiligen Trennelemente derart betrieben werden, daß sobald für ein Trennelement die Trenninformation vorliegt mit dem einmaligen Betreiben dieses Trennelementes begonnen wird.
Verfahren nach Anspruch 1, bei dem bei mehreren Halbleiterchips (4) eine für jeden der Halbleiterchips spezifische Trenninformation so hinterlegt wird, daß bei einem ersten Halbleiterchip beginnend und dann nacheinander die Trenninformation der weiteren Halbleiterchips bis zum letzten Halbleiterchip zumindest die Trenninformation für ein erstes Trennelement hinterlegt wird und daß nachdem letzten Halbleiterchip (4) solange wieder bei dem ersten Halbleiterchip (4) das Hinterlegen von Trenninformation fortgesetzt wird, bis in allen Halbleiterchips die Trenninformation vollständig hinterlegt ist.
Verfahren nach Anspruch 1, bei dem bei mehreren Halbleiterchips eine für jeden der Halbleiterchips (4) spezifische Trenninformation hinterlegt wird, wobei bei allen Halbleiterchips parallel die Trenninformation hinterlegt wird.
Verfahren nach Anspruch 2 oder 3, bei dem das Hinterlegen derart Erfolg hat, daß die Trenninformation von einer Testeinrichtung (l0a,b) über eine Schnittstelle (7) dem Chip zugeführt wird.
Verfahren nach Anspruch 2 oder 3, bei dem das Hinterlegen der Trenninformation derart erfolgt, daß die Trenninformation auf dem Halbleiterchip 4, selbst erzeugt wird.
Verfahren nach einem der Ansprüche 1 bis 5, bei dem mehrere Halbleiterchips (4) zu einstöckig auf einem Wafer (13) ausgebildet sind.
Verfahren nach einem der Ansprüche 1 bis 5, bei dem die Halbleiterchips in einem gehäusten Bauelement (5) angeordnet sind.
Anordnung für das Durchführen eines Verfahrens nach einem der Ansprüche 1 bis 7, bei dem eine Trenninformation über eine Schnittstelle 7, einem Zwischenspeicher 3 zugeführt ist, und eine Trennelementeansteuerung 2 nach dem Vorliegen von zumindest einer Trenninformation für ein Trennelement (F1,1 bis FM,N) die Trenninformation aus dem Zwischenspeicher 3 ausliest und über zumindest eine erste Steuerleitung A das betreffende Trennelement einmalig betreibt.