[go: up one dir, main page]

DE102006022587B3 - Silicon on insulator-transistor for use in semiconductor component, has substrate area provided below or in proximity of source region and another substrate area provided below or in proximity of drain zone - Google Patents

Silicon on insulator-transistor for use in semiconductor component, has substrate area provided below or in proximity of source region and another substrate area provided below or in proximity of drain zone Download PDF

Info

Publication number
DE102006022587B3
DE102006022587B3 DE102006022587A DE102006022587A DE102006022587B3 DE 102006022587 B3 DE102006022587 B3 DE 102006022587B3 DE 102006022587 A DE102006022587 A DE 102006022587A DE 102006022587 A DE102006022587 A DE 102006022587A DE 102006022587 B3 DE102006022587 B3 DE 102006022587B3
Authority
DE
Germany
Prior art keywords
substrate
zone
conductivity type
semiconductor regions
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102006022587A
Other languages
German (de)
Inventor
Uwe Dr. Wahl
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Priority to DE102006022587A priority Critical patent/DE102006022587B3/en
Application granted granted Critical
Publication of DE102006022587B3 publication Critical patent/DE102006022587B3/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
    • H10D30/6717—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions the source and the drain regions being asymmetrical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/421—Insulated-gate bipolar transistors [IGBT] on insulating layers or insulating substrates, e.g. thin-film IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H10D30/657—Lateral DMOS [LDMOS] FETs having substrates comprising insulating layers, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions

Landscapes

  • Thin Film Transistor (AREA)

Abstract

Ein lateraler SOI-Transistor (1) weist auf:
- ein Substrat (2) des einen Leitungstyps (n),
- eine auf dem Substrat (2) angeordnete Isolationsschicht (3), und
- eine auf der Isolationsschicht (3) angeordnete Halbleiterschicht (4), wobei in der Halbleiterschicht (4) ein laterales MOS-Schaltelement (5) ausgebildet ist, das eine Sourcezone (6), eine Bodyzone (7), eine Driftzone (8) und eine Drainzone (9) aufweist.
Ein erster Substratbereich (16), der sich unterhalb oder in der Nähe der Sourcezone befindet, ist auf Sourcepotenzial gesetzt, und ein zweiter Substratbereich (18), der sich unterhalb oder in der Nähe der Drainzone (9) befindet, ist auf Drainpotenzial gesetzt. Ein zwischen dem ersten und zweiten Substratbereich (16, 18) befindlicher Teil eines dritten Substratbereichs weist streifenförmige Halbleitergebiete (20, 21) des einen Leitungstyps (n) und des anderen Leitungstyps (p) auf, wobei die Halbleitergebiete (21) des einen Leitungstyps (n) mit den Halbleitergebieten (20) des anderen Leitungstyps (p) alternieren, und die Längsausrichtung der streifenförmigen Halbleitergebiete (20, 21) zur Drainzone (9) weist.A lateral SOI transistor (1) has:
a substrate (2) of one conductivity type (s),
- On the substrate (2) arranged insulating layer (3), and
a semiconductor layer (4) arranged on the insulating layer (3), wherein in the semiconductor layer (4) a lateral MOS switching element (5) is formed which has a source zone (6), a body zone (7), a drift zone (8). and a drain zone (9).
A first substrate region (16) located below or in the vicinity of the source region is set to source potential, and a second substrate region (18) located below or in the vicinity of the drain region (9) is set to drain potential. A part of a third substrate region located between the first and second substrate regions (16, 18) has strip-shaped semiconductor regions (20, 21) of one conductivity type (n) and of the other conductive type (p), wherein the semiconductor regions (21) of the one conductivity type (21) n) with the semiconductor regions (20) of the other conductivity type (p) alternate, and the longitudinal orientation of the strip-shaped semiconductor regions (20, 21) to the drain zone (9) has.

Figure 00000001
Figure 00000001

Description

Die Erfindung betrifft einen lateralen SOI-Transistor, mit:

  • – einem Substrat des einen Leitungstyps,
  • – einer auf dem Substrat angeordneten Isolationsschicht, und
  • – einer auf der Isolationsschicht angeordneten Halbleiterschicht, wobei in der Halbleiterschicht ein laterales Schaltelement ausgebildet ist, das eine Sourcezone, eine Bodyzone, eine Driftzone und eine Drainzone aufweist,
  • – wobei ein erster Substratbereich, der sich unterhalb oder in der Nähe der Sourcezone befindet, auf Sourcepotenzial gesetzt ist, und ein zweiter Substratbereich, der sich unterhalb oder in der Nähe der Drainzone befindet, auf Drainpotenzial gesetzt ist.
The invention relates to a lateral SOI transistor, comprising:
  • A substrate of one conductivity type,
  • - An arranged on the substrate insulating layer, and
  • A semiconductor layer arranged on the insulating layer, wherein a lateral switching element having a source zone, a body zone, a drift zone and a drain zone is formed in the semiconductor layer,
  • Wherein a first substrate region, which is located below or in the vicinity of the source zone, is set to source potential, and a second substrate region, which is located below or in the vicinity of the drain zone, is set to drain potential.

In 1 ist eine bekannte Ausführungsform eines derartigen SOI(Silicon On Insulator)-Transistors gezeigt:
Ein SOI-Transistor 1 weist ein Substrat 2, eine auf dem Substrat 2 angeordnete Isolationsschicht 3 sowie eine auf der Isolationsschicht 3 angeordnete Halbleiterschicht 4 auf. In der Halbleiterschicht 4 ist ein Schaltelement 5 (beispielsweise ein MOS(Metal Oxide Semiconducor)-Schaltelement oder ein IGBT(Insulated Gate Bipolar Transistor)-Schaltelement) ausgebildet, das aus einer Sourcezone 6, einer Bodyzone 7, einer Driftzone 8 sowie einer Drainzone 9 besteht. Oberhalb der Bodyzone 7 ist ein Gate 10 vorgesehen, das von einer Isolationsschicht 11 umschlossen ist. Auf der Isolationsschicht 11 sind Feldelektroden 12 aus elektrisch leitendem Material (beispielsweise Metall) vorgesehen, die durch Isolationsschichten 13 gegeneinander isoliert sind. Die Sourcezone 6 wird durch einen Sourcekontakt 14, die Drainzone 9 durch einen Drainkontakt 15 kontaktiert. Ein erster Substratbereich 16 (p-dotierte Wanne), der teilweise unterhalb der Sourcezone 14 liegt, wird mittels eines Kontakts 17 auf Sourcepotenzial gesetzt. Ein zweiter n-dotierter Substratbereich 18 befindet sich unterhalb der Drainzone 9 bzw. in der Nähe derselben und wird mittels des Drainkontakts 15 auf Drainpotenzial gesetzt. Dieser Bereich 18 kann gegebenenfalls auch entfallen. Das Setzen des ersten Substratbereichs 16 auf Sourcepotenzial sowie das Setzen des zweiten Substratbereichs 18 auf Drainpotenzial dient der Optimierung des elektrischen Felds innerhalb des Schaltelements 5; nähere Ausführungen hierzu finden sich in der WO 2005/076366 A2, welcher die DE 10 2004 006 002 B3 entspricht. 3 zeigt den SOT-Transistor 1 in einer Draufsicht.In 1 A known embodiment of such an SOI (Silicon On Insulator) transistor is shown:
An SOI transistor 1 has a substrate 2 , one on the substrate 2 arranged insulation layer 3 and one on the insulation layer 3 arranged semiconductor layer 4 on. In the semiconductor layer 4 is a switching element 5 (For example, a MOS (Metal Oxide Semiconducor) switching element or an IGBT (Insulated Gate Bipolar Transistor) switching element) formed from a source zone 6 , a bodyzone 7 , a drift zone 8th and a drain zone 9 consists. Above the bodyzone 7 is a gate 10 provided by an insulation layer 11 is enclosed. On the insulation layer 11 are field electrodes 12 of electrically conductive material (for example, metal) provided by insulating layers 13 isolated from each other. The source zone 6 is through a source contact 14 , the drain zone 9 through a drain contact 15 contacted. A first substrate area 16 (p-doped well), which is partially below the source zone 14 is, is by means of a contact 17 set to source potential. A second n-doped substrate region 18 is located below the drain zone 9 or in the vicinity of the same and is by means of the drain contact 15 set to drain potential. This area 18 may also be omitted. The setting of the first substrate area 16 on source potential as well as the setting of the second substrate area 18 on drain potential is the optimization of the electric field within the switching element 5 ; Further details can be found in WO 2005/076366 A2, which the DE 10 2004 006 002 B3 equivalent. 3 shows the SOT transistor 1 in a top view.

Um eine Sperrspannung zwischen der Sourcezone 6 und der Drainzone 9 aufzubauen, muss eine Potenzialdifferenz zwischen Sourcezone 6 sowie Drainzone 9, d.h. eine Potenzialdifferenz zwischen dem ersten Substratbereich 16 und dem zweiten Substratbereich 18 im Substrat 2 anlegbar sein. Hierzu ist es bekannt, p-dotierte ringförmige Halbleitergebiete 19 in das Substrat 2 einzubetten. Jedes ringförmige Halbleitergebiet 19 umschließt die Drainzone 9, d.h. jedes ringförmige Halbleitergebiet 19 bildet in einer Draufsicht einen Ring um die Drainzone 9 (bzw. den zweiten Substratbereich 18) herum aus. Es ist auch möglich, die Drainzone außen und die Sourcezone innen vorzusehen. Auf diese Art und Weise wird, wie in 4 gezeigt ist, innerhalb des Substrats 2 ein Bereich 20 ausgebildet, der auf einem hohen Potenzialwert (dem Drainpotenzial) liegt. Das Substratgebiet um den ersten Substratbereich 16 herum liegt hingegen auf einem niedrigen Potenzial (dem Sourcepotenzial). Dieselben Potenzialverhältnisse herrschen auch innerhalb der Halbleiterschicht 4 vor, d.h. der oberhalb des ersten Substratbereichs 16 befindliche Bereich der Halbleiterschicht 4 (z.B. die Sourcezone 6) liegt auf einem niedrigen Potenzial, der oberhalb des zweiten Substratbereichs 18 bzw. des Bereichs 20 befindliche Bereich der Halbleiterschicht 4 (z.B. die Drainzone 9 oder das mit Bezugsziffer 24 gekennzeichnete Gebiet der Halbleiterschicht 4) auf einem hohen Potenzial. In 2a ist eine Draufsicht auf den unterhalb des SOI-Transistors 1 befindlichen Teil des Substrats 2 mit einer p-dotierten Wanne 22 gezeigt. Die Wanne 22 bildet im fertigen SOI-Transistor die Wanne unterhalb der sogenannten High-Side-Insel.To a blocking voltage between the source zone 6 and the drainage zone 9 build a potential difference between source zone 6 as well as drainkone 9 ie, a potential difference between the first substrate region 16 and the second substrate region 18 in the substrate 2 be applied. For this purpose, it is known, p-doped annular semiconductor regions 19 in the substrate 2 embed. Each annular semiconductor region 19 encloses the drainage zone 9 ie, each annular semiconductor region 19 forms a ring around the drain zone in a plan view 9 (or the second substrate area 18 ) around. It is also possible to provide the drain zone on the outside and the source zone on the inside. In this way, as in 4 is shown within the substrate 2 an area 20 formed, which is at a high potential value (the drain potential). The substrate area around the first substrate area 16 around is on a low potential (the source potential). The same potential conditions also prevail within the semiconductor layer 4 that is, above the first substrate region 16 located region of the semiconductor layer 4 (eg the source zone 6 ) is at a low potential, which is above the second substrate region 18 or area 20 located region of the semiconductor layer 4 (eg the drain zone 9 or the reference number 24 characterized area of the semiconductor layer 4 ) at a high potential. In 2a is a plan view of the below the SOI transistor 1 located part of the substrate 2 with a p-doped tub 22 shown. The tub 22 forms in the finished SOI transistor, the tub below the so-called high-side island.

Der SOI-Transistor 1 dient dazu, Signale aus dem Bereich der Halbleiterschicht 4, die auf niedrigem Potenzial liegt, in den Bereich der Halbleiterschicht 4 zu transportieren, der auf hohem Potenzial liegt ("Level-Shift-Transistor").The SOI transistor 1 serves to signals from the area of the semiconductor layer 4 , which is at low potential, in the area of the semiconductor layer 4 transport that has a high potential ("level-shift transistor").

In 5 ist angedeutet, dass in der Isolationsschicht 3 in vertikaler Richtung bei bestimmten Anwendungen bis zu 600 V Spannung abgebaut werden müssen.In 5 is implied that in the insulation layer 3 in the vertical direction in certain applications up to 600 V voltage must be dissipated.

Nachteilig an den ringförmigen Halbleitergebieten 19 ist, dass diese viel lateralen Platz beanspruchen, um den gewünschten Spannungsabbau zwischen erstem Substratbereich 16 sowie zweitem Substratbereich 18 bewirken zu können.A disadvantage of the annular semiconductor regions 19 is that they take up much lateral space to provide the desired stress relief between the first substrate area 16 as well as second substrate area 18 to be able to effect.

Weiterhin sind aus der WO 2004/102672 A1 und der DE 43 09 764 A1 Halbleiterbauelemente teilweise auch in SOI-Struktur bekannt, bei denen zur Verringerung des Durchlasswiderstandes im Driftbereich Kompensationsgebiete vorgesehen sind.Furthermore, from WO 2004/102672 A1 and the DE 43 09 764 A1 Semiconductor devices partially known in SOI structure in which compensation areas are provided to reduce the forward resistance in the drift region.

Schließlich ist noch aus der DE 10 200 002 723 A1 eine SOI-Diode bekannt, bei der zur Verbesserung von deren Durchbruchspannung oberhalb der vergrabenen Oxidschicht Kompensationsgebiete vorgesehen sind.Finally, it is still out of the DE 10 200 002 723 A1 an SOI diode is known in which are provided to improve their breakdown voltage above the buried oxide layer compensation areas.

Die der Erfindung zugrunde liegende Aufgabe ist, einen lateralen SOI-Transistor der eingangs genannten Art so weiterzuentwickeln, dass der laterale Platzbedarf zwischen erstem Substratbereich und zweitem Substratbereich bei vorgegebener Potenzialdifferenz minimiert wird.The invention underlying Aufga Be is to develop a lateral SOI transistor of the type mentioned so that the lateral space requirement between the first substrate region and the second substrate region is minimized for a given potential difference.

Zur Lösung dieser Aufgabe stellt die Erfindung laterale SOI-Transistoren gemäß den Patentansprüchen 1 und 2 bereit. Vor teilhafte Ausgestaltungen bzw. Weiterbildungen des Erfindungsgedankens finden sich in den Unteransprüchen.to solution This object is achieved by the invention lateral SOI transistors according to claims 1 and 2 ready. Before some embodiments or refinements of The idea of the invention can be found in the subclaims.

Die Erfindung stellt einen lateralen SOI-Transistor bereit, der aufweist:

  • – ein Substrat des einen Leitungstyps,
  • – eine auf dem Substrat angeordnete Isolationsschicht, und
  • – eine auf der Isolationsschicht angeordnete Halbleiterschicht, wobei in der Halbleiterschicht ein laterales Schaltelement (z.B. ein MOS-Schaltelement oder ein IGBT-Schaltelement) ausgebildet ist, das eine Sourcezone, eine Bodyzone, eine Driftzone und eine Drainzone aufweist.
The invention provides a lateral SOI transistor comprising:
  • A substrate of one conductivity type,
  • - An arranged on the substrate insulating layer, and
  • A semiconductor layer arranged on the insulating layer, wherein in the semiconductor layer a lateral switching element (eg a MOS switching element or an IGBT switching element) is formed, which has a source zone, a body zone, a drift zone and a drain zone.

Ein erster Substratbereich, der sich unterhalb oder in der Nähe der Sourcezone befindet, ist auf Sourcepotenzial gesetzt; ein zweiter Substratbereich, der sich unterhalb oder in der Nähe der Drainzone befindet, ist auf Drainpotenzial gesetzt. Ein zwischen dem ersten und dem zweiten Substratbereich befindlicher Teil eines dritten Substratbereichs weist streifenförmige Halbleitergebiete des einen Zeitungstyps und des anderen Leitungstyps auf, wobei die Halbleitergebiete des einen Zeitungstyps mit den Halbleitergebieten des anderen Leitungstyps alternieren, und die Längsausrichtung der streifenförmigen Halbleitergebiete zur Drainzone weist.One first substrate region located below or near the source zone is set to source potential; a second substrate area, which is below or near the drain zone is set to drain potential. One between part of a first and second substrate area third substrate region has strip-shaped semiconductor regions of a newspaper type and the other conductivity type, wherein the semiconductor regions one newspaper type with the semiconductor regions of the other conductivity type alternate, and the longitudinal orientation the strip-shaped Semiconductor regions facing the drain zone.

Die Erfindung stellt weiterhin einen lateralen SOI-Transistor bereit, der aufweist:

  • – ein Substrat des einen Leitungstyps,
  • – eine auf dem Substrat angeordnete Isolationsschicht, und
  • – eine auf der Isolationsschicht angeordnete Halbleiterschicht, wobei in der Halbleiterschicht ein laterales Schaltelement ausgebildet ist, das eine Sourcezone, eine Bodyzone, eine Driftzone und eine Drainzone aufweist.
The invention further provides a lateral SOI transistor comprising:
  • A substrate of one conductivity type,
  • - An arranged on the substrate insulating layer, and
  • A semiconductor layer arranged on the insulating layer, wherein in the semiconductor layer a lateral switching element is formed which has a source zone, a body zone, a drift zone and a drain zone.

Ein erster Substratbereich, der sich unterhalb oder in der Nähe der Sourcezone befindet, ist auf Sourcepotenzial gesetzt; ein zweiter Substratbereich, der sich unterhalb oder in der Nähe der Drainzone befindet, ist auf Drainpotenzial gesetzt. In einem Substratbereich, der zwischen dem ersten und zweiten Substratbereich vorgesehen ist, sind Teile mehrerer lateral voneinander beabstandeter, ringförmiger Halbleitergebiete des anderen Leitungstyps vorgesehen, wobei jedes ringförmige Halbleitergebiet die Drainzone und gegebenenfalls auch die Sourcezone umschließt. Zwischen wenigstens zwei ringförmigen Halbleitergebieten ist eine alternierende Folge aus Halbleitergebieten des einen Leitungstyps und des anderen Leitungstyps ausgebildet, die in ihrer Gesamtheit zumindest einen Teil eines ringförmigen, die Drainzone umschließenden Resurf-Halbleitergebiets ausbildet.One first substrate region located below or near the source zone is set to source potential; a second substrate area, which is below or near the drain zone is set to drain potential. In one Substrate area, between the first and second substrate area is provided, are parts of a plurality of laterally spaced apart, annular Semiconductor regions of the other conductivity type provided, each annular Semiconductor area, the drain zone and possibly also the source zone encloses. Between at least two annular Semiconductor regions is an alternating sequence of semiconductor regions of the one conductivity type and the other conductivity type, in their entirety at least part of an annular, enclosing the drain zone Resurf semiconductor region formed.

Gemäß einem ersten Aspekt der Erfindung werden demnach die ringförmigen Halbleitergebiete des anderen Leitungstyps zumindest teilweise weggelassen und durch eine Kompensationsstruktur ("Resurf-Struktur") ersetzt, die aus einer alternierenden Folge streifenförmiger Halbleitergebiete besteht. Gemäß einem zweiten Aspekt der Erfindung werden die ringförmigen Halbleitergebiete des anderen Leitungstyps nicht weggelassen, sondern es werden die Bereiche zwischen den ringförmigen Halbleitergebieten mit Kompensationsstrukturen "aufgefüllt". Vorzugsweise umschließen in beiden Ausführungsformen die Kompensationsstrukturen die Drainzone (d.h. den zweiten Substratbereich) vollständig.According to one According to the first aspect of the invention, the annular semiconductor regions of the other line type at least partially omitted and by a Compensation structure ("Resurf structure") replaced, the an alternating sequence of strip-shaped semiconductor regions. According to one second aspect of the invention, the annular semiconductor regions of the other types of lines are not omitted, but it will be the areas between the annular ones Semiconductor regions with compensation structures "filled". Preferably enclose in both embodiments the compensation structures the drain zone (i.e., the second substrate area) Completely.

Die Halbleitergebiete des einen Leitungstyps sowie die Halbleitergebiete des anderen Leitungstyps können in einer Ausführungsform der Erfindung gleiche oder nahezu gleiche geometrische Ausmaße aufweisen. Allerdings ist diese gleiche Geometrie nicht von entscheidender Bedeutung. Wichtig ist vielmehr, dass im Wesentlichen Ladungsgleichheit besteht, damit Kompensation erreicht wird. Es kann also beispielsweise eine hochdotierte schmale n-leitende Bahn einer niedrig dotierten breiten p-leitenden Bahn gegenüberstehen.The Semiconductor regions of the one conductivity type and the semiconductor regions of the other type of line in one embodiment of the invention have the same or nearly the same geometric dimensions. However, this same geometry is not critical Importance. Rather, it is important that essentially equal charge exists for compensation to be achieved. So it can be, for example a heavily doped narrow n-type lane of a low doped wide p-type Facing each other.

In einer Ausführungsform der Erfindung ist die Dotierstärke der Halbleitergebiete des einen Leitungstyps und der Halbleitergebiete des anderen Leitungstyps gleich oder nahezu gleich. Auf diese Art und Weise ist gewährleistet, dass sich benachbarte Halbleitergebiete unterschiedlichen Leitungstypen im Sperrfall vollständig ausräumen, was eine erhöhte Sperrfähigkeit nach sich zieht. Dies wiederum ermöglicht es, die lateralen Ausmaße des zwischen ersten und zweiten Substratbereich befindlichen, zum Potenzialabbau dienenden Substratbereichs zu reduzieren.In an embodiment The invention is the doping strength the semiconductor regions of the one conductivity type and the semiconductor regions the same or almost the same as the other type of line. In this way and Way is guaranteed that adjacent semiconductor regions of different conductivity types in the blocking case completely dispel, what an increased blocking ability pulls. This, in turn, allows the lateral dimensions of the one between the first and second substrate area, for potential reduction serving Substrate area to reduce.

Die Erfindung wird im Folgenden unter Bezugnahme auf die Figuren in beispielsweiser Ausführungsform näher erläutert. Es zeigen:The Invention will be described below with reference to the figures exemplary embodiment explained in more detail. It demonstrate:

1 einen lateralen SOI-Transistor gemäß dem Stand der Technik in Querschnittsdarstellung, 1 a lateral SOI transistor according to the prior art in cross-sectional view,

2A einen Draufsicht auf einen Teil des in 1 gezeigten SOI-Transistors, 2A a plan view of a part of in 1 shown SOI transistor,

2B eine Draufsicht auf einen Teil einer Ausführungsform des erfindungsgemäßen SOI-Transistor, 2 B a plan view of a portion of an embodiment of the invention SOI Tran sistor,

3 eine Draufsicht auf den in 1 gezeigten SOI-Transistor, 3 a top view of the in 1 shown SOI transistor,

4 eine Draufsicht auf ein Halbleiterbauelement, das den erfindungsgemäßen SOI-Transistor beinhaltet, 4 a plan view of a semiconductor device including the SOI transistor according to the invention,

5 eine Querschnittsdarstellung eines Teils des in 1 gezeigten SOI-Transistors, 5 a cross-sectional view of a portion of the in 1 shown SOI transistor,

6 eine Draufsicht auf einen Teil einer weiteren Ausführungsform des erfindungsgemäßen SOI-Transistors, 6 a plan view of a part of another embodiment of the SOI transistor according to the invention,

7 eine Draufsicht auf ein Halbleiterbauteil, das den in 6 gezeigten Teil beinhaltet. 7 a plan view of a semiconductor device, the in 6 part shown.

In den Figuren sind identische bzw. einander entsprechende Bereiche sowie Bauteile/Baugruppen mit denselben Bezugsziffern gekennzeichnet. Sämtliche Ausführungsformen können invers dotiert sein, d.h. n-Gebiete werden durch p-Gebiete ersetzt und umgekehrt.In the figures are identical or corresponding areas as well as components / assemblies with the same reference numerals. All embodiments can be inversely doped, i. n-areas are replaced by p-areas and vice versa.

In der folgenden Beschreibung wird eine erste Ausführungsform des erfindungsgemäßen SOI-Transistors näher erläutert. Diese Ausführungsform ist identisch zur in 1 gezeigten Ausführungsform, jedoch mit dem Unterschied, dass der in 2A gezeigte Bereich ersetzt ist durch den in 2B gezeigten Bereich. Alternativ kann der in 2A gezeigte Bereich ersetzt werden durch den in 6 gezeigten Bereich.In the following description, a first embodiment of the SOI transistor according to the invention will be explained in more detail. This embodiment is identical to FIG 1 embodiment shown, but with the difference that in 2A shown area is replaced by the in 2 B shown area. Alternatively, the in 2A shown area to be replaced by the in 6 shown area.

Somit werden in der ersten Ausführungsform des erfindungsgemäßen SOI-Transistors die zwischen den ringförmigen Halbleitergebieten 19 befindlichen Bereiche des Substrats 2, die homogen n-dotiert sind, ersetzt durch so genannte "Resurf-Strukturen", d.h. durch eine alternierende Folge aus Halbleitergebieten 20 des p-Leitungstyps und Halbleitergebieten 21 des n-Leitungstyps. Um Kurzschlüsse zwischen dem ersten Substratbereich 16 und dem die High-Side-Insel bildenden Halbleitergebiet 22 zu vermeiden, ist das unmittelbar an das Halbleitergebiet 22 angrenzende Halbleitergebiet 20 durch einen Teil des Halbleitergebiets 21 von dem Halbleitergebiet 22 getrennt.Thus, in the first embodiment of the SOI transistor according to the invention, those between the annular semiconductor regions 19 located areas of the substrate 2 , which are homogeneously n-doped, replaced by so-called "resurf structures", ie by an alternating sequence of semiconductor regions 20 of the p-type conductivity and semiconductor regions 21 of the n-conductivity type. To short circuits between the first substrate area 16 and the high-side island forming semiconductor region 22 to avoid that is directly to the semiconductor area 22 adjacent semiconductor area 20 through a part of the semiconductor region 21 from the semiconductor region 22 separated.

Liegt das Halbleitergebiet 18 komplett vor dem Halbleitergebiet 22, dann ist eine Erstreckung des Gebiets 21 zwischen den Gebieten 20 und 22 nicht notwendig. Es soll auf jeden Fall also eine durchgehende Ausdehnung eines p-Gebiets zwischen Source und Drain vermieden werden. Alternativ kann, wie in 6 gezeigt ist, das p-dotierte Halbleitergebiet 22 auch durch ein n-dotiertes Gebiet 23 ersetzt werden.Is the semiconductor area 18 completely in front of the semiconductor area 22 , then is an extension of the area 21 between the areas 20 and 22 unnecessary. In any case, a continuous expansion of a p-type region between source and drain should be avoided. Alternatively, as in 6 is shown, the p-doped semiconductor region 22 also through an n-doped area 23 be replaced.

Wie in 7 gezeigt ist, bildet jede alternierende Folge aus Halbleitergebieten des einen Leitungstyps 21 und des anderen Leitungstyps 20 in ihrer Gesamtheit ein ringförmiges, den zweiten Substratbereich 18 umschließendes Halbleitergebiet aus. Zwischen jedem Paar ringförmiger Halbleitergebiete 19 ist demnach eine derartige ringförmige Halbleitergebietfolge ausgebildet. Alternativ ist es möglich, dass die alternierenden Halbleitergebietfolgen lediglich Teile ringförmiger, die Drainzone 9 umschließender Halbleitergebiete ausbilden, d.h. die Drainzone 9 nicht vollständig durch diese umschlossen wird.As in 7 is shown forms each alternating sequence of semiconductor regions of the one conductivity type 21 and the other type of line 20 in its entirety an annular, the second substrate area 18 enclosing semiconductor area. Between each pair of annular semiconductor regions 19 Accordingly, such an annular semiconductor region sequence is formed. Alternatively, it is possible for the alternating semiconductor region sequences to have only a few parts annular, the drain zone 9 forming surrounding semiconductor regions, ie the drain zone 9 is not completely enclosed by this.

Des Weiteren ist es möglich, die ringförmigen Halbleitergebiete 19 wegzulassen und die Halbleitergebiete 20, 21 als radial durchgehende Halbleitergebiete auszugestalten, d.h. die Halbleitergebietfolgen "verschmelzen" zu einer einzigen Halbleitergebietfolge, die die Drainzone 9, d.h. den zweiten Substratbereich 18 zumindest teilweise umschließt.Furthermore, it is possible to use the annular semiconductor regions 19 leave out and the semiconductor areas 20 . 21 As radially continuous semiconductor regions to design, ie the semiconductor region sequences "merge" into a single semiconductor region sequence, the drain zone 9 ie the second substrate area 18 at least partially encloses.

Wie in 6 angedeutet ist, kann das innerste p-dotierte Halbleitergebiet 19 auch ersetzt werden durch ein ringförmiges n-dotiertes Halbleitergebiet 23. Die Anzahl der ringförmigen Halbleitergebiete 19 ist beliebig, ebenso deren Breite und lateraler Abstand zueinander. Weiterhin ist es möglich, in 6 das Halbleitergebiet 23 wegzulassen, und die unmittelbar links an das Halbleitergebiet 23 angrenzenden Halbleitergebie te 20, 21 durch ein durchgehendes n-dotiertes Halbleitergebiet zu ersetzen.As in 6 is indicated, the innermost p-type semiconductor region 19 also be replaced by a ring-shaped n-doped semiconductor region 23 , The number of ring-shaped semiconductor regions 19 is arbitrary, as well as their width and lateral distance to each other. Furthermore, it is possible in 6 the semiconductor region 23 omit, and immediately to the left of the semiconductor region 23 adjacent Halbleitgebie te 20 . 21 to be replaced by a continuous n-doped semiconductor region.

Vorzugsweise sollten die Halbleitergebiete 20 des einen Leitungstyps und die Halbleitergebiete 2l des anderen Leitungstyps gleiche oder nahezu gleiche Ladungsmengen zur Kompensation haben. Sie können hierzu beispielsweise ungefähr gleiche geometrische Ausmaße aufweisen. Dies gilt insbesondere für benachbarte Halbleitergebiete 20, 21 innerhalb einer alternierenden Halbleitergebietfolge: ist dies erfüllt, so ist ein optimales gegenseitiges Ausräumen von Majoritätsladungsträgern zweier benachbarter Halbleitergebiete 20, 21 im Sperrzustand gewährleistet.Preferably, the semiconductor regions 20 of the one conductivity type and the semiconductor regions 2l of the other conductivity type have the same or almost equal charge quantities for compensation. For example, you can have approximately the same geometric dimensions. This applies in particular to adjacent semiconductor regions 20 . 21 within an alternating semiconductor region sequence: if this is satisfied, then an optimal mutual elimination of majority charge carriers of two adjacent semiconductor regions is achieved 20 . 21 ensured in the locked state.

In der folgenden Beschreibung sollen weitere Aspekte der Er findung erläutert werden.In The following description is intended to further aspects of the invention explained become.

Die in WO 2005/076366 beschriebenen Bauelemente werden z.B. für die Level-shift-Funktion zwischen Low- und High-side Treiberstufen eingesetzt. Um eine Isolation von mehr als 600 V zwischen diesen Stufen zu gewährleisten, wird SOI-Grundmaterial auf n-dotierten Basiswafern mit einem Schichtwiderstand im Bereich von 45 Ohmcm eingesetzt. Üblicherweise liegt die spätere IC-Chiprückseite auf dem höchsten vorkommenden elektrischen Potenzial (z.B. 600 V). Die spätere IC-Chipvorderseite enthält unter der vergrabenen Isolatorschicht (BOX) großflächige p-Gebiete, über denen im darüber liegenden Si-Film entweder die Low-side-Logik/Treiber oder die High-side-Logik/Treiber integriert werden. Diese Inseln liegen damit entweder auf dem niedrigsten (Ground, Low-side) oder höchsten vorkommenden Potenzial (z.B. 600 V, High-side). Diese Inseln sind so beabstandet, und der Abstand ist mit einer p-Ringstruktur so aufgefüllt, dass die Potenzialdifferenz zwischen den Inseln lateral abgebaut werden kann. Die in WO 2005/076366 beschriebenen Bauelemente werden in den Si-Film über dieser genannten p-Ringstruktur integriert.The components described in WO 2005/076366 are used, for example, for the level-shift function between low and high-side driver stages. In order to ensure isolation of more than 600 V between these stages, SOI base material is used on n-doped base wafers with a sheet resistance in the range of 45 ohm cm. Usually, the later IC chip back side has the highest occurring electrical potential (eg 600 V). The later IC chip front contains under the buried insulator layer (BOX) large p-areas, over which in the overlying Si-film either the low-side logic / driver or the high-side logic / driver can be integrated. These islands are thus either at the lowest (ground, low-side) or highest occurring potential (eg 600 V, high-side). These islands are so spaced, and the gap is filled with a p-ring structure so that the potential difference between the islands can be laterally degraded. The components described in WO 2005/076366 are integrated into the Si film via said p-ring structure.

Die vorangehend beschriebene, zwischen der Low- und High-side befindliche p-Ringstruktur nimmt insbesondere bei Vollbrückentreibern (3 isolierte High-side-Treiber) einen erheblichen Teil der IC-Fläche ein. Mit der Randstruktur, die das IC umschließt, macht diese Fläche ca. ein Drittel der gesamten Chipfläche aus. Ziel ist es, um preislich wettbewerbsfähig zu bleiben, diese ungenutzten Flächen so klein wie möglich zu halten. Ein weiterer Vorteil einer Struktur mit optimierter lateraler Ausdehnung sind bessere Einschalteigenschaften (Durchlasswiderstand, Steilheit, etc.). Eine Verringerung der benötigten Chipfläche beeinflusst darüber hinaus die Flächenausbeute positiv.The previously described, located between the low and high side p-ring structure is especially important for full-bridge drivers (3 isolated high-side drivers) a significant portion of the IC area one. With the edge structure surrounding the IC, this area makes approx. one third of the total chip area out. The aim is to remain priced competitively, these unused Surfaces like that small as possible to keep. Another advantage of a structure with optimized lateral Expansion are better turn-on characteristics (on-resistance, Steepness, etc.). A reduction in the required chip area influenced about that In addition, the area yield positive.

Erfindungsgemäß wird die laterale Ausdehnung (Beabstandung zwischen den low- und high-side-Inseln) der p-Ringstruktur minimiert. Hierzu wird, ausgehend von der p-Ringstruktur aus [1], der Zwischenraum zwischen zwei p-Ringen mit Hilfe von "resurf-Strukturen", bestehend aus schmalen Streifen oder Zellen mit alternierender p- und n-Dotierung, ausgefüllt. Die Dotierung der p- und n-Gebiete ist so gewählt, dass die Raumladungszonen, die sich im Sperrbetrieb an den pn-Übergängen zwischen den Gebieten ausbreiten, die p- und n-Gebiete sehr schnell ausräumen. Bei der in der WO 2005/076366 beschriebenen Struktur bildet sich zwischen zwei p-Ringen ein dreieckförmiger elektrischer Feldverlauf aus. Bei der erfindungsgemäß vorgeschlagenen Struktur ist dieser Verlauf in erster Näherung rechteckförmig, so dass der Raum zwischen zwei p-Ringen hinsichtlich Sperrspannung optimal genutzt wird.According to the invention lateral extent (spacing between the low and high side islands) minimizes the p-ring structure. For this purpose, starting from the p-ring structure from [1], the space between two p-rings with the help of "resurf-structures", consisting of narrow ones Strips or cells with alternating p- and n-doping, filled. The Doping of the p and n regions is chosen so that the space charge zones, in the blocking mode at the pn-junctions between the areas spread out, which clear out p and n regions very quickly. at the structure described in WO 2005/076366 forms between two p-rings a triangular electric field course. In the structure proposed according to the invention this course is in first approximation rectangular, leaving the space between two p-rings in terms of reverse voltage is used optimally.

Hochvolt-Bauelemente sind weitaus empfindlicher gegenüber parasitären Grenzflächenladungen, da das Dotierstoffniveau zum Erreichen der Sperrspannung in einem sehr niedrigen Bereich (nur ~1e14cm-3) liegt, so dass bereits kleine Ladungsmengen zur Ausbildung von Inversions- oder Akkumulationsschichten führen, die dann die Balance der optimierten elektrischen Feldverteilung stören, wodurch es zu Frühdurchbrüchen kommen kann. Durch das Einfügen der alternierenden p- und n-Gebiete kann das Dotierstoffniveau zwischen den p-Ringen weiter angehoben werden, da die zusätzliche Ladung der n-Gebiete durch die entsprechen de p-Gebiete kompensiert wird (zusätzlich Feldkomponente 90° zu der Feldkomponente, die sich – wie in der WO 2005/076366 beschrieben – zwischen den p-Ringen im Sperrfall ausbildet). Durch das höhere Dotierstoffniveau wird erreicht, dass die erfindungsgemäße Struktur weniger empfindlich gegenüber Grenzflächenladungen ist.High-voltage devices are much more sensitive to parasitic interface charges, since the dopant level to reach the reverse voltage in a very low range (only ~ 1e14cm -3 ), so that even small amounts of charge lead to the formation of inversion or accumulation layers, which then the balance of optimized electric field distribution disturb, which can lead to early breakthroughs. By introducing the alternating p- and n-regions, the dopant level between the p-rings can be further increased since the additional charge of the n-regions is compensated by the corresponding de p-regions (in addition field component 90 ° to the field component, the - as described in WO 2005/076366 - forms between the p-rings in the blocking case). The higher dopant level ensures that the structure according to the invention is less sensitive to interfacial charges.

Ein wichtiger Ziel der Erfindung ist demnach, die laterale Ausdehnung der p-Ringrandstruktur zwischen der Low- und High-side zu minimieren und die Empfindlichkeit der Randstruktur gegenüber Grenzflächenladungen zu reduzieren.One important objective of the invention is accordingly, the lateral extent to minimize the p-ring edge structure between the low and high side and to reduce the sensitivity of the edge structure to interfacial charges.

1 zeigt eine Ausführungsform der Erfindung. 3 zeigt das laterale Hochvoltbauelement im Siliziumfilm. Die Feldplatten, die diesen Transistor abdecken, sind zur besseren Darstellbarkeit weggelassen. 1 bildet schematisch die Struktur vertikal zur Siliziumoberfläche längs der Schnittebene A-A' in 3 nach. In 1 ist die Schnittebene b-b' unterhalb des BOX eingetragen. 2A zeigt die Ausgestaltung des Halbleiterkörpers längs der Schnittebene b-b' der Randstruktur, wie sie in [1] beschrieben ist. 2B zeigt eine erfindungsgemäße Ausführung der Randstruktur mit eingefügten "resurf"-Gebieten. 1 shows an embodiment of the invention. 3 shows the lateral high-voltage component in the silicon film. The field plates covering this transistor are omitted for ease of illustration. 1 schematically forms the structure vertical to the silicon surface along the sectional plane AA 'in 3 to. In 1 the cutting plane bb 'is entered below the BOX. 2A shows the configuration of the semiconductor body along the cutting plane bb 'of the edge structure, as described in [1]. 2 B shows an inventive embodiment of the edge structure with inserted "resurf" areas.

11
SOI-TransistorSOI transistor
22
Substratsubstratum
33
Isolationsschichtinsulation layer
44
HalbleiterschichtSemiconductor layer
55
MOS-SchaltelementMOS switching element
66
Sourcezonesource zone
77
BodyzoneBody zone
88th
Driftzonedrift region
99
Drainzonedrain region
1010
Gategate
1111
Isolationsschichtinsulation layer
1212
Feldelektrodefield electrode
1313
Isolationsschichtinsulation layer
1414
Sourcekontaktsource contact
1515
Drainkontaktdrain contact
1616
erster Substratbereichfirst substrate region
1717
KontaktContact
1818
zweiter Substratbereichsecond substrate region
1919
ringförmiges Halbleitergebietring-shaped semiconductor region
2020
HalbleitergebietSemiconductor region
2121
HalbleitergebietSemiconductor region
2222
HalbleitergebietSemiconductor region
2323
HalbleitergebietSemiconductor region
2424
HalbleitergebietSemiconductor region

Claims (4)

Lateraler SOI-Transistor (1), mit: – einem Substrat (2) des einen Leitungstyps (n), – einer auf dem Substrat (2) angeordneten Isolationsschicht (3), und – einer auf der Isolationsschicht (3) angeordneten Halbleiterschicht (4), wobei in der Halbleiterschicht (4) ein laterales MOS-Schaltelement (5) ausgebildet ist, das eine Sourcezone (6), eine Bodyzone (7), eine Driftzone (8) und eine Drainzone (9) aufweist, – wobei ein erster Substratbereich (16), der sich unterhalb oder in der Nähe der Sourcezone (6) befindet, auf Sourcepotenzial gesetzt ist, und ein zweiter Substratbereich (18), der sich unterhalb oder in der Nähe der Drainzone (9) befindet, auf Drainpotenzial gesetzt ist, dadurch gekennzeichnet, dass ein zwischen dem ersten (16) und dem zweiten (18) Substratbereich befindlicher Teil eines dritten Substratbereichs streifenförmige Halbleitergebiete (20, 21) des einen Leitungstyps (n) und des anderen Leitungstyps (p) aufweist, wobei die Halbleitergebiete (21) des einen Leitungstyps (n) mit den Halbleitergebieten (20) des anderen Leitungstyps (p) alternieren, und die Längsrichtung der streifenförmigen Halbleitergebiete (20, 21) zur Drainzone (9) weist.Lateral SOI transistor ( 1 ), comprising: - a substrate ( 2 ) of the one conductivity type (s), - one on the substrate ( 2 ) arranged insulation layer ( 3 ), and - one on the insulation layer ( 3 ) arranged Semiconductor layer ( 4 ), wherein in the semiconductor layer ( 4 ) a lateral MOS switching element ( 5 ) which is a source zone ( 6 ), a Bodyzone ( 7 ), a drift zone ( 8th ) and a drain zone ( 9 ), - wherein a first substrate region ( 16 ) located below or near the source zone ( 6 ) is set to source potential, and a second substrate region ( 18 ) located below or near the drain zone ( 9 ) is set to drain potential, characterized in that one between the first ( 16 ) and the second ( 18 ) Substrate portion of a third substrate region stripe-shaped semiconductor regions ( 20 . 21 ) of the one conductivity type (n) and the other conductivity type (p), wherein the semiconductor regions ( 21 ) of the one conductivity type (s) with the semiconductor regions ( 20 ) of the other conductivity type (p) alternate, and the longitudinal direction of the strip-shaped semiconductor regions ( 20 . 21 ) to the drain zone ( 9 ). Lateraler SOI-Transistor (1), mit: – einem Substrat (2) des einen Leitungstyps (n), – einer auf dem Substrat (2) angeordneten Isolationsschicht (3, und – einer auf der Isolationsschicht (3) angeordneten Halbleiterschicht (4), wobei in der Halbleiterschicht (4) ein laterales MOS-Schaltelement (5) ausgebildet ist, das eine Sourcezone (6), eine Bodyzone (7), eine Draftzone (8) und eine Drainzone (9) aufweist, – wobei ein erster Substratbereich (16), der sich unterhalb oder in der Nähe der Sourcezone (6) befindet, auf Sourcepotenzial gesetzt ist, und ein zweiter Substratbereich (18), der sich unterhalb oder in der Nähe der Drainzone (9) befindet, auf Drainpotenzial gesetzt ist, – wobei in einem Substratbereich, der zwischen dem ersten (16) und zweiten (18) Substratbereich vorgesehen ist, Teile mehrerer lateral voneinander beabstandeter, ringförmiger Halbleitergebiete (19) des anderen Leitungstyps (p) vorgesehen sind, wobei jedes ringförmige Halbleitergebiet (19) die Drainzone (9) umschließt, dadurch gekennzeichnet, dass zwischen wenigstens zwei ringförmigen Halbleitergebieten (19) eine alternierende Folge aus Halbleitergebieten (20, 21) des einen Leitungstyps (n) und des anderen Leitungstyps (p) ausgebildet ist, die in ihrer Gesamtheit zumindest einen Teil eines ringförmigen, die Drainzone (9) umschließenden Resurf-Halbleitergebiets ausbildet.Lateral SOI transistor ( 1 ), comprising: - a substrate ( 2 ) of the one conductivity type (s), - one on the substrate ( 2 ) arranged insulation layer ( 3 , and - one on the insulation layer ( 3 ) arranged semiconductor layer ( 4 ), wherein in the semiconductor layer ( 4 ) a lateral MOS switching element ( 5 ) which is a source zone ( 6 ), a Bodyzone ( 7 ), a draft zone ( 8th ) and a drain zone ( 9 ), - wherein a first substrate region ( 16 ) located below or near the source zone ( 6 ) is set to source potential, and a second substrate region ( 18 ) located below or near the drain zone ( 9 is set to drain potential, - wherein in a substrate region, which between the first ( 16 ) and second ( 18 ) Substrate portion is provided, parts of a plurality of laterally spaced apart, annular semiconductor regions ( 19 ) of the other conductivity type (p) are provided, each annular semiconductor region ( 19 ) the drain zone ( 9 ), characterized in that between at least two annular semiconductor regions ( 19 ) an alternating sequence of semiconductor regions ( 20 . 21 ) of the one conductivity type (n) and the other conductivity type (p) is formed, which in its entirety at least a part of an annular, the drain zone ( 9 ) forms enclosing Resurf semiconductor region. SOI-Transistor (1) nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Ladungsmengen der Halbleitergebiete (21) des einen Leitungstyps (n) und der Halbleitergebiete (20) des anderen Leitungstyps (p) gleich oder nahezu gleich sind.SOI transistor ( 1 ) according to claim 1 or 2, characterized in that the charge quantities of the semiconductor regions ( 21 ) of the one conductivity type (n) and the semiconductor regions ( 20 ) of the other conductivity type (p) are equal or nearly equal. SOI-Transistor (1) nach Anspruch 3, dadurch gekennzeichnet, dass die Halbleitergebiete (21) des einen Leitungstyps (n) und die Halbleitergebiete (20) des anderen Leitungstyps (p) gleiche oder nahezu gleiche geometrische Ausmaße aufweisen.SOI transistor ( 1 ) according to claim 3, characterized in that the semiconductor regions ( 21 ) of the one conductivity type (s) and the semiconductor regions ( 20 ) of the other conductivity type (p) have the same or nearly the same geometric dimensions.
DE102006022587A 2006-05-15 2006-05-15 Silicon on insulator-transistor for use in semiconductor component, has substrate area provided below or in proximity of source region and another substrate area provided below or in proximity of drain zone Expired - Fee Related DE102006022587B3 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE102006022587A DE102006022587B3 (en) 2006-05-15 2006-05-15 Silicon on insulator-transistor for use in semiconductor component, has substrate area provided below or in proximity of source region and another substrate area provided below or in proximity of drain zone

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102006022587A DE102006022587B3 (en) 2006-05-15 2006-05-15 Silicon on insulator-transistor for use in semiconductor component, has substrate area provided below or in proximity of source region and another substrate area provided below or in proximity of drain zone

Publications (1)

Publication Number Publication Date
DE102006022587B3 true DE102006022587B3 (en) 2007-11-22

Family

ID=38608344

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102006022587A Expired - Fee Related DE102006022587B3 (en) 2006-05-15 2006-05-15 Silicon on insulator-transistor for use in semiconductor component, has substrate area provided below or in proximity of source region and another substrate area provided below or in proximity of drain zone

Country Status (1)

Country Link
DE (1) DE102006022587B3 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4309764A1 (en) * 1993-03-25 1994-09-29 Siemens Ag Power MOSFET
WO2004102672A1 (en) * 2003-05-13 2004-11-25 Cambridge Semiconductor Limited Lateral soi semiconductor device
DE102004002723A1 (en) * 2003-05-12 2004-12-09 Mitsubishi Denki K.K. Semiconductor component with an SOI structure
WO2005076366A2 (en) * 2004-02-06 2005-08-18 Eupec Soi semi-conductor component with increased dielectric strength

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4309764A1 (en) * 1993-03-25 1994-09-29 Siemens Ag Power MOSFET
DE102004002723A1 (en) * 2003-05-12 2004-12-09 Mitsubishi Denki K.K. Semiconductor component with an SOI structure
WO2004102672A1 (en) * 2003-05-13 2004-11-25 Cambridge Semiconductor Limited Lateral soi semiconductor device
WO2005076366A2 (en) * 2004-02-06 2005-08-18 Eupec Soi semi-conductor component with increased dielectric strength
DE102004006002B3 (en) * 2004-02-06 2005-10-06 eupec Europäische Gesellschaft für Leistungshalbleiter mbH Soi semiconductor device with increased dielectric strength

Similar Documents

Publication Publication Date Title
DE19701189B4 (en) Semiconductor device
DE102015120272B4 (en) Semiconductor device with charge compensation region under the gate trench
DE102007030755B3 (en) Semiconductor device having a trench edge having edge and method for producing a border termination
DE19539541B4 (en) Lateral trench MISFET and process for its preparation
DE102013022360B3 (en) half-bridge circuit
DE102014110366B4 (en) MOS POWER TRANSISTOR WITH INTEGRATED GATE RESISTOR
DE102004052678B3 (en) Power trench transistor
DE102014101847B4 (en) Super junction semiconductor device having a nominal breakdown voltage in a cell area
DE69616013T2 (en) SEMICONDUCTOR ARRANGEMENT OF THE HIGH VOLTAGE LDMOS TYPE
DE102013100683B4 (en) Integrated circuit with field effect transistor structures with gate and field electrodes and method for producing such an integrated circuit
DE102013204252B4 (en) Semiconductor device
DE102010000531B4 (en) Semiconductor device, electronic component and method of manufacturing a semiconductor device
DE102016101676B3 (en) ELECTRICAL CIRCUIT CONTAINING A SEMICONDUCTOR DEVICE WITH A FIRST TRANSISTOR AND A SECOND TRANSISTOR AND A CONTROL CIRCUIT
DE102013200649B4 (en) ESD protection circuit
DE102021108386B4 (en) Insulation structure for IGBT devices with an integrated diode and method
DE102012111910B4 (en) A semiconductor device comprising a first and a second semiconductor element
DE112007000803T5 (en) Charge Equilibrium Techniques for Power Devices
DE102015119771B4 (en) Semiconductor device comprising a first transistor and a second transistor
DE112013000782T5 (en) Semiconductor arrangement with active drift zone
DE102014109859A1 (en) Semiconductor device with a field electrode
DE102014019915B3 (en) IGBT with reduced reverse capacitance
DE102017221950B4 (en) semiconductor device
DE102013206057A1 (en) INTEGRATED SWITCHING ELEMENT WITH PARALLEL RECTIFIER ELEMENT
DE102017129955A1 (en) SEMICONDUCTOR DEVICE WITH A BARRIER AREA
DE102011051597A1 (en) High voltage bipolar transistor with trench field plate

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee