DE10112538A1

DE10112538A1 - Spannungsbegrenzungsanordnung

Info

Publication number: DE10112538A1
Application number: DE2001112538
Authority: DE
Inventors: Zenko Gergintschew
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-03-15
Filing date: 2001-03-15
Publication date: 2002-07-04

Abstract

Die vorliegende Erfindung betrifft eine Spannungsbegrenzungsanordnung, die folgende Merkmale aufweist: DOLLAR A - eine erste und eine zweite Anschlussklemme (K1, K2), DOLLAR A - einen Halbleiterschalter (M1) mit einer Laststrecke (D-S) und einem Steueranschluss (G), wobei die Laststrecke (D-S) zwischen der ersten und zweiten Anschlussklemme (K1, K2) verschaltet ist, DOLLAR A - eine Spannungsbegrenzungseinheit (10) mit einem ersten und zweiten Anschluss (12, 14), deren elektrischer Widerstand von einer zwischen dem ersten und zweiten Anschluss (12, 14) anliegenden Spannung (UZ) abhängig ist und deren erster Anschluss (12) an die erste Anschlussklemme (K1) gekoppelt ist, DOLLAR A - eine Stromverstärkungsanordnung (20), die zwischen den zweiten Anschluss (14) der Spannungsbegrenzungseinheit (10) und den Steueranschluss (G) des Halbleiterschalters (1) geschaltet ist.

Description

Die vorliegende Erfindung betrifft eine Spannungsbegrenzungs anordnung gemäß den Merkmalen des Oberbegriffs des Anspruchs 1.

Aufgabe solcher Spannungsbegrenzungsschaltungen ist es insbe sondere, empfindliche elektronische Schaltungen, insbesondere Halbleiterschaltungen vor Hochspannungsimpulsen, die bei spielsweise durch elektrostatische Entladungen oder durch Einkopplungseffekte hervorgerufen werden, zu schützen. Die Spannungsbegrenzungsschaltung wird dabei zum Schutz eines einzelnen Bauteils oder zum Schutz einer Schaltung aus einer Vielzahl von Bauteilen an Anschlussklemmen des Bauteils oder der Schaltung angeschlossen und wird leitend wenn die Span nung zwischen den Anschlussklemmen einen vorgegebenen Wert erreicht, um einen weiteren Spannungsanstieg und dadurch eine Zerstörung des Bauteils oder der Schaltung zu verhindern.

Fig. 1 zeigt eine Spannungsbegrenzungsanordnung nach dem Stand der Technik, die eine erste und zweite Anschlussklemme K10, K20 zum Anschließen an Klemmen eines zu schützenden Bau teils oder einer zu schützenden Schaltung aufweist. Die be kannte Spannungsbegrenzungsanordnung weist einen als MOS- Transistor ausgebildeten Halbleiterschalter M, dessen Drain- Source-Strecke D-S zwischen die Anschlussklemmen K10, K20 ge schaltet ist, und wenigstens eine Zenerdiode 21, die zwischen die erste Anschlussklemme K10 und den Gate-Anschluss G, des MOS-Transistors M1 geschaltet ist, auf. Erreicht bei Anlegen einer Spannung U10 zwischen der ersten und zweiten Anschluss klemme K10, K20 eine Spannung U20 über der Zenerdiode 21 den Wert der Durchbruchspannung der Zenerdiode 21 so beginnt die se zu leiten und das Gate G des MOS-Transistors M1 anzusteu ern. Der MOS-Transistor M wird dadurch leitend, wodurch die Spannung U10 zwischen der ersten und zweiten Anschlussklemme K10, K20 auf die Summe aus der Durchbruchspannung der Zener diode 21 und einer Schwellenspannung des MOS-Transistors M begrenzt ist. Die Schwellenspannung bezeichnet den Wert der Gate-Source-Spannung des MOS-Transistors, ab welchem dieser leitet.

Der MOS-Transistor M weist eine interne Gate-Kapazität auf, die in Fig. 1 durch einen zwischen Gate G und Drain D ge schalteten Kondensator Cgd und einen zwischen Gate G und Source 5 geschalteten Kondensator Cgs veranschaulicht ist. Diese Gate-Kapazität muss geladen werden, um den Transistor leitend anzusteuern, und entladen werden, um den Transistor zu sperren. Die leitende Zenerdiode stellt einen ohmschen Wi derstand dar, wobei dieser ohmsche Widerstand der leitenden Zenerdiode 21 und die Gate-Source-Kapazität Cgs ein RC-Glied bilden, dessen Zeitkonstante die Verzögerungsdauer zwischen dem Durchbruch der Zenerdiode 21 und dem Leiten des MOS- Transistors M, bzw. dem Wirksamwerden der Spannungsbegrenzung bestimmt.

Bei Verwendung von MOS-Transistoren mit einer großen Strom festigkeit und einer entsprechend großen Transistorfläche, bei denen die Gate-Source-Kapazität Werte von 50 pF und mehr annehmen kann, und bei einer Spannungsbegrenzung von bei spielsweise 60 V, die durch die Reihenschaltung von 10 Zener dioden mit jeweils einer Durchbruchspannung von 6 V erreicht werden kann, liegt diese Verzögerungszeit im Bereich von ei nigen Nanosekunden (ns). Gemäß unterschiedlichen Normen, wie ISO 7637-1-1990, DIN EN 61000-4-1 oder ANSI EOS/ESD-S5.1-1993 müssen Schaltungen oder Bauteile vor Spannungsimpulsen ge schützt sein, deren Anstiegszeit 5 ns beträgt. Da bei der be kannten Spannungsbegrenzungsanordnung die Verzögerungszeit im Bereich der Anstiegszeit des Spannungsimpulses, oder darüber, liegt, ist ein wirksamer Schutz des Bauteils oder der Schal tung nicht gewährleistet, da das Bauteil oder die Schaltung bereits der vollen Überspannung ausgesetzt sein kann, bis die Spannungsbegrenzung einsetzt.

Ziel der vorliegenden Erfindung ist es, eine Spannungsbegren zungsanordnung zur Verfügung zu stellen, die bei Anlegen ei ner einen Schwellenwert übersteigenden Spannung zwischen de ren Anschlussklemmen, die zwischen den Anschlussklemmen an liegende Spannung nach einer geringen Verzögerungszeit be grenzt.

Diese Aufgabe wird durch eine Spannungsbegrenzungsanordnung gemäß den Merkmalen des Anspruchs 1 gelöst.

Die erfindungsgemäße Spannungsbegrenzungsanordnung weist eine erste und eine zweite Anschlussklemme, einen Halbleiterschal ter mit einer Laststrecke und einem Steueranschluss, wobei die Laststrecke zwischen der ersten und zweiten Anschluss klemme verschaltet ist, und eine Spannungsbegrenzungseinheit mit einem ersten und zweiten Anschluss auf, wobei ein elekt rischer Widerstand der Spannungsbegrenzungseinheit von einer zwischen deren erstem und zweitem Anschluss anliegenden Span nung abhängig ist und wobei deren erster Anschluss an die erste Anschlussklemme gekoppelt ist. Weiterhin ist eine Stromverstärkungsanordnung zwischen den zweiten Anschluss der Spannungsbegrenzungseinheit und den Steueranschluss des Halb leiterschalters geschaltet. Die Spannungsbegrenzungseinheit ist derart ausgebildet, dass deren Widerstandswert absinkt, wenn eine zwischen deren Anschlüssen anliegende Spannung ei nen Schwellwert erreicht, und weist vorzugsweise wenigstens eine Zenerdiode auf.

Wird bei der erfindungsgemäßen Spannungsbegrenzungsanordnung eine Spannung zwischen deren Anschlussklemmen angelegt, bei der eine Spannung zwischen den Anschlüssen der Spannungsbe grenzungseinheit einen Wert erreicht, bei der die Spannungs begrenzungseinheit "durchschaltet", so wird ein von der Span nungsbegrenzungseinheit bereitgestellter Strom durch die Stromverstärkungsanordnung verstärkt und dem Steueranschluss des Halbleiterschalters zugeführt. Eine vorhandene parasitäre Kapazität des Halbleiterschalters, insbesondere eine Gate- Source-Kapazität bei MOS-Transistoren, wird bei der erfin dungsgemäßen Spannungsbegrenzungsanordnung gegenüber den be kannten Spannungsbegrenzungsanordnungen schneller aufgeladen, wodurch der Halbleiterschalter schneller leitet und die Ver zögerungszeit verkürzt ist.

Bei einer Ausführungsform der Erfindung ist vorgesehen, dass die Stromverstärkungseinheit einen Bipolartransistor auf weist, dessen Basis an den zweiten Anschluss der Spannungsbe grenzungseinheit angeschlossen ist, dessen Emitter an den Steueranschluss des Halbleiterschalters angeschlossen ist und dessen Kollektor an die erste Anschlussklemme der Spannungs begrenzungsanordnung gekoppelt ist.

Die vorliegende Erfindung wird nachfolgend anhand eines Aus führungsbeispiels in Figuren näher erläutert. In den Figuren zeigt

Fig. 2 ein Ausführungsbeispiel der erfindungsgemäßen Span nungsbegrenzungsanordnung,

Fig. 3 ein Anwendungsbeispiel der erfindungsgemäßen Span nungsbegrenzungsanordnung.

In den Figuren bezeichnen, sofern nicht anders angegeben, gleiche Bezugszeichen gleiche Teile mit gleicher Bedeutung.

Fig. 2 zeigt ein Ausführungsbeispiel der erfindungsgemäßen Spannungsbegrenzungsanordnung, die Anschlussklemmen K1, K2 zum Anschließen an Anschlüsse eines zu schützenden Bauteils oder einer zu schützenden Schaltung aufweist. Die Spannungs begrenzungsanordnung weist einen Halbleiterschalter M1 auf, der in den dargestellten Ausführungsbeispiel als MOS- Transistor ausgebildet ist, wobei dessen Drain-Source-Strecke D-S. die eine Laststrecke des MOS-Transistors M1 bildet, zwi schen die erste Anschlussklemme K1 und die zweite Anschluss klemme K2 geschaltet ist. Der Gate-Anschluss G bildet einen Steueranschluss des als MOS-Transistor ausgebildeten Halblei terschalters M1. Die Spannungsbegrenzungsanordnung weist wei terhin eine Spannungsbegrenzungseinheit 10 mit einem ersten und zweiten Anschluss 12, 14 und eine Stromverstärkungsanord nung 20 auf. Die Spannungsbegrenzungsanordnung 10 wirkt als spannungsgesteuerter Widerstand, wobei deren Widerstandswert absinkt, wenn eine zwischen deren Anschlüssen 12, 14 anlie gende Spannung U2 einen vorgegebenen Schwellenwert über steigt. In dem dargestellten Ausführungsbeispiel weist die Spannungsbegrenzungseinheit 10 zwei in Reihe geschaltete Ze nerdioden DZ1, DZn auf, die jeweils in Sperrrichtung zwischen den ersten Anschluss 12 und den zweiten Anschluss 14 geschal tet sind. Der Schwellenwert, bei dem der Widerstandswert ab sinkt ist von der Anzahl der in Reihe geschalteten Zenerdi oden abhängig, wenngleich in der Figur nur zwei Zenerdioden dargestellt sind, so können dennoch nahezu beliebig viele Ze nerdioden in Reihe geschaltet werden. Üblicherweise werden zwischen 2 und 10 Zenerdioden in Reihe geschaltet.

Die Stromverstärkungsanordnung 20 weist einen Bipolartransi tor Q1 mit einem Basis-Anschluss B, einem Emitter-Anschluss E und einen Kollektor-Anschluss K auf, wobei der Basis- Anschluss B an den zweiten Anschluss 14 der Spannungsbegren zungseinheit 10, der Emitter-Anschluss E an den Gate- Anschluss G des MOS-Transistors M1 und der Kollektoranschluss K an die erste Anschlussklemme K1 angeschlossen ist.

Der MOS-Transistor M1 weist eine parasitäre Gate-Drain- Kapazität und eine parasitäre Gate-Source-Kapazität auf, wo bei die Gate-Drain-Kapazität in Fig. 2 als Kondensator Cgd zwischen dem Gate-Anschluss G und dem Drain-Anschluss D des MOS-Transistors M1 dargestellt ist und wobei die Gate-Source- Kapazität als Kondensator Cgs zwischen dem Gate-Anschluss G und dem Source-Anschluss S des MOS-Tranistors M1 dargestellt ist. Zwischen den Gate-Anschluss G des MOS-Transistors M1 und die zweite Anschlussklemme K2 ist in dem Ausführungsbeispiel gemäß der Fig. 2 eine erste Stromquelle Iq1 geschaltet und zwischen den zweiten Anschluss I4 der Spannungsbegrenzungs einheit 10 und die zweite Klemme ist eine zweite Stromquelle Iq2 geschaltet. Beide Stromquellen Iq1, Iq2 sind vorzugsweise als Depletion-MOS-Transistoren ausgebildet, die jeweils als Dioden verschaltet sind. Die Stromquellen Iq1, Iq2 sind damit auf einfache Weise zusammen mit dem MOS-Transistor M1, dem Bipolartransistor Q1 und den Zenerdioden DZ1, DZn in einem Halbleiterkörper integrierbar.

Die Funktionsweise der erfindungsgemäßen Spannungsbegren zungsanordnung gemäß der Fig. 2 wird nachfolgend kurz erläu tert.

Steigt eine Spannung U1 zwischen den ersten und zweiten An schlussklemmen K1, K2 der Spannungsbegrenzungsanordnung auf einen Wert an, bei welchem die Spannung U2 über der Span nungsbegrenzungseinheit einen Wert erreicht, der der Summe der Durchbruchsspannungen der beiden Zenerdioden DZ1, DZn entspricht, so gehen die Zenerdioden DZ1, DZn in den Durch bruch und werden dabei von einem Strom Iz durchflossen, der am zweiten Anschluss 14 zur Verfügung steht. Die zweite Stromquelle Iq2 ist so dimensioniert, dass der durch sie ge lieferte Strom wesentlich kleiner als der Zenerstrom Iz ist, so dass annäherungsweise der gesamte Zenerstrom Iz der Basis B des Bipolartransistors Q1 als Basisstrom Ib zugeführt wird. Am Emitter-Anschluss E des Bipolartransistors Q1 steht ein Emitterstrom Ie zur Verfügung für den gilt:
Ie = β.Ib,
wobei β der Stromverstärkungsfaktor des Bipolartransistors Q1, der dimensionierungsabhängig und vorzugsweise größer als 100 ist. Ladungsspeichereffekte spielen bei dem Bipolartran sistor Q1 keine Rolle, so dass der Emitterstrom Ie annähe rungsweise verzögerungsfrei abhängig von dem Basisstrom Ib zur Verfügung steht. Die Gate-Source-Kapazität Cgs wird durch den Emitterstrom Ie des Bipolartransistors Q1 aufgeladen, bis eine zwischen dem Gate-Anschluss G und dem Source-Anschluss 5 anliegende Gate-Source-Spannung Ugs einen Schwellenwert er reicht, bei welchem der MOS-Transistor M1 zu leiten beginnt. Der leitende MOS-Transistor M1 verhindert einen weiteren An stieg der Spannung U1 zwischen den ersten und zweiten An schlussklemmen K1, K2. Die Spannung U1 wird in dem vorliegen den Beispiel auf einen Wert Ug begrenzt, für den gilt:
Ug = Ugs + Ube + Uzd.

Dabei ist Ugs die Gate-Source-Spannung des MOS-Transistors, die im Bereich von einigen Volt liegt. Ube ist die Basis- Emitter-Spannung des Bipolartransistors Q1, die bei Bipo lartransistoren in Siliziumtechnologie etwa 0,7 V beträgt. Uzd ist die Summe der Durchbruchspannungen der - im vorlie genden Fall zwei - Zenerdioden DZ1, DZn. Während die Gate- Source-Spannung Ugs und die Basis-Emitter-Spannung Ub abhän gig von den eingesetzten Transistoren M1, Q1 annäherungsweise konstant sind, ist die Durchbruchspannung Uzd über die Anzahl der in Reihe geschalteten Zenerdioden DZ1, DZn einstellbar. Ein üblicher Wert für die Durchbruchspannung einer Zenerdiode in Siliziumtechnologie beträgt 6 V. Die Verwendung von zwei Zenerdioden DZ1, DZn in Fig. 2 dient lediglich der Erläute rung, selbstverständlich können nahezu beliebig viele Zener dioden zur Einstellung der Grenzspannung in Reihe geschaltet werden, wobei zu erwähnen ist, dass ein ohmscher Widerstand, den die in Reihe geschalteten Zenerdioden in leitendem Zu stand zwischen den Anschlüssen 12, 14 darstellen, mit stei gender Anzahl der verwendeten Zenerdioden ansteigt, so dass der Zenerstrom Iz mit steigender Anzahl der Zenerdioden ab nimmt. Ein mit steigender Anzahl der verwendeten Zenerdioden abnehmender Zenerstrom Iz kann durch einen Bipolartransistor Q1 mit einen entsprechend größeren Verstärkungsfaktor β kom pensiert werden.

Die Verzögerungszeit, also die Zeit, die zwischen dem Durch bruch der Zenerdioden DZ1, DZn und dem Einschalten des MOS- Transistors M1 vergeht, ist bei der erfindungsgemäßen Span nungsbegrenzungsanordnung maßgeblich von dem Emitterstrom Ie abhängig, wobei für die Verzögerungszeit tv gilt:
tv = (Cgs.Ugs) / le.

Berücksichtigt man die Beziehung, wonach für den Emitterstrom le gilt:
Ie = β.Ib,
wobei der Basisstrom Ib im wesentlichen dem Zenerstrom Iz entspricht, der abhängig von der Anzahl der verwendeten Ze nerdioden als konstant anzusehen ist, so zeigt sich, dass die Verzögerungszeit umgekehrt proportional zu dem Verstärkungs faktor β des Bipolartransistors Q1 ist. Die Verwendung eines Bipolartransistors Q1 mit einem Stromverstärkungstransistor β von beispielsweise 100 reduziert somit die Reaktionszeit der Spannungsbegrenzungsanordnung gegenüber herkömmlichen Anord nungen etwa um den Faktor 100. Damit lassen sich Verzöge rungszeiten erreichen, die im Bereich von einigen 10 bis ei nigen 100 Pikosekunden (ps) liegen und die dann erheblich un terhalb der Anstiegszeiten der genormten Überspannungsimpulse liegen.

Fig. 3 zeigt ein Anwendungsbeispiel der erfindungsgemäßen Spannungsbegrenzungsanordnung, deren Anschlussklemmen K1, K2 zwischen einen Anschluss für einen erstes Versorgungspoten tial Vbb und ein Bezugspotential GND einer Schaltungsanord nung geschaltet sind. Die Schaltungsanordnung weist einen Leistungstransistor T1 auf, der in Reihe zu einer Last zwi schen das Versorgungspotential Vbb und das Bezugspotential GND geschaltet ist und der mittels einer ebenfalls an das Versorgungspotential Vbb und das Bezugspotential GND ange schlossenen Ansteuerlogik angesteuert ist. Die Spannungsbe grenzungsanordnung schützt die Logikschaltung vor Überspan nungsimpulsen, beispielsweise durch elektrostatische Entla dungen oder durch Einkopplungseffekte in die Versorgungslei tungen, und verhindert, dass die Spannung zwischen den Klem men für Versorgungspotential Vbb und Bezugspotential GND über einen Wert ansteigt, der durch die Grenzspannung der Span nungsbegrenzungsanordnung bestimmt ist, wobei diese Grenz spannung, von der Anzahl der verwendeten Zenerdioden DZ1, DZn in der Spannungsbegrenzungseinheit 10 abhängig ist.

Die Spannungsbegrenzungseinheit 10 ist nicht auf die Verwen dung von in Reihe geschalteten Zenerdioden beschränkt. Die Spannungsbegrenzungseinheit kann vielmehr als beliebiger spannungsgesteuerter Schalter ausgebildet sein, der einschal tet, wenn eine zwischen seinen Anschlüssen anliegende Span nung einen vorgegebenen Schwellenwert überschreitet. Des wei teren sind beliebige Stromverstärkungsanordnungen zwischen der Spannungsbegrenzungseinheit und dem Ansteueranschluss des Halbleiterschalters einsetzbar.

Die erste Stromquelle Iq1 dient zum Entladen der Gate-Source- Kapazität Cgs, um den MOS-Transistor M1 zu sperren, wenn die Spannung U1 unter den Grenzwert absinkt. Die Stromquelle Iq1 ist dabei so dimensioniert, dass der Strom, mit welchem die Gate-Source-Kapazität Cgs entladen wird, wesentlich kleiner ist als der Emitterstrom Ie, um zu verhindern, dass die Stromquelle Iq1 den Aufladevorgang der Gate-Source-Kapazität Cgs wesentlich beeinflusst.

Bezugszeichenliste

M1 MOS-Transistor
Q1 Bipolartransistor
Iq1, Iq2 Stromquellen
Cgd, Cgs parasitäre Kapazitäten
G Gate-Anschluss
D Drain-Anschluss
S Source-Anschluss
B Basis
K Kollektor
E E-Meter
Ie E-Meterstrom
Ib Basisstrom
Iz Zenerstrom
DZ1, DZn Zenerdioden
C1 Leistungstransistor
Vbb Versorgungspotential
GND Verzugspotential
Ugs Gate-Source-Spannung
Ube Basis-E-Meter-Spannung
K1, K2 Anschlussklemmen

10

Spannungsbegrenzungseinheit

12

,

14

Anschlüsse der Spannungsbegrenzungseinheit
U1, U2 Spannungen

Claims

1. Spannungsbegrenzungsanordnung, die folgende Merkmale auf weist:
eine erste und eine zweite Anschlussklemme (K1, K2),
einen Halbleiterschalter (M1) mit einer Laststrecke (D-S) und einem Steueranschluss (G), wobei die Laststrecke (D-S) zwischen der ersten und zweiten Anschlussklemme (K1, K2) ver schaltet ist,
ein Spannungsbegrenzungseinheit (10) mit einem ersten und zweiten Anschluss (12, 14) deren elektrischer Widerstand von einer zwischen dem ersten und zweiten Anschluss (12, 14) an liegenden Spannung (U2) abhängig ist, und deren erster An schluss (12) an die erste Anschlussklemme (K1) gekoppelt ist,
gekennzeichnet durch
eine Stromverstärkungsanordnung (20), die zwischen den zweiten Anschluss (14) der Spannungsbegrenzungseinheit (10) und den Steueranschluss (G) des Halbleiterschalters (M1) ge schaltet ist.

2. Spannungsbegrenzungsanordnung nach Anspruch 1, bei der der Halbleiterschalter (M1) als MOS-Transistor ausgebildet ist.

3. Spannungsbegrenzungsanordnung nach Anspruch 1 oder 2, bei der die Spannungsbegrenzungseinheit (10) wenigstens eine Ze nerdiode (DZ1, DZn) aufweist, die zwischen den ersten und zweiten Anschluss (12, 14) geschaltet ist.

4. Spannungsbegrenzungsanordnung nach Anspruch 1 oder 2, bei der die Spannungsbegrenzungseinheit (10) mehrere Zenerdioden (DZ1, DZn) aufweist, die in Reihe zwischen den ersten und zweiten Anschluss (12, 14) geschaltet sind.

5. Spannungsbegrenzungsanordnung nach einem der vorangehenden Ansprüche, bei der die Stromverstärkungsanordnung (V) einen Bipolartransistor (Q1) aufweist, dessen Basis (B) an den zweiten Anschluss (14) der Spannungsbegrenzungseinheit (10) angeschlossen ist, dessen Emitter (E) an den Steueranschluss (G) des Halbleiterschalters (M1) angeschlossen ist und dessen Kollektor (K) an die erste Anschlussklemme (K1) angeschlossen ist.

6. Spannungsbegrenzungsanordnung nach einem der vorangehenden Ansprüche, bei der eine erste Stromquelle (Iq1) zwischen den Steueranschluss (G) des Halbleiterschalters (M1) und die zweite Anschlussklemme (K2) geschaltet ist und/oder bei der eine zweite Stromquelle (Iq2) zwischen den zweiten Anschluss (14) der Spannungsbegrenzungseinheit und die zweite An schlussklemme (K2) geschaltet ist.