DE10063626A1 - Testing DRAM device performance involves simulating redundant memory cell activation in software prior to laser fuse repair, carrying out performance test with simulated configuration - Google Patents
Testing DRAM device performance involves simulating redundant memory cell activation in software prior to laser fuse repair, carrying out performance test with simulated configurationInfo
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Abstract
Description
Die Erfindung betrifft ein Verfahren zum Testen der Leistungsfähigkeit einer DRAM-Vorrichtung mit einer Vielzahl von Speicherzellen und redundanten Speicherzellen zum Er setzen fehlerhafter Speicherzellen per Sicherungen bzw. Fuses, aufweisend die Schritte: Ermitteln der fehlerhaften Speicherzellen, und hardwaremäßiges Aktivieren redundanter Speicherzellen für die ermittelten fehlerhaften Speicher zellen durch Fuse-Repair basierend auf dem Ergebnis der Er mittlung.The invention relates to a method for testing the Performance of a DRAM device with a variety of memory cells and redundant memory cells to the Er set faulty memory cells via backups or Fuses, comprising the steps: identifying the faulty ones Memory cells, and hardware activation of redundant Memory cells for the faulty memories determined cells by fuse repair based on the result of the er mediation.
Speichervorrichtungen in Gestalt von Speicherchips, bespiels weise eines DRAM (vorliegend als DRAM-Vorrichtung bezeichnet) enthalten neben dem eigentlichen Speicherbereich zusätzliche bzw. redundante Elemente, wie etwa Ersatzzeilen und Ersatz spalten (vorliegend als redundante Speicherzellen bezeich net). Die redundanten Elemente dienen dazu, fehlerhafte Elemente des Speicherchips zu ersetzen. Das Ermitteln und Er setzen fehlerhafter Speicherzellen erfolgen im Rahmen eines Verfahrens zum Testen der Leistungsfähigkeit des Speicher chips der eingangs genannten Art. Bislang war es üblich, den ersten Schritt, fehlerhafte Speicherzellen zu ermitteln und den Schritt, ersatzweise redundante Speicherzellen durch Fuse-Repair zu aktivieren, am strukturierten Wafer durchzu führen. Daraufhin wurde der Speicherchip konfektioniert und der Leistungsfähigkeitstest durchgeführt.Memory devices in the form of memory chips, for example a DRAM (referred to herein as a DRAM device) contain additional in addition to the actual memory area or redundant elements, such as replacement lines and replacement columns (referred to here as redundant memory cells net). The redundant elements serve to erroneous Replace elements of the memory chip. Investigating and Er erroneous memory cells are set within a Method of testing memory performance chips of the type mentioned at the outset first step to identify faulty memory cells and the step of replacing redundant memory cells Activate fuse repair, run through the structured wafer to lead. The memory chip was then assembled and the performance test carried out.
Grob gesagt untergliedert sich die bisherige Speicherchip- bzw. -DRAM-Herstellung in einen Test am strukturierten Wafer und einen Test am konfektionierten Bauteil. D. h., ein aus sagekräftiger Leistungstest war erst am endgültigen Produkt zugänglich. Dies hat zur Folge, dass Ausschuss erst in einem relativ späten Stadium des Herstellungsprozess erkannt und ausgeschieden werden kann.Roughly speaking, the previous memory chip is subdivided or DRAM production in a test on the structured wafer and a test on the assembled component. That is, an off meaningful performance test was only on the final product accessible. As a result, the committee is only in one recognized relatively late stage of the manufacturing process and can be eliminated.
Eine Aufgabe der Erfindung besteht darin, ein Verfahren der eingangs genannten Art zu schaffen, das eine Aussage über die Leistungsfähigkeit der DRAM-Vorrichtung bereits in einem frühen Stadium seiner Herstellung erlaubt.An object of the invention is to provide a method of to create a statement about the Performance of the DRAM device already in one allowed early stage of its manufacture.
Gelöst wird diese Aufgabe durch die Merkmale des Anspruchs 1. Vorteilhafte Weiterbildungen der Erfindung sind in den Unter ansprüchen angegeben. Eine vorteilhafte Schaltung zur Durch führung des erfindungsgemäßen Verfahrens ist im Anspruch 6 angegeben.This object is achieved by the features of claim 1. Advantageous developments of the invention are in the sub claims specified. An advantageous circuit for through implementation of the method according to the invention is in claim 6 specified.
Demnach erfolgt erfindungsgemäß ein aussagekräftiger Leistungsfähigkeitstest bereits in einem frühen Stadium der Herstellung der DRAM-Vorrichtung auf Grundlage einer soft waremäßigen Simulation der Fuse-Reparatur. Dabei kann die DRAM-Vorrichtung in einer die endgültige Konfiguration im fertigen Bauteil simulierenden Konfiguration getestet werden, die auch Nachbarschaftseffekte berücksichtigt. Insbesondere erfolgt der Leistungsfähigkeitstest auf dem strukturierten Wafer vor Verpackung bzw. Konfektionierung der DRAM-Vor richtung in ein gebrauchsfertiges Bauteil. Falls sich bei diesem auf den Herstellungsprozess bezogen frühzeitigen Test herausstellen sollte, dass die DRAM-Vorrichtung nicht die spezifizierte Leistung erbringt, kann sie als Ausschuss er kannt und ausgeschieden werden, bevor weitere aufwendige und kostenintensive Fertigungsschritte folgen.Accordingly, according to the invention there is a meaningful Efficiency test at an early stage Production of the DRAM device based on a soft simulation of fuse repair. The DRAM device in a final configuration in finished component-simulating configuration are tested, which also takes into account neighborhood effects. In particular the performance test takes place on the structured Wafers before packaging or packaging the DRAM-Vor towards a ready-to-use component. If at this early test related to the manufacturing process should emphasize that the DRAM device is not the provides specified performance, it can he as a committee be known and eliminated before further complex and costly manufacturing steps follow.
Im einzelnen sind zur softwaremäßigen Simulation der Akti vierung der redundanten Speicherzellen vor der Fuse-Reparatur bevorzugt folgende Schritte vorgesehen: Schicken eines Be fehls an die Speichereinrichtung zur Aktivierung eines Simu lationsmodus, Adressieren der Speichereinrichtung, und Schreiben von Reparaturadressen für die Redundanzspeicher zellen in die Speichereinrichtung. In detail, the software simulates the shares vation of the redundant memory cells before the fuse repair preferably the following steps are provided: sending a letter failed to the memory device to activate a Simu lation mode, addressing the storage device, and Write repair addresses for the redundancy memory cells in the storage device.
Während die erfindungsgemäße Speichereinrichtung zur Simula tion der Aktivierung der redundanten Speicherzellen vor der Fuse-Reparatur in Gestalt eines speziellen zusätzlichen Spei chermittels vorgesehen sein kann, ist bevorzugt, auf existierende Speichermittel der DRAM-Vorrichtung zurückzu greifen, nämlich auf die standardmäßig vorgesehenen Fuse- Latch-Blöcke, von denen jeweils einer jeder redundanten Speicherzelle zugeordnet ist. Dabei ist erfindungsgemäß vor gesehen, die Fuse-Latch-Blöcke einzeln zu adressieren und in diese Zellen einzeln die Reparaturadressen für die zu er setzenden Speicherzellen zu schreiben. Die softwaremäßige Simulation der Aktivierung der redundanten Speicherzellen er folgt auf Grundlage der Fuse-Latch-Blöcke bevorzugt derart, dass jedem Fuse-Latch-Block ein Fuse-Komparator zugeordnet ist, der mit der Adresse des Fuse-Latch-Blocks und taktver zögert den Reparaturadressen für diesen beaufschlagt wird, diese an den Fuse-Latch-Block weitergibt und die zugehörige redundante Speicherzelle mit den Reparaturadressen adres siert, wobei der Befehl zur Aktivierung des Simulationsmodus in den Fuseblock taktverzögert an den Fuse-Latch-Block ange legt wird.While the storage device according to the invention for simula tion of the activation of the redundant memory cells before Fuse repair in the form of a special additional memory Means can be provided, is preferred on existing memory means of the DRAM device grab, namely on the standard provided fuse Latch blocks, each one of which is redundant Memory cell is assigned. According to the invention seen addressing the fuse latch blocks individually and in these cells individually the repair addresses for which to write memory cells. The software Simulation of the activation of the redundant memory cells follows preferably on the basis of the fuse latch blocks, that a fuse comparator is assigned to each fuse latch block is the one with the address of the fuse latch block and clock hesitates the repair addresses for this is applied passes this on to the fuse latch block and the associated one redundant memory cell with the repair addresses adres the command to activate the simulation mode clocked to the fuse latch block in the fuse block is laid.
Die Erfindung stellt außerdem eine Schaltung zur Durchführung des erfindungsgemäßen Verfahrens zum Testen der Leistungs fähigkeit einer DRAM-Vorrichtung mit einer Vielzahl von Spei cherzellen und redundanten Speicherzellen zum Ersetzen fehlerhafter Speicherzellen per Sicherungen bzw. Fuses wobei jeder redundanten Speicherzelle ein Fuse-Latch-Block zugeord net ist, bereit. Jedem Fuse-Latch-Block ist ein Fuse-Kompara tor zugeordnet, der mit der Adresse des Fuse-Latch-Blocks und taktverzögert den Reparaturadressen für diesen beaufschlagt wird, diese an den Fuse-Latch-Block weitergibt und die zugehörige redundante Speicherzelle mit den Reparaturadressen adressiert.The invention also provides a circuit for implementation of the inventive method for testing performance Ability of a multitude of memory DRAM devices cher cells and redundant memory cells to replace defective memory cells via fuses or fuses a fuse latch block is assigned to each redundant memory cell net is ready. Each fuse-latch block is a fuse comparator associated with the address of the fuse latch block and delayed the repair addresses for this applied is passed on to the fuse latch block and the associated redundant memory cell with the repair addresses addressed.
Nachfolgend wird die Erfindung anhand der Zeichnungen bei spielhaft näher erläutert; die einzige Figur der Zeichnung zeigt schematisch eine Ausführungsform einer Schaltung zur Durchführung des erfindungsgemäßen Verfahrens zum Testen der Leistungsfähigkeit einer DRAM-Vorrichtung für eine durch eine redundante Speicherzelle zu ersetzende fehlerhafte Speicher zelle.In the following, the invention is illustrated by the drawings explained in a playful way; the only figure in the drawing schematically shows an embodiment of a circuit for Carrying out the method according to the invention for testing the Performance of a DRAM device for one by one faulty memory to be replaced redundant memory cell cell.
Eine z. B. per Laser aktivierbare Fuse bzw. Sicherung der DRAM-Vorrichtung ist in der Figur mit der Bezugsziffer 10 be zeichnet. Dieser Fuse 10 ist in an sich bekannter Weise ein Fuse-Latch-Block 11 zugeordnet, der zur hardwaremäßigen Akti vierung einer redundanten Speicherzelle 12, z. B. einer Er satz-Wortleitung oder einer Ersatz-Spaltenwahlleitung mit dem Ziel eine nicht gezeigte, vorab als solche ermittelte fehler hafte Speicherzelle der DRAM-Vorrichtung zu ersetzen, pro grammierbar ist.A z. B. laser-activated fuse or fuse of the DRAM device is in the figure with the reference numeral 10 be distinguished. This fuse 10 is assigned a fuse latch block 11 in a manner known per se, which is used for hardware actuation of a redundant memory cell 12 , for. B. He sentence word line or a replacement column selection line with the aim of replacing a not shown, previously determined as such faulty memory cell of the DRAM device, is programmable.
Erfindungsgemäß ist die Programmierung des Fuse-Latch-Blocks 11 zugunsten eines On-Wafer-Leistungsfähigkeitstests soft waremäßig programmierbar. Zu diesem Zweck sind der Ausgang des Fuse-Komparators 13 und der Eingang des Fuse-Latch-Blocks 11 über einen Befehl für einen Fuse-Latch-Block-Programmie rungs-Simulationsmodus steuerbar. In diesem Modus wird der Fuse-Latch-Block 11 über den Fuse-Komparator 13 in einem ersten Schritt adressiert. Mittels der Verzögerungsein richtung 14 wird ein zweiter Schritt um einen Takt verzögert. In einem zweiten Schritt wird eine Reparaturadresse für die redundante Speicherzelle 12 über den Fuse-Komparator 13 in den Fuse-Latch-Block 11 geschrieben. Damit ist die Akti vierung der redundanten Speicherzelle 12 vor einer hardware mäßigen Programmierung des Fuse-Latch-Blocks 10 softwaremäßig simuliert. According to the invention, the programming of the fuse latch block 11 can be softly programmed in favor of an on-wafer performance test. For this purpose, the output of the fuse comparator 13 and the input of the fuse latch block 11 can be controlled via a command for a fuse latch block programming simulation mode. In this mode, the fuse latch block 11 is addressed via the fuse comparator 13 in a first step. By means of the delay device 14 , a second step is delayed by one clock. In a second step, a repair address for the redundant memory cell 12 is written into the fuse latch block 11 via the fuse comparator 13 . Thus the acti vation of the redundant memory cell 12 is simulated in software before hardware programming of the fuse latch block 10 .
Dieselbe Simulation erfolgt für sämtliche redundanten Spei cherzellen und Fuse-Latch-Blöcke der DRAM-Vorrichtung, so dass diese noch auf dem strukturierten Wafer vor einer Kon fektionierung in ein fertiges Bauteil in einem Simulationsmo dus einem aussagekräftigen Leistungsfähigkeitstest unterwor fen werden kann.The same simulation is carried out for all redundant memory cher cells and fuse-latch blocks of the DRAM device, see that this is still on the structured wafer before a con assembly into a finished component in a simulation engine subject to a meaningful performance test can be opened.
Claims (6)
- a) Ermitteln der fehlerhaften Speicherzellen, und
- b) hardwaremäßiges Aktivieren redundanter Speicherzellen für die ermittelten fehlerhaften Speicherzellen durch Fuse- Repair basierend auf dem Ergebnis der Ermittlung,
dass die Aktivierung der redundanten Speicherzellen vor der Laser-Fuse-Reparatur softwaremäßig simuliert und mit dieser simulierten Konfiguration ein Leistungsfähigkeitstest durch geführt wird.1. A method for testing the performance of a DRAM device with a plurality of memory cells and redundant memory cells for replacing defective memory cells by means of fuses or fuses, comprising the steps:
- a) determining the faulty memory cells, and
- b) Hardware-based activation of redundant memory cells for the faulty memory cells determined by fuse repair based on the result of the determination,
that the activation of the redundant memory cells is simulated by software before the laser fuse repair and that a performance test is carried out with this simulated configuration.
Schicken eines Befehls an die Speichereinrichtung zur Akti vierung eines Simulationsmodus,
Adressieren der Speichereinrichtung, und
Schreiben von Reparaturadressen für die redundanten Spei cherzellen in die Speichereinrichtung.2. The method according to claim 1, characterized in that the following steps are provided for software simulation of the fuse repair:
Sending a command to the memory device for activating a simulation mode,
Addressing the storage device, and
Writing repair addresses for the redundant memory cells into the memory device.
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