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CN1930689A - 沟槽栅晶体管及其制造 - Google Patents

沟槽栅晶体管及其制造 Download PDF

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CN1930689A
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Abstract

沟槽栅晶体管(1)具有从半导体主体(10)的上表面(10a)延伸过每个阵列沟槽(20)的顶部角的完整的第一二氧化硅层(31)，该完整的第一层还提供用于厚栅电极(41)的薄栅电介质绝缘层(31A)，并且该完整的第一层还提供构成用于薄场板(42)的厚沟槽侧壁绝缘层(31B，32，33)的材料叠的第一部分(31B)，氮化硅层(32)提供叠的第二部分和第二二氧化硅层(33)提供叠的第三部分。第一二氧化硅层(31)在沟槽(20)顶部角上的完整性有助于避免栅(41)－源(24)短路。在制造(图2A到2F)方法中，在提供二氧化硅层(31)之前移除用于蚀刻沟槽(20)的硬模(21)，随后通过相继地对在沟槽(20)的上部部分内的氧化物层(33)和氮化物层(32)的选择性的蚀刻来保护层(31)。在提供栅电极(41)以后，可以通过上表面(10a)上的氧化物层(31)形成用于沟道容纳主体区(23)和源区(24)的层。

Description

沟槽栅晶体管及其制造
本发明涉及沟槽栅晶体管及其制造。
特别地，本发明涉及包括具有晶体管单元阵列的硅半导体主体的单元式的沟槽栅晶体管，该单元通过在阵列内用绝缘材料衬里的沟槽图案界定，该阵列沟槽从半导体主体的上表面延伸通过沟道容纳主体区进入下面的漏漂移区，每个阵列沟槽中的绝缘材料在邻近沟道容纳主体区的沟槽侧壁上提供薄栅电介质绝缘层并且在邻近漏漂移区的沟槽侧壁上提供厚绝缘层，每个阵列沟槽内的导电材料在薄沟槽侧壁绝缘层上提供栅电极并且在厚沟槽侧壁绝缘层上提供场板。
在上面限定的晶体管中，厚沟槽侧壁绝缘层上的场板以这样的方式重新布置漏漂移区内的电场分布，使得其变得更加均匀并且将给出基本上线性的电势分布。与具有相同的漏漂移区厚度和搀杂级但是不具有在阵列沟槽内的场板的现有的沟槽栅晶体管相比，用这种方法通过RESURF效应较大地增加了晶体管的源-漏反向击穿电压。
通过US-A-5,637,898已知在上面限定的晶体管。在此美国专利披露的晶体管的结构中，薄沟槽侧壁绝缘层和厚沟槽侧壁绝缘层都是二氧化硅。在每个阵列沟槽内的栅电极导电材料为多晶硅，该多晶硅被氧化以形成跟半导体主体的上表面处的源区相齐的上绝缘层，并且源金属延伸过在此上表面上并且与此上表面相齐的每个阵列沟槽的顶部角。在制造在此美国专利中披露的晶体管的方法中，首先在外延的漏漂移区内形成用于提供沟道容纳主体区和源区的区，随后使用氧化物-氮化物硬模蚀刻阵列沟槽，随后用仍然存在的硬模形成厚沟槽侧壁绝缘层和薄场板，随后用仍然存在的硬模形成薄沟槽侧壁绝缘层和厚栅电极并且随后用仍然存在的硬模形成栅电极上的上部绝缘层，并且随后移除硬模。在此过程期间，氧化物-氮化物硬模的氧化物可能被不希望地蚀刻，这可能尤其侵蚀靠近沟槽的顶部角的薄沟槽侧壁绝缘层。
根据本发明的第一个方面，提供了包括具有晶体管单元阵列的硅半导体主体的单元式的沟槽栅晶体管，该单元通过在阵列内用绝缘材料衬里的沟槽图案界定，该阵列沟槽从半导体主体的上表面延伸通过沟道容纳主体区进入下面的漏漂移区，每个阵列沟槽中的绝缘材料在邻近沟道容纳主体区的沟槽侧壁上提供薄栅电介质绝缘层并且在邻近漏漂移区的沟槽侧壁上提供厚绝缘层，每个阵列沟槽内的导电材料在薄沟槽侧壁绝缘层上提供栅电极并且在厚沟槽侧壁绝缘层上提供场板，其中完整的第一二氧化硅层从半导体主体的上表面延伸过每个阵列沟槽的顶部角，完整的第一层还提供薄栅电介质绝缘层并且完整的第一层还提供构成厚沟槽侧壁绝缘层的材料叠的第一部分，氮化硅层提供叠的第二部分，并且第二二氧化硅层提供叠的第三部分。
根据本发明的上面限定的晶体管结构的优点为第一二氧化硅层的完整性有助于避免在晶体管的操作中栅-源短路，其中该第一二氧化硅层延伸过沟槽的顶部角。
根据本发明的晶体管结构可以有利地具有简单的边缘终止。即，用于晶体管的边缘终止可以包括围绕晶体管单元的阵列的周边沟槽，其中构成阵列沟槽中的厚沟槽侧壁绝缘层的材料的叠围绕周边沟槽的顶部角延伸并且延伸到半导体主体的上表面上，并且其中周边沟槽中的叠上的导电材料围绕周边沟槽的顶部角延伸以为晶体管提供边缘场板。
根据本发明的第二个方面，提供了制造包括具有晶体管单元阵列的硅半导体主体的单元式的沟槽栅晶体管的方法，该单元通过在阵列内用绝缘材料衬里的沟槽图案界定，该阵列沟槽从半导体主体的上表面延伸通过沟道容纳主体区进入下面的漏漂移区，每个阵列沟槽中的绝缘材料在邻近沟道容纳主体区的沟槽侧壁上提供薄栅电介质绝缘层并且在邻近漏漂移区的沟槽侧壁上提供厚绝缘层，每个阵列沟槽内的导电材料在薄沟槽侧壁绝缘层上提供栅电极并且在厚沟槽侧壁绝缘层上提供场板，该方法的特征为包括以下步骤：
(a)在半导体主体的上表面上提供硬模，随后通过使用该硬模蚀刻形成阵列沟槽，并且随后移除该硬模；
(b)提供完整的第一二氧化硅层，其在半导体主体的上表面上延伸，延伸过阵列沟槽的顶部角并且延伸过每个阵列沟槽的侧壁和底部，该第一二氧化硅层在制造的晶体管中提供薄栅电介质绝缘层；
(c)在第一二氧化硅层上提供氮化硅层并且随后在氮化硅层上提供第二二氧化硅层；
(d)在每个阵列沟槽中提供导电材料以形成薄场板；
(e)选择性地蚀刻第二二氧化硅层并且随后选择性地蚀刻在薄场板以上的氮化硅层，使得厚沟槽侧壁绝缘层通过第一二氧化硅层、氮化硅层和第二二氧化硅层的叠构成；
(f)在每个阵列沟槽中提供导电材料以形成厚栅电极。
根据本发明的上面限定的方法包括在步骤(a)移除硬模，随后在步骤(b)提供第一二氧化硅层，并且随后在步骤(c)提供氮化硅层，该方法包括下列优点。用于制造的晶体管的阵列沟槽的顶部角上的第一二氧化硅层的外形在移除硬模以后立即确定并且此后保留。氮化硅层在步骤(d)和(e)期间保护第一二氧化硅层的完整性。特别是保护此层的完整性，其中其形成制造的晶体管中的薄栅电介质绝缘层和其也延伸过沟槽的顶部角，这有助于避免在制造的晶体管的操作中栅-源短路。
因为在使用上面方法中使用的硬模蚀刻沟槽以后立即在步骤(a)中移除该硬模，此硬模不需要为例如氮化物-氧化物的多层叠，并且可以优选地为单一的二氧化硅层。
本发明的方法还可以包括以下步骤：
(g)通过在半导体主体的上表面上的第一二氧化硅层形成用于晶体管单元的沟道容纳主体区和源区的层。
与用于在本发明的方法中提供阵列沟槽栅结构相同的步骤也可以有利地用于为晶体管提供边缘终止。从而用于为晶体管形成边缘终止的步骤可以包括：
(h)在步骤(a)期间并且使用相同的硬模形成围绕晶体管单元阵列的周边沟槽；
(i)在步骤(b)和(c)期间围绕周边沟槽的顶部角并且在半导体主体的边缘处的上表面上提供第一二氧化硅层、氮化硅层和第二二氧化硅层；
(j)通过步骤(d)在周边沟槽中提供导电材料；
(k)允许第一二氧化硅层、氮化硅层和第二二氧化硅层的叠在步骤(e)的选择性的蚀刻期间围绕周边沟槽的顶部角并且在半导体主体的边缘处的上表面上保留；及
(l)在步骤(f)期间在围绕周边沟槽的顶部角的叠上提供导电材料以在阵列沟槽中形成厚栅电极同时为晶体管提供边缘场板。
在上面根据本发明的第一方面限定的晶体管中，或者在通过根据本发明的第二方面限定的方法制造的晶体管中，漏漂移区可以有利地在靠近阵列沟槽的底部比靠近沟道容纳主体区更高地搀杂。例如，漏漂移区可以具有线性的搀杂分布。这样，可以在保持由于阵列沟槽中的薄场板的RESURF效应增加的反向击穿电压的同时减小晶体管的导通电阻。这些特征的有利的结合本身例如通过上述US-A-5,637,898已知。
现在将参考附图详细描述根据本发明的单元式的沟槽栅场效应晶体管的示例和根据本发明的制造这样的晶体管方法的示例，其中：
图1示出了包括两个单元阵列沟槽和边缘终止周边沟槽的单元式的沟槽栅场效应晶体管的示意性的横截面视图；及
图2A到2F示出了制造图1所示的晶体管的方法的步骤。
现在参考图1，示出了形式为适合功率晶体管的垂直的金属氧化物半导体场效应晶体管器件1的单元式的沟槽栅场效应晶体管的示意性的横截面视图。器件1包括具有晶体管单元阵列的硅半导体主体10，该单元通过在阵列内的阵列沟槽20的图案界定。阵列沟槽20从半导体主体10的上表面10a垂直地延伸通过每个单元内的p型沟道容纳主体区23，进入下面的单元共用的n型漏漂移区12。在每个晶体管单元中在上表面10a下面邻近围绕的阵列沟槽20存在n+源区24。图1示出了界定具有侧向延伸(单元节距)的晶体管单元TC的阵列沟槽20的两个横截面。n+漏区11在漏漂移区12下面并且为单元共用。
阵列沟槽20由绝缘材料衬里，该绝缘材料在邻近沟道容纳主体区23的沟槽侧壁上提供薄栅电介质绝缘层31A并且在邻近漏漂移区12的沟槽侧壁上提供厚绝缘层31B、32、33。每个阵列沟槽20中的搀杂的多晶硅导电材料在薄沟槽侧壁绝缘层31A上提供厚栅电极41并且在厚沟槽侧壁绝缘层31B、32、33上提供薄场板42。如图1所示，厚栅电极41和薄沟槽侧壁绝缘层31A可以延伸进入漏漂移区12短的距离。
在器件1中，完整的第一二氧化硅层31从半导体主体10的上表面10a延伸过每个沟槽20的顶部角。此完整的二氧化硅层31还提供了薄栅电介质绝缘层31A，并且还提供了具有材料31B、32、33的叠的厚沟槽侧壁绝缘层的第一部分31B。氮化硅层32提供叠的第二部分。二氧化硅层33提供叠的第三部分。
从而，对于每个晶体管单元，通过邻近由栅电介质绝缘层31A上的栅电极41提供的围绕的沟槽栅的沟道容纳主体区23垂直地分开源区24和漏漂移区12。这使得当在器件1的导通状态中适当的栅电势施加到栅电极41时，能够在主体部分23内邻近栅电介质绝缘层31A形成垂直的传导通道23a，由此电流在每个晶体管单元中的路径中从源区24垂直地通过传导通道23a流动到漏漂移区12。厚沟槽侧壁绝缘层31B、32、33上的薄场板42通过RESURF效应布置漏漂移区12内的电场分布以在器件1的断开状态变得基本上均匀，具有基本上线性的电势分布，由此获得晶体管的高源-漏反向击穿电压。
图1示出了氮化硅层32比二氧化硅层33薄。例如在减小在较高电压器件中希望的RESURF效应所需要的叠31B、32、33的总厚度方面，这可能是有利的。然而，在某些情况中(特别是在用于低电压的窄节距器件中)，氮化物层32比氧化物层33厚更好。
在如图1所示的晶体管器件1中，漏漂移区12可以有利地在靠近阵列沟槽20的底部比靠近沟道容纳主体区23更高地搀杂。例如，漏漂移区12可以具有线性的搀杂分布。这样，可以在保持由于阵列沟槽中的薄场板42的RESURF效应增加的反向击穿电压的同时减小晶体管的导通电阻。
在每个栅电极41上提供二氧化硅的绝缘区25。接触全部源区24和主体区23的源金属化部18在绝缘层25上提供在上表面10a上以提供源电极S。通过在晶体管单元阵列外部的区域内延伸绝缘层31、32和33到达半导体主体的上顶部表面10a作为层31E、32E、33E，并且延伸栅电极材料41到达此顶部表面绝缘层作为板41E以被金属化部接触，提供到栅电极41的电连接，以提供用于栅电极的器件电极。金属化层19形成与漏区11的欧姆接触以便提供漏电极D。
图1所示的横截面视图对于关于沟槽栅器件已知的不同的单元几何形状同等适用。可以为具有一维重复图案的打开-单元几何形状，其中沟槽栅为平行的带，其中每个带在打开的带形晶体管单元TC的外围处延伸穿过器件的单元阵列区域。另外，可以为具有二维重复图案的闭合-单元几何形状，其中器件的单元阵列区域上的沟槽栅围绕闭合的多边形晶体管单元TC。闭合的单元可以通常为正方形、六边形或带形。
在图1所示的晶体管中，通过层31(具有31A和31B)、32和33提供的绝缘衬里具有优点在于，第一二氧化硅层31的完整性帮助避免在晶体管的操作中在栅电极41和源区24之间短路，其中第一二氧化硅层延伸过每个阵列沟槽20的顶部角。
除了单元阵列沟槽20，图1示出了围绕晶体管单元的阵列并且包括在用于晶体管器件1的简单边缘终止的示例中的周边沟槽20A。构成阵列沟槽20中的厚沟槽侧壁绝缘层的二氧化硅31B-氮化硅32-二氧化硅33的材料的叠围绕周边沟槽20A的顶部角并且在半导体主体10的上表面10a上延伸，作为上表面绝缘层31E、32E、33E。特别是，顶部层33E为较厚的第二二氧化硅层33的延伸部分。在周边沟槽20A内的叠31B、32、33上的搀杂的多晶硅导电材料41、42围绕周边沟槽20A的顶部角延伸以为晶体管提供边缘场板41E。如上所述，场板41E也可以用于为器件提供到栅电极的连接。
现在将参考附图2A到2F描述制造图1所示晶体管1的方法。
现在参考附图2A，在用于漏区11的n+型材料基底上外延地生长漏漂移n型材料12。漏漂移材料12延伸到半导体主体的预期的上表面10a。在漏漂移材料12上提供由单一层二氧化硅构成的硬模21，并且通过使用硬模蚀刻形成阵列沟槽20。图1所示周边沟槽20A使用相同的硬模21与沟槽20同时形成。随后移除硬模21。
现在参考图2B，例如通过氧化生长提供完整的第一二氧化硅层31。二氧化硅层31在半导体主体的上表面10a上延伸，延伸过阵列沟槽20的顶部角并且延伸过每个阵列沟槽20的侧壁和底部。二氧化硅层31提供在如图1所示的制造的晶体管中的薄栅电介质绝缘层31A。
现在参考图2C，通过在第一二氧化硅层31上沉积提供氮化硅层32。随后通过在氮化硅层32上沉积提供第二二氧化硅层33。
在刚刚参考附图2B和2C描述的步骤期间，围绕周边沟槽20A的顶部角并且在半导体主体的边缘处在上表面10a上提供第一二氧化硅层31、氮化硅层32和第二二氧化硅层33，以形成如图1所示的上表面绝缘层31E、32E、33E。
再次参考图2C，沉积搀杂的多晶硅40以填充阵列沟槽20和周边沟槽20A并且延伸到上表面10a上的第二二氧化硅层33以上的水平。
现在参考图2D，首先将多晶硅40回蚀刻到二氧化硅层33的上表面，并且随后其在沟槽20和20A内被向下过蚀刻到在如图1所示的制造的晶体管中p型沟道容纳区23将存在的位置的底部或稍下方的水平。从而，多晶硅40在每个阵列沟槽20内提供导电材料以形成如图1所示的薄场板42。
现在参考图2E，通过对于氮化硅层32具有选择性的湿法蚀刻来蚀刻第二二氧化硅层33在薄场板42以上露出的部分。在此蚀刻期间，氮化硅层32在第一二氧化硅层31将形成如图1所示的薄栅电介质绝缘层31A的位置保护第一二氧化硅层31的完整性。同样并且特别的，二氧化硅层31的完整性在其延伸过阵列沟槽的顶部角的位置被保护，这将有助于避免在如图1所示的制造的晶体管的操作中在栅电极41和源区24之间短路。随后，通过对于二氧化硅层31具有选择性的湿法蚀刻来蚀刻氮化硅层32在薄场板42上方露出的部分。在此阶段，在每个阵列沟槽20中提供在厚沟槽侧壁绝缘层上的薄场板42，厚沟槽侧壁绝缘层具有第一二氧化硅层31B、氮化硅层32和第二二氧化硅层33的叠。
在上面对于图2E描述的选择性的蚀刻步骤期间，允许第一二氧化硅层31、氮化硅层32和第二二氧化硅层33的叠围绕周边沟槽20A的顶部角并且在半导体主体的边缘处在上表面10a上保留，以形成如图1所示的上表面绝缘层31E、32E、33E。
现在参考图2F，随后沉积搀杂的多晶硅以填充阵列沟槽20和周边沟槽20A并且在沟槽20之间的上表面处延伸到第一二氧化硅层31以上和邻近周边沟槽20A(如图1所示)的第二二氧化硅层33E以上的水平。随后，此多晶硅在晶体管单元阵列区域内被回蚀刻到第一二氧化硅层31的上表面，从而在每个阵列沟槽20内提供导电材料以形成厚栅电极41。在此回蚀刻期间，如图1所示，允许此多晶硅在周边沟槽20A的顶部上和在邻近沟槽20A的第二二氧化硅层33E的顶部上保留，以便为晶体管提供用于边缘场板41E的导电材料。
在阵列沟槽20之间在上表面10a上的第一二氧化硅层31优选地随后被直接用作遮蔽氧化物，通过其，由注入和扩散相继形成用于如图1所示的沟道容纳主体区23和源区24的层。
如图1所示的源区24的环形形状不是在刚刚上面描述的注入阶段限定的，而是n+型材料在通过阵列沟槽20界定的区域内形成为连续的层。此后，在二氧化硅层31上在单元阵列区域的顶部上并且在多晶硅边缘场板41E上提供二氧化硅的上部厚绝缘层。蚀刻通过此上部绝缘层的接触孔51，留下栅电极41上的绝缘层25和边缘场板41E上的绝缘层25A。随后使用孔51蚀刻沟形孔52，沟形孔52限定了源区24的侧向尺寸并且延伸到沟道容纳区23内。通过额外(p型)注入提供沟形孔53，以在源区24和沟道容纳区23之间形成良好的欧姆接触。氧化物层25、25A随后被减少以将它们从沟形层53收缩，并且提供通过层53在孔52内接触源区24和沟道容纳区23的源金属化部18。
通过阅读本披露物，其它变化和修改对于本领域中的普通技术人员显而易见。这样的变化和修改可以包括本领域中已知的等价物和其它特征，并且其可以替代或附加已经在这里描述的特征使用。
虽然在此申请中已经对特征的特别的结合确定了权利要求，应该理解本发明的披露物的范围还包括在这里明确地或内含地披露的任何新的特征或特征的新的结合或它们的任何泛化，不管它们是否与目前在任何权利要求中要求的相同的发明有关，并且不管其是否减轻任何或全部与本发明所减轻的相同的技术问题。
在分开的实施例的上下文中描述的特征也可以在单一实施例中结合提供。相反地，为了简短在单一实施例的上下文中描述的不同特征也可以分开提供或以任何适合的子结合提供。由此本申请人预告在本申请或从本申请派生的任何进一步的申请的进行期间，可以对这样的特征和/或这样的特征的结合确定新的权利要求。

Claims (7)

1.一种单元式的沟槽栅晶体管(1)，其包括具有晶体管单元(TC)阵列的硅半导体主体(10)，该单元通过在阵列内用绝缘材料(31，32，33)衬里的阵列沟槽(20)的图案界定，阵列沟槽(20)从半导体主体的上表面(10a)延伸通过沟道容纳主体区(23)进入下面的漏漂移区(12)，每个阵列沟槽中的绝缘材料在邻近沟道容纳主体区(23)的沟槽侧壁上提供薄栅电介质绝缘层(31A)并且在邻近漏漂移区(12)的沟槽侧壁上提供厚绝缘层(31B，32，33)，每个阵列沟槽内的导电材料在薄沟槽侧壁绝缘层(31A)上提供栅电极(41)并且在厚沟槽侧壁绝缘层(31B，32，33)上提供场板(42)，其中，完整的第一二氧化硅层(31)从半导体主体(10)的上表面(10a)延伸过每个阵列沟槽(20)的顶部角，完整的第一层还提供薄栅电介质绝缘层(31A)并且完整的第一层还提供构成厚沟槽侧壁绝缘层(31B，32，33)的材料的叠的第一部分(31B)，氮化硅层(32)提供叠的第二部分，并且第二二氧化硅层(33)提供叠的第三部分。
2.根据权利要求1所述的晶体管，其中，用于晶体管的边缘终止包括围绕晶体管单元(TC)阵列的周边沟槽(20A)，其中构成阵列沟槽(20)中的厚沟槽侧壁绝缘层的材料的叠(31B，32，33)围绕周边沟槽(20A)的顶部角延伸并且延伸到半导体主体的上表面(10a)上，并且其中周边沟槽(20A)中的叠上的导电材料(42)围绕周边沟槽的顶部角延伸以为晶体管提供边缘场板(41E)。
3.一种制造包括具有晶体管单元(TC)阵列的硅半导体主体(10)的单元式的沟槽栅晶体管(1)的方法，该单元通过在阵列内用绝缘材料(31，32，33)衬里的阵列沟槽(20)的图案界定，阵列沟槽(20)从半导体主体的上表面(10a)延伸通过沟道容纳主体区(23)进入下面的漏漂移区(12)，每个阵列沟槽中的绝缘材料在邻近沟道容纳主体区(23)的沟槽侧壁上提供薄栅电介质绝缘层(31A)并且在邻近漏漂移区(12)的沟槽侧壁上提供厚绝缘层(31B，32，33)，每个阵列沟槽内的导电材料在薄沟槽侧壁绝缘层(31A)上提供栅电极(41)并且在厚沟槽侧壁绝缘层(31B，32，33)上提供场板(42)，其中，该方法包括以下步骤：
(a)在半导体主体(10)的上表面(10a)上提供硬模(21)，随后通过使用该硬模蚀刻形成阵列沟槽(20)，并且随后移除该硬模(21)；
(b)提供完整的第一二氧化硅层(31)，其在半导体主体的上表面(10a)上延伸，延伸过阵列沟槽(20)的顶部角并且延伸过每个阵列沟槽(20)的侧壁和底部，该第一二氧化硅层(31)在制造的晶体管中提供薄栅电介质绝缘层(31A)；
(c)在第一二氧化硅层(31)上提供氮化硅层(32)并且随后在氮化硅层(32)上提供第二二氧化硅层(33)；
(d)在每个阵列沟槽内提供导电材料以形成薄场板(42)；
(e)选择性地蚀刻第二二氧化硅层(33)并且随后选择性地蚀刻在薄场板(42)以上的氮化硅层(32)，使得厚沟槽侧壁绝缘层具有第一二氧化硅层(31B)、氮化硅层(32)和第二二氧化硅层(33)的叠；并且随后，
(f)在每个阵列沟槽内提供导电材料以形成厚栅电极(41)。
4.根据权利要求3所述的方法，其中，步骤(a)中使用的硬模(21)为单一的二氧化硅层。
5.根据权利要求3或4所述的方法，还包括以下步骤：
(g)通过在半导体主体的上表面(10a)上的第一二氧化硅层(31)形成用于晶体管单元的沟道容纳主体区(23)和源区(24)的层。
6.根据权利要求3、4或5中的任何一项所述的方法，其中，用于为晶体管形成边缘终止的步骤包括：
(h)在步骤(a)期间并且使用相同的硬模(21)围绕晶体管单元(TC)阵列形成周边沟槽(20A)；
(i)在步骤(b)和(c)期间围绕周边沟槽(20A)的顶部角并且在半导体主体的边缘处的上表面(10a)上提供第一二氧化硅层(31)、氮化硅层(32)和第二二氧化硅层(33)；
(j)通过步骤(d)在周边沟槽(20A)中提供导电材料(42)；
(k)允许第一二氧化硅层(31B)、氮化硅层(32)和第二二氧化硅层(33)的叠在步骤(e)的选择性的蚀刻期间围绕周边沟槽(20A)的顶部角并且在半导体主体的边缘处的上表面上保留；及
(l)在步骤(f)期间在围绕周边沟槽(20A)的顶部角的叠(31E，32E，33E)上提供导电材料以在阵列沟槽(20)内形成厚栅电极(41)的同时为晶体管提供边缘场板(41E)。
7.根据权利要求1或2所述的晶体管，或通过根据权利要求3到6中的任何一项所述的方法制造的晶体管，其中，漏漂移区(12)在靠近阵列沟槽(20)的底部比靠近沟道容纳主体区(23)更高地搀杂。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102184959A (zh) * 2011-04-25 2011-09-14 上海宏力半导体制造有限公司 功率mos管及其制造方法
CN103137702A (zh) * 2011-11-22 2013-06-05 韩国电子通信研究院 半导体装置及其制造方法
CN105280713A (zh) * 2014-07-15 2016-01-27 英飞凌科技奥地利有限公司 具有场电极和场电介质的半导体器件
CN106328596A (zh) * 2015-07-03 2017-01-11 英飞凌科技奥地利有限公司 包括直接邻接台面区段和场电极的接触结构的半导体器件
CN106536068A (zh) * 2014-07-17 2017-03-22 皇家飞利浦有限公司 超声换能器布置和组件、同轴电线组件、超声探头及超声成像系统
CN106935637A (zh) * 2015-12-31 2017-07-07 无锡华润华晶微电子有限公司 一种整流器及其制作方法
CN107665921A (zh) * 2016-07-29 2018-02-06 朱江 一种沟槽半导体装置
CN109037059A (zh) * 2018-08-24 2018-12-18 福建龙夏电子科技有限公司 沟槽型二极管器件及其形成方法
CN111755526A (zh) * 2020-07-24 2020-10-09 华羿微电子股份有限公司 一种Trench MOS器件及制备方法
CN111987142A (zh) * 2019-05-24 2020-11-24 长鑫存储技术有限公司 沟槽阵列晶体管结构及其制备方法
CN114743879A (zh) * 2022-04-02 2022-07-12 捷捷微电(上海)科技有限公司 一种分离栅mosfet的制作方法

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7629646B2 (en) * 2006-08-16 2009-12-08 Force Mos Technology Co., Ltd. Trench MOSFET with terraced gate and manufacturing method thereof
US20080042208A1 (en) * 2006-08-16 2008-02-21 Force Mos Technology Co., Ltd. Trench mosfet with esd trench capacitor
US20080042222A1 (en) * 2006-08-16 2008-02-21 Force Mos Technology Co., Ltd. Trench mosfet with copper metal connections
JP5298432B2 (ja) * 2007-01-31 2013-09-25 富士電機株式会社 半導体装置およびその製造方法
US7851298B2 (en) * 2007-10-29 2010-12-14 Hynix Semiconductor Inc. Method for fabricating transistor in a semiconductor device utilizing an etch stop layer pattern as a dummy pattern for the gate electrode formation
US20090115060A1 (en) * 2007-11-01 2009-05-07 Infineon Technologies Ag Integrated circuit device and method
US8304829B2 (en) 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US7879686B2 (en) * 2009-01-16 2011-02-01 Infineon Technologies Austria Ag Semiconductor device and method for manufacturing
CN102129993B (zh) * 2010-01-18 2012-10-03 上海华虹Nec电子有限公司 氧化层/氮化层/氧化层侧墙的制作方法
JP2011233701A (ja) 2010-04-27 2011-11-17 Toshiba Corp 電力用半導体素子
US8502346B2 (en) * 2010-12-23 2013-08-06 Alpha And Omega Semiconductor Incorporated Monolithic IGBT and diode structure for quasi-resonant converters
US8946091B2 (en) 2011-04-28 2015-02-03 Lam Research Corporation Prevention of line bending and tilting for etch with tri-layer mask
JP5995435B2 (ja) 2011-08-02 2016-09-21 ローム株式会社 半導体装置およびその製造方法
CN103426738B (zh) 2012-05-17 2018-05-18 恩智浦美国有限公司 具有边缘端部结构的沟槽半导体器件及其制造方法
US8946002B2 (en) * 2012-07-24 2015-02-03 Semiconductor Components Industries, Llc Method of forming a semiconductor device having a patterned gate dielectric and structure therefor
JP6062269B2 (ja) 2013-01-31 2017-01-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9735241B2 (en) 2013-05-16 2017-08-15 Infineon Technologies Americas Corp. Semiconductor device with a field plate double trench having a thick bottom dielectric
DE102013108518B4 (de) * 2013-08-07 2016-11-24 Infineon Technologies Ag Halbleitervorrichtung und verfahren zum herstellen derselben
US9245974B2 (en) 2014-02-24 2016-01-26 Taiwan Semiconductor Manufacturing Co., Ltd. Performance boost by silicon epitaxy
DE102014206361A1 (de) 2014-04-03 2015-10-08 Robert Bosch Gmbh Verfahren zur Herstellung einer dielektrischen Feldplatte in einem Graben eines Substrats, nach dem Verfahren erhältliches Substrat und Leistungstransistor mit einem solchen Substrat
US9343528B2 (en) 2014-04-10 2016-05-17 Semiconductor Components Industries, Llc Process of forming an electronic device having a termination region including an insulating region
US9324784B2 (en) 2014-04-10 2016-04-26 Semiconductor Components Industries, Llc Electronic device having a termination region including an insulating region
US11127822B2 (en) 2016-02-26 2021-09-21 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JP6347308B2 (ja) 2016-02-26 2018-06-27 富士電機株式会社 半導体装置および半導体装置の製造方法
TWI606519B (zh) * 2016-09-09 2017-11-21 帥群微電子股份有限公司 溝槽式功率半導體元件及其製造方法
US9812535B1 (en) * 2016-11-29 2017-11-07 Infineon Technologies Austria Ag Method for manufacturing a semiconductor device and power semiconductor device
JP6761389B2 (ja) * 2017-09-19 2020-09-23 株式会社東芝 半導体装置
JP7317752B2 (ja) 2020-03-17 2023-07-31 株式会社東芝 半導体装置
EP3944740B1 (en) * 2020-06-18 2024-06-19 Dynex Semiconductor Limited Method of forming asymmetric thickness oxide trenches
US12354904B2 (en) * 2021-10-27 2025-07-08 Texas Instruments Incorporated Method of reducing integrated deep trench optically sensitive defectivity

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5448083A (en) * 1991-08-08 1995-09-05 Kabushiki Kaisha Toshiba Insulated-gate semiconductor device
US5304622A (en) * 1992-01-08 1994-04-19 Nippon Oil Company, Ltd. Process for producing polysilanes
US5640034A (en) * 1992-05-18 1997-06-17 Texas Instruments Incorporated Top-drain trench based resurf DMOS transistor structure
JP3375681B2 (ja) * 1993-06-04 2003-02-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5567634A (en) * 1995-05-01 1996-10-22 National Semiconductor Corporation Method of fabricating self-aligned contact trench DMOS transistors
US5637898A (en) * 1995-12-22 1997-06-10 North Carolina State University Vertical field effect transistors having improved breakdown voltage capability and low on-state resistance
US6258669B1 (en) * 1997-12-18 2001-07-10 Advanced Micro Devices, Inc. Methods and arrangements for improved formation of control and floating gates in non-volatile memory semiconductor devices
US6027969A (en) * 1998-06-04 2000-02-22 Taiwan Semiconductor Manufacturing Company Capacitor structure for a dynamic random access memory cell
FR2779751B1 (fr) * 1998-06-10 2003-11-14 Saint Gobain Isover Substrat a revetement photocatalytique
US5998833A (en) * 1998-10-26 1999-12-07 North Carolina State University Power semiconductor devices having improved high frequency switching and breakdown characteristics
US6545316B1 (en) * 2000-06-23 2003-04-08 Silicon Wireless Corporation MOSFET devices having linear transfer characteristics when operating in velocity saturation mode and methods of forming and operating same
EP1003219B1 (en) * 1998-11-19 2011-12-28 Qimonda AG DRAM with stacked capacitor and buried word line
US6404007B1 (en) * 1999-04-05 2002-06-11 Fairchild Semiconductor Corporation Trench transistor with superior gate dielectric
US6413822B2 (en) * 1999-04-22 2002-07-02 Advanced Analogic Technologies, Inc. Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer
GB9917099D0 (en) * 1999-07-22 1999-09-22 Koninkl Philips Electronics Nv Cellular trench-gate field-effect transistors
DE19935442C1 (de) 1999-07-28 2000-12-21 Siemens Ag Verfahren zum Herstellen eines Trench-MOS-Leistungstransistors
US6211018B1 (en) * 1999-08-14 2001-04-03 Electronics And Telecommunications Research Institute Method for fabricating high density trench gate type power device
US6346467B1 (en) * 1999-09-02 2002-02-12 Advanced Micro Devices, Inc. Method of making tungsten gate MOS transistor and memory cell by encapsulating
US6864532B2 (en) * 2000-01-14 2005-03-08 Denso Corporation Semiconductor device and method for manufacturing the same
US6392257B1 (en) * 2000-02-10 2002-05-21 Motorola Inc. Semiconductor structure, semiconductor device, communicating device, integrated circuit, and process for fabricating the same
SE519528C2 (sv) * 2000-08-04 2003-03-11 Ericsson Telefon Ab L M Anordning i en effekt-MOS-transistor
US6551881B1 (en) * 2001-10-01 2003-04-22 Koninklijke Philips Electronics N.V. Self-aligned dual-oxide umosfet device and a method of fabricating same
US6674124B2 (en) * 2001-11-15 2004-01-06 General Semiconductor, Inc. Trench MOSFET having low gate charge
DE10214151B4 (de) * 2002-03-28 2007-04-05 Infineon Technologies Ag Halbleiterbauelement mit erhöhter Durchbruchspannung im Randbereich
US6872622B1 (en) * 2002-04-09 2005-03-29 Taiwan Semiconductor Manufacturing Company Method of forming a capacitor top plate structure to increase capacitance and to improve top plate to bit line overlay margin
US6566196B1 (en) * 2002-05-15 2003-05-20 Mosel Vitelic, Inc. Sidewall protection in fabrication of integrated circuits
US6940125B2 (en) * 2002-08-19 2005-09-06 Silicon Storage Technology, Inc. Vertical NROM and methods for making thereof

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102184959B (zh) * 2011-04-25 2016-03-02 上海华虹宏力半导体制造有限公司 功率mos管及其制造方法
CN102184959A (zh) * 2011-04-25 2011-09-14 上海宏力半导体制造有限公司 功率mos管及其制造方法
CN103137702A (zh) * 2011-11-22 2013-06-05 韩国电子通信研究院 半导体装置及其制造方法
CN103137702B (zh) * 2011-11-22 2016-03-16 韩国电子通信研究院 半导体装置及其制造方法
CN105280713B (zh) * 2014-07-15 2019-01-01 英飞凌科技奥地利有限公司 具有场电极和场电介质的半导体器件
CN105280713A (zh) * 2014-07-15 2016-01-27 英飞凌科技奥地利有限公司 具有场电极和场电介质的半导体器件
CN106536068B (zh) * 2014-07-17 2020-06-05 皇家飞利浦有限公司 超声换能器布置和组件、同轴电线组件、超声探头及超声成像系统
CN106536068A (zh) * 2014-07-17 2017-03-22 皇家飞利浦有限公司 超声换能器布置和组件、同轴电线组件、超声探头及超声成像系统
US10828673B2 (en) 2014-07-17 2020-11-10 Koninklijke Philips N.V. Ultrasound transducer arrangement and assembly, coaxial wire assembly, ultrasound probe and ultrasonic imaging system
CN106328596B (zh) * 2015-07-03 2019-03-08 英飞凌科技奥地利有限公司 包括直接邻接台面区段和场电极的接触结构的半导体器件
CN106328596A (zh) * 2015-07-03 2017-01-11 英飞凌科技奥地利有限公司 包括直接邻接台面区段和场电极的接触结构的半导体器件
CN106935637A (zh) * 2015-12-31 2017-07-07 无锡华润华晶微电子有限公司 一种整流器及其制作方法
CN107665921A (zh) * 2016-07-29 2018-02-06 朱江 一种沟槽半导体装置
CN109037059A (zh) * 2018-08-24 2018-12-18 福建龙夏电子科技有限公司 沟槽型二极管器件及其形成方法
CN111987142A (zh) * 2019-05-24 2020-11-24 长鑫存储技术有限公司 沟槽阵列晶体管结构及其制备方法
CN111987142B (zh) * 2019-05-24 2024-05-17 长鑫存储技术有限公司 沟槽阵列晶体管结构及其制备方法
CN111755526A (zh) * 2020-07-24 2020-10-09 华羿微电子股份有限公司 一种Trench MOS器件及制备方法
CN114743879A (zh) * 2022-04-02 2022-07-12 捷捷微电(上海)科技有限公司 一种分离栅mosfet的制作方法

Also Published As

Publication number Publication date
CN100481503C (zh) 2009-04-22
EP1728279A2 (en) 2006-12-06
US7361555B2 (en) 2008-04-22
US8222693B2 (en) 2012-07-17
WO2005088725A3 (en) 2006-03-09
WO2005088725A2 (en) 2005-09-22
US20070181975A1 (en) 2007-08-09
JP2007528598A (ja) 2007-10-11
US20080150021A1 (en) 2008-06-26
GB0405325D0 (en) 2004-04-21

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